JPH1127931A - 抵抗をブートストラップ・ダイオードに直列結合したモノリシック・ゲート・ドライバ・デバイス - Google Patents
抵抗をブートストラップ・ダイオードに直列結合したモノリシック・ゲート・ドライバ・デバイスInfo
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- JPH1127931A JPH1127931A JP10113168A JP11316898A JPH1127931A JP H1127931 A JPH1127931 A JP H1127931A JP 10113168 A JP10113168 A JP 10113168A JP 11316898 A JP11316898 A JP 11316898A JP H1127931 A JPH1127931 A JP H1127931A
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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- Power-Operated Mechanisms For Wings (AREA)
Abstract
(57)【要約】
【課題】 抵抗をブートストラップ・ダイオードに直列
結合したモノリシック・ゲート・ドライバ・デバイス。 【解決手段】 電力回路には、少なくとも高位側および
低位側ＭＯＳゲート・トランジスタと、高位側ドライバ
回路と、高位側および低位側トランジスタを有するブー
トストラップ構成内に構築され、高位側ドライバ回路に
動作電圧を供給する直列結合されたダイオードおよびキ
ャパシタと、低位側ドライバ回路と、低位側電圧源と、
高位側および低位側ＭＯＳトランジスタ内の伝導変化に
応答して低位側ＭＯＳゲート・トランジスタを流れる電
流を誘導する漂遊インダクタンスと、低位側電圧源とダ
イオードとの間で直列結合された第１電流制限要素と、
電源の低位電力端子と低位側電圧源との間で直列結合さ
れた第２電流制限要素とが含まれる。両電流制限要素
は、ダイオードを通じてキャパシタに流れ込む漂遊イン
ダクタンスによる誘導電流の成分を減少させる。
結合したモノリシック・ゲート・ドライバ・デバイス。 【解決手段】 電力回路には、少なくとも高位側および
低位側ＭＯＳゲート・トランジスタと、高位側ドライバ
回路と、高位側および低位側トランジスタを有するブー
トストラップ構成内に構築され、高位側ドライバ回路に
動作電圧を供給する直列結合されたダイオードおよびキ
ャパシタと、低位側ドライバ回路と、低位側電圧源と、
高位側および低位側ＭＯＳトランジスタ内の伝導変化に
応答して低位側ＭＯＳゲート・トランジスタを流れる電
流を誘導する漂遊インダクタンスと、低位側電圧源とダ
イオードとの間で直列結合された第１電流制限要素と、
電源の低位電力端子と低位側電圧源との間で直列結合さ
れた第２電流制限要素とが含まれる。両電流制限要素
は、ダイオードを通じてキャパシタに流れ込む漂遊イン
ダクタンスによる誘導電流の成分を減少させる。
Description
【０００１】（関連出願のクロス参照）本出願は、１９
９７年４月２３日に出願され、「抵抗をブートストラッ
プ・ダイオードに直列結合したモノリシック・ゲート・
ドライバ・デバイス(RESISTORIN SERIES WITH BOOTSTRA
P DIODE FOR MONOLITHIC GATE DRIVER DEVICE) 」と題
された米国仮特許出願第６０／０４４，１６０号に基づ
き優先権を主張する。
９７年４月２３日に出願され、「抵抗をブートストラッ
プ・ダイオードに直列結合したモノリシック・ゲート・
ドライバ・デバイス(RESISTORIN SERIES WITH BOOTSTRA
P DIODE FOR MONOLITHIC GATE DRIVER DEVICE) 」と題
された米国仮特許出願第６０／０４４，１６０号に基づ
き優先権を主張する。
【０００２】本出願は、１９９６年１０月９日に出願さ
れ、「故障モードを回避する高電圧ドライバ(HIGH VOLT
AGE DRIVERS WHICH AVOID -VS FAILURE MODES)」と題さ
れた米国特許出願第０８／７２８，３０９号に関連す
る。
れ、「故障モードを回避する高電圧ドライバ(HIGH VOLT
AGE DRIVERS WHICH AVOID -VS FAILURE MODES)」と題さ
れた米国特許出願第０８／７２８，３０９号に関連す
る。
【０００３】
【発明の属する技術分野】本発明は、トランジスタ・ブ
リッジ回路のためのゲート・ドライバに関し、より具体
的には、トランジスタ・スイッチの誘導性負荷への転流
から生ずる電圧スパイクによる有害な影響を減少させる
電流制限要素を採用した高電圧ゲート・ドライバに関す
る。
リッジ回路のためのゲート・ドライバに関し、より具体
的には、トランジスタ・スイッチの誘導性負荷への転流
から生ずる電圧スパイクによる有害な影響を減少させる
電流制限要素を採用した高電圧ゲート・ドライバに関す
る。
【０００４】
【関連技術】図１を参照すると、一般的なハーフ・ブリ
ッジ電力変換回路が示されている。該回路は直列結合さ
れたトランジスタＱ１、Ｑ２を採用し、トランジスタＱ
１、Ｑ２は高電圧源＋Ｈｖ、−Ｈｖに並列接続されてい
る。この場合、トランジスタＱ１、Ｑ２は絶縁ゲート・
バイポーラ・トランジスタ（ＩＧＢＴ：insulated gate
bipolar transistor ）であり、それぞれそのトランジ
スタに並列結合されたアンチ・パラレル・ダイオード(a
nti-parallel diode) Ｄ１、Ｄ２を含む。ＩＧＢＴ Ｑ
１は一般に「高位側」（"high side" ）トランジスタ
（またはスイッチ）と呼ばれ、ＩＧＢＴ Ｑ２は一般に
「低位側」（"low side"）トランジスタ（またはスイッ
チ）と呼ばれる。
ッジ電力変換回路が示されている。該回路は直列結合さ
れたトランジスタＱ１、Ｑ２を採用し、トランジスタＱ
１、Ｑ２は高電圧源＋Ｈｖ、−Ｈｖに並列接続されてい
る。この場合、トランジスタＱ１、Ｑ２は絶縁ゲート・
バイポーラ・トランジスタ（ＩＧＢＴ：insulated gate
bipolar transistor ）であり、それぞれそのトランジ
スタに並列結合されたアンチ・パラレル・ダイオード(a
nti-parallel diode) Ｄ１、Ｄ２を含む。ＩＧＢＴ Ｑ
１は一般に「高位側」（"high side" ）トランジスタ
（またはスイッチ）と呼ばれ、ＩＧＢＴ Ｑ２は一般に
「低位側」（"low side"）トランジスタ（またはスイッ
チ）と呼ばれる。
【０００５】実際の回路では、直列結合されたＩＧＢＴ
Ｑ１、Ｑ２の間にかなりの量の漂遊インダクタンス(s
tray inductance)Ｌｓが存在する。ＬｓはＩＧＢＴ Ｑ
１、Ｑ２パッケージ内の相互接続、および／または、プ
リント回路基板のランのため生じてしまうことがある
が、これは望ましくないことである。
Ｑ１、Ｑ２の間にかなりの量の漂遊インダクタンス(s
tray inductance)Ｌｓが存在する。ＬｓはＩＧＢＴ Ｑ
１、Ｑ２パッケージ内の相互接続、および／または、プ
リント回路基板のランのため生じてしまうことがある
が、これは望ましくないことである。
【０００６】当該技術において知られているように、
（ＩＧＢＴ Ｑ１、Ｑ２の間の）ノードＵを負荷（図示
せず）に結合することにより、負荷に電流を受け渡し、
かつ、負荷から電流を受け取れるようにする。
（ＩＧＢＴ Ｑ１、Ｑ２の間の）ノードＵを負荷（図示
せず）に結合することにより、負荷に電流を受け渡し、
かつ、負荷から電流を受け取れるようにする。
【０００７】図に示すように、高電圧ドライバ回路（ま
たは「ドライバ」）を使用することにより、制御信号
（例えば、図示されていないが、パルス幅変調信号）に
応答してＩＧＢＴ Ｑ１およびＩＧＢＴ Ｑ２をオンお
よびオフに交互にバイアスする。高電圧ドライバ回路に
は第１および第２ゲート・ドライバ回路（それぞれＤｒ
ｖ１およびＤｒｖ２）が含まれるが、これはバイアス電
流をＱ１およびＱ２のゲートに供給するためである。ゲ
ート抵抗Ｒｇ１およびＲｇ２を含めることにより、ＩＧ
ＢＴ Ｑ１、Ｑ２の適切なターン・オンおよびターン・
オフ特性を保証することができる。
たは「ドライバ」）を使用することにより、制御信号
（例えば、図示されていないが、パルス幅変調信号）に
応答してＩＧＢＴ Ｑ１およびＩＧＢＴ Ｑ２をオンお
よびオフに交互にバイアスする。高電圧ドライバ回路に
は第１および第２ゲート・ドライバ回路（それぞれＤｒ
ｖ１およびＤｒｖ２）が含まれるが、これはバイアス電
流をＱ１およびＱ２のゲートに供給するためである。ゲ
ート抵抗Ｒｇ１およびＲｇ２を含めることにより、ＩＧ
ＢＴ Ｑ１、Ｑ２の適切なターン・オンおよびターン・
オフ特性を保証することができる。
【０００８】高電圧ゲート・ドライバ回路は動作電圧を
直流電源Ｖｃｃから取得する。ここで、低位側ドライバ
Ｄｒｖ２は動作電圧をＶｃｃから直接取得し、高位側ド
ライバＤｒｖ１はブートストラップ回路を通じて動作電
圧を取得する。ブートストラップ回路にはブートストラ
ップ・ダイオードＤｂｓが含まれる。Ｄｂｓは、そのア
ノードがＶｃｃに結合されており、そのカソードが既知
のブートストラップ・キャパシタＣｂｓの一端に結合さ
れている。Ｃｂｓの他端はノードＵに接続されている。
こうしてＤｒｖ１は、Ｃｂｓの両端にかかる、自己の動
作電圧を取得する。
直流電源Ｖｃｃから取得する。ここで、低位側ドライバ
Ｄｒｖ２は動作電圧をＶｃｃから直接取得し、高位側ド
ライバＤｒｖ１はブートストラップ回路を通じて動作電
圧を取得する。ブートストラップ回路にはブートストラ
ップ・ダイオードＤｂｓが含まれる。Ｄｂｓは、そのア
ノードがＶｃｃに結合されており、そのカソードが既知
のブートストラップ・キャパシタＣｂｓの一端に結合さ
れている。Ｃｂｓの他端はノードＵに接続されている。
こうしてＤｒｖ１は、Ｃｂｓの両端にかかる、自己の動
作電圧を取得する。
【０００９】分路抵抗(shunt resistor)Ｒｓを、−Ｈｖ
ノードと高電圧ゲート・ドライバ回路のＶｓｓ端子との
間に含めてもよい。
ノードと高電圧ゲート・ドライバ回路のＶｓｓ端子との
間に含めてもよい。
【００１０】高電圧ゲート・ドライバ回路は「接合分
離」("junction isolated") 装置としてもよい。該装置
には、図に示すように、サブストレイト・ダイオード(s
ubstrate diode) Ｄｓｕｂが含まれる。接合分離高電圧
ゲート・ドライバ回路は、International Rectifier Co
rporation (El Segundo, California ）から、ＩＲ２１
ＸＸシリーズ、ＩＲ２２ＸＸシリーズおよび他の部品番
号のもとに入手することができる。代わりに、高電圧ゲ
ート・ドライバ回路は「絶縁層分離」("dielectric iso
lated") 装置としてもよい。該装置にはサブストレイト
・ダイオードＤｓｕｂは含まれない。絶縁層分離高電圧
ゲート・ドライバ回路も、InternationalRectifier Cor
poration から入手することができる。
離」("junction isolated") 装置としてもよい。該装置
には、図に示すように、サブストレイト・ダイオード(s
ubstrate diode) Ｄｓｕｂが含まれる。接合分離高電圧
ゲート・ドライバ回路は、International Rectifier Co
rporation (El Segundo, California ）から、ＩＲ２１
ＸＸシリーズ、ＩＲ２２ＸＸシリーズおよび他の部品番
号のもとに入手することができる。代わりに、高電圧ゲ
ート・ドライバ回路は「絶縁層分離」("dielectric iso
lated") 装置としてもよい。該装置にはサブストレイト
・ダイオードＤｓｕｂは含まれない。絶縁層分離高電圧
ゲート・ドライバ回路も、InternationalRectifier Cor
poration から入手することができる。
【００１１】図１のハーフ・ブリッジ回路で誘導性負荷
を駆動すると、いくつかの問題が生ずる可能性が高い。
具体的には、ＩＧＢＴ Ｑ１の状態が（バイアス・オン
からバイアス・オフに）変わると、Ｑ１を（コレクタか
らエミッタに）流れる電流は、−ｄｉ／ｄｔの割合で減
少する。負荷が誘導性なので、負荷を流れる電流は、ダ
イオードＤ２を通じて自由に流れる。したがって、Ｄ２
内の（アノードからカソードへの）電流は、ｄｉ／ｄｔ
の割合でランプ状に増大する。
を駆動すると、いくつかの問題が生ずる可能性が高い。
具体的には、ＩＧＢＴ Ｑ１の状態が（バイアス・オン
からバイアス・オフに）変わると、Ｑ１を（コレクタか
らエミッタに）流れる電流は、−ｄｉ／ｄｔの割合で減
少する。負荷が誘導性なので、負荷を流れる電流は、ダ
イオードＤ２を通じて自由に流れる。したがって、Ｄ２
内の（アノードからカソードへの）電流は、ｄｉ／ｄｔ
の割合でランプ状に増大する。
【００１２】Ｄ２内のランピング電流（ｄｉ／ｄｔ）は
Ｌｓを通じて流れなければならない。該ランピング電流
はＬｓの両端に、図に示す極性を有する電圧スパイクＶ
ｌｓを生じさせる。Ｖｌｓは、Ｄ２を流れるランピング
電流の観点から、以下のように表現できる：Ｖｌｓ＝Ｌ
ｓ・ｄｉ／ｄｔ。
Ｌｓを通じて流れなければならない。該ランピング電流
はＬｓの両端に、図に示す極性を有する電圧スパイクＶ
ｌｓを生じさせる。Ｖｌｓは、Ｄ２を流れるランピング
電流の観点から、以下のように表現できる：Ｖｌｓ＝Ｌ
ｓ・ｄｉ／ｄｔ。
【００１３】Ｑ２が負荷からの電流を減少させる時に短
絡シャット・ダウンが生ずると、Ｖｌｓが誘導されるこ
とがあることに注意されたい。以下で詳しく議論するよ
うに、電圧スパイクＶｌｓは望ましくない。
絡シャット・ダウンが生ずると、Ｖｌｓが誘導されるこ
とがあることに注意されたい。以下で詳しく議論するよ
うに、電圧スパイクＶｌｓは望ましくない。
【００１４】ダイオードＤ２は実質的に一定の前方向電
圧降下Ｖｄ２（約０．５から０．７ボルト）を有するの
で、電圧Ｖｓは電圧スパイクＶｌｓに応答して−Ｈｖ以
下に駆動される。実際、Ｖｓは以下の式で表すことがで
きる：Ｖｓ＝Ｖｄ２−Ｖｌｓ（ここで、Ｖｌｓの大きさ
は一般にＶｄ２よりはるかに大きい）。
圧降下Ｖｄ２（約０．５から０．７ボルト）を有するの
で、電圧Ｖｓは電圧スパイクＶｌｓに応答して−Ｈｖ以
下に駆動される。実際、Ｖｓは以下の式で表すことがで
きる：Ｖｓ＝Ｖｄ２−Ｖｌｓ（ここで、Ｖｌｓの大きさ
は一般にＶｄ２よりはるかに大きい）。
【００１５】高電圧ゲート・ドライバ回路が接合分離型
である（すなわち、サブストレイト・ダイオードＤｓｕ
ｂが含まれる）場合には、電圧スパイクＶｌｓは、サブ
ストレイト・ダイオードＤｓｕｂを流れる電流Ｉｓｕｂ
を誘導する傾向がある。具体的には、Ｉｓｕｂは、Ｌｓ
からＤ２、ＤｓｕｂおよびＣｂｓを通じてＬｓに戻るよ
うに流れる傾向がある。Ｉｓｕｂが十分大きい場合に
は、ドライバはうまく動作せず（例えば、ラッチ・アッ
プし）、悲劇的な回路故障（例えば、Ｑ１、Ｑ２および
／または負荷の故障など）を引き起こしかねない。さら
に、Ｉｓｕｂの電流の流れにより、Ｃｂｓの電圧（Ｖｂ
ｓ）が高く充電され、高位側ドライバＤｒｖ１が損傷し
かねない（悲劇的な回路故障をも引き起こしかねな
い）。
である（すなわち、サブストレイト・ダイオードＤｓｕ
ｂが含まれる）場合には、電圧スパイクＶｌｓは、サブ
ストレイト・ダイオードＤｓｕｂを流れる電流Ｉｓｕｂ
を誘導する傾向がある。具体的には、Ｉｓｕｂは、Ｌｓ
からＤ２、ＤｓｕｂおよびＣｂｓを通じてＬｓに戻るよ
うに流れる傾向がある。Ｉｓｕｂが十分大きい場合に
は、ドライバはうまく動作せず（例えば、ラッチ・アッ
プし）、悲劇的な回路故障（例えば、Ｑ１、Ｑ２および
／または負荷の故障など）を引き起こしかねない。さら
に、Ｉｓｕｂの電流の流れにより、Ｃｂｓの電圧（Ｖｂ
ｓ）が高く充電され、高位側ドライバＤｒｖ１が損傷し
かねない（悲劇的な回路故障をも引き起こしかねな
い）。
【００１６】高電圧ゲート・ドライバ回路が接合分離型
または絶縁層分離型の場合には、Ｌｓの両端にかかる電
圧スパイクＶｌｓは、ブートストラップ・ダイオードＤ
ｂｓを流れる余分な電流を誘導する傾向がある。具体的
には、電流は、ＬｓからＤ２、Ｒｓ、Ｖｃｃ、Ｄｂｓお
よびＣｂｓを通じてＬｓに戻るように流れる傾向があ
る。一般に、Ｖｌｓにより誘導される、Ｄｂｓを流れる
電流はＩｓｕｂより大きいが、これはＶｃｃおよびＶｌ
ｓが加法的構成だからである。したがって、Ｖｂｓが増
大し、高位側ドライバＤｒｖ１が損傷しかねない（悲劇
的な回路故障をも引き起こしかねない）。
または絶縁層分離型の場合には、Ｌｓの両端にかかる電
圧スパイクＶｌｓは、ブートストラップ・ダイオードＤ
ｂｓを流れる余分な電流を誘導する傾向がある。具体的
には、電流は、ＬｓからＤ２、Ｒｓ、Ｖｃｃ、Ｄｂｓお
よびＣｂｓを通じてＬｓに戻るように流れる傾向があ
る。一般に、Ｖｌｓにより誘導される、Ｄｂｓを流れる
電流はＩｓｕｂより大きいが、これはＶｃｃおよびＶｌ
ｓが加法的構成だからである。したがって、Ｖｂｓが増
大し、高位側ドライバＤｒｖ１が損傷しかねない（悲劇
的な回路故障をも引き起こしかねない）。
【００１７】図１に示す回路はハーフ・ブリッジ回路だ
が、単相フル・ブリッジ電力回路、３相フル・ブリッジ
回路、高位側チョッパ回路およびそれに類するものにお
いても、同様の電圧スパイクが生ずる。
が、単相フル・ブリッジ電力回路、３相フル・ブリッジ
回路、高位側チョッパ回路およびそれに類するものにお
いても、同様の電圧スパイクが生ずる。
【００１８】図１の従来技術による回路は、例えば国際
整流器型サイズ(International Rectifier die size)３
までの小さい電力半導体型サイズに使用するのには適し
ているが、例えば国際整流器型サイズ４以上の高い型サ
イズにおいては不十分である。
整流器型サイズ(International Rectifier die size)３
までの小さい電力半導体型サイズに使用するのには適し
ているが、例えば国際整流器型サイズ４以上の高い型サ
イズにおいては不十分である。
【００１９】したがって、スイッチング電力回路におい
て生ずる漂遊インダクタンス電圧スパイクの有害な影響
を軽減することにより、従来技術の欠点を克服する高電
圧ゲート・ドライバ回路構成が当該分野において必要と
されている。
て生ずる漂遊インダクタンス電圧スパイクの有害な影響
を軽減することにより、従来技術の欠点を克服する高電
圧ゲート・ドライバ回路構成が当該分野において必要と
されている。
【００２０】
【本発明の概要】従来技術の欠点を克服するために、本
発明の電力変換回路には、少なくとも電源の高位および
低位電力端子と並列にブリッジ回路を形成することが可
能な高位側および低位側ＭＯＳゲート・トランジスタ
と、高位側ＭＯＳゲート・トランジスタの伝導特性を変
化させることが可能な出力を有する高位側ドライバ回路
と、高位側および低位側トランジスタを有するブートス
トラップ構成内に構築され、高位側ドライバ回路に動作
電圧を供給する直列結合されたダイオードおよびキャパ
シタとが含まれる。
発明の電力変換回路には、少なくとも電源の高位および
低位電力端子と並列にブリッジ回路を形成することが可
能な高位側および低位側ＭＯＳゲート・トランジスタ
と、高位側ＭＯＳゲート・トランジスタの伝導特性を変
化させることが可能な出力を有する高位側ドライバ回路
と、高位側および低位側トランジスタを有するブートス
トラップ構成内に構築され、高位側ドライバ回路に動作
電圧を供給する直列結合されたダイオードおよびキャパ
シタとが含まれる。
【００２１】電力回路には、また、低位側ＭＯＳゲート
・トランジスタの伝導特性を変化させることが可能な出
力を有する低位側ドライバ回路と、低位側ドライバ回路
に結合され、該低位側ドライバ回路に動作電圧を供給す
る低位側電圧源であって、直列結合されたダイオードお
よびキャパシタと直列な低位側電圧源と、高位側および
低位側ＭＯＳゲート・トランジスタと直列に位置づけら
れ、高位側および低位側ＭＯＳトランジスタ内の伝導変
化に応答して低位側ＭＯＳゲート・トランジスタを流れ
る電流を誘導する漂遊インダクタンスとが含まれる。
・トランジスタの伝導特性を変化させることが可能な出
力を有する低位側ドライバ回路と、低位側ドライバ回路
に結合され、該低位側ドライバ回路に動作電圧を供給す
る低位側電圧源であって、直列結合されたダイオードお
よびキャパシタと直列な低位側電圧源と、高位側および
低位側ＭＯＳゲート・トランジスタと直列に位置づけら
れ、高位側および低位側ＭＯＳトランジスタ内の伝導変
化に応答して低位側ＭＯＳゲート・トランジスタを流れ
る電流を誘導する漂遊インダクタンスとが含まれる。
【００２２】電力回路には、また、低位側電圧源とダイ
オードとの間で直列結合され、ダイオードを通じてキャ
パシタに流れ込む漂遊インダクタンスによる誘導電流の
成分を減少させる第１電流制限要素と、低位電力端子と
低位側電圧源との間で直列結合され、ダイオードを通じ
てキャパシタに流れ込む漂遊インダクタンスによる誘導
電流の成分を減少させることが可能な第２電流制限要素
とが含まれる。
オードとの間で直列結合され、ダイオードを通じてキャ
パシタに流れ込む漂遊インダクタンスによる誘導電流の
成分を減少させる第１電流制限要素と、低位電力端子と
低位側電圧源との間で直列結合され、ダイオードを通じ
てキャパシタに流れ込む漂遊インダクタンスによる誘導
電流の成分を減少させることが可能な第２電流制限要素
とが含まれる。
【００２３】本発明の他の特徴および利点は、以下の添
付図面を参照した本発明の説明から明らかになるであろ
う。
付図面を参照した本発明の説明から明らかになるであろ
う。
【００２４】
【発明の実施の形態】本発明を説明するために、現在の
望ましい形態を図面に示す。しかしながら、本発明は図
示された装置および手段そのものに限定されないものと
理解される。
望ましい形態を図面に示す。しかしながら、本発明は図
示された装置および手段そのものに限定されないものと
理解される。
【００２５】ここで図面を参照するが、図面中の類似の
番号は類似の要素を示す。図２に、電流制限要素（望ま
しくは抵抗）ＲｂｓおよびＲｅ２が含められていること
を除き、図１のハーフ・ブリッジ回路と実質的にほぼ同
一のハーフ・ブリッジ電力変換回路１０を示す。
番号は類似の要素を示す。図２に、電流制限要素（望ま
しくは抵抗）ＲｂｓおよびＲｅ２が含められていること
を除き、図１のハーフ・ブリッジ回路と実質的にほぼ同
一のハーフ・ブリッジ電力変換回路１０を示す。
【００２６】具体的には、第１電流制限要素Ｒｂｓは、
Ｄｂｓに直列接続する形で含められ、Ｖｌｓにより誘導
される電流の流れを制限する。Ｒｂｓは、Ｒｂｓ・Ｃｂ
ｓ＞＞ｔ１となるように選ぶことが望ましい。ここで、
ｔ１は、電流がＤ２内でｄｉ／ｄｔの割合でランプ状に
増大する期間である。しかしながら、Ｒｂｓは、通常動
作の際のＣｂｓの充電要件により決定される上限を有す
ることに注意されたい。（International Rectifier Co
rporation から入手可能な）ＩＲＰＴ２０５６Ｃ高電圧
ゲート・ドライバ回路を使用したアプリケーションにお
いては、約１オームの抵抗値を有するＲｂｓがうまく動
作した。
Ｄｂｓに直列接続する形で含められ、Ｖｌｓにより誘導
される電流の流れを制限する。Ｒｂｓは、Ｒｂｓ・Ｃｂ
ｓ＞＞ｔ１となるように選ぶことが望ましい。ここで、
ｔ１は、電流がＤ２内でｄｉ／ｄｔの割合でランプ状に
増大する期間である。しかしながら、Ｒｂｓは、通常動
作の際のＣｂｓの充電要件により決定される上限を有す
ることに注意されたい。（International Rectifier Co
rporation から入手可能な）ＩＲＰＴ２０５６Ｃ高電圧
ゲート・ドライバ回路を使用したアプリケーションにお
いては、約１オームの抵抗値を有するＲｂｓがうまく動
作した。
【００２７】第２電流制限要素Ｒｅ２は、サブストレイ
ト・ダイオードＤｓｕｂと直列の形で含められることが
望ましい。Ｒｅ２は、図に示すように、−Ｈｖと高電圧
ドライバ回路のＶｓｏ端子との間に位置づけることが望
ましい。しかしながら、Ｒｅ２には他にも適切な位置が
あり、それは、例えば高電圧ドライバ回路のＶｂ端子
と、ＤｂｓとＣｂｓとの接合点との間である。
ト・ダイオードＤｓｕｂと直列の形で含められることが
望ましい。Ｒｅ２は、図に示すように、−Ｈｖと高電圧
ドライバ回路のＶｓｏ端子との間に位置づけることが望
ましい。しかしながら、Ｒｅ２には他にも適切な位置が
あり、それは、例えば高電圧ドライバ回路のＶｂ端子
と、ＤｂｓとＣｂｓとの接合点との間である。
【００２８】Ｒｅ２は、Ｒｅ２・Ｃｂｓ＞＞ｔ１となる
ように選ぶことが望ましい。ここで、ｔ１は、電流がＤ
２内でｄｉ／ｄｔの割合でランプ状に増大する期間であ
る。しかしながら、Ｒｅ２は、通常動作の際のＱ２のゲ
ート駆動タイミング要件により決定される上限を有する
ことに注意されたい。ＩＲＰＴ２０５６Ｃ高電圧ゲート
・ドライバ回路を使用したアプリケーションにおいて
は、約２オームの抵抗値を有するＲｅ２がうまく動作し
た。
ように選ぶことが望ましい。ここで、ｔ１は、電流がＤ
２内でｄｉ／ｄｔの割合でランプ状に増大する期間であ
る。しかしながら、Ｒｅ２は、通常動作の際のＱ２のゲ
ート駆動タイミング要件により決定される上限を有する
ことに注意されたい。ＩＲＰＴ２０５６Ｃ高電圧ゲート
・ドライバ回路を使用したアプリケーションにおいて
は、約２オームの抵抗値を有するＲｅ２がうまく動作し
た。
【００２９】図３（ａ）を参照すると、共通のＶｃｃ電
源により供給される複数（例えば、３個）のブートスト
ラップ回路としてもよい。このような場合には、複数の
電流制限要素Ｒｂｓ１、Ｒｂｓ２、Ｒｂｓ３などを複数
のブートストラップ・ダイオードＤｂｓ１、Ｄｂｓ２、
Ｄｂｓ３などにそれぞれ直列に結合することができる。
代わりに、図３（ｂ）に示すように、単一の電流制限要
素Ｒｂｓをブートストラップ・ダイオードＤｂｓ１、Ｄ
ｂｓ２、Ｄｂｓ３などからなる扇形構成に結合すること
もできる。ここで、各ダイオードは、そのアノードにお
いて、Ｒｂｓ要素に結合される。
源により供給される複数（例えば、３個）のブートスト
ラップ回路としてもよい。このような場合には、複数の
電流制限要素Ｒｂｓ１、Ｒｂｓ２、Ｒｂｓ３などを複数
のブートストラップ・ダイオードＤｂｓ１、Ｄｂｓ２、
Ｄｂｓ３などにそれぞれ直列に結合することができる。
代わりに、図３（ｂ）に示すように、単一の電流制限要
素Ｒｂｓをブートストラップ・ダイオードＤｂｓ１、Ｄ
ｂｓ２、Ｄｂｓ３などからなる扇形構成に結合すること
もできる。ここで、各ダイオードは、そのアノードにお
いて、Ｒｂｓ要素に結合される。
【００３０】本発明の望ましい実施形態における電流制
限要素を採用した電力変換回路は、下層電流Ｉｓｕｂを
制限することにより、漂遊インダクタンスの両端に生ず
る電圧スパイクに対する耐性(immunity)を向上させる点
で有利である。同様に、本発明に基づく電力変換回路は
ｄｉ／ｄｔの割合に対する高い耐性を有し、これにより
大きいＩＧＢＴを使用して高い電力定格を得ることがで
きる。加えて、本発明はブートストラップ電源Ｖｃｃを
高位側ドライバと組み合わせて使用することを可能に
し、低コストおよび回路サイズ縮小をもたらす。
限要素を採用した電力変換回路は、下層電流Ｉｓｕｂを
制限することにより、漂遊インダクタンスの両端に生ず
る電圧スパイクに対する耐性(immunity)を向上させる点
で有利である。同様に、本発明に基づく電力変換回路は
ｄｉ／ｄｔの割合に対する高い耐性を有し、これにより
大きいＩＧＢＴを使用して高い電力定格を得ることがで
きる。加えて、本発明はブートストラップ電源Ｖｃｃを
高位側ドライバと組み合わせて使用することを可能に
し、低コストおよび回路サイズ縮小をもたらす。
【００３１】本発明をその特定の実施形態との関連で説
明したが、当該分野に熟達した者には、他の多くの変形
および修正ならびに他の使用が明らかになるであろう。
したがって、本発明はここでの特定の開示により限定さ
れず、付属の特許請求の範囲によってのみ限定されるべ
きである。
明したが、当該分野に熟達した者には、他の多くの変形
および修正ならびに他の使用が明らかになるであろう。
したがって、本発明はここでの特定の開示により限定さ
れず、付属の特許請求の範囲によってのみ限定されるべ
きである。
【図１】従来技術による負荷を駆動するためのハーフ・
ブリッジ電力回路を示す概略図である。
ブリッジ電力回路を示す概略図である。
【図２】本発明の望ましい実施形態に基づく電流制限抵
抗を採用したハーフ・ブリッジ電力回路を示す概略図で
ある。
抗を採用したハーフ・ブリッジ電力回路を示す概略図で
ある。
【図３】（ａ）は、多数のブートストラップ回路を含む
電力回路において使用できる本発明の一実施形態を示す
概略図、（ｂ）は、多数のブートストラップ回路を含む
電力回路において使用できる本発明の別の実施形態を示
す概略図である。
電力回路において使用できる本発明の一実施形態を示す
概略図、（ｂ）は、多数のブートストラップ回路を含む
電力回路において使用できる本発明の別の実施形態を示
す概略図である。
１０ ハーフ・ブリッジ電力変換回路
Claims (10)
- 【請求項１】 電力回路において、 少なくとも１個の高位側ＭＯＳゲート・トランジスタ
と、 前記高位側ＭＯＳゲート・トランジスタに直列結合され
た、電源の高位および低位電力端子と並列にブリッジ回
路を形成することが可能な少なくとも１個の低位側ＭＯ
Ｓゲート・トランジスタと、 前記高位側ＭＯＳゲート・トランジスタの伝導特性を変
化させることが可能な出力を有する高位側ドライバ回路
と、 前記高位側および低位側トランジスタを有するブートス
トラップ構成内に構築され、前記高位側ドライバ回路に
動作電圧を供給する直列結合されたダイオードおよびキ
ャパシタと、 前記低位側ＭＯＳゲート・トランジスタの伝導特性を変
化させることが可能な出力を有する低位側ドライバ回路
と、 前記低位側ドライバ回路に結合され、前記低位側ドライ
バ回路に動作電圧を供給する低位側電圧源であって、前
記直列結合されたダイオードおよびキャパシタと直列な
低位側電圧源と、 前記高位側および低位側ＭＯＳゲート・トランジスタと
直列に位置づけられ、前記高位側および低位側ＭＯＳゲ
ート・トランジスタ内の伝導変化に応答して前記低位側
ＭＯＳゲート・トランジスタを流れる電流を誘導する漂
遊インダクタンスと、 前記低位側電圧源と前記ダイオードとの間で直列結合さ
れ、前記ダイオードを通じて前記キャパシタに流れ込む
前記漂遊インダクタンスによる前記誘導電流の成分を減
少させる第１電流制限要素と、 前記低位電力端子と前記低位側電圧源との間で直列結合
され、前記ダイオードを通じて前記キャパシタに流れ込
む前記漂遊インダクタンスによる前記誘導電流の成分を
減少させることが可能な第２電流制限要素とを備えるこ
とを特徴とする電力回路。 - 【請求項２】 請求項１に記載の電力回路において、前
記第１電流制限要素は第１抵抗であり、前記第２電流制
限要素は第２抵抗であることを特徴とする電力回路。 - 【請求項３】 請求項２に記載の電力回路において、 前記漂遊インダクタンスによる前記誘導電流は持続時間
を有し、 前記第１抵抗は第１抵抗値を有し、 前記第２抵抗は第２抵抗値を有し、 前記キャパシタはキャパシタンスを有し、 前記第１抵抗値と前記キャパシタンスとの積は前記持続
時間よりも十分に大きく、 前記第２抵抗値と前記キャパシタンスとの積は前記持続
時間よりも十分に大きいことを特徴とする電力回路。 - 【請求項４】 請求項２に記載の電力回路において、前
記第１抵抗は約１オームの抵抗値を有し、前記第２抵抗
は約２オームの抵抗値を有することを特徴とする電力回
路。 - 【請求項５】 電力回路において、 少なくとも１個の高位側ＭＯＳゲート・トランジスタ
と、 前記高位側ＭＯＳゲート・トランジスタに直列結合され
た、電源の高位および低位電力端子と並列にブリッジ回
路を形成することが可能な少なくとも１個の低位側ＭＯ
Ｓゲート・トランジスタと、 前記高位側ＭＯＳゲート・トランジスタの伝導特性を変
化させることが可能な出力を有する高位側ドライバ回路
と、 前記高位側および低位側トランジスタを有するブートス
トラップ構成内に構築され、前記高位側ドライバ回路に
動作電圧を供給する直列結合されたダイオードおよびキ
ャパシタと、 前記低位側ＭＯＳゲート・トランジスタの伝導特性を変
化させることが可能な出力を有する低位側ドライバ回路
と、 前記低位側ドライバ回路に結合され、前記低位側ドライ
バ回路に動作電圧を供給する低位側電圧源であって、前
記直列結合されたダイオードおよびキャパシタと直列な
低位側電圧源と、 前記低位側および高位側ドライバ回路の間で結合された
サブストレイト・ダイオードであって、前記サブストレ
イト・ダイオードのカソードは前記ダイオードと前記キ
ャパシタとの接合点に接続されているサブストレイト・
ダイオードと、 前記高位側および低位側ＭＯＳゲート・トランジスタと
直列に位置づけられ、前記高位側および低位側ＭＯＳゲ
ート・トランジスタ内の伝導変化に応答して前記低位側
ＭＯＳゲート・トランジスタを流れる電流を誘導する漂
遊インダクタンスと、 前記低位側電圧源と前記ダイオードとの間で直列結合さ
れ、前記ダイオードを通じて前記キャパシタに流れ込む
前記漂遊インダクタンスによる前記誘導電流の成分を減
少させる第１電流制限要素と、 前記低位電力端子と前記低位側電圧源との間で直列結合
され、前記ダイオードを通じて前記キャパシタに流れ込
む前記漂遊インダクタンスによる前記誘導電流の成分を
減少させることが可能な第２電流制限要素と、 前記低位電力端子から前記サブストレイト・ダイオード
へ直列結合され、前記サブストレイト・ダイオードを通
じて前記キャパシタに流れ込む前記漂遊インダクタンス
による前記誘導電流の成分を減少させる第３電流制限要
素とを備えることを特徴とする電力回路。 - 【請求項６】 請求項５に記載の電力回路において、前
記第１電流制限要素は第１抵抗であり、前記第２電流制
限要素は第２抵抗であることを特徴とする電力回路。 - 【請求項７】 請求項６に記載の電力回路において、 前記漂遊インダクタンスによる前記誘導電流は持続時間
を有し、 前記第１抵抗は第１抵抗値を有し、 前記第２抵抗は第２抵抗値を有し、 前記キャパシタはキャパシタンスを有し、 前記第１抵抗値と前記キャパシタンスとの積は前記持続
時間よりも十分に大きく、 前記第２抵抗値と前記キャパシタンスとの積は前記持続
時間よりも十分に大きいことを特徴とする電力回路。 - 【請求項８】 請求項６に記載の電力回路において、前
記第１抵抗は約１オームの抵抗値を有し、前記第２抵抗
は約２オームの抵抗値を有することを特徴とする電力回
路。 - 【請求項９】 電力回路において、 ３個の高位側ＭＯＳゲート・トランジスタと、 ３個の低位側ＭＯＳゲート・トランジスタであって、各
低位側ＭＯＳゲート・トランジスタは、各１個の前記高
位側ＭＯＳゲート・トランジスタに直列結合され、電源
の高位および低位電力端子と並列に３個のブリッジ回路
を形成することが可能である３個の低位側ＭＯＳゲート
・トランジスタと、 ３個の高位側ドライバ回路であって、各高位側ドライバ
回路は各高位側ＭＯＳゲート・トランジスタの伝導特性
を変化させることが可能な出力を有する３個の高位側ド
ライバ回路と、 各高位側および低位側トランジスタ・ブリッジ回路を有
する各ブートストラップ構成内に構築され、前記各高位
側ドライバ回路に各動作電圧を供給する３組の直列結合
されたダイオードおよびキャパシタ回路と、 ３個の低位側ドライバ回路であって、各低位側ドライバ
回路は前記各低位側ＭＯＳゲート・トランジスタの伝導
特性を変化させることが可能な出力を有する３個の低位
側ドライバ回路と、 前記低位側ドライバ回路に結合され、前記低位側ドライ
バ回路に動作電圧を供給する低位側電圧源であって、前
記各直列結合されたダイオードおよびキャパシタ回路と
直列な低位側電圧源と、 漂遊インダクタンスであって、少なくとも１個の漂遊イ
ンダクタンスは、各高位側および低位側ＭＯＳゲート・
トランジスタ・ブリッジ回路と直列に位置づけられ、前
記各高位側および低位側ＭＯＳゲート・トランジスタ内
の伝導変化に応答して前記各低位側ＭＯＳゲート・トラ
ンジスタを流れる電流を誘導する漂遊インダクタンス
と、 前記低位側電圧源と少なくとも１個のダイオードとの間
で直列結合され、前記ダイオードを通じて前記各キャパ
シタに流れ込む各漂遊インダクタンスによる前記誘導電
流の成分を減少させる少なくとも１個の第１電流制限要
素と、 前記低位電力端子と前記低位側電圧源との間で直列結合
され、前記ダイオードを通じて前記キャパシタに流れ込
む各漂遊インダクタンスによる前記誘導電流の成分を減
少させる第２電流制限要素とを備えることを特徴とする
電力回路。 - 【請求項１０】 請求項９に記載の電力回路において、
さらに、 ３個のサブストレイト・ダイオードであって、１個のサ
ブストレイト・ダイオードは各低位側および高位側ドラ
イバ回路の間で結合されており、前記サブストレイト・
ダイオードの各カソードは前記ダイオードと前記キャパ
シタとの各接合部に結合されている３個のサブストレイ
ト・ダイオードと、 ３個の第１電流制限要素であって、各第１電流制限要素
は、前記低位側電圧源から各ダイオードへ直列結合さ
れ、前記ダイオードを通じて前記各キャパシタに流れ込
む前記漂遊インダクタンスによる前記誘導電流の各成分
を減少させる３個の第１電流制限要素と、 ３個の第３電流制限要素であって、各第３電流制限要素
は、前記低位電力端子から各サブストレイト・ダイオー
ドへ直列結合され、前記サブストレイト・ダイオードを
通じて前記各キャパシタに流れ込む前記漂遊インダクタ
ンスによる前記誘導電流の各成分を減少させる３個の第
３電流制限要素とを備えることを特徴とする電力回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US4416097P | 1997-04-23 | 1997-04-23 | |
| US60/044,160 | 1997-04-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1127931A true JPH1127931A (ja) | 1999-01-29 |
| JP2898272B2 JP2898272B2 (ja) | 1999-05-31 |
Family
ID=21930835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10113168A Expired - Fee Related JP2898272B2 (ja) | 1997-04-23 | 1998-04-23 | 抵抗をブートストラップ・ダイオードに直列結合したモノリシック・ゲート・ドライバ・デバイス |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5969964A (ja) |
| JP (1) | JP2898272B2 (ja) |
| KR (1) | KR100323867B1 (ja) |
| DE (1) | DE19817767C2 (ja) |
| FR (1) | FR2762724B1 (ja) |
| GB (1) | GB2324664B (ja) |
| IT (1) | IT1306908B1 (ja) |
| SG (1) | SG66453A1 (ja) |
| TW (1) | TW426997B (ja) |
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