JPH11282590A - 複数系統バス制御マイクロコンピュータ - Google Patents
複数系統バス制御マイクロコンピュータInfo
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- JPH11282590A JPH11282590A JP10087315A JP8731598A JPH11282590A JP H11282590 A JPH11282590 A JP H11282590A JP 10087315 A JP10087315 A JP 10087315A JP 8731598 A JP8731598 A JP 8731598A JP H11282590 A JPH11282590 A JP H11282590A
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Abstract
(57)【要約】
【課題】 データバス１０の電位が変動し、消費電流の
増加を招いていた。 【解決手段】 ２組のポート１２，１３に２系統の外部
バス１４，１５を接続し、その外部バス１４にマイコン
１１によるアクセス頻度の高いフラッシュメモリ３を接
続し、外部バス１５にマイコン１１によるアクセス頻度
の低いＳＲＡＭ４およびＧ／Ａ５を接続して、さらに、
チップセレクト信号により２系統の外部バス１４，１５
のうちの一方の外部バスのみにアクセスするように構成
し、アクセス頻度の高いデータバス１８の電位が変動し
ても、アクセス頻度の低いデータバス２２に影響を与え
ることはなく、消費電流の増加を防止することができ
る。
増加を招いていた。 【解決手段】 ２組のポート１２，１３に２系統の外部
バス１４，１５を接続し、その外部バス１４にマイコン
１１によるアクセス頻度の高いフラッシュメモリ３を接
続し、外部バス１５にマイコン１１によるアクセス頻度
の低いＳＲＡＭ４およびＧ／Ａ５を接続して、さらに、
チップセレクト信号により２系統の外部バス１４，１５
のうちの一方の外部バスのみにアクセスするように構成
し、アクセス頻度の高いデータバス１８の電位が変動し
ても、アクセス頻度の低いデータバス２２に影響を与え
ることはなく、消費電流の増加を防止することができ
る。
Description
【０００１】
【発明の属する技術分野】この発明は、複数の外部素子
とのデータの入出力を行う複数系統バス制御マイクロコ
ンピュータに関するものである。
とのデータの入出力を行う複数系統バス制御マイクロコ
ンピュータに関するものである。
【０００２】
【従来の技術】図６は従来の外部バス制御マイクロコン
ピュータを示すブロック構成図であり、図において、１
はマイクロコンピュータ（以下、マイコンと言う）、２
はマイコン１に設けられた外部素子接続専用のポート、
３はマイコン１の外部に設けられ、アクセス頻度が高い
処理プログラム等が記憶されたフラッシュメモリ、４は
マイコン１の外部に設けられ、アクセス頻度が低いデー
タ一時格納用のスタティックＲＡＭ（以下、ＳＲＡＭと
言う）、５はマイコン１の外部に設けられ、論理回路に
より外部機器等を制御するゲートアレイ（以下、Ｇ／Ａ
と言う）である。６〜１０はポート２とフラッシュメモ
リ３，ＳＲＡＭ４およびＧ／Ａ５とを接続する外部バス
であり、６〜８はアドレスバス、９は制御バス、１０は
データバスである。
ピュータを示すブロック構成図であり、図において、１
はマイクロコンピュータ（以下、マイコンと言う）、２
はマイコン１に設けられた外部素子接続専用のポート、
３はマイコン１の外部に設けられ、アクセス頻度が高い
処理プログラム等が記憶されたフラッシュメモリ、４は
マイコン１の外部に設けられ、アクセス頻度が低いデー
タ一時格納用のスタティックＲＡＭ（以下、ＳＲＡＭと
言う）、５はマイコン１の外部に設けられ、論理回路に
より外部機器等を制御するゲートアレイ（以下、Ｇ／Ａ
と言う）である。６〜１０はポート２とフラッシュメモ
リ３，ＳＲＡＭ４およびＧ／Ａ５とを接続する外部バス
であり、６〜８はアドレスバス、９は制御バス、１０は
データバスである。
【０００３】次に動作について説明する。従来のマイコ
ン１では、内蔵されたＲＯＭの容量だけでは処理プログ
ラムが格納できない場合に対応して、処理プログラムを
外部に接続されたフラッシュメモリ３等に格納して、外
部素子接続専用のポート２および外部バスを介してその
処理プログラムを読み出すのが一般的である。図６にお
いて、マイコン１からフラッシュメモリ３，ＳＲＡＭ４
およびＧ／Ａ５に対してデータの書き込み、または、デ
ータの読み出しを行う場合は、マイコン１からポート２
および制御バス９を介してアクセスしたいフラッシュメ
モリ３，ＳＲＡＭ４またはＧ／Ａ５に制御信号を出力
し、さらに、アドレスバス６〜８を介してアドレスを指
定することにより、データバス１０を介して所定のデー
タを読み書きする。
ン１では、内蔵されたＲＯＭの容量だけでは処理プログ
ラムが格納できない場合に対応して、処理プログラムを
外部に接続されたフラッシュメモリ３等に格納して、外
部素子接続専用のポート２および外部バスを介してその
処理プログラムを読み出すのが一般的である。図６にお
いて、マイコン１からフラッシュメモリ３，ＳＲＡＭ４
およびＧ／Ａ５に対してデータの書き込み、または、デ
ータの読み出しを行う場合は、マイコン１からポート２
および制御バス９を介してアクセスしたいフラッシュメ
モリ３，ＳＲＡＭ４またはＧ／Ａ５に制御信号を出力
し、さらに、アドレスバス６〜８を介してアドレスを指
定することにより、データバス１０を介して所定のデー
タを読み書きする。
【０００４】
【発明が解決しようとする課題】従来の外部バス制御マ
イクロコンピュータは以上のように構成されているの
で、マイコン１とフラッシュメモリ３，ＳＲＡＭ４およ
びＧ／Ａ５との接続は、マイコン１に設けられた１組の
外部素子接続専用のポート２と、そのポート２に接続さ
れた１系統の外部バスによって成されていた。従って、
アクセス頻度が高い処理プログラム等が記憶されたフラ
ッシュメモリ３と、アクセス頻度が低いデータ一時格納
用のＳＲＡＭ４、および外部機器等を制御するＧ／Ａ５
とを外部素子として接続した場合、アクセス頻度が高い
フラッシュメモリ３にアクセスされる度に、データバス
１０にデータが入出力されることから、そのデータバス
１０の電位が変動し、ほとんどアクセスされない頻度が
低いＳＲＡＭ４およびＧ／Ａ５の接続端子にも影響を与
え、端子に設けられた入力保護回路に於いて消費電流の
増加を招いていた。また、そのデータバス１０の電位が
変動するために不要輻射ノイズが発生してしまうが、そ
の不要輻射ノイズがＳＲＡＭ４およびＧ／Ａ５にも影響
を与えてしまうなどの課題があった。
イクロコンピュータは以上のように構成されているの
で、マイコン１とフラッシュメモリ３，ＳＲＡＭ４およ
びＧ／Ａ５との接続は、マイコン１に設けられた１組の
外部素子接続専用のポート２と、そのポート２に接続さ
れた１系統の外部バスによって成されていた。従って、
アクセス頻度が高い処理プログラム等が記憶されたフラ
ッシュメモリ３と、アクセス頻度が低いデータ一時格納
用のＳＲＡＭ４、および外部機器等を制御するＧ／Ａ５
とを外部素子として接続した場合、アクセス頻度が高い
フラッシュメモリ３にアクセスされる度に、データバス
１０にデータが入出力されることから、そのデータバス
１０の電位が変動し、ほとんどアクセスされない頻度が
低いＳＲＡＭ４およびＧ／Ａ５の接続端子にも影響を与
え、端子に設けられた入力保護回路に於いて消費電流の
増加を招いていた。また、そのデータバス１０の電位が
変動するために不要輻射ノイズが発生してしまうが、そ
の不要輻射ノイズがＳＲＡＭ４およびＧ／Ａ５にも影響
を与えてしまうなどの課題があった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、アクセス頻度の高い外部素子の電
位変動によるアクセス頻度の低い外部素子への影響を防
止し、消費電流の増加を防止する共に、不要輻射ノイズ
のアクセス頻度の低い外部素子への影響を防止する複数
系統バス制御マイクロコンピュータを得ることを目的と
する。
めになされたもので、アクセス頻度の高い外部素子の電
位変動によるアクセス頻度の低い外部素子への影響を防
止し、消費電流の増加を防止する共に、不要輻射ノイズ
のアクセス頻度の低い外部素子への影響を防止する複数
系統バス制御マイクロコンピュータを得ることを目的と
する。
【０００６】
【課題を解決するための手段】この発明に係る複数系統
バス制御マイクロコンピュータは、ｍ組の外部素子接続
用端子を有するマイクロコンピュータと、ｎ個の外部素
子のマイクロコンピュータによるアクセス頻度に応じ
て、ｍ組の外部素子接続用端子とｎ個の外部素子とをｍ
系統に種分けして接続した外部バスとを備え、マイクロ
コンピュータは、ｍ系統のうちの１つの外部バスを選択
してその外部バスに接続される外部素子とのデータの入
力または出力を行うと共に、その他の系統のデータバス
を遮断するものである。
バス制御マイクロコンピュータは、ｍ組の外部素子接続
用端子を有するマイクロコンピュータと、ｎ個の外部素
子のマイクロコンピュータによるアクセス頻度に応じ
て、ｍ組の外部素子接続用端子とｎ個の外部素子とをｍ
系統に種分けして接続した外部バスとを備え、マイクロ
コンピュータは、ｍ系統のうちの１つの外部バスを選択
してその外部バスに接続される外部素子とのデータの入
力または出力を行うと共に、その他の系統のデータバス
を遮断するものである。
【０００７】この発明に係る複数系統バス制御マイクロ
コンピュータは、２組の外部素子接続用端子を有するマ
イクロコンピュータと、複数の外部素子のマイクロコン
ピュータによるアクセス頻度に応じて、２組の外部素子
接続用端子と複数の外部素子とを２系統に種分けして接
続した外部バスとを備え、マイクロコンピュータは、２
系統のうちの一方の外部バスを選択してその外部バスに
接続される外部素子とのデータの入力または出力を行う
と共に、他方の系統のデータバスを遮断するものであ
る。
コンピュータは、２組の外部素子接続用端子を有するマ
イクロコンピュータと、複数の外部素子のマイクロコン
ピュータによるアクセス頻度に応じて、２組の外部素子
接続用端子と複数の外部素子とを２系統に種分けして接
続した外部バスとを備え、マイクロコンピュータは、２
系統のうちの一方の外部バスを選択してその外部バスに
接続される外部素子とのデータの入力または出力を行う
と共に、他方の系統のデータバスを遮断するものであ
る。
【０００８】この発明に係る複数系統バス制御マイクロ
コンピュータは、マイクロコンピュータに、他方の系統
のアドレスバスのアドレスデータを固定にするアドレス
データ固定部を備えたものである。
コンピュータは、マイクロコンピュータに、他方の系統
のアドレスバスのアドレスデータを固定にするアドレス
データ固定部を備えたものである。
【０００９】この発明に係る複数系統バス制御マイクロ
コンピュータは、２系統の内部バスにそれぞれ接続され
た２組の外部素子接続用端子を有するマイクロコンピュ
ータと、複数の外部素子のマイクロコンピュータによる
アクセス頻度に応じて、２組の外部素子接続用端子と複
数の外部素子とを２系統に種分けして接続した外部バス
とを備え、マイクロコンピュータは、２系統のうちの一
方の内部バスおよび外部バスを選択してその外部バスに
接続される外部素子とのデータの入力または出力を行う
ものである。
コンピュータは、２系統の内部バスにそれぞれ接続され
た２組の外部素子接続用端子を有するマイクロコンピュ
ータと、複数の外部素子のマイクロコンピュータによる
アクセス頻度に応じて、２組の外部素子接続用端子と複
数の外部素子とを２系統に種分けして接続した外部バス
とを備え、マイクロコンピュータは、２系統のうちの一
方の内部バスおよび外部バスを選択してその外部バスに
接続される外部素子とのデータの入力または出力を行う
ものである。
【００１０】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による複
数系統バス制御マイクロコンピュータを示すブロック構
成図であり、図において、３はマイクロコンピュータ
（以下、マイコンと言う）１１の外部に設けられ、アク
セス頻度が高い処理プログラム等が記憶されたフラッシ
ュメモリ（外部素子）、４はマイコン１１の外部に設け
られ、アクセス頻度が低いデータ一時格納用のスタティ
ックＲＡＭ（以下、ＳＲＡＭと言う：外部素子）、５は
マイコン１１の外部に設けられ、論理回路により外部機
器等を制御するゲートアレイ（以下、Ｇ／Ａと言う：外
部素子）である。以上、従来技術として示した図６と同
一構成である。
説明する。 実施の形態１．図１はこの発明の実施の形態１による複
数系統バス制御マイクロコンピュータを示すブロック構
成図であり、図において、３はマイクロコンピュータ
（以下、マイコンと言う）１１の外部に設けられ、アク
セス頻度が高い処理プログラム等が記憶されたフラッシ
ュメモリ（外部素子）、４はマイコン１１の外部に設け
られ、アクセス頻度が低いデータ一時格納用のスタティ
ックＲＡＭ（以下、ＳＲＡＭと言う：外部素子）、５は
マイコン１１の外部に設けられ、論理回路により外部機
器等を制御するゲートアレイ（以下、Ｇ／Ａと言う：外
部素子）である。以上、従来技術として示した図６と同
一構成である。
【００１１】マイコン１１において、１２，１３はそれ
ぞれポート（外部素子接続用端子）である。１４はポー
ト１２とフラッシュメモリ３とを接続する外部バス、１
５はポート１３とＳＲＡＭ４およびＧ／Ａ５とを接続す
る外部バスであり、このようにマイコン１１によるアク
セス頻度が高いフラッシュメモリ３と、アクセス頻度が
低いＳＲＡＭ４およびＧ／Ａ５との２系統に種分けして
外部バス１４，１５が接続されている。また、外部バス
１４において、１６はアドレスバス、１７は制御バス、
１８はデータバスである。さらに、外部バス１５におい
て、１９，２０はアドレスバス、２１は制御バス、２２
はデータバスである。
ぞれポート（外部素子接続用端子）である。１４はポー
ト１２とフラッシュメモリ３とを接続する外部バス、１
５はポート１３とＳＲＡＭ４およびＧ／Ａ５とを接続す
る外部バスであり、このようにマイコン１１によるアク
セス頻度が高いフラッシュメモリ３と、アクセス頻度が
低いＳＲＡＭ４およびＧ／Ａ５との２系統に種分けして
外部バス１４，１５が接続されている。また、外部バス
１４において、１６はアドレスバス、１７は制御バス、
１８はデータバスである。さらに、外部バス１５におい
て、１９，２０はアドレスバス、２１は制御バス、２２
はデータバスである。
【００１２】また、図２はマイコンの内部構成を示す概
念図であり、図において、１１はマイコン、３１はＣＰ
Ｕ、３２はＲＯＭ、３３はＲＡＭ、３４は周辺機能、３
５はポートであり、このポート３５には、図１で示した
ポート１２，１３が含まれている。３６は内部バスであ
る。尚、この実施の形態１におけるマイコン１１の内部
バス３６は、１系統で構成されているものである。さら
に、図３はマイコンの外部バス拡張機能を示すブロック
構成図であり、図において、４１はモードレジスタ、４
２は機能選択端子である。
念図であり、図において、１１はマイコン、３１はＣＰ
Ｕ、３２はＲＯＭ、３３はＲＡＭ、３４は周辺機能、３
５はポートであり、このポート３５には、図１で示した
ポート１２，１３が含まれている。３６は内部バスであ
る。尚、この実施の形態１におけるマイコン１１の内部
バス３６は、１系統で構成されているものである。さら
に、図３はマイコンの外部バス拡張機能を示すブロック
構成図であり、図において、４１はモードレジスタ、４
２は機能選択端子である。
【００１３】次に動作について説明する。図２に示した
ように、マイコン１１はＲＯＭ３２に内蔵された処理プ
ログラムによりＣＰＵ３１が処理を行い、周辺機能３４
の制御を行う。しかしながら、マイコン１１では、内蔵
されたＲＯＭ３２の容量だけでは処理プログラムが格納
できない場合に対応して、処理プログラムを外部に接続
されたフラッシュメモリ３等に格納して、ポート３５お
よび外部バス１４を介してその処理プログラムを読み出
すのが一般的である。図３は図１に示したような２系統
の外部バス１４，１５を拡張する時に用いられる構成を
示したものであり、図３（ａ）に示すように、ＣＰＵ３
１が内部バス３６を介してモードレジスタ４１に予め設
定された値を書き込むことにより２系統の外部バス１
４，１５を拡張するか、図３（ｂ）に示すように、ＣＰ
Ｕ３１が内部バス３６を介して機能選択端子４２に予め
設定された電位を供給することにより２系統の外部バス
１４，１５を拡張する。この拡張機能により、ポート３
５の一部は、図１に示したように、外部素子接続用のポ
ート１２，１３として用いることができる。
ように、マイコン１１はＲＯＭ３２に内蔵された処理プ
ログラムによりＣＰＵ３１が処理を行い、周辺機能３４
の制御を行う。しかしながら、マイコン１１では、内蔵
されたＲＯＭ３２の容量だけでは処理プログラムが格納
できない場合に対応して、処理プログラムを外部に接続
されたフラッシュメモリ３等に格納して、ポート３５お
よび外部バス１４を介してその処理プログラムを読み出
すのが一般的である。図３は図１に示したような２系統
の外部バス１４，１５を拡張する時に用いられる構成を
示したものであり、図３（ａ）に示すように、ＣＰＵ３
１が内部バス３６を介してモードレジスタ４１に予め設
定された値を書き込むことにより２系統の外部バス１
４，１５を拡張するか、図３（ｂ）に示すように、ＣＰ
Ｕ３１が内部バス３６を介して機能選択端子４２に予め
設定された電位を供給することにより２系統の外部バス
１４，１５を拡張する。この拡張機能により、ポート３
５の一部は、図１に示したように、外部素子接続用のポ
ート１２，１３として用いることができる。
【００１４】次に、図１において、マイコン１１は、Ｃ
ＰＵ３１からポート１２，１３および制御バス１７，２
１を介してフラッシュメモリ３およびＳＲＡＭ４，Ｇ／
Ａ５にチップセレクト信号を出力し、そのチップセレク
ト信号のアクセスに応じて、２系統の外部バス１４，１
５のうちの一方を選択してその外部バスに接続される外
部素子とのデータの入力または出力を行う。例えば、チ
ップセレクト信号により外部バス１４を選択し、フラッ
シュメモリ３に内蔵された処理プログラムを読み出す場
合は、マイコン１１からポート１２およびアドレスバス
１６を介してアドレスを指定し、さらに、制御バス１７
の読み出し信号（ＲＤ信号）をアクティブにすることに
より、指定したアドレスの処理プログラムをデータバス
１８を介して読み出すことができる。この際、外部バス
１５に対しては、チップセレクト信号を出力しないこ
と、外部バス１５のデータバス２２をフローティング状
態（遮断）することで、外部バス１４から入力される処
理プログラムと、外部バス１５とのデータがマイコン１
１内で衝突してしまうことを防止する。また、例えば、
チップセレクト信号により外部バス１５を選択し、ＳＲ
ＡＭ４にデータを書き込む場合は、マイコン１１からポ
ート１３およびアドレスバス２０を介してアドレスを指
定し、さらに、制御バス２１の書き込み信号（ＷＲ信
号）をアクティブにすることにより、指定したアドレス
にデータをデータバス２２を介して書き込むことができ
る。この際、外部バス１４に対しては、チップセレクト
信号を出力しないこと、外部バス１４のデータバス１８
にデータを出力しないこと（遮断）で、フラッシュメモ
リ３にデータが書き込まれることを防止する。
ＰＵ３１からポート１２，１３および制御バス１７，２
１を介してフラッシュメモリ３およびＳＲＡＭ４，Ｇ／
Ａ５にチップセレクト信号を出力し、そのチップセレク
ト信号のアクセスに応じて、２系統の外部バス１４，１
５のうちの一方を選択してその外部バスに接続される外
部素子とのデータの入力または出力を行う。例えば、チ
ップセレクト信号により外部バス１４を選択し、フラッ
シュメモリ３に内蔵された処理プログラムを読み出す場
合は、マイコン１１からポート１２およびアドレスバス
１６を介してアドレスを指定し、さらに、制御バス１７
の読み出し信号（ＲＤ信号）をアクティブにすることに
より、指定したアドレスの処理プログラムをデータバス
１８を介して読み出すことができる。この際、外部バス
１５に対しては、チップセレクト信号を出力しないこ
と、外部バス１５のデータバス２２をフローティング状
態（遮断）することで、外部バス１４から入力される処
理プログラムと、外部バス１５とのデータがマイコン１
１内で衝突してしまうことを防止する。また、例えば、
チップセレクト信号により外部バス１５を選択し、ＳＲ
ＡＭ４にデータを書き込む場合は、マイコン１１からポ
ート１３およびアドレスバス２０を介してアドレスを指
定し、さらに、制御バス２１の書き込み信号（ＷＲ信
号）をアクティブにすることにより、指定したアドレス
にデータをデータバス２２を介して書き込むことができ
る。この際、外部バス１４に対しては、チップセレクト
信号を出力しないこと、外部バス１４のデータバス１８
にデータを出力しないこと（遮断）で、フラッシュメモ
リ３にデータが書き込まれることを防止する。
【００１５】尚、この実施の形態１では、外部素子接続
用のポートを２組設け、それら２組のポートに２系統の
外部バス１４，１５を接続し、それら２系統の外部バス
１４，１５にマイコン１１によるアクセス頻度に応じた
複数の外部素子を種分けして接続したが、外部素子接続
用のポートを３組以上設け、それら３組以上のポートに
３系統以上の外部バスを接続し、それら３系統以上の外
部バスにマイコン１１によるアクセス頻度に応じた複数
の外部素子を種分けして接続しても良い。
用のポートを２組設け、それら２組のポートに２系統の
外部バス１４，１５を接続し、それら２系統の外部バス
１４，１５にマイコン１１によるアクセス頻度に応じた
複数の外部素子を種分けして接続したが、外部素子接続
用のポートを３組以上設け、それら３組以上のポートに
３系統以上の外部バスを接続し、それら３系統以上の外
部バスにマイコン１１によるアクセス頻度に応じた複数
の外部素子を種分けして接続しても良い。
【００１６】以上のように、この実施の形態１によれ
ば、２組のポート１２，１３に２系統の外部バス１４，
１５を接続し、その外部バス１４にマイコン１１による
アクセス頻度の高いフラッシュメモリ３を接続し、その
外部バス１５にマイコン１１によるアクセス頻度の低い
ＳＲＡＭ４およびＧ／Ａ５を接続して、さらに、チップ
セレクト信号により２系統の外部バス１４，１５のうち
の一方の外部バスのみにアクセスするように構成したの
で、アクセス頻度の高いフラッシュメモリ３にアクセス
されてデータバス１８にデータが入出力され、そのデー
タバス１８の電位が変動しても、アクセス頻度の低いＳ
ＲＡＭ４およびＧ／Ａ５のデータバス２２に影響を与え
ることはなく、消費電流の増加を防止することができ
る。また、データバス１８の電位変動による不要輻射ノ
イズのＳＲＡＭ４およびＧ／Ａ５への影響を防止するこ
とができる。
ば、２組のポート１２，１３に２系統の外部バス１４，
１５を接続し、その外部バス１４にマイコン１１による
アクセス頻度の高いフラッシュメモリ３を接続し、その
外部バス１５にマイコン１１によるアクセス頻度の低い
ＳＲＡＭ４およびＧ／Ａ５を接続して、さらに、チップ
セレクト信号により２系統の外部バス１４，１５のうち
の一方の外部バスのみにアクセスするように構成したの
で、アクセス頻度の高いフラッシュメモリ３にアクセス
されてデータバス１８にデータが入出力され、そのデー
タバス１８の電位が変動しても、アクセス頻度の低いＳ
ＲＡＭ４およびＧ／Ａ５のデータバス２２に影響を与え
ることはなく、消費電流の増加を防止することができ
る。また、データバス１８の電位変動による不要輻射ノ
イズのＳＲＡＭ４およびＧ／Ａ５への影響を防止するこ
とができる。
【００１７】実施の形態２．図４はこの発明の実施の形
態２による複数系統バス制御マイクロコンピュータを示
すブロック構成図であり、図において、５１，５３はチ
ップセレクト信号により、マイコン１１内のアドレスデ
ータをそのままアドレスバスに出力したり、アドレスデ
ータをラッチして固定したアドレスデータをアドレスバ
スに出力するバスラッチ回路（アドレスデータ固定
部）、５２，５４はポート１２，１３に含まれるアドレ
スバスポートである。その他の同一符号は上記実施の形
態１と同一構成であるので、その重複する説明を省略す
る。
態２による複数系統バス制御マイクロコンピュータを示
すブロック構成図であり、図において、５１，５３はチ
ップセレクト信号により、マイコン１１内のアドレスデ
ータをそのままアドレスバスに出力したり、アドレスデ
ータをラッチして固定したアドレスデータをアドレスバ
スに出力するバスラッチ回路（アドレスデータ固定
部）、５２，５４はポート１２，１３に含まれるアドレ
スバスポートである。その他の同一符号は上記実施の形
態１と同一構成であるので、その重複する説明を省略す
る。
【００１８】次に動作について説明する。上記実施の形
態１では、チップセレクト信号の非アクティブ側のデー
タによるデータの衝突、および書き込み誤りを防ぐため
に、チップセレクト信号の非アクティブ側のデータバス
を遮断したが、データバスに比べてデータの変化は少な
いもののアドレスバスについては両系統からアドレスが
出力されている。そこで、この実施の形態１では、マイ
コン１１内の内部バス３６と両系統のアドレスバスポー
ト５２，５４との間に、バスラッチ回路５１，５３を設
け、チップセレクト信号がアクティブになった際に、そ
の系統のバスラッチ回路にラッチされたアドレスデータ
を解放し、マイコン１１内から外部素子にアドレスデー
タが出力されるようにする。また、チップセレクト信号
が非アクティブになった際に、その系統のアドレスデー
タをバスラッチ回路によりラッチしアドレスデータを固
定にする。
態１では、チップセレクト信号の非アクティブ側のデー
タによるデータの衝突、および書き込み誤りを防ぐため
に、チップセレクト信号の非アクティブ側のデータバス
を遮断したが、データバスに比べてデータの変化は少な
いもののアドレスバスについては両系統からアドレスが
出力されている。そこで、この実施の形態１では、マイ
コン１１内の内部バス３６と両系統のアドレスバスポー
ト５２，５４との間に、バスラッチ回路５１，５３を設
け、チップセレクト信号がアクティブになった際に、そ
の系統のバスラッチ回路にラッチされたアドレスデータ
を解放し、マイコン１１内から外部素子にアドレスデー
タが出力されるようにする。また、チップセレクト信号
が非アクティブになった際に、その系統のアドレスデー
タをバスラッチ回路によりラッチしアドレスデータを固
定にする。
【００１９】以上のように、この実施の形態２によれ
ば、チップセレクト信号が非アクティブになった際に、
その系統のアドレスデータをバスラッチ回路５１，５３
によりラッチしアドレスデータを固定にするように構成
したので、アドレスバス１６，１９，２０の電位が変動
しても、他の系統のアドレスバスに影響を与えることは
なく、消費電流の増加を防止することができる。また、
アドレスバス１６，１９，２０の電位変動による不要輻
射ノイズの他の系統への影響を防止することができる。
ば、チップセレクト信号が非アクティブになった際に、
その系統のアドレスデータをバスラッチ回路５１，５３
によりラッチしアドレスデータを固定にするように構成
したので、アドレスバス１６，１９，２０の電位が変動
しても、他の系統のアドレスバスに影響を与えることは
なく、消費電流の増加を防止することができる。また、
アドレスバス１６，１９，２０の電位変動による不要輻
射ノイズの他の系統への影響を防止することができる。
【００２０】実施の形態３．図５はこの発明の実施の形
態３によるマイコンの内部構成を示す概念図であり、図
において、３６，６１は制御バス，データバスおよびア
ドレスバスから成る２系統の内部バスであり、これら２
系統の内部バス３６，６１は、ポート１３，１２を介し
て、外部バス１５，１４に接続されている。また、６２
は２系統の内部バス３６，６１を制御するバスインター
フェースユニット（ＢＩＵ）である。その他の同一符号
は上記実施の形態１と同一構成であるので、その重複す
る説明を省略する。
態３によるマイコンの内部構成を示す概念図であり、図
において、３６，６１は制御バス，データバスおよびア
ドレスバスから成る２系統の内部バスであり、これら２
系統の内部バス３６，６１は、ポート１３，１２を介し
て、外部バス１５，１４に接続されている。また、６２
は２系統の内部バス３６，６１を制御するバスインター
フェースユニット（ＢＩＵ）である。その他の同一符号
は上記実施の形態１と同一構成であるので、その重複す
る説明を省略する。
【００２１】次に動作について説明する。この実施の形
態３では、マイコン１１の内部バスも２系統の内部バス
３６，６１とすることにより、消費電流の増加および不
要輻射ノイズを防止するものである。通常、マイコン１
１の内部では、内部バス３６，６１の制御は、ＢＩＵ
（バスインタフェースユニット）６２によって行われ
る。マイコン１１の内部では、ＲＯＭ３２およびＲＡＭ
３３と高速にアクセスするための専用バスと、メモリ以
外の周辺回路やポート等の制御用に専用バスとは異なる
制御用バスが設けられている。そのためマイコン１１が
処理プログラムを内蔵したメモリを接続した際には、制
御用バスに接続されることになり、処理プログラムを内
蔵したメモリとのアクセスの高速化には限界があった。
従って、内部バスを２系統の内部バス３６，６１に分割
し、専用バスである内部バス６１を、ポート１２および
外部バス１４を介してフラッシュメモリ３に接続し、制
御用バスである内部バス３６を、ポート１３および外部
バス１５を介してＳＲＡＭ４およびＧ／Ａ５に接続する
ことにより、処理プログラムを内蔵したフラッシュメモ
リ３とのアクセスの高速化も容易である。
態３では、マイコン１１の内部バスも２系統の内部バス
３６，６１とすることにより、消費電流の増加および不
要輻射ノイズを防止するものである。通常、マイコン１
１の内部では、内部バス３６，６１の制御は、ＢＩＵ
（バスインタフェースユニット）６２によって行われ
る。マイコン１１の内部では、ＲＯＭ３２およびＲＡＭ
３３と高速にアクセスするための専用バスと、メモリ以
外の周辺回路やポート等の制御用に専用バスとは異なる
制御用バスが設けられている。そのためマイコン１１が
処理プログラムを内蔵したメモリを接続した際には、制
御用バスに接続されることになり、処理プログラムを内
蔵したメモリとのアクセスの高速化には限界があった。
従って、内部バスを２系統の内部バス３６，６１に分割
し、専用バスである内部バス６１を、ポート１２および
外部バス１４を介してフラッシュメモリ３に接続し、制
御用バスである内部バス３６を、ポート１３および外部
バス１５を介してＳＲＡＭ４およびＧ／Ａ５に接続する
ことにより、処理プログラムを内蔵したフラッシュメモ
リ３とのアクセスの高速化も容易である。
【００２２】以上のように、この実施の形態３によれ
ば、マイコン１１の内部バスも２系統の内部バス３６，
６１とするように構成したので、さらに、消費電流の増
加および不要輻射ノイズを防止することができる。ま
た、専用バスである内部バス６１を、ポート１２および
外部バス１４を介してフラッシュメモリ３に接続し、制
御用バスである内部バス３６を、ポート１３および外部
バス１５を介してＳＲＡＭ４およびＧ／Ａ５に接続する
ことにより、処理プログラムを内蔵したフラッシュメモ
リ３とのアクセスの高速化も容易である。さらに、上記
実施の形態１では、マイコン１１内部でデータバスの値
が衝突してしまうことを防止するために、アクセスしな
いデータバスを遮断したが、内部バスを２系統に分割し
たことにより、その制御を不要にすることができる。
ば、マイコン１１の内部バスも２系統の内部バス３６，
６１とするように構成したので、さらに、消費電流の増
加および不要輻射ノイズを防止することができる。ま
た、専用バスである内部バス６１を、ポート１２および
外部バス１４を介してフラッシュメモリ３に接続し、制
御用バスである内部バス３６を、ポート１３および外部
バス１５を介してＳＲＡＭ４およびＧ／Ａ５に接続する
ことにより、処理プログラムを内蔵したフラッシュメモ
リ３とのアクセスの高速化も容易である。さらに、上記
実施の形態１では、マイコン１１内部でデータバスの値
が衝突してしまうことを防止するために、アクセスしな
いデータバスを遮断したが、内部バスを２系統に分割し
たことにより、その制御を不要にすることができる。
【００２３】
【発明の効果】以上のように、この発明によれば、選択
された外部バスに接続される外部素子とのデータの入力
または出力を行っているときに、その電位変動がその他
の系統のデータバスに影響を与えることはなく、消費電
流の増加を防止することができる。また、電位変動によ
る不要輻射ノイズの他の外部素子への影響を防止するこ
とができる効果がある。
された外部バスに接続される外部素子とのデータの入力
または出力を行っているときに、その電位変動がその他
の系統のデータバスに影響を与えることはなく、消費電
流の増加を防止することができる。また、電位変動によ
る不要輻射ノイズの他の外部素子への影響を防止するこ
とができる効果がある。
【００２４】この発明によれば、選択された一方の外部
バスに接続される外部素子とのデータの入力または出力
を行っているときに、その電位変動が他方の系統のデー
タバスに影響を与えることはなく、消費電流の増加を防
止することができる。また、電位変動による不要輻射ノ
イズの他の外部素子への影響を防止することができる効
果がある。
バスに接続される外部素子とのデータの入力または出力
を行っているときに、その電位変動が他方の系統のデー
タバスに影響を与えることはなく、消費電流の増加を防
止することができる。また、電位変動による不要輻射ノ
イズの他の外部素子への影響を防止することができる効
果がある。
【００２５】この発明によれば、一方のアドレスバスの
電位が変動しても、他方のアドレスバスに影響を与える
ことはなく、消費電流の増加を防止することができる。
また、一方のアドレスバスの電位変動による不要輻射ノ
イズの他方の系統への影響を防止することができる効果
がある。
電位が変動しても、他方のアドレスバスに影響を与える
ことはなく、消費電流の増加を防止することができる。
また、一方のアドレスバスの電位変動による不要輻射ノ
イズの他方の系統への影響を防止することができる効果
がある。
【００２６】この発明によれば、マイクロコンピュータ
の内部バスも２系統にしたので、さらに、消費電流の増
加および不要輻射ノイズを防止することができる。ま
た、マイクロコンピュータ内部でデータバスの値が衝突
してしまうことを防止するためのデータバスの遮断制御
を不要にすることができる効果がある。
の内部バスも２系統にしたので、さらに、消費電流の増
加および不要輻射ノイズを防止することができる。ま
た、マイクロコンピュータ内部でデータバスの値が衝突
してしまうことを防止するためのデータバスの遮断制御
を不要にすることができる効果がある。
【図１】 この発明の実施の形態１による複数系統バス
制御マイクロコンピュータを示すブロック構成図であ
る。
制御マイクロコンピュータを示すブロック構成図であ
る。
【図２】 マイコンの内部構成を示す概念図である。
【図３】 マイコンの外部バス拡張機能を示すブロック
構成図である。
構成図である。
【図４】 この発明の実施の形態２による複数系統バス
制御マイクロコンピュータを示すブロック構成図であ
る。
制御マイクロコンピュータを示すブロック構成図であ
る。
【図５】 この発明の実施の形態３によるマイコンの内
部構成を示す概念図である。
部構成を示す概念図である。
【図６】 従来の外部バス制御マイクロコンピュータを
示すブロック構成図である。
示すブロック構成図である。
３ フラッシュメモリ（外部素子）、４ ＳＲＡＭ（外
部素子）、５ Ｇ／Ａ（外部素子）、１１ マイクロコ
ンピュータ、１２，１３ ポート（外部素子接続用端
子）、１４，１５ 外部バス、１６，１９，２０ アド
レスバス、１７，２１ 制御バス、１８，２２ データ
バス、３６，６１ 内部バス、５１，５３バスラッチ回
路（アドレスデータ固定部）。
部素子）、５ Ｇ／Ａ（外部素子）、１１ マイクロコ
ンピュータ、１２，１３ ポート（外部素子接続用端
子）、１４，１５ 外部バス、１６，１９，２０ アド
レスバス、１７，２１ 制御バス、１８，２２ データ
バス、３６，６１ 内部バス、５１，５３バスラッチ回
路（アドレスデータ固定部）。
Claims (4)
- 【請求項１】 ｍ組（ｍは２以上の任意の整数）の外部
素子接続用端子を有するマイクロコンピュータと、その
マイクロコンピュータによりデータが入力または出力さ
れるｎ個（ｎはｍ以上の任意の整数）の外部素子と、そ
れらｎ個の外部素子の上記マイクロコンピュータによる
アクセス頻度に応じて、ｍ組の上記外部素子接続用端子
とそれらｎ個の外部素子とをｍ系統に種分けして接続し
た制御バス，データバスおよびアドレスバスから成る外
部バスとを備え、上記マイクロコンピュータは、ｍ系統
のうちの１つの上記外部バスを選択してその外部バスに
接続される上記外部素子とのデータの入力または出力を
行うと共に、その他の系統の上記データバスを遮断する
ことを特徴とする複数系統バス制御マイクロコンピュー
タ。 - 【請求項２】 ２組の外部素子接続用端子を有するマイ
クロコンピュータと、そのマイクロコンピュータにより
データが入力または出力される複数の外部素子と、それ
ら複数の外部素子の上記マイクロコンピュータによるア
クセス頻度に応じて、２組の上記外部素子接続用端子と
それら複数の外部素子とを２系統に種分けして接続した
制御バス，データバスおよびアドレスバスから成る外部
バスとを備え、上記マイクロコンピュータは、２系統の
うちの一方の上記外部バスを選択してその外部バスに接
続される上記外部素子とのデータの入力または出力を行
うと共に、他方の系統の上記データバスを遮断すること
を特徴とする複数系統バス制御マイクロコンピュータ。 - 【請求項３】 マイクロコンピュータは、他方の系統の
アドレスバスのアドレスデータを固定にするアドレスデ
ータ固定部を備えたことを特徴とする請求項２記載の複
数系統バス制御マイクロコンピュータ。 - 【請求項４】 制御バス，データバスおよびアドレスバ
スから成る２系統の内部バスにそれぞれ接続された２組
の外部素子接続用端子を有するマイクロコンピュータ
と、そのマイクロコンピュータによりデータが入力また
は出力される複数の外部素子と、それら複数の外部素子
の上記マイクロコンピュータによるアクセス頻度に応じ
て、２組の上記外部素子接続用端子とそれら複数の外部
素子とを２系統に種分けして接続した制御バス，データ
バスおよびアドレスバスから成る外部バスとを備え、上
記マイクロコンピュータは、２系統のうちの一方の上記
内部バスおよび上記外部バスを選択してその外部バスに
接続される上記外部素子とのデータの入力または出力を
行うことを特徴とする複数系統バス制御マイクロコンピ
ュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10087315A JPH11282590A (ja) | 1998-03-31 | 1998-03-31 | 複数系統バス制御マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10087315A JPH11282590A (ja) | 1998-03-31 | 1998-03-31 | 複数系統バス制御マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11282590A true JPH11282590A (ja) | 1999-10-15 |
Family
ID=13911418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10087315A Pending JPH11282590A (ja) | 1998-03-31 | 1998-03-31 | 複数系統バス制御マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11282590A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7308552B2 (en) | 2003-06-30 | 2007-12-11 | Fujitsu Limited | Microcontroller |
-
1998
- 1998-03-31 JP JP10087315A patent/JPH11282590A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7308552B2 (en) | 2003-06-30 | 2007-12-11 | Fujitsu Limited | Microcontroller |
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