JPH11282886A - セル置換システム及び方法並びにセル置換プログラムを記録した記録媒体 - Google Patents
セル置換システム及び方法並びにセル置換プログラムを記録した記録媒体Info
- Publication number
- JPH11282886A JPH11282886A JP10078866A JP7886698A JPH11282886A JP H11282886 A JPH11282886 A JP H11282886A JP 10078866 A JP10078866 A JP 10078866A JP 7886698 A JP7886698 A JP 7886698A JP H11282886 A JPH11282886 A JP H11282886A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- information
- circuit
- transistor
- threshold
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】スタンバイ時におけるリーク電流を有効に抑制
して、低消費電力性にすぐれた半導体回路を提供するこ
とを目的とする。 【解決手段】ＣＡＤシステムにより、スタンバイ時にお
ける外部入力値によって一意的に定まる内部ノードの信
号値に基づき既存論理回路内のセルをリーク電流を抑制
する高閾値トランジスタと低閾値トランジスタとで構成
されるセルに置き換える。
して、低消費電力性にすぐれた半導体回路を提供するこ
とを目的とする。 【解決手段】ＣＡＤシステムにより、スタンバイ時にお
ける外部入力値によって一意的に定まる内部ノードの信
号値に基づき既存論理回路内のセルをリーク電流を抑制
する高閾値トランジスタと低閾値トランジスタとで構成
されるセルに置き換える。
Description
【０００１】
【発明の属する技術分野】本発明は、低消費電力を実現
するＣＭＯＳ論理回路を生成するＣＡＤ（Ｃｏｍｐｕｔ
ｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）システムに関するも
のである。
するＣＭＯＳ論理回路を生成するＣＡＤ（Ｃｏｍｐｕｔ
ｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）システムに関するも
のである。
【０００２】
【従来の技術】ＣＭＯＳ論理ゲート（セル）は、論理動
作時においてのみ電力を消費し、スタンバイ時（待機
時）のリーク電流は極めて少ないという低消費電力性を
有する。このため、ＣＭＯＳ論理ゲート（セル）で構成
されるＣＭＯＳ論理回路は、電源として電池を長時間使
用するような電子機器、例えば携帯端末や携帯電話など
にとっては有用なＬＳＩである。
作時においてのみ電力を消費し、スタンバイ時（待機
時）のリーク電流は極めて少ないという低消費電力性を
有する。このため、ＣＭＯＳ論理ゲート（セル）で構成
されるＣＭＯＳ論理回路は、電源として電池を長時間使
用するような電子機器、例えば携帯端末や携帯電話など
にとっては有用なＬＳＩである。
【０００３】しかしながら、ＣＭＯＳ論理回路は電極の
容量を充放電することにより論理動作を行うために、論
理振幅を電源電圧と等しくすると、チップ全体の消費電
力は、電源電圧の２乗に比例して、また、ゲート数及び
動作周波数に比例して増大する。従って、近年の微細化
技術により多数のトランジスタを集積したチップの消費
電力は極めて膨大なものとなる。
容量を充放電することにより論理動作を行うために、論
理振幅を電源電圧と等しくすると、チップ全体の消費電
力は、電源電圧の２乗に比例して、また、ゲート数及び
動作周波数に比例して増大する。従って、近年の微細化
技術により多数のトランジスタを集積したチップの消費
電力は極めて膨大なものとなる。
【０００４】係る膨大な消費電力の低減を図るためにＣ
ＭＯＳ論理回路の電源電圧又は論理振幅を低下させる手
法が知られているが、このように電源電圧又は論理振幅
を低下させることはトランジスタの飽和電流の減少を招
き、ＣＭＯＳ論理回路の動作速度が大幅に低下する。こ
の飽和電流の減少を防止するために、言い換えると、低
い電源電圧又は論理振幅で大きな飽和電流を得るため
に、トランジスタの閾値を下げる手法が考えられるが、
トランジスタの閾値の低下は遮断時（オフ時）における
トランジスタのリーク電流の増加を招く。即ち、高閾値
のトランジスタを使用すれば、回路の動作速度は遅くな
るがリーク電流を抑制することができ、低閾値のトラン
ジスタを使用すれば、回路の動作速度は速くなるがリー
ク電流が増加する。
ＭＯＳ論理回路の電源電圧又は論理振幅を低下させる手
法が知られているが、このように電源電圧又は論理振幅
を低下させることはトランジスタの飽和電流の減少を招
き、ＣＭＯＳ論理回路の動作速度が大幅に低下する。こ
の飽和電流の減少を防止するために、言い換えると、低
い電源電圧又は論理振幅で大きな飽和電流を得るため
に、トランジスタの閾値を下げる手法が考えられるが、
トランジスタの閾値の低下は遮断時（オフ時）における
トランジスタのリーク電流の増加を招く。即ち、高閾値
のトランジスタを使用すれば、回路の動作速度は遅くな
るがリーク電流を抑制することができ、低閾値のトラン
ジスタを使用すれば、回路の動作速度は速くなるがリー
ク電流が増加する。
【０００５】そこで、高閾値のトランジスタと低閾値の
トランジスタとの双方を利用して、リーク電流を抑制し
つつ回路動作の速度を速める手法が考えられる。このよ
うにチップの消費電力を抑えるために、閾値の高いトラ
ンジスタと閾値の低いトランジスタとの双方を利用する
手法が、特開平９−４６２１２号公報に開示されてい
る。
トランジスタとの双方を利用して、リーク電流を抑制し
つつ回路動作の速度を速める手法が考えられる。このよ
うにチップの消費電力を抑えるために、閾値の高いトラ
ンジスタと閾値の低いトランジスタとの双方を利用する
手法が、特開平９−４６２１２号公報に開示されてい
る。
【０００６】図１６に従来技術である特開平９−４６２
１２号公報の第１の実施の形態のバッファ回路（特開平
９−４６２１２号公報、図１）を示す。９、１０、１１
及び１２は低閾値のＭＯＳトランジスタで構成されたイ
ンバータ、１３は高閾値のＮＭＯＳトランジスタ、１４
は高閾値のＰＭＯＳトランジスタ、１５は低閾値のＰＭ
ＯＳトランジスタ、１６は高閾値のＮＭＯＳトランジス
タである。ＣＬ信号が「１」、★ＣＬ信号が「０」であ
る場合には、トランジスタ１３、１４が導通状態となっ
て、インバータ９、１０、１１及び１２が動作状態とな
る。インバータ９、１０、１１及び１２は低閾値電圧の
ＭＯＳトランジスタで構成されているためにその動作速
度は速い。次に、ＣＬ信号が「０」、★ＣＬ信号が
「１」である場合には、トランジスタ１３、１４が遮断
状態となって、インバータ９、１０、１１及び１２がス
タンバイ状態（待機状態）となる。このスタンバイ状態
においては、高閾値のトランジスタ１３及び１４が遮断
されることにより（高閾値のトランジスタ１３及び１４
がオフすることにより）、ＶＤＤからインバータ９、１
０、１１及び１２を通ってＧＮＤへ流れるリーク電流は
有効にカットされる。
１２号公報の第１の実施の形態のバッファ回路（特開平
９−４６２１２号公報、図１）を示す。９、１０、１１
及び１２は低閾値のＭＯＳトランジスタで構成されたイ
ンバータ、１３は高閾値のＮＭＯＳトランジスタ、１４
は高閾値のＰＭＯＳトランジスタ、１５は低閾値のＰＭ
ＯＳトランジスタ、１６は高閾値のＮＭＯＳトランジス
タである。ＣＬ信号が「１」、★ＣＬ信号が「０」であ
る場合には、トランジスタ１３、１４が導通状態となっ
て、インバータ９、１０、１１及び１２が動作状態とな
る。インバータ９、１０、１１及び１２は低閾値電圧の
ＭＯＳトランジスタで構成されているためにその動作速
度は速い。次に、ＣＬ信号が「０」、★ＣＬ信号が
「１」である場合には、トランジスタ１３、１４が遮断
状態となって、インバータ９、１０、１１及び１２がス
タンバイ状態（待機状態）となる。このスタンバイ状態
においては、高閾値のトランジスタ１３及び１４が遮断
されることにより（高閾値のトランジスタ１３及び１４
がオフすることにより）、ＶＤＤからインバータ９、１
０、１１及び１２を通ってＧＮＤへ流れるリーク電流は
有効にカットされる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た閾値の高いトランジスタと閾値の低いトランジスタと
の双方を利用してリーク電流をカットする手法において
は以下のような問題点がある。第１に、図１６に示す特
開平９−４６２１２号公報図１のバッファ回路において
は、高閾値トランジスタ１３及び１４の大きさを、バッ
ファ回路の特性又は性能を考慮しながらインバータ９、
１０、１１及び１２の大きさに合わせて最適化する必要
がある。この最適化は、バッファ回路の特性又は性能を
評価するという非常に困難な処理を伴う。また、新たに
インバータを追加する等の回路変更があった場合には、
回路の特性又は性能を再評価して高閾値トランジスタの
大きさを決める必要がある。従って、特開平９−４６２
１２号公報において開示する手法では、既存のＣＡＤシ
ステムを利用して回路設計をすることが非常に困難とな
る。
た閾値の高いトランジスタと閾値の低いトランジスタと
の双方を利用してリーク電流をカットする手法において
は以下のような問題点がある。第１に、図１６に示す特
開平９−４６２１２号公報図１のバッファ回路において
は、高閾値トランジスタ１３及び１４の大きさを、バッ
ファ回路の特性又は性能を考慮しながらインバータ９、
１０、１１及び１２の大きさに合わせて最適化する必要
がある。この最適化は、バッファ回路の特性又は性能を
評価するという非常に困難な処理を伴う。また、新たに
インバータを追加する等の回路変更があった場合には、
回路の特性又は性能を再評価して高閾値トランジスタの
大きさを決める必要がある。従って、特開平９−４６２
１２号公報において開示する手法では、既存のＣＡＤシ
ステムを利用して回路設計をすることが非常に困難とな
る。
【０００８】第２に、新たな高閾値トランジスタ１３及
び１４と、高閾値トランジスタ１３及び１４とインバー
タ９、１０、１１及び１２とを接続するための新たな信
号線とを必要とするために回路面積が増大し、半導体回
路のコストの増大を招く。本発明は、上述した第１の問
題点、即ち困難な回路特性評価という処理を伴うために
既存のＣＡＤシステムの利用が非常に困難であること、
及び上述した第２の問題点、即ち新たなトランジスタや
信号線を使用するために回路規模が増大すること、とい
う２つの問題を解決することにある。
び１４と、高閾値トランジスタ１３及び１４とインバー
タ９、１０、１１及び１２とを接続するための新たな信
号線とを必要とするために回路面積が増大し、半導体回
路のコストの増大を招く。本発明は、上述した第１の問
題点、即ち困難な回路特性評価という処理を伴うために
既存のＣＡＤシステムの利用が非常に困難であること、
及び上述した第２の問題点、即ち新たなトランジスタや
信号線を使用するために回路規模が増大すること、とい
う２つの問題を解決することにある。
【０００９】
【課題を解決するための手段及びその作用効果】［請求
項１］請求項１においては、論理回路情報と所定の信号
情報とが入力され、該所定の信号情報に基づいて該論理
回路の各ノードの信号値を算出する内部信号算出手段
と、前記内部信号算出手段によって算出された内部信号
と、前記論理回路情報と、高閾値トランジスタと低閾値
トランジスタとから構成されるセルが登録されたセル情
報とが入力され、論理回路内のセルの置き換えを行って
新たな論理回路情報を出力するセル置換手段とを有する
ことを特徴とするセル置換システムを提供する。
項１］請求項１においては、論理回路情報と所定の信号
情報とが入力され、該所定の信号情報に基づいて該論理
回路の各ノードの信号値を算出する内部信号算出手段
と、前記内部信号算出手段によって算出された内部信号
と、前記論理回路情報と、高閾値トランジスタと低閾値
トランジスタとから構成されるセルが登録されたセル情
報とが入力され、論理回路内のセルの置き換えを行って
新たな論理回路情報を出力するセル置換手段とを有する
ことを特徴とするセル置換システムを提供する。
【００１０】請求項１に係るセル置換システムによれ
ば、既存の論理回路から、機能の同一性を維持させて、
スタンバイ時のリーク電流を有効にカットする論理回路
を設計することができる。また、請求項１に係るセル置
換システムによれば、既存のＣＡＤシステムを容易に利
用することができると共にセルの置き換えのみが行われ
るために（必要に応じてピンの置き換えも行われる）回
路規模を増大させることなく低消費電力性にすぐれた半
導体回路を設計することができる。
ば、既存の論理回路から、機能の同一性を維持させて、
スタンバイ時のリーク電流を有効にカットする論理回路
を設計することができる。また、請求項１に係るセル置
換システムによれば、既存のＣＡＤシステムを容易に利
用することができると共にセルの置き換えのみが行われ
るために（必要に応じてピンの置き換えも行われる）回
路規模を増大させることなく低消費電力性にすぐれた半
導体回路を設計することができる。
【００１１】［請求項２］請求項２においては、トラン
ジスタレベルで記述された回路情報と、所定の信号情報
と、論理合成するために必要な情報と、高閾値トランジ
スタと低閾値トランジスタとから構成されるセルが登録
されたセル情報とが入力され、論理合成と、該所定の信
号情報に基づいて論理回路の各ノードの信号値を算出す
る内部信号算出と、回路内のセルの置き換えとが行われ
る手段を有することを特徴とするセル置換システムを提
供する。
ジスタレベルで記述された回路情報と、所定の信号情報
と、論理合成するために必要な情報と、高閾値トランジ
スタと低閾値トランジスタとから構成されるセルが登録
されたセル情報とが入力され、論理合成と、該所定の信
号情報に基づいて論理回路の各ノードの信号値を算出す
る内部信号算出と、回路内のセルの置き換えとが行われ
る手段を有することを特徴とするセル置換システムを提
供する。
【００１２】請求項２に係るセル置換システムによれ
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。また、請求項２に係るセル置換システ
ムによれば、論理合成とセルの置き換えとを同時に行う
ことができ、回路設計に要する時間を短縮することがで
きる。 ［請求項３］請求項３においては、前記セルの置き換え
は、ピンの置換処理をも行うことを特徴とする請求項１
又は請求項２に記載のセル置換システムを提供する。
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。また、請求項２に係るセル置換システ
ムによれば、論理合成とセルの置き換えとを同時に行う
ことができ、回路設計に要する時間を短縮することがで
きる。 ［請求項３］請求項３においては、前記セルの置き換え
は、ピンの置換処理をも行うことを特徴とする請求項１
又は請求項２に記載のセル置換システムを提供する。
【００１３】請求項３に係るセル置換システムによれ
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。また、請求項３に係るセル置換システ
ムによれば、リーク電流を有効にカットするセルへの置
き換えのみならず、ピンの置き換え処理を行うことによ
り、更に有効にリーク電流のカットを行い、チップの低
消費電力化を実現することができる。
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。また、請求項３に係るセル置換システ
ムによれば、リーク電流を有効にカットするセルへの置
き換えのみならず、ピンの置き換え処理を行うことによ
り、更に有効にリーク電流のカットを行い、チップの低
消費電力化を実現することができる。
【００１４】［請求項４］請求項４においては、前記所
定の信号情報は、記憶素子の出力信号であることを特徴
とする請求項１又は請求項３に記載のセル置換システム
を提供する。請求項４に係るセル置換システムによれ
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。
定の信号情報は、記憶素子の出力信号であることを特徴
とする請求項１又は請求項３に記載のセル置換システム
を提供する。請求項４に係るセル置換システムによれ
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。
【００１５】［請求項５］請求項５においては、前記所
定の信号情報は、状態保持素子の出力信号であることを
特徴とする請求項１又は請求項３に記載のセル置換シス
テムを提供する。請求項５に係るセル置換システムによ
れば、請求項１に係るセル置換システムと同様の効果を
得ることができる。
定の信号情報は、状態保持素子の出力信号であることを
特徴とする請求項１又は請求項３に記載のセル置換シス
テムを提供する。請求項５に係るセル置換システムによ
れば、請求項１に係るセル置換システムと同様の効果を
得ることができる。
【００１６】［請求項６］請求項６においては、前記所
定の信号情報は、メモリに記憶され、チェーン接続され
たスキャン付きフリップフロップの各々に送り込まれる
ことを特徴とする請求項４又は請求項５に記載のセル置
換システムを提供する。請求項６に係るセル置換システ
ムによれば、請求項１に係るセル置換システムと同様の
効果を得ることができる。また、請求項６に係るセル置
換システムによれば、スキャン付きフリップフロップを
利用することにより、所定のパスの入力にスタンバイ時
における所定の信号情報を容易に与えることができる。
定の信号情報は、メモリに記憶され、チェーン接続され
たスキャン付きフリップフロップの各々に送り込まれる
ことを特徴とする請求項４又は請求項５に記載のセル置
換システムを提供する。請求項６に係るセル置換システ
ムによれば、請求項１に係るセル置換システムと同様の
効果を得ることができる。また、請求項６に係るセル置
換システムによれば、スキャン付きフリップフロップを
利用することにより、所定のパスの入力にスタンバイ時
における所定の信号情報を容易に与えることができる。
【００１７】［請求項７］請求項７においては、前記登
録されたセル情報には、第１の入力端子が低閾値の第１
導電型のトランジスタで構成される第１の回路と低閾値
の第２導電型のトランジスタで構成される第２の回路と
に接続され、第２の入力端子が前記第１の回路と前記第
２の回路と高閾値の第１導電型のトランジスタ又は高閾
値の第２導電型のトランジスタに接続されるセル が含
まれることを特徴とする請求項１、請求項２又は請求項
３に記載のセル置換システムを提供する。
録されたセル情報には、第１の入力端子が低閾値の第１
導電型のトランジスタで構成される第１の回路と低閾値
の第２導電型のトランジスタで構成される第２の回路と
に接続され、第２の入力端子が前記第１の回路と前記第
２の回路と高閾値の第１導電型のトランジスタ又は高閾
値の第２導電型のトランジスタに接続されるセル が含
まれることを特徴とする請求項１、請求項２又は請求項
３に記載のセル置換システムを提供する。
【００１８】請求項７に係るセル置換システムによれ
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。 ［請求項８］請求項８においては、前記登録されたセル
情報には、電源電位側に設けられた一個又は複数個の低
閾値のトランジスタと接地電位側に設けられた一個又は
複数個の高閾値のトランジスタとから構成されるＮＡＮ
Ｄゲートが含まれることを特徴とする請求項１、請求項
２又は請求項３に記載のセル置換システムを提供する。
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。 ［請求項８］請求項８においては、前記登録されたセル
情報には、電源電位側に設けられた一個又は複数個の低
閾値のトランジスタと接地電位側に設けられた一個又は
複数個の高閾値のトランジスタとから構成されるＮＡＮ
Ｄゲートが含まれることを特徴とする請求項１、請求項
２又は請求項３に記載のセル置換システムを提供する。
【００１９】請求項８に係るセル置換システムによれ
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。 ［請求項９］請求項９においては、前記登録されたセル
情報には、電源電位側に設けられた一個又は複数個の高
閾値のトランジスタと接地電位側に設けられた一個又は
複数個の低閾値のトランジスタとから構成されるＮＡＮ
Ｄゲートが含まれることを特徴とする請求項１、請求項
２又は請求項３に記載のセル置換システムを提供する。
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。 ［請求項９］請求項９においては、前記登録されたセル
情報には、電源電位側に設けられた一個又は複数個の高
閾値のトランジスタと接地電位側に設けられた一個又は
複数個の低閾値のトランジスタとから構成されるＮＡＮ
Ｄゲートが含まれることを特徴とする請求項１、請求項
２又は請求項３に記載のセル置換システムを提供する。
【００２０】請求項９に係るセル置換システムによれ
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。 ［請求項１０］請求項１０においては、前記登録された
セル情報には、スタティック型論理ゲートが含まれるこ
とを特徴とする請求項１、請求項２又は請求項３に記載
のセル置換システムを提供する。
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。 ［請求項１０］請求項１０においては、前記登録された
セル情報には、スタティック型論理ゲートが含まれるこ
とを特徴とする請求項１、請求項２又は請求項３に記載
のセル置換システムを提供する。
【００２１】請求項１０に係るセル置換システムによれ
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。 ［請求項１１］請求項１１においては、前記内部信号算
出手段によって算出された内部信号と前記回路情報と前
記登録されたセル情報とが入力され、該登録されたセル
情報から該回路内のセルに対応する一個又は複数個のセ
ルを選択する手段と、前記選択された複数個のセルの中
から一個のセルを選択する手段と、回路内のセルの置き
換えを行って新たな論理回路情報を出力するセル置換手
段とを有することを特徴とする請求項１又は請求項３に
記載のセル置換システムを提供する。
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。 ［請求項１１］請求項１１においては、前記内部信号算
出手段によって算出された内部信号と前記回路情報と前
記登録されたセル情報とが入力され、該登録されたセル
情報から該回路内のセルに対応する一個又は複数個のセ
ルを選択する手段と、前記選択された複数個のセルの中
から一個のセルを選択する手段と、回路内のセルの置き
換えを行って新たな論理回路情報を出力するセル置換手
段とを有することを特徴とする請求項１又は請求項３に
記載のセル置換システムを提供する。
【００２２】請求項１１に係るセル置換システムによれ
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。 ［請求項１２］請求項１２においては、前記ピンの置換
処理は、所定の論理を実現するセルに入力する複数の配
線の各々に接続される該セルの入力ピンを他の入力ピン
と交換することを特徴とする請求項３に記載のセル置換
システムを提供する。
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。 ［請求項１２］請求項１２においては、前記ピンの置換
処理は、所定の論理を実現するセルに入力する複数の配
線の各々に接続される該セルの入力ピンを他の入力ピン
と交換することを特徴とする請求項３に記載のセル置換
システムを提供する。
【００２３】請求項１２に係るセル置換システムによれ
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。 ［請求項１３］請求項１３においては、前記登録された
セル情報には、プリチャージ用の高閾値の第１導電型の
トランジスタと、一個又は複数個の入力端子に接続され
低閾値の第２導電型のトランジスタで構成される回路と
で構成されるセルが含まれることを特徴とする請求項
１、請求項２又は請求項３に記載のセル置換システムを
提供する。
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。 ［請求項１３］請求項１３においては、前記登録された
セル情報には、プリチャージ用の高閾値の第１導電型の
トランジスタと、一個又は複数個の入力端子に接続され
低閾値の第２導電型のトランジスタで構成される回路と
で構成されるセルが含まれることを特徴とする請求項
１、請求項２又は請求項３に記載のセル置換システムを
提供する。
【００２４】請求項１３に係るセル置換システムによれ
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。 ［請求項１４］請求項１４においては、前記登録された
セル情報には、ダイナミック型論理ゲートが含まれるこ
とを特徴とする請求項１、請求項２又は請求項３に記載
のセル置換システムを提供する。
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。 ［請求項１４］請求項１４においては、前記登録された
セル情報には、ダイナミック型論理ゲートが含まれるこ
とを特徴とする請求項１、請求項２又は請求項３に記載
のセル置換システムを提供する。
【００２５】請求項１４に係るセル置換システムによれ
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。 ［請求項１５］請求項１５においては、前記所定の信号
情報を、電源電位又は接地電位に固定することを特徴と
する請求項１又は請求項３に記載のセル置換システムを
提供する。
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。 ［請求項１５］請求項１５においては、前記所定の信号
情報を、電源電位又は接地電位に固定することを特徴と
する請求項１又は請求項３に記載のセル置換システムを
提供する。
【００２６】請求項１５に係るセル置換システムによれ
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。また、請求項１４に係るセル置換シス
テムによれば、電源電位又は接地電位を所定の信号情報
として使用することにより、スタンバイ時における回路
内のノード電位を容易に固定することができるため、リ
ーク電流のカットを安定して且つ有効に行うことができ
る。
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。また、請求項１４に係るセル置換シス
テムによれば、電源電位又は接地電位を所定の信号情報
として使用することにより、スタンバイ時における回路
内のノード電位を容易に固定することができるため、リ
ーク電流のカットを安定して且つ有効に行うことができ
る。
【００２７】［請求項１６］請求項１６においては、前
記セル情報に登録されたセルは、スタンバイ時において
高閾値トランジスタをオフすることによってリーク電流
を抑制することを特徴とする請求項１、請求項２又は請
求項３に記載のセル置換システムを提供する。
記セル情報に登録されたセルは、スタンバイ時において
高閾値トランジスタをオフすることによってリーク電流
を抑制することを特徴とする請求項１、請求項２又は請
求項３に記載のセル置換システムを提供する。
【００２８】請求項１６に係るセル置換システムによれ
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。 ［請求項１７］請求項１７においては、回路内のセルの
置き換えを行って新たな論理回路情報を出力するセル置
換方法であって、論理回路情報と所定の信号情報とが入
力され、該所定の信号情報に基づいて該論理回路の各ノ
ードの信号値を算出し、前記算出された内部信号値と、
前記論理回路情報と、高閾値トランジスタと低閾値トラ
ンジスタとから構成されるセルが登録されたセル情報と
が入力され、論理回路内のセルの置き換えを行って新た
な論理回路情報を出力することを特徴とするセル置換方
法を提供する。
ば、請求項１に係るセル置換システムと同様の効果を得
ることができる。 ［請求項１７］請求項１７においては、回路内のセルの
置き換えを行って新たな論理回路情報を出力するセル置
換方法であって、論理回路情報と所定の信号情報とが入
力され、該所定の信号情報に基づいて該論理回路の各ノ
ードの信号値を算出し、前記算出された内部信号値と、
前記論理回路情報と、高閾値トランジスタと低閾値トラ
ンジスタとから構成されるセルが登録されたセル情報と
が入力され、論理回路内のセルの置き換えを行って新た
な論理回路情報を出力することを特徴とするセル置換方
法を提供する。
【００２９】請求項１７に係るセル置換方法によれば、
請求項１に係るセル置換システムと同様の効果を得るこ
とができる。 ［請求項１８］請求項１８においては、回路内のセルの
置き換えを行って論理回路情報を出力するセル置換方法
であって、トランジスタレベルで記述された回路情報
と、所定の信号情報と、論理合成するために必要な情報
と、高閾値トランジスタと低閾値トランジスタとから構
成されるセルが登録されたセル情報とが入力され、論理
合成と、該所定の信号情報に基づいて論理回路の各ノー
ドの信号値を算出する内部信号算出と、回路内のセルの
置き換えとが行われることを特徴とするセル置換方法を
提供する。
請求項１に係るセル置換システムと同様の効果を得るこ
とができる。 ［請求項１８］請求項１８においては、回路内のセルの
置き換えを行って論理回路情報を出力するセル置換方法
であって、トランジスタレベルで記述された回路情報
と、所定の信号情報と、論理合成するために必要な情報
と、高閾値トランジスタと低閾値トランジスタとから構
成されるセルが登録されたセル情報とが入力され、論理
合成と、該所定の信号情報に基づいて論理回路の各ノー
ドの信号値を算出する内部信号算出と、回路内のセルの
置き換えとが行われることを特徴とするセル置換方法を
提供する。
【００３０】請求項１８に係るセル置換方法によれば、
請求項２に係るセル置換システムと同様の効果を得るこ
とができる。 ［請求項１９］請求項１９においては、回路内のセルの
置き換えを行って新たな論理回路情報を出力するための
セル置換プログラムを記録した記録媒体であって、論理
回路情報と所定の信号情報とが入力され、該所定の信号
情報に基づいて該論理回路の各ノードの信号値を算出
し、前記算出された内部信号値と、前記論理回路情報
と、高閾値トランジスタと低閾値トランジスタとから構
成されるセルが登録されたセル情報とが入力され、論理
回路内のセルの置き換えを行って新たな論理回路情報を
出力することを特徴とするセル置換プログラムを記録し
た記録媒体を提供する。
請求項２に係るセル置換システムと同様の効果を得るこ
とができる。 ［請求項１９］請求項１９においては、回路内のセルの
置き換えを行って新たな論理回路情報を出力するための
セル置換プログラムを記録した記録媒体であって、論理
回路情報と所定の信号情報とが入力され、該所定の信号
情報に基づいて該論理回路の各ノードの信号値を算出
し、前記算出された内部信号値と、前記論理回路情報
と、高閾値トランジスタと低閾値トランジスタとから構
成されるセルが登録されたセル情報とが入力され、論理
回路内のセルの置き換えを行って新たな論理回路情報を
出力することを特徴とするセル置換プログラムを記録し
た記録媒体を提供する。
【００３１】請求項１９に係るセル置換プログラムを記
録した記録媒体によれば、請求項１に係るセル置換シス
テムと同様の効果を得ることができる。 ［請求項２０］請求項２０においては、回路内のセルの
置き換えを行って論理回路情報を出力するためのセル置
換プログラムを記録した記録媒体であって、トランジス
タレベルで記述された回路情報と、所定の信号情報と、
論理合成するために必要な情報と、高閾値トランジスタ
と低閾値トランジスタとから構成されるセルが登録され
たセル情報とが入力され、論理合成と、該所定の信号情
報に基づいて論理回路の各ノードの信号値を算出する内
部信号算出と、回路内のセルの置き換えとが行われるこ
とを特徴とするセル置換プログラムを記録した記録媒体
を提供する。
録した記録媒体によれば、請求項１に係るセル置換シス
テムと同様の効果を得ることができる。 ［請求項２０］請求項２０においては、回路内のセルの
置き換えを行って論理回路情報を出力するためのセル置
換プログラムを記録した記録媒体であって、トランジス
タレベルで記述された回路情報と、所定の信号情報と、
論理合成するために必要な情報と、高閾値トランジスタ
と低閾値トランジスタとから構成されるセルが登録され
たセル情報とが入力され、論理合成と、該所定の信号情
報に基づいて論理回路の各ノードの信号値を算出する内
部信号算出と、回路内のセルの置き換えとが行われるこ
とを特徴とするセル置換プログラムを記録した記録媒体
を提供する。
【００３２】請求項２０に係るセル置換プログラムを記
録した記録媒体によれば、請求項２に係るセル置換シス
テムと同様の効果を得ることができる。
録した記録媒体によれば、請求項２に係るセル置換シス
テムと同様の効果を得ることができる。
【００３３】
【発明の実施の形態】図１に、本発明の第１の原理図を
示す。図１は、既存の論理回路から、機能の同一性を維
持させて、スタンバイ時のリーク電流を有効にカットす
る論理回路を設計するためのＣＡＤシステムのフローで
ある。
示す。図１は、既存の論理回路から、機能の同一性を維
持させて、スタンバイ時のリーク電流を有効にカットす
る論理回路を設計するためのＣＡＤシステムのフローで
ある。
【００３４】入力論理回路１００は、既存回路のネット
リスト（ゲートレベル論理回路）であり、スタンバイ状
態１０１は、スタンバイ時において外部から与えられる
所定の信号情報であり、リークカットライブラリ１０３
はスタンバイ時において有効にリーク電流をカットする
セルが登録されたセルライブラリ（セル情報）であり、
出力論理回路１０５はスタンバイ時において有効にリー
ク電流をカットするセルに置き換えられた新規論理回路
のネットリストである。
リスト（ゲートレベル論理回路）であり、スタンバイ状
態１０１は、スタンバイ時において外部から与えられる
所定の信号情報であり、リークカットライブラリ１０３
はスタンバイ時において有効にリーク電流をカットする
セルが登録されたセルライブラリ（セル情報）であり、
出力論理回路１０５はスタンバイ時において有効にリー
ク電流をカットするセルに置き換えられた新規論理回路
のネットリストである。
【００３５】入力論理回路１００とスタンバイ状態１０
１とが、内部信号算出手段１０２に入力され、該内部信
号算出手段１０２は、外部からの所定の信号値が既存論
理回路に与えられた場合においての既存論理回路内の各
ノードに設定される信号値を算出する。そして、内部信
号算出手段１０２の出力、即ちスタンバイ時において既
存論理回路内の各ノードに設定される信号値と、入力論
理回路１００と、リークカットライブラリ１０３とが、
セル置換手段１０４に入力され、該セル置換手段１０４
は、既存論理回路内の各ノードに設定された信号値によ
りリーク電流を効果的にカットするためのセルをリーク
カットライブラリ１０３から選び出して、セルの置き換
えを行い、また必要なときはピンの置き換えをも行い、
出力論理回路１０５、即ちスタンバイ時のリーク電流を
有効にカットする新規論理回路のネットリストを出力す
る。なお、セルの置き換えについては図４及び図５にお
いて、ピンの置き換えについては図８において、それぞ
れ詳しく説明する。
１とが、内部信号算出手段１０２に入力され、該内部信
号算出手段１０２は、外部からの所定の信号値が既存論
理回路に与えられた場合においての既存論理回路内の各
ノードに設定される信号値を算出する。そして、内部信
号算出手段１０２の出力、即ちスタンバイ時において既
存論理回路内の各ノードに設定される信号値と、入力論
理回路１００と、リークカットライブラリ１０３とが、
セル置換手段１０４に入力され、該セル置換手段１０４
は、既存論理回路内の各ノードに設定された信号値によ
りリーク電流を効果的にカットするためのセルをリーク
カットライブラリ１０３から選び出して、セルの置き換
えを行い、また必要なときはピンの置き換えをも行い、
出力論理回路１０５、即ちスタンバイ時のリーク電流を
有効にカットする新規論理回路のネットリストを出力す
る。なお、セルの置き換えについては図４及び図５にお
いて、ピンの置き換えについては図８において、それぞ
れ詳しく説明する。
【００３６】このように、図１に示すＣＡＤシステムに
よれば、スタンバイ時のリーク電流をカットするのに有
効なセルで置き換えられた新規論理回路を得ることがで
きる。図２に、本発明の第２の原理図を示す。図２は、
図１と同様に、既存の回路から、機能の同一性を維持さ
せて、スタンバイ時のリーク電流を有効にカットする回
路を設計するためのＣＡＤシステムのフローであるが、
ＣＡＤシステムに入力する回路情報がネットリストでは
なく、ＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ
Ｌｅｖｅｌ）記述であることで相違する。
よれば、スタンバイ時のリーク電流をカットするのに有
効なセルで置き換えられた新規論理回路を得ることがで
きる。図２に、本発明の第２の原理図を示す。図２は、
図１と同様に、既存の回路から、機能の同一性を維持さ
せて、スタンバイ時のリーク電流を有効にカットする回
路を設計するためのＣＡＤシステムのフローであるが、
ＣＡＤシステムに入力する回路情報がネットリストでは
なく、ＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ
Ｌｅｖｅｌ）記述であることで相違する。
【００３７】ＲＴＬ１０６は、既存回路のＲＴＬ記述で
あり、スタンバイ状態１０１は、スタンバイ時において
外部から与えられる所定の信号情報であり、リークカッ
トライブラリ１０３はスタンバイ時において有効にリー
ク電流をカットするセルが登録されたセルライブラリ
（セル情報）であり、タイミングライブラリ１０７は論
理合成を行うための必要なタイミング情報が登録された
ライブラリであり、出力論理回路１０５はスタンバイ時
において有効にリーク電流をカットするセルで構成され
た新規回路のネットリストである。
あり、スタンバイ状態１０１は、スタンバイ時において
外部から与えられる所定の信号情報であり、リークカッ
トライブラリ１０３はスタンバイ時において有効にリー
ク電流をカットするセルが登録されたセルライブラリ
（セル情報）であり、タイミングライブラリ１０７は論
理合成を行うための必要なタイミング情報が登録された
ライブラリであり、出力論理回路１０５はスタンバイ時
において有効にリーク電流をカットするセルで構成され
た新規回路のネットリストである。
【００３８】ＲＴＬ１０６と、スタンバイ状態１０１
と、タイミングライブラリ１０７と、リークカットライ
ブラリ１０３とが、論理回路合成手段１０８に入力さ
れ、該論理回路合成手段１０８は、ＲＴＬ１０６を論理
合成によりネットリストへと展開するが、スタンバイ時
において有効にリーク電流をカットするセルを使用して
ネットリストへと展開する。セルの選択は、図１で示し
たＣＡＤシステムと同様に、スタンバイ状態１０１で指
定されたスタンバイ時における外部信号情報により論理
回路内の各ノードに設定された信号値を基にして、リー
ク電流を有効にカットするためのセルをリークカットラ
イブラリ１０３から選び出して行われる。また、必要な
ときはピンの置き換えも行われる。
と、タイミングライブラリ１０７と、リークカットライ
ブラリ１０３とが、論理回路合成手段１０８に入力さ
れ、該論理回路合成手段１０８は、ＲＴＬ１０６を論理
合成によりネットリストへと展開するが、スタンバイ時
において有効にリーク電流をカットするセルを使用して
ネットリストへと展開する。セルの選択は、図１で示し
たＣＡＤシステムと同様に、スタンバイ状態１０１で指
定されたスタンバイ時における外部信号情報により論理
回路内の各ノードに設定された信号値を基にして、リー
ク電流を有効にカットするためのセルをリークカットラ
イブラリ１０３から選び出して行われる。また、必要な
ときはピンの置き換えも行われる。
【００３９】図２に示すＲＴＬ記述を入力するＣＡＤシ
ステムのフローにおいては、論理合成とセルの置き換え
とを同時に行うことができ（必要なときはピンの置き換
えも同時に行われる）、回路設計に要する時間を短縮す
ることができる。このように、図２に示すＣＡＤシステ
ムによれば、ＲＴＬ記述から直接的にスタンバイ時のリ
ーク電流を有効にカットするセルで置き換えられた新規
ネットリストを得ることができる。
ステムのフローにおいては、論理合成とセルの置き換え
とを同時に行うことができ（必要なときはピンの置き換
えも同時に行われる）、回路設計に要する時間を短縮す
ることができる。このように、図２に示すＣＡＤシステ
ムによれば、ＲＴＬ記述から直接的にスタンバイ時のリ
ーク電流を有効にカットするセルで置き換えられた新規
ネットリストを得ることができる。
【００４０】なお、図１及び図２に示すセル置換システ
ムは、プログラムとして半導体メモリ（ＲＡＭ、ＲＯ
Ｍ）、フロッピーディスク（ＦＤ）、ハードディスク
（ＨＤ）、光ディスク（ＣＤ、ＤＶＤ）、光磁気ディス
ク（ＭＯ、ＭＤ）、磁気テープなどの記録媒体に登録さ
れる。図３に、本発明のセルの第１の原理図を示す。即
ち、図３においては、図１及び図２で示されたセルライ
ブラリ（セル情報）であるリークカットライブラリ１０
３に登録されたリーク電流を有効にカットするセルの第
１の原理図を示す。
ムは、プログラムとして半導体メモリ（ＲＡＭ、ＲＯ
Ｍ）、フロッピーディスク（ＦＤ）、ハードディスク
（ＨＤ）、光ディスク（ＣＤ、ＤＶＤ）、光磁気ディス
ク（ＭＯ、ＭＤ）、磁気テープなどの記録媒体に登録さ
れる。図３に、本発明のセルの第１の原理図を示す。即
ち、図３においては、図１及び図２で示されたセルライ
ブラリ（セル情報）であるリークカットライブラリ１０
３に登録されたリーク電流を有効にカットするセルの第
１の原理図を示す。
【００４１】図３（ａ）及び図３（ｂ）は、ともに２入
力で１出力のスタティック型論理ゲート（ｓｔａｔｉｃ
ｇａｔｅ）を示している。図３（ａ）においては、第
１の入力端子ＩｎｐｕｔＡは低閾値のＰＭＯＳトランジ
スタ（ｐｍｏｓ Ｌｏｗ Ｖｔｈ）で構成される第１の
回路１５０と低閾値のＮＭＯＳトランジスタ（ｎｍｏｓ
Ｌｏｗ Ｖｔｈ）で構成される第２の回路１５１とに
接続され、第２の入力端子ＩｎｐｕｔＢは低閾値のＰＭ
ＯＳトランジスタ（ｐｍｏｓ Ｌｏｗ Ｖｔｈ）で構成
される第１の回路１５０と低閾値のＮＭＯＳトランジス
タ（ｎｍｏｓ Ｌｏｗ Ｖｔｈ）で構成される第２の回
路１５１と高閾値のＮＭＯＳトランジスタ（ｎｍｏｓ
Ｈｉｇｈ Ｖｔｈ）１５２のゲートとに接続される。ま
た、出力端子Ｏｕｔｐｕｔは第１の回路１５０と第２の
回路１５１とが接続される出力ノード１５３に接続され
ている。
力で１出力のスタティック型論理ゲート（ｓｔａｔｉｃ
ｇａｔｅ）を示している。図３（ａ）においては、第
１の入力端子ＩｎｐｕｔＡは低閾値のＰＭＯＳトランジ
スタ（ｐｍｏｓ Ｌｏｗ Ｖｔｈ）で構成される第１の
回路１５０と低閾値のＮＭＯＳトランジスタ（ｎｍｏｓ
Ｌｏｗ Ｖｔｈ）で構成される第２の回路１５１とに
接続され、第２の入力端子ＩｎｐｕｔＢは低閾値のＰＭ
ＯＳトランジスタ（ｐｍｏｓ Ｌｏｗ Ｖｔｈ）で構成
される第１の回路１５０と低閾値のＮＭＯＳトランジス
タ（ｎｍｏｓ Ｌｏｗ Ｖｔｈ）で構成される第２の回
路１５１と高閾値のＮＭＯＳトランジスタ（ｎｍｏｓ
Ｈｉｇｈ Ｖｔｈ）１５２のゲートとに接続される。ま
た、出力端子Ｏｕｔｐｕｔは第１の回路１５０と第２の
回路１５１とが接続される出力ノード１５３に接続され
ている。
【００４２】ここで、第２の入力端子ＩｎｐｕｔＢに入
力信号「０」を供給すると、高閾値のＮＭＯＳトランジ
スタ１５２は遮断（オフ）して、出力端子Ｏｕｔｐｕｔ
には出力信号「１」が出力される。高閾値のＮＭＯＳト
ランジスタ１５２が遮断（オフ）したために、電源電位
から接地電位へ至るパスのリーク電流が有効にカットさ
れる。このように、高閾値のＮＭＯＳトランジスタ１５
２が遮断（オフ）すればリーク電流はカットされるので
あるから、第１の入力端子ＩｎｐｕｔＡには「０」又は
「１」何れの入力信号が供給されてもよい。なお、第１
の回路１５０には複数の低閾値のＰＭＯＳトランジスタ
が、第２の回路１５１には複数の低閾値のＮＭＯＳトラ
ンジスタが記載されているが、これは、電源電位から高
閾値のＮＭＯＳトランジスタ１５２へのパスが一つとは
限らないことを表している。スタンバイ時において高閾
値のＮＭＯＳトランジスタ１５２が常に遮断（オフ）す
ればリーク電流は有効にカットされるのであるから、回
路１５０及び回路１５１はどのようなトランジスタ構成
になっていても構わない。
力信号「０」を供給すると、高閾値のＮＭＯＳトランジ
スタ１５２は遮断（オフ）して、出力端子Ｏｕｔｐｕｔ
には出力信号「１」が出力される。高閾値のＮＭＯＳト
ランジスタ１５２が遮断（オフ）したために、電源電位
から接地電位へ至るパスのリーク電流が有効にカットさ
れる。このように、高閾値のＮＭＯＳトランジスタ１５
２が遮断（オフ）すればリーク電流はカットされるので
あるから、第１の入力端子ＩｎｐｕｔＡには「０」又は
「１」何れの入力信号が供給されてもよい。なお、第１
の回路１５０には複数の低閾値のＰＭＯＳトランジスタ
が、第２の回路１５１には複数の低閾値のＮＭＯＳトラ
ンジスタが記載されているが、これは、電源電位から高
閾値のＮＭＯＳトランジスタ１５２へのパスが一つとは
限らないことを表している。スタンバイ時において高閾
値のＮＭＯＳトランジスタ１５２が常に遮断（オフ）す
ればリーク電流は有効にカットされるのであるから、回
路１５０及び回路１５１はどのようなトランジスタ構成
になっていても構わない。
【００４３】図３（ｂ）においては、第１の入力端子Ｉ
ｎｐｕｔＡは高閾値のＰＭＯＳトランジスタ（ｎｍｏｓ
Ｈｉｇｈ Ｖｔｈ）１５４のゲートと低閾値のＰＭＯ
Ｓトランジスタ（ｐｍｏｓ Ｌｏｗ Ｖｔｈ）で構成さ
れる第１の回路１５５と低閾値のＮＭＯＳトランジスタ
（ｎｍｏｓ Ｌｏｗ Ｖｔｈ）で構成される第２の回路
１５６とに接続され、第２の入力端子ＩｎｐｕｔＢは低
閾値のＰＭＯＳトランジスタ（ｐｍｏｓ Ｌｏｗ Ｖｔ
ｈ）で構成される第１の回路１５５と低閾値のＮＭＯＳ
トランジスタ（ｎｍｏｓ Ｌｏｗ Ｖｔｈ）で構成され
る第２の回路１５６とに接続される。また、出力端子Ｏ
ｕｔｐｕｔは第１の回路１５５と第２の回路１５６とが
接続される出力ノード１５７に接続されている。
ｎｐｕｔＡは高閾値のＰＭＯＳトランジスタ（ｎｍｏｓ
Ｈｉｇｈ Ｖｔｈ）１５４のゲートと低閾値のＰＭＯ
Ｓトランジスタ（ｐｍｏｓ Ｌｏｗ Ｖｔｈ）で構成さ
れる第１の回路１５５と低閾値のＮＭＯＳトランジスタ
（ｎｍｏｓ Ｌｏｗ Ｖｔｈ）で構成される第２の回路
１５６とに接続され、第２の入力端子ＩｎｐｕｔＢは低
閾値のＰＭＯＳトランジスタ（ｐｍｏｓ Ｌｏｗ Ｖｔ
ｈ）で構成される第１の回路１５５と低閾値のＮＭＯＳ
トランジスタ（ｎｍｏｓ Ｌｏｗ Ｖｔｈ）で構成され
る第２の回路１５６とに接続される。また、出力端子Ｏ
ｕｔｐｕｔは第１の回路１５５と第２の回路１５６とが
接続される出力ノード１５７に接続されている。
【００４４】ここで、第１の入力端子ＩｎｐｕｔＡに入
力信号「１」を供給すると、高閾値のＰＭＯＳトランジ
スタ１５２が遮断（オフ）して、出力端子Ｏｕｔｐｕｔ
には出力信号「０」が出力される。高閾値のＰＭＯＳト
ランジスタ１５４が遮断（オフ）したために、電源電位
から接地電位へ至るパスのリーク電流が有効にカットさ
れる。このように、高閾値のＰＭＯＳトランジスタ１５
４が遮断（オフ）すればリーク電流はカットされるので
あるから、第２の入力端子ＩｎｐｕｔＢには「０」又は
「１」何れの入力信号が供給されてもよい。なお、第１
の回路１５５には複数の低閾値のＰＭＯＳトランジスタ
が、第２の回路１５６には複数の低閾値のＮＭＯＳトラ
ンジスタが記載されているが、これは、接地電位から高
閾値のＰＭＯＳトランジスタ１５４へのパスが一つとは
限らないことを表している。スタンバイ時において高閾
値のＰＭＯＳトランジスタ１５４が常に遮断（オフ）す
ればリーク電流は有効にカットされるのであるから、回
路１５５及び回路１５６はどのようなトランジスタ構成
になっていても構わない。
力信号「１」を供給すると、高閾値のＰＭＯＳトランジ
スタ１５２が遮断（オフ）して、出力端子Ｏｕｔｐｕｔ
には出力信号「０」が出力される。高閾値のＰＭＯＳト
ランジスタ１５４が遮断（オフ）したために、電源電位
から接地電位へ至るパスのリーク電流が有効にカットさ
れる。このように、高閾値のＰＭＯＳトランジスタ１５
４が遮断（オフ）すればリーク電流はカットされるので
あるから、第２の入力端子ＩｎｐｕｔＢには「０」又は
「１」何れの入力信号が供給されてもよい。なお、第１
の回路１５５には複数の低閾値のＰＭＯＳトランジスタ
が、第２の回路１５６には複数の低閾値のＮＭＯＳトラ
ンジスタが記載されているが、これは、接地電位から高
閾値のＰＭＯＳトランジスタ１５４へのパスが一つとは
限らないことを表している。スタンバイ時において高閾
値のＰＭＯＳトランジスタ１５４が常に遮断（オフ）す
ればリーク電流は有効にカットされるのであるから、回
路１５５及び回路１５６はどのようなトランジスタ構成
になっていても構わない。
【００４５】図４に、本発明の第１の実施例を、図５
に、本発明の第２の実施例を、図６に、本発明の第３の
実施例をそれぞれ示す。図４、図５及び図６において、
図１で示すＣＡＤシステムの内容を具体的な回路で説明
する。図４に示す論理回路は、３個のＤフリップフロッ
プ２０１、２０２及び２０３と（以下、Ｄフリップフロ
ップをＤ−ＦＦと記述する）、４個のＮＡＮＤゲート２
０４、２０５、２０６及び２０７から構成されている。
即ち、Ｄ−ＦＦ２０１の出力とＤ−ＦＦ２０２の出力と
がＮＡＮＤゲート２０４に入力され、Ｄ−ＦＦ２０２の
出力とＤ−ＦＦ２０３の出力とがＮＡＮＤゲート２０５
に入力され、ＮＡＮＤゲート２０４とＮＡＮＤゲート２
０５の出力がＮＡＮＤゲート２０６に入力され、ＮＡＮ
Ｄゲート２０５の出力とＤ−ＦＦ２０３の出力とがＮＡ
ＮＤゲート２０７に入力されている。
に、本発明の第２の実施例を、図６に、本発明の第３の
実施例をそれぞれ示す。図４、図５及び図６において、
図１で示すＣＡＤシステムの内容を具体的な回路で説明
する。図４に示す論理回路は、３個のＤフリップフロッ
プ２０１、２０２及び２０３と（以下、Ｄフリップフロ
ップをＤ−ＦＦと記述する）、４個のＮＡＮＤゲート２
０４、２０５、２０６及び２０７から構成されている。
即ち、Ｄ−ＦＦ２０１の出力とＤ−ＦＦ２０２の出力と
がＮＡＮＤゲート２０４に入力され、Ｄ−ＦＦ２０２の
出力とＤ−ＦＦ２０３の出力とがＮＡＮＤゲート２０５
に入力され、ＮＡＮＤゲート２０４とＮＡＮＤゲート２
０５の出力がＮＡＮＤゲート２０６に入力され、ＮＡＮ
Ｄゲート２０５の出力とＤ−ＦＦ２０３の出力とがＮＡ
ＮＤゲート２０７に入力されている。
【００４６】図４は、スタンバイ時においてリーク電流
をカットするためのセルの置き換えが行われた後の論理
回路の状態を示す。即ち、Ｄ−ＦＦ２０１、２０２及び
２０３の出力値はスタンバイ時において外部から与えら
れる所定の信号情報（スタンバイ状態１０１）に相当
し、図４に示される括弧付き数字は、Ｄ−ＦＦ２０１、
２０２及び２０３の各々の出力値であるか又はスタンバ
イ時において外部から与えられる所定の信号情報（スタ
ンバイ状態１０１）として「０」信号が与えられた場合
の各ノードにおける信号値を示すものである。
をカットするためのセルの置き換えが行われた後の論理
回路の状態を示す。即ち、Ｄ−ＦＦ２０１、２０２及び
２０３の出力値はスタンバイ時において外部から与えら
れる所定の信号情報（スタンバイ状態１０１）に相当
し、図４に示される括弧付き数字は、Ｄ−ＦＦ２０１、
２０２及び２０３の各々の出力値であるか又はスタンバ
イ時において外部から与えられる所定の信号情報（スタ
ンバイ状態１０１）として「０」信号が与えられた場合
の各ノードにおける信号値を示すものである。
【００４７】ここで、ＮＡＮＤゲート２０４、２０５及
び２０７は、第１のＮＡＮＤゲートで構成され、ＮＡＮ
Ｄゲート２０６は第２のＮＡＮＤゲートで構成されてい
る。図５（ａ）に第１のＮＡＮＤゲートを示し、図５
（ｂ）に第２のＮＡＮＤゲートを示す。図５（ａ）に示
される第１のＮＡＮＤゲートは、低閾値のＰＭＯＳトラ
ンジスタ２０７、２０８と、低閾値のＮＭＯＳトランジ
スタ２０９と、高閾値のＮＭＯＳトランジスタ２１０か
ら構成される。第１の入力端子Ａ１が低閾値のＰＭＯＳ
トランジスタ２０７のゲートと低閾値のＮＭＯＳトラン
ジスタ２０９のゲートとに接続され、第２の入力端子Ａ
２が低閾値のＰＭＯＳトランジスタ２０８のゲートと高
閾値のＮＭＯＳトランジスタ２１０のゲートとに接続さ
れ、低閾値のＰＭＯＳトランジスタ２０７のソース又は
ドレインと低閾値のＮＭＯＳトランジスタ２０９のドレ
イン又はソースとが接続されるノードが低閾値のＰＭＯ
Ｓトランジスタ２０８のソース又はドレインと出力端子
Ｏｕｔｐｕｔとに接続されている。
び２０７は、第１のＮＡＮＤゲートで構成され、ＮＡＮ
Ｄゲート２０６は第２のＮＡＮＤゲートで構成されてい
る。図５（ａ）に第１のＮＡＮＤゲートを示し、図５
（ｂ）に第２のＮＡＮＤゲートを示す。図５（ａ）に示
される第１のＮＡＮＤゲートは、低閾値のＰＭＯＳトラ
ンジスタ２０７、２０８と、低閾値のＮＭＯＳトランジ
スタ２０９と、高閾値のＮＭＯＳトランジスタ２１０か
ら構成される。第１の入力端子Ａ１が低閾値のＰＭＯＳ
トランジスタ２０７のゲートと低閾値のＮＭＯＳトラン
ジスタ２０９のゲートとに接続され、第２の入力端子Ａ
２が低閾値のＰＭＯＳトランジスタ２０８のゲートと高
閾値のＮＭＯＳトランジスタ２１０のゲートとに接続さ
れ、低閾値のＰＭＯＳトランジスタ２０７のソース又は
ドレインと低閾値のＮＭＯＳトランジスタ２０９のドレ
イン又はソースとが接続されるノードが低閾値のＰＭＯ
Ｓトランジスタ２０８のソース又はドレインと出力端子
Ｏｕｔｐｕｔとに接続されている。
【００４８】このように、低閾値トランジスタ２０７、
２０８及び２０９は電源電位側に設けられ、高閾値トラ
ンジスタ２１０は接地電位側に設けられている。即ち、
電源電位側から接地電位側へ流れる電流は、低閾値トラ
ンジスタ２０７、２０８又は２０９の何れのトランジス
タを通過しようとも常に高閾値トランジスタ２１０を通
過するような構成となっている。係る構成は、スタンバ
イ時において接地電位側に設けられた高閾値トランジス
タ２１０を遮断状態（オフ状態）にすれば、電源電位側
から接地電位側へ流れるリーク電流を有効にカットでき
ることを表している。図５（ａ）においては、スタンバ
イ時には、入力端子Ａ２には「０」信号を与えるように
して高閾値トランジスタ２１０を常に遮断状態（オフ状
態）にする。低閾値トランジスタ２０７、２０８又は２
０９は導通状態（オン状態）又は遮断状態（オフ状態）
何れの状態でも構わないために低閾値トランジスタ２０
７及び２０９への入力端子Ａ１には「０」信号又は
「１」信号の何れをも設定できる。
２０８及び２０９は電源電位側に設けられ、高閾値トラ
ンジスタ２１０は接地電位側に設けられている。即ち、
電源電位側から接地電位側へ流れる電流は、低閾値トラ
ンジスタ２０７、２０８又は２０９の何れのトランジス
タを通過しようとも常に高閾値トランジスタ２１０を通
過するような構成となっている。係る構成は、スタンバ
イ時において接地電位側に設けられた高閾値トランジス
タ２１０を遮断状態（オフ状態）にすれば、電源電位側
から接地電位側へ流れるリーク電流を有効にカットでき
ることを表している。図５（ａ）においては、スタンバ
イ時には、入力端子Ａ２には「０」信号を与えるように
して高閾値トランジスタ２１０を常に遮断状態（オフ状
態）にする。低閾値トランジスタ２０７、２０８又は２
０９は導通状態（オン状態）又は遮断状態（オフ状態）
何れの状態でも構わないために低閾値トランジスタ２０
７及び２０９への入力端子Ａ１には「０」信号又は
「１」信号の何れをも設定できる。
【００４９】図５（ｂ）に示される第２のＮＡＮＤゲー
トは、高閾値のＰＭＯＳトランジスタ２１１、２１２
と、低閾値のＮＭＯＳトランジスタ２１３、２１４とか
ら構成される。第１の入力端子Ａ１が高閾値のＰＭＯＳ
トランジスタ２１１のゲートと低閾値のＮＭＯＳトラン
ジスタ２１３のゲートとに接続され、第２の入力端子Ａ
２が高閾値のＰＭＯＳトランジスタ２１２のゲートと低
閾値のＮＭＯＳトランジスタ２１４のゲートとに接続さ
れ、高閾値のＰＭＯＳトランジスタ２１１のソース又は
ドレインと低閾値のＮＭＯＳトランジスタ２１３のドレ
イン又はソースとが接続されるノードが高閾値のＰＭＯ
Ｓトランジスタ２１２のソース又はドレインと出力端子
Ｏｕｔｐｕｔとに接続されている。
トは、高閾値のＰＭＯＳトランジスタ２１１、２１２
と、低閾値のＮＭＯＳトランジスタ２１３、２１４とか
ら構成される。第１の入力端子Ａ１が高閾値のＰＭＯＳ
トランジスタ２１１のゲートと低閾値のＮＭＯＳトラン
ジスタ２１３のゲートとに接続され、第２の入力端子Ａ
２が高閾値のＰＭＯＳトランジスタ２１２のゲートと低
閾値のＮＭＯＳトランジスタ２１４のゲートとに接続さ
れ、高閾値のＰＭＯＳトランジスタ２１１のソース又は
ドレインと低閾値のＮＭＯＳトランジスタ２１３のドレ
イン又はソースとが接続されるノードが高閾値のＰＭＯ
Ｓトランジスタ２１２のソース又はドレインと出力端子
Ｏｕｔｐｕｔとに接続されている。
【００５０】このように、高閾値トランジスタ２１１及
び２１２は電源電位側に設けられ、低閾値トランジスタ
２１３及び２１４は接地電位側に設けられている。即
ち、電源電位側から接地電位側へ流れる電流は、高閾値
トランジスタ２１１又は２１２を常に通過するような構
成となっている。係る構成は、スタンバイ時において接
地電位側に設けられた高閾値トランジスタ２１１及び２
１２の双方を遮断状態（オフ状態）にすれば、電源電位
側から接地電位側へ流れるリーク電流を有効にカットで
きることを表している。図５（ｂ）においては、スタン
バイ時には、入力端子Ａ１には「１」信号を与え、入力
端子Ａ２にも「１」を与えるようにして高閾値トランジ
スタ２１１及び２１２の双方を常に遮断状態（オフ状
態）にする。
び２１２は電源電位側に設けられ、低閾値トランジスタ
２１３及び２１４は接地電位側に設けられている。即
ち、電源電位側から接地電位側へ流れる電流は、高閾値
トランジスタ２１１又は２１２を常に通過するような構
成となっている。係る構成は、スタンバイ時において接
地電位側に設けられた高閾値トランジスタ２１１及び２
１２の双方を遮断状態（オフ状態）にすれば、電源電位
側から接地電位側へ流れるリーク電流を有効にカットで
きることを表している。図５（ｂ）においては、スタン
バイ時には、入力端子Ａ１には「１」信号を与え、入力
端子Ａ２にも「１」を与えるようにして高閾値トランジ
スタ２１１及び２１２の双方を常に遮断状態（オフ状
態）にする。
【００５１】ここで、図４の説明に戻る。図４において
は、前述したように、ＮＡＮＤゲート２０４、２０５、
２０６及び２０７は、第１のＮＡＮＤゲートで構成さ
れ、ＮＡＮＤゲート２０７は第２のＮＡＮＤゲートで構
成され、また、括弧付き数字は、スタンバイ時における
各ノードの信号値を示すものである第１のＮＡＮＤゲー
トであるＮＡＮＤゲート２０４においては第２の入力端
子Ａ２にＤ−ＦＦ２０２の出力信号「０」が入力される
ため、高閾値トランジスタ２１０が遮断（オフ）してリ
ーク電流が有効にカットされる。
は、前述したように、ＮＡＮＤゲート２０４、２０５、
２０６及び２０７は、第１のＮＡＮＤゲートで構成さ
れ、ＮＡＮＤゲート２０７は第２のＮＡＮＤゲートで構
成され、また、括弧付き数字は、スタンバイ時における
各ノードの信号値を示すものである第１のＮＡＮＤゲー
トであるＮＡＮＤゲート２０４においては第２の入力端
子Ａ２にＤ−ＦＦ２０２の出力信号「０」が入力される
ため、高閾値トランジスタ２１０が遮断（オフ）してリ
ーク電流が有効にカットされる。
【００５２】同様に、第１のＮＡＮＤゲートであるＮＡ
ＮＤゲート２０５においては第２の入力端子Ａ２にＤ−
ＦＦ２０３の出力信号「０」が入力されるため、高閾値
トランジスタ２１０が遮断（オフ）してリーク電流が有
効にカットされる。同様に、第１のＮＡＮＤゲートであ
るＮＡＮＤゲート２０７においては第２の入力端子Ａ２
にＤ−ＦＦ２０３の出力信号「０」が入力されるため、
高閾値トランジスタ２１０が遮断（オフ）してリーク電
流が有効にカットされる。
ＮＤゲート２０５においては第２の入力端子Ａ２にＤ−
ＦＦ２０３の出力信号「０」が入力されるため、高閾値
トランジスタ２１０が遮断（オフ）してリーク電流が有
効にカットされる。同様に、第１のＮＡＮＤゲートであ
るＮＡＮＤゲート２０７においては第２の入力端子Ａ２
にＤ−ＦＦ２０３の出力信号「０」が入力されるため、
高閾値トランジスタ２１０が遮断（オフ）してリーク電
流が有効にカットされる。
【００５３】第２のＮＡＮＤゲートであるＮＡＮＤゲー
ト２０６においては第１の入力端子Ａ１にＮＡＮＤゲー
ト２０４の出力信号「１」が入力され、第２の入力端子
Ａ２にＮＡＮＤゲート２０５の出力信号「１」が入力さ
れるため、高閾値トランジスタ２１１及び２１２が共に
遮断（オフ）してリーク電流が有効にカットされる。な
お、図４においては、Ｄ−ＦＦの出力値をスタンバイ時
において外部から与えられる所定の信号情報（スタンバ
イ状態１０１）としたが、Ｄ−ＦＦには限られずスタン
バイ時においてノードの信号値を一意的に定められる回
路であればなんでもよい。
ト２０６においては第１の入力端子Ａ１にＮＡＮＤゲー
ト２０４の出力信号「１」が入力され、第２の入力端子
Ａ２にＮＡＮＤゲート２０５の出力信号「１」が入力さ
れるため、高閾値トランジスタ２１１及び２１２が共に
遮断（オフ）してリーク電流が有効にカットされる。な
お、図４においては、Ｄ−ＦＦの出力値をスタンバイ時
において外部から与えられる所定の信号情報（スタンバ
イ状態１０１）としたが、Ｄ−ＦＦには限られずスタン
バイ時においてノードの信号値を一意的に定められる回
路であればなんでもよい。
【００５４】図６に、Ｄ−ＦＦのような記憶素子以外の
回路の出力値をスタンバイ時において外部から与えられ
る所定の信号情報（スタンバイ状態１０１）とする実施
例を示す。図６に示す論理回路は、図４に示す論理回路
のＤ−ＦＦとＮＡＮＤゲートとの間にＡＮＤ回路を挿入
したものである。具体的に述べると、Ｄ−ＦＦ２０１の
出力がＡＮＤゲート２１６に入力され、ＡＮＤゲート２
１６の出力がＮＡＮＤゲート２０４に入力され、Ｄ−Ｆ
Ｆ２０２の出力がＡＮＤゲート２１７に入力され、ＡＮ
Ｄゲート２１７の出力がＮＡＮＤゲート２０４とＮＡＮ
Ｄゲート２０５に入力され、Ｄ−ＦＦ２０３の出力がＡ
ＮＤゲート２１８に入力され、ＡＮＤゲート２１８の出
力がＮＡＮＤゲート２０５とＮＡＮＤゲート２０７に入
力されており、ＮＡＮＤゲートの構成は図４と全く同じ
である。
回路の出力値をスタンバイ時において外部から与えられ
る所定の信号情報（スタンバイ状態１０１）とする実施
例を示す。図６に示す論理回路は、図４に示す論理回路
のＤ−ＦＦとＮＡＮＤゲートとの間にＡＮＤ回路を挿入
したものである。具体的に述べると、Ｄ−ＦＦ２０１の
出力がＡＮＤゲート２１６に入力され、ＡＮＤゲート２
１６の出力がＮＡＮＤゲート２０４に入力され、Ｄ−Ｆ
Ｆ２０２の出力がＡＮＤゲート２１７に入力され、ＡＮ
Ｄゲート２１７の出力がＮＡＮＤゲート２０４とＮＡＮ
Ｄゲート２０５に入力され、Ｄ−ＦＦ２０３の出力がＡ
ＮＤゲート２１８に入力され、ＡＮＤゲート２１８の出
力がＮＡＮＤゲート２０５とＮＡＮＤゲート２０７に入
力されており、ＮＡＮＤゲートの構成は図４と全く同じ
である。
【００５５】ＡＮＤゲート２１６、２１７及び２１８の
他方の入力端子には、スタンバイ時であることを示すＳ
ｔａｎｄ−ｂｙ信号が供給される。このＳｔａｎｄ−ｂ
ｙ信号として「０」信号が供給されることにより、ＡＮ
Ｄゲート２１６、２１７及び２１８のそれぞれの出力は
「０」信号に固定され、ＡＮＤゲート２１６、２１７及
び２１８の出力に接続されるＮＡＮＤゲート２０４、２
０５及び２０７への入力値即ちスタンバイ時において外
部から与えられる所定の信号情報（スタンバイ状態１０
１）が一意に保持される。このように、ＡＮＤゲートの
ような状態保持回路を挿入することにより、スタンバイ
時において外部から与えられる所定の信号情報（スタン
バイ状態１０１）を容易に設定することができる。
他方の入力端子には、スタンバイ時であることを示すＳ
ｔａｎｄ−ｂｙ信号が供給される。このＳｔａｎｄ−ｂ
ｙ信号として「０」信号が供給されることにより、ＡＮ
Ｄゲート２１６、２１７及び２１８のそれぞれの出力は
「０」信号に固定され、ＡＮＤゲート２１６、２１７及
び２１８の出力に接続されるＮＡＮＤゲート２０４、２
０５及び２０７への入力値即ちスタンバイ時において外
部から与えられる所定の信号情報（スタンバイ状態１０
１）が一意に保持される。このように、ＡＮＤゲートの
ような状態保持回路を挿入することにより、スタンバイ
時において外部から与えられる所定の信号情報（スタン
バイ状態１０１）を容易に設定することができる。
【００５６】図７に、本発明の第４の実施例を示す。図
７においても、図４と同様に、図１で示すＣＡＤシステ
ムの内容を具体的な回路で説明する。図７に示す論理回
路は、３個のスキャン付きＤフリップフロップ２０８、
２０９及び２１０と（以下、Ｄフリップフロップをスキ
ャン付きＤ−ＦＦと記述する）、４個のＮＡＮＤゲート
２１１、２１２、２１３及び２１４と、メモリ２１５と
から構成されている。この図６に示す回路は、Ｄ−ＦＦ
がスキャン付きＤ−ＦＦである点と、メモリがスキャン
付きＤ−ＦＦに接続されている点において、図４に示す
論理回路と異なる。
７においても、図４と同様に、図１で示すＣＡＤシステ
ムの内容を具体的な回路で説明する。図７に示す論理回
路は、３個のスキャン付きＤフリップフロップ２０８、
２０９及び２１０と（以下、Ｄフリップフロップをスキ
ャン付きＤ−ＦＦと記述する）、４個のＮＡＮＤゲート
２１１、２１２、２１３及び２１４と、メモリ２１５と
から構成されている。この図６に示す回路は、Ｄ−ＦＦ
がスキャン付きＤ−ＦＦである点と、メモリがスキャン
付きＤ−ＦＦに接続されている点において、図４に示す
論理回路と異なる。
【００５７】図７に示す論理回路では、スキャン付きＤ
−ＦＦがチェーン接続されている。図７に示す論理回路
の具体的構成を述べる。スキャン付きＤ−ＦＦ２０８の
出力とスキャン付きＤ−ＦＦ２０９の出力とが第１のＮ
ＡＮＤゲート２１１に入力され、スキャン付きＤ−ＦＦ
２０９の出力とスキャン付きＤ−ＦＦ２１０の出力とが
第１のＮＡＮＤゲート２１２に入力され、第１のＮＡＮ
Ｄゲート２１１と第１のＮＡＮＤゲート２１２の出力が
第２のＮＡＮＤゲート２１３に入力され、第１のＮＡＮ
Ｄゲート２１２の出力とスキャン付きＤ−ＦＦ２１０の
出力とが第１のＮＡＮＤゲート２１４に入力され、メモ
リ２１５がスキャン付きＤ−ＦＦ２１０のスキャンイン
端子ＳＩに接続され、スキャン付きＤ−ＦＦ２１０のス
キャンアウト端子がスキャン付きＤ−ＦＦ２０９のスキ
ャンイン端子に接続され、スキャン付きＤ−ＦＦ２０９
のスキャンアウト端子がスキャン付きＤ−ＦＦ２０８の
スキャンイン端子に接続されている。
−ＦＦがチェーン接続されている。図７に示す論理回路
の具体的構成を述べる。スキャン付きＤ−ＦＦ２０８の
出力とスキャン付きＤ−ＦＦ２０９の出力とが第１のＮ
ＡＮＤゲート２１１に入力され、スキャン付きＤ−ＦＦ
２０９の出力とスキャン付きＤ−ＦＦ２１０の出力とが
第１のＮＡＮＤゲート２１２に入力され、第１のＮＡＮ
Ｄゲート２１１と第１のＮＡＮＤゲート２１２の出力が
第２のＮＡＮＤゲート２１３に入力され、第１のＮＡＮ
Ｄゲート２１２の出力とスキャン付きＤ−ＦＦ２１０の
出力とが第１のＮＡＮＤゲート２１４に入力され、メモ
リ２１５がスキャン付きＤ−ＦＦ２１０のスキャンイン
端子ＳＩに接続され、スキャン付きＤ−ＦＦ２１０のス
キャンアウト端子がスキャン付きＤ−ＦＦ２０９のスキ
ャンイン端子に接続され、スキャン付きＤ−ＦＦ２０９
のスキャンアウト端子がスキャン付きＤ−ＦＦ２０８の
スキャンイン端子に接続されている。
【００５８】図７は、図４と同様に、スタンバイ時にお
いてリーク電流をカットするためのセルの置き換えが行
われた後の論理回路の状態を示す。即ち、スキャン付き
Ｄ−ＦＦ２０８、２０９及び２１０の出力値はスタンバ
イ時における外部入力信号に相当し、図６に示される括
弧付き数字は、スキャン付きＤ−ＦＦ２０８、２０９及
び２１０の各々の出力値であるか又は外部入力信号とし
て「０」信号が与えられた場合の各ノードにおける信号
値を示すものである。ここで図４と異なる点は、スキャ
ン付きＤ−ＦＦ２０８、２０９及び２１０の出力値即ち
スタンバイ時において外部から与えられる所定の信号情
報（スタンバイ状態１０１）は、チェーン接続されたス
キャン経路によってメモリ２１５から与えられることで
ある。メモリ２１５はスタンバイ時において外部から与
えられる所定の信号情報（スタンバイ状態１０１）をス
キャン付きＤ−ＦＦ２１０のスキャンイン端子ＳＩに送
り込む。スキャン付きＤ−ＦＦ２１０はスキャンイン端
子ＳＩに送り込まれた信号を出力端子Ｑに出力すると共
にスキャンアウト端子ＳＯからスキャン付きＤ−ＦＦ２
０９のスキャンイン端子ＳＩに送り込む。同様に、スキ
ャン付きＤ−ＦＦ２０９はスキャンイン端子ＳＩに送り
込まれた信号を出力端子Ｑに出力すると共にスキャンア
ウト端子ＳＯからスキャン付きＤ−ＦＦ２０８のスキャ
ンイン端子ＳＩに送り込む。同様に、スキャン付きＤ−
ＦＦ２０８はスキャンイン端子ＳＩに送り込まれた信号
を出力端子Ｑに出力すると共にスキャンアウト端子ＳＯ
から図示されない他のスキャン付きＤ−ＦＦのスキャン
イン端子ＳＩに送り込む。
いてリーク電流をカットするためのセルの置き換えが行
われた後の論理回路の状態を示す。即ち、スキャン付き
Ｄ−ＦＦ２０８、２０９及び２１０の出力値はスタンバ
イ時における外部入力信号に相当し、図６に示される括
弧付き数字は、スキャン付きＤ−ＦＦ２０８、２０９及
び２１０の各々の出力値であるか又は外部入力信号とし
て「０」信号が与えられた場合の各ノードにおける信号
値を示すものである。ここで図４と異なる点は、スキャ
ン付きＤ−ＦＦ２０８、２０９及び２１０の出力値即ち
スタンバイ時において外部から与えられる所定の信号情
報（スタンバイ状態１０１）は、チェーン接続されたス
キャン経路によってメモリ２１５から与えられることで
ある。メモリ２１５はスタンバイ時において外部から与
えられる所定の信号情報（スタンバイ状態１０１）をス
キャン付きＤ−ＦＦ２１０のスキャンイン端子ＳＩに送
り込む。スキャン付きＤ−ＦＦ２１０はスキャンイン端
子ＳＩに送り込まれた信号を出力端子Ｑに出力すると共
にスキャンアウト端子ＳＯからスキャン付きＤ−ＦＦ２
０９のスキャンイン端子ＳＩに送り込む。同様に、スキ
ャン付きＤ−ＦＦ２０９はスキャンイン端子ＳＩに送り
込まれた信号を出力端子Ｑに出力すると共にスキャンア
ウト端子ＳＯからスキャン付きＤ−ＦＦ２０８のスキャ
ンイン端子ＳＩに送り込む。同様に、スキャン付きＤ−
ＦＦ２０８はスキャンイン端子ＳＩに送り込まれた信号
を出力端子Ｑに出力すると共にスキャンアウト端子ＳＯ
から図示されない他のスキャン付きＤ−ＦＦのスキャン
イン端子ＳＩに送り込む。
【００５９】このように、スキャン付きＤ−ＦＦを利用
すると、所定のパスの入力にスタンバイ時において外部
から与えられる所定の信号情報（スタンバイ状態１０
１）を容易に設定することができる。なお、ＮＡＮＤゲ
ート２１１、２１２、２１３及び２１４内の各々の高閾
値トランジスタが、リーク電流をカットするためにスタ
ンバイ時に遮断（オフ）する原理は図４における説明と
全く同様であるので、ここでは省略する。
すると、所定のパスの入力にスタンバイ時において外部
から与えられる所定の信号情報（スタンバイ状態１０
１）を容易に設定することができる。なお、ＮＡＮＤゲ
ート２１１、２１２、２１３及び２１４内の各々の高閾
値トランジスタが、リーク電流をカットするためにスタ
ンバイ時に遮断（オフ）する原理は図４における説明と
全く同様であるので、ここでは省略する。
【００６０】以上説明したように、図１又は図２による
ＣＡＤシステムによれば、図５に示すような高閾値のト
ランジスタと低閾値のトランジスタとの双方で構成され
るセルを利用して、スタンバイ時におけるリーク電流を
有効にカットできる回路を設計することができる。図８
に、本発明の第３の原理図を示す。
ＣＡＤシステムによれば、図５に示すような高閾値のト
ランジスタと低閾値のトランジスタとの双方で構成され
るセルを利用して、スタンバイ時におけるリーク電流を
有効にカットできる回路を設計することができる。図８
に、本発明の第３の原理図を示す。
【００６１】図８において、図１で示したＣＡＤシステ
ムにおけるセル置換手段１０４の詳細のフローを示す。
既存論理回路のネットリスト（ゲートレベル論理回路）
である入力論理回路１００と、スタンバイ時におけるリ
ーク電流を有効にカットするセルが登録されたセルライ
ブラリ（セル情報）であるリークカットライブラリ１０
３と、図１又は図２に示すＣＡＤフローにおいて計算さ
れたスタンバイ時における既存論理回路内の各ノードに
設定される信号値である内部信号値１０９とが、合致回
路検出手段１１０に入力される。ここで、内部信号値１
０９は前述したように、入力論理回路１００とスタンバ
イ状態１０１とに基づいて、図１に示す内部信号算出手
段１０２又は図２に示す論理回路合成手段１０８におい
て計算された情報である。合致回路検出手段１１０は、
内部信号値１０９に基づいて、各々の既存セルに対し
て、リーク電流を有効にカットするためのセルをリーク
カットライブラリ１０３から一個又は複数個選び出す。
そして、回路選択手段１１１は、合致回路検出手段１１
０において選び出された複数のセルから、全体の回路構
成やセルの機能などを考慮して最もリーク電流を効果的
にカットするセルを各々選び出す。なお、合致回路検出
手段１１０において唯一個のセルが選ばれた場合には、
回路選択手段１１１における最良のセルの選択処理は行
われない。次に、第２のセル置換手段１１２において、
既存のセルを回路選択手段１１１により選び出された最
良のセルに置き換え、そして必要がある場合にはピンの
置き換えをも行う。このピンの置き換えの処理内容は、
図９において説明する。
ムにおけるセル置換手段１０４の詳細のフローを示す。
既存論理回路のネットリスト（ゲートレベル論理回路）
である入力論理回路１００と、スタンバイ時におけるリ
ーク電流を有効にカットするセルが登録されたセルライ
ブラリ（セル情報）であるリークカットライブラリ１０
３と、図１又は図２に示すＣＡＤフローにおいて計算さ
れたスタンバイ時における既存論理回路内の各ノードに
設定される信号値である内部信号値１０９とが、合致回
路検出手段１１０に入力される。ここで、内部信号値１
０９は前述したように、入力論理回路１００とスタンバ
イ状態１０１とに基づいて、図１に示す内部信号算出手
段１０２又は図２に示す論理回路合成手段１０８におい
て計算された情報である。合致回路検出手段１１０は、
内部信号値１０９に基づいて、各々の既存セルに対し
て、リーク電流を有効にカットするためのセルをリーク
カットライブラリ１０３から一個又は複数個選び出す。
そして、回路選択手段１１１は、合致回路検出手段１１
０において選び出された複数のセルから、全体の回路構
成やセルの機能などを考慮して最もリーク電流を効果的
にカットするセルを各々選び出す。なお、合致回路検出
手段１１０において唯一個のセルが選ばれた場合には、
回路選択手段１１１における最良のセルの選択処理は行
われない。次に、第２のセル置換手段１１２において、
既存のセルを回路選択手段１１１により選び出された最
良のセルに置き換え、そして必要がある場合にはピンの
置き換えをも行う。このピンの置き換えの処理内容は、
図９において説明する。
【００６２】このように、図１に示すセル置換手段１０
４は、合致回路検出手段１１０、回路選択手段１１１及
び第２のセル置換手段１１２とから構成され、新しいネ
ットリストである出力論理回路１０５を出力する。図９
は、本発明の第５の実施例であるピンの置き換えの一例
を示す。図９（ａ）は、ＮＡＮＤゲートとその等価回路
を示す。このＮＡＮＤゲートは図５（ａ）で示すＮＡＮ
Ｄゲートと同じトランジスタ構成をしており、第１の入
力端子Ａ１と第２の入力端子Ａ２と出力端子Ｏｕｔｐｕ
ｔとを有し、低閾値のＰＭＯＳトランジスタ２０７、２
０８と、低閾値のＮＭＯＳトランジスタ２０９と、高閾
値のＮＭＯＳトランジスタ２１０とから構成される。ス
タンバイ時において接地電位側に設けられた高閾値トラ
ンジスタ２１０を遮断（オフ）すれば、電源電位側から
接地電位側へ流れるリーク電流を有効にカットできるた
め、スタンバイ時には入力端子Ａ１には「０」信号を与
えるようにして高閾値トランジスタ２１０を常に遮断
（オフ）する必要がある。従って、例えば図９（ｂ）に
示すように、スタンバイ時において信号値「０」に状態
が保たれる第１の配線Ｗ１がＮＡＮＤゲートの第１の入
力端子Ａ１へ接続され、信号値「１」に状態が保たれる
第２の配線Ｗ２がＮＡＮＤゲートの第２の入力端子Ａ２
へ接続されている場合には、高閾値トランジスタ２１０
を遮断（オフ）することができないために電源電位側か
ら接地電位側へ流れるリーク電流を有効にカットするこ
とができない。一方、ＮＡＮＤゲートの２つの入力Ａ１
とＡ２は論理的に等価であり、相互に入力信号が交換さ
れてもその出力信号の値は変わらない。そこで、ＮＡＮ
Ｄゲートの入力端子へ接続される配線の置き換えを行う
ことが可能である。このように論理的に等価な入力端子
に対してこれらの入力端子に接続された信号線を交換す
ることを、ピンの置換と呼ぶことにする。
４は、合致回路検出手段１１０、回路選択手段１１１及
び第２のセル置換手段１１２とから構成され、新しいネ
ットリストである出力論理回路１０５を出力する。図９
は、本発明の第５の実施例であるピンの置き換えの一例
を示す。図９（ａ）は、ＮＡＮＤゲートとその等価回路
を示す。このＮＡＮＤゲートは図５（ａ）で示すＮＡＮ
Ｄゲートと同じトランジスタ構成をしており、第１の入
力端子Ａ１と第２の入力端子Ａ２と出力端子Ｏｕｔｐｕ
ｔとを有し、低閾値のＰＭＯＳトランジスタ２０７、２
０８と、低閾値のＮＭＯＳトランジスタ２０９と、高閾
値のＮＭＯＳトランジスタ２１０とから構成される。ス
タンバイ時において接地電位側に設けられた高閾値トラ
ンジスタ２１０を遮断（オフ）すれば、電源電位側から
接地電位側へ流れるリーク電流を有効にカットできるた
め、スタンバイ時には入力端子Ａ１には「０」信号を与
えるようにして高閾値トランジスタ２１０を常に遮断
（オフ）する必要がある。従って、例えば図９（ｂ）に
示すように、スタンバイ時において信号値「０」に状態
が保たれる第１の配線Ｗ１がＮＡＮＤゲートの第１の入
力端子Ａ１へ接続され、信号値「１」に状態が保たれる
第２の配線Ｗ２がＮＡＮＤゲートの第２の入力端子Ａ２
へ接続されている場合には、高閾値トランジスタ２１０
を遮断（オフ）することができないために電源電位側か
ら接地電位側へ流れるリーク電流を有効にカットするこ
とができない。一方、ＮＡＮＤゲートの２つの入力Ａ１
とＡ２は論理的に等価であり、相互に入力信号が交換さ
れてもその出力信号の値は変わらない。そこで、ＮＡＮ
Ｄゲートの入力端子へ接続される配線の置き換えを行う
ことが可能である。このように論理的に等価な入力端子
に対してこれらの入力端子に接続された信号線を交換す
ることを、ピンの置換と呼ぶことにする。
【００６３】このピンの置換が行われた後のＮＡＮＤゲ
ートを図９（ｃ）に示す。図９（ｃ）においては、信号
値「１」に状態が保たれる第２の配線Ｗ２がＮＡＮＤゲ
ートの第１の入力端子Ａ１へ接続され、信号値「０」に
状態が保たれる第１の配線Ｗ２がＮＡＮＤゲートの第２
の入力端子Ａ２へ接続されている。このように、本発明
においては、リーク電流を有効にカットするセルへの置
き換えのみならず、ピンの置換処理を行うことにより、
更に有効にリーク電流のカットを行い、チップの低消費
電力化を実現している。
ートを図９（ｃ）に示す。図９（ｃ）においては、信号
値「１」に状態が保たれる第２の配線Ｗ２がＮＡＮＤゲ
ートの第１の入力端子Ａ１へ接続され、信号値「０」に
状態が保たれる第１の配線Ｗ２がＮＡＮＤゲートの第２
の入力端子Ａ２へ接続されている。このように、本発明
においては、リーク電流を有効にカットするセルへの置
き換えのみならず、ピンの置換処理を行うことにより、
更に有効にリーク電流のカットを行い、チップの低消費
電力化を実現している。
【００６４】図１０及び図１１に、本発明のセルの第２
の原理図を示す。図１０及び図１１において、図１、図
２及び図８で示すリークカットライブラリ１０３に登録
されたリーク電流を有効にカットするセルの第２の原理
図を示す。図９及び図１０は、ともにダイナミック型論
理ゲートを示している。
の原理図を示す。図１０及び図１１において、図１、図
２及び図８で示すリークカットライブラリ１０３に登録
されたリーク電流を有効にカットするセルの第２の原理
図を示す。図９及び図１０は、ともにダイナミック型論
理ゲートを示している。
【００６５】図１０（ａ）においては、クロック端子Ｃ
Ｋがプリチャージ用のトランジスタである高閾値のＰＭ
ＯＳトランジスタ１６０のゲートとダイナミック型論理
ゲートの動作の安定化のために使用される低閾値のＮＭ
ＯＳトランジスタ１６２のゲートとに接続され、複数の
入力端子Ｉｎｐｕｔ１、Ｉｎｐｕｔ２・・・Ｉｎｐｕｔ
ｎ（ｎは正の整数）が評価用のトランジスタである低閾
値のＮＭＯＳトランジスタ１６３、１６４及び１６５に
よって構成される回路１６１に接続され、プリチャージ
用のトランジスタである高閾値のＰＭＯＳトランジスタ
１６０と回路１６１とが接続されるノード１６６に出力
端子Ｏｕｔｐｕｔが接続されると共に電荷蓄積ノードＣ
１が接続される。なお、図１０（ａ）上では回路１６１
内には３個の評価用の低閾値のトランジスタ１６３、１
６４及び１６５のみが記載されているが、この評価用の
回路のトランジスタ構成はゲートが有する機能によって
決定されるために、３個とは限られず３個未満の場合や
４個以上の場合も当然にあり得る。
Ｋがプリチャージ用のトランジスタである高閾値のＰＭ
ＯＳトランジスタ１６０のゲートとダイナミック型論理
ゲートの動作の安定化のために使用される低閾値のＮＭ
ＯＳトランジスタ１６２のゲートとに接続され、複数の
入力端子Ｉｎｐｕｔ１、Ｉｎｐｕｔ２・・・Ｉｎｐｕｔ
ｎ（ｎは正の整数）が評価用のトランジスタである低閾
値のＮＭＯＳトランジスタ１６３、１６４及び１６５に
よって構成される回路１６１に接続され、プリチャージ
用のトランジスタである高閾値のＰＭＯＳトランジスタ
１６０と回路１６１とが接続されるノード１６６に出力
端子Ｏｕｔｐｕｔが接続されると共に電荷蓄積ノードＣ
１が接続される。なお、図１０（ａ）上では回路１６１
内には３個の評価用の低閾値のトランジスタ１６３、１
６４及び１６５のみが記載されているが、この評価用の
回路のトランジスタ構成はゲートが有する機能によって
決定されるために、３個とは限られず３個未満の場合や
４個以上の場合も当然にあり得る。
【００６６】図１０（ａ）に示すように構成されている
ゲートをダイナミック型論理ゲートという。なお、ダイ
ナミック型論理ゲートにおいては、ゲートの安定化のた
めに使用される低閾値のＮＭＯＳトランジスタ１６２は
無い場合もある。図１０（ａ）に示すダイナミック型論
理ゲートの動作を説明する。クロック信号Φが「０」と
なることにより、クロック端子ＣＫに接続される高閾値
のＰＭＯＳトランジスタ１６０が導通（オン）して、電
荷蓄積ノードＣ１が電源電位まで充電されるか又は電荷
蓄積ノードＣ１に蓄積された電荷がそのまま保存されて
いずれにしても出力端子には信号値「１」が出力され
る。そして、クロック信号Φが「１」となることによ
り、クロック端子ＣＫに接続される高閾値のＰＭＯＳト
ランジスタ１６０が遮断（オフ）し、複数の入力端子Ｉ
ｎｐｕｔ１、Ｉｎｐｕｔ２・・・Ｉｎｐｕｔｎへの入力
信号の組合せに応じて回路１６１内の評価用の低閾値の
トランジスタが導通（オン）又は遮断（オフ）すること
によって、電荷蓄積ノードＣ１に蓄積された電荷がその
まま保存されるか又は接地電位までに放電されるかが決
定される。
ゲートをダイナミック型論理ゲートという。なお、ダイ
ナミック型論理ゲートにおいては、ゲートの安定化のた
めに使用される低閾値のＮＭＯＳトランジスタ１６２は
無い場合もある。図１０（ａ）に示すダイナミック型論
理ゲートの動作を説明する。クロック信号Φが「０」と
なることにより、クロック端子ＣＫに接続される高閾値
のＰＭＯＳトランジスタ１６０が導通（オン）して、電
荷蓄積ノードＣ１が電源電位まで充電されるか又は電荷
蓄積ノードＣ１に蓄積された電荷がそのまま保存されて
いずれにしても出力端子には信号値「１」が出力され
る。そして、クロック信号Φが「１」となることによ
り、クロック端子ＣＫに接続される高閾値のＰＭＯＳト
ランジスタ１６０が遮断（オフ）し、複数の入力端子Ｉ
ｎｐｕｔ１、Ｉｎｐｕｔ２・・・Ｉｎｐｕｔｎへの入力
信号の組合せに応じて回路１６１内の評価用の低閾値の
トランジスタが導通（オン）又は遮断（オフ）すること
によって、電荷蓄積ノードＣ１に蓄積された電荷がその
まま保存されるか又は接地電位までに放電されるかが決
定される。
【００６７】図１０（ｂ）は、上記した図１０（ａ）に
示すダイナミック型論理ゲートの動作を示すタイミング
図である。クロック信号Φが「０」である間はダイナミ
ック型論理ゲートのプリチャージのフェーズであり、電
荷蓄積ノードＣ１が電源電位に充電されるか又は電荷蓄
積ノードＣ１に蓄積された電荷がそのまま保存され、ク
ロック信号Φが「１」である間はダイナミック型論理ゲ
ートの評価のフェーズであり、電荷蓄積ノードＣ１に充
電された電荷は保存されるか又は接地電位までに放電さ
れる。
示すダイナミック型論理ゲートの動作を示すタイミング
図である。クロック信号Φが「０」である間はダイナミ
ック型論理ゲートのプリチャージのフェーズであり、電
荷蓄積ノードＣ１が電源電位に充電されるか又は電荷蓄
積ノードＣ１に蓄積された電荷がそのまま保存され、ク
ロック信号Φが「１」である間はダイナミック型論理ゲ
ートの評価のフェーズであり、電荷蓄積ノードＣ１に充
電された電荷は保存されるか又は接地電位までに放電さ
れる。
【００６８】図１０（ａ）に示すダイナミック型論理ゲ
ートの遅延時間は、評価用のトランジスタにより電荷蓄
積ノードに充電された電荷が放電される速度で決定され
る。従って、１０図（ａ）に示すように、評価用のトラ
ンジスタ１６３、１６４及び１６５を低閾値のＮＭＯＳ
トランジスタで構成することにより、その動作速度を高
めることができる。一方、プリチャージ用のトランジス
タ１６０を高閾値のＰＭＯＳトランジスタとしているの
で、スタンバイ時においてクロック信号Φに「１」を設
定し、このプリチャージ用のトランジスタ１６０を遮断
（オフ）するようにすれば電源電位から接地電位へ至る
パスのリーク電流を有効にカットすることができる。
ートの遅延時間は、評価用のトランジスタにより電荷蓄
積ノードに充電された電荷が放電される速度で決定され
る。従って、１０図（ａ）に示すように、評価用のトラ
ンジスタ１６３、１６４及び１６５を低閾値のＮＭＯＳ
トランジスタで構成することにより、その動作速度を高
めることができる。一方、プリチャージ用のトランジス
タ１６０を高閾値のＰＭＯＳトランジスタとしているの
で、スタンバイ時においてクロック信号Φに「１」を設
定し、このプリチャージ用のトランジスタ１６０を遮断
（オフ）するようにすれば電源電位から接地電位へ至る
パスのリーク電流を有効にカットすることができる。
【００６９】図１１（ａ）においては、クロック端子Ｃ
Ｋがプリチャージ用のトランジスタである高閾値のＮＭ
ＯＳトランジスタ１７０のゲートとダイナミック型論理
ゲートの動作の安定化のために使用される低閾値のＰＭ
ＯＳトランジスタ１７２のゲートとに接続され、複数の
入力端子Ｉｎｐｕｔ１、Ｉｎｐｕｔ２・・・Ｉｎｐｕｔ
ｎ（ｎは正の整数）が評価用のトランジスタである低閾
値のＰＭＯＳトランジスタ１７３、１７４及び１７５に
よって構成される回路１７１に接続され、プリチャージ
用のトランジスタである高閾値のＮＭＯＳトランジスタ
１７０と回路１７１とが接続されるノード１７６に出力
端子Ｏｕｔｐｕｔが接続されると共に電荷蓄積ノードＣ
１が接続される。なお、図１１（ａ）上では回路１７１
内には３個の評価用の低閾値のトランジスタ１７３、１
７４及び１７５のみが記載されているが、この評価用の
回路のトランジスタ構成はゲートが有する機能によって
決定されるために、３個とは限られず３個未満の場合や
４個以上の場合も当然にあり得る。
Ｋがプリチャージ用のトランジスタである高閾値のＮＭ
ＯＳトランジスタ１７０のゲートとダイナミック型論理
ゲートの動作の安定化のために使用される低閾値のＰＭ
ＯＳトランジスタ１７２のゲートとに接続され、複数の
入力端子Ｉｎｐｕｔ１、Ｉｎｐｕｔ２・・・Ｉｎｐｕｔ
ｎ（ｎは正の整数）が評価用のトランジスタである低閾
値のＰＭＯＳトランジスタ１７３、１７４及び１７５に
よって構成される回路１７１に接続され、プリチャージ
用のトランジスタである高閾値のＮＭＯＳトランジスタ
１７０と回路１７１とが接続されるノード１７６に出力
端子Ｏｕｔｐｕｔが接続されると共に電荷蓄積ノードＣ
１が接続される。なお、図１１（ａ）上では回路１７１
内には３個の評価用の低閾値のトランジスタ１７３、１
７４及び１７５のみが記載されているが、この評価用の
回路のトランジスタ構成はゲートが有する機能によって
決定されるために、３個とは限られず３個未満の場合や
４個以上の場合も当然にあり得る。
【００７０】図１１（ａ）に示すように構成されている
ゲートは、図１１（ａ）に示すゲートと同様にダイナミ
ック型論理ゲートである。なお、前述したように、ダイ
ナミック型論理ゲートにおいては、ゲートの安定化のた
めに使用される低閾値のＰＭＯＳトランジスタ１７２は
無い場合もある。図１１（ａ）に示すダイナミック型論
理ゲートの動作を説明する。
ゲートは、図１１（ａ）に示すゲートと同様にダイナミ
ック型論理ゲートである。なお、前述したように、ダイ
ナミック型論理ゲートにおいては、ゲートの安定化のた
めに使用される低閾値のＰＭＯＳトランジスタ１７２は
無い場合もある。図１１（ａ）に示すダイナミック型論
理ゲートの動作を説明する。
【００７１】クロック信号Φが「１」となることによ
り、クロック端子ＣＫに接続される高閾値のＮＭＯＳト
ランジスタ１７０が導通（オン）して、電荷蓄積ノード
Ｃ１が充電された電荷が放電されるか又は放電状態がそ
のまま保持されるかが決定されていずれにしても出力端
子には信号値「０」が出力される。そして、クロック信
号Φが「０」となることにより、クロック端子ＣＫに接
続される高閾値のＮＭＯＳトランジスタ１７０が遮断
（オフ）し、複数の入力端子Ｉｎｐｕｔ１、Ｉｎｐｕｔ
２・・・Ｉｎｐｕｔｎへの入力信号の組合せに応じて回
路１７１内の評価用の低閾値のトランジスタが導通（オ
ン）又は遮断（オフ）することによって、電源電位まで
に充電されるか又は放電状態がそのまま保持されるかが
決定される。
り、クロック端子ＣＫに接続される高閾値のＮＭＯＳト
ランジスタ１７０が導通（オン）して、電荷蓄積ノード
Ｃ１が充電された電荷が放電されるか又は放電状態がそ
のまま保持されるかが決定されていずれにしても出力端
子には信号値「０」が出力される。そして、クロック信
号Φが「０」となることにより、クロック端子ＣＫに接
続される高閾値のＮＭＯＳトランジスタ１７０が遮断
（オフ）し、複数の入力端子Ｉｎｐｕｔ１、Ｉｎｐｕｔ
２・・・Ｉｎｐｕｔｎへの入力信号の組合せに応じて回
路１７１内の評価用の低閾値のトランジスタが導通（オ
ン）又は遮断（オフ）することによって、電源電位まで
に充電されるか又は放電状態がそのまま保持されるかが
決定される。
【００７２】図１１（ｂ）は、上記した図１１（ａ）に
示すダイナミック型論理ゲートの動作を示すタイミング
図である。クロック信号Φが「０」である間はダイナミ
ック型論理ゲートの評価のフェーズであり電源電位まで
に充電されるか又は放電状態がそのまま保持され、クロ
ック信号Φが「１」である間はダイナミック型論理ゲー
トのプリチャージのフェーズであり、電荷蓄積ノードＣ
１に充電された電荷が放電されるか又は放電状態がその
まま保持されるかが決定される。
示すダイナミック型論理ゲートの動作を示すタイミング
図である。クロック信号Φが「０」である間はダイナミ
ック型論理ゲートの評価のフェーズであり電源電位まで
に充電されるか又は放電状態がそのまま保持され、クロ
ック信号Φが「１」である間はダイナミック型論理ゲー
トのプリチャージのフェーズであり、電荷蓄積ノードＣ
１に充電された電荷が放電されるか又は放電状態がその
まま保持されるかが決定される。
【００７３】図１１（ａ）に示すダイナミック型論理ゲ
ートの遅延時間は、評価用のトランジスタにより電荷蓄
積ノードに電荷が充電される速度で決定される。従っ
て、図１１（ａ）に示すように、評価用のトランジスタ
１７３、１７４及び１７５を低閾値のＰＭＯＳトランジ
スタで構成することにより、その動作速度を高めること
ができる。一方、プリチャージ用のトランジスタ１７０
を高閾値のＮＭＯＳトランジスタとしているので、スタ
ンバイ時においてクロック信号Φに「０」を設定してこ
のプリチャージ用のトランジスタ１７０を遮断（オフ）
するようにすれば電源電位から接地電位へ至るパスのリ
ーク電流を有効にカットすることができる。
ートの遅延時間は、評価用のトランジスタにより電荷蓄
積ノードに電荷が充電される速度で決定される。従っ
て、図１１（ａ）に示すように、評価用のトランジスタ
１７３、１７４及び１７５を低閾値のＰＭＯＳトランジ
スタで構成することにより、その動作速度を高めること
ができる。一方、プリチャージ用のトランジスタ１７０
を高閾値のＮＭＯＳトランジスタとしているので、スタ
ンバイ時においてクロック信号Φに「０」を設定してこ
のプリチャージ用のトランジスタ１７０を遮断（オフ）
するようにすれば電源電位から接地電位へ至るパスのリ
ーク電流を有効にカットすることができる。
【００７４】図１２及び図１３において、ダイナミック
型論理ゲートを利用した本発明の第６実施例を示す。図
１２及び図１３においては、ダイナミック型論理ゲート
を多段接続した回路を示す。図１２においては、第１の
ダイナミック型論理ゲート２６２が、インバータ２６３
を介して第２のダイナミック型論理ゲート２６４に接続
されている。
型論理ゲートを利用した本発明の第６実施例を示す。図
１２及び図１３においては、ダイナミック型論理ゲート
を多段接続した回路を示す。図１２においては、第１の
ダイナミック型論理ゲート２６２が、インバータ２６３
を介して第２のダイナミック型論理ゲート２６４に接続
されている。
【００７５】ここで、第１のダイナミック型論理ゲート
２６２は、図９（ａ）に示すダイナミック型論理ゲート
と同じ構成をしている。即ち、第１のダイナミック型論
理ゲート２６２においては、クロック端子ＣＫがプリチ
ャージ用のトランジスタである高閾値のＰＭＯＳトラン
ジスタ２５０のゲートとダイナミック型論理ゲートの動
作の安定化のために使用される低閾値のＮＭＯＳトラン
ジスタ２５２のゲートとに接続され、複数の入力端子Ｉ
ｎｐｕｔ１、Ｉｎｐｕｔ２・・・Ｉｎｐｕｔｎ（ｎは正
の整数）が評価用のトランジスタである低閾値のＮＭＯ
Ｓトランジスタ２５３、２５４及び２５５によって構成
される回路２５１に接続され、プリチャージ用のトラン
ジスタである高閾値のＰＭＯＳトランジスタ２５０と回
路２５１とが接続されるノード２５６に出力端子が接続
されると共に電荷蓄積ノードＣ１が接続される。なお、
上述したように、回路２５１内には３個の評価用の低閾
値のトランジスタ２５３、２５４及び２５５のみが記載
されているが、この評価用の回路のトランジスタ構成は
ゲートが有する機能によって決定されるために、３個と
は限られず３個未満の場合や４個以上の場合も当然にあ
り得る。
２６２は、図９（ａ）に示すダイナミック型論理ゲート
と同じ構成をしている。即ち、第１のダイナミック型論
理ゲート２６２においては、クロック端子ＣＫがプリチ
ャージ用のトランジスタである高閾値のＰＭＯＳトラン
ジスタ２５０のゲートとダイナミック型論理ゲートの動
作の安定化のために使用される低閾値のＮＭＯＳトラン
ジスタ２５２のゲートとに接続され、複数の入力端子Ｉ
ｎｐｕｔ１、Ｉｎｐｕｔ２・・・Ｉｎｐｕｔｎ（ｎは正
の整数）が評価用のトランジスタである低閾値のＮＭＯ
Ｓトランジスタ２５３、２５４及び２５５によって構成
される回路２５１に接続され、プリチャージ用のトラン
ジスタである高閾値のＰＭＯＳトランジスタ２５０と回
路２５１とが接続されるノード２５６に出力端子が接続
されると共に電荷蓄積ノードＣ１が接続される。なお、
上述したように、回路２５１内には３個の評価用の低閾
値のトランジスタ２５３、２５４及び２５５のみが記載
されているが、この評価用の回路のトランジスタ構成は
ゲートが有する機能によって決定されるために、３個と
は限られず３個未満の場合や４個以上の場合も当然にあ
り得る。
【００７６】第２のダイナミック型論理ゲート２６４
も、図１０（ａ）で示されるダイナミック型論理ゲート
と同じ構成をしている。クロック端子ＣＫがプリチャー
ジ用のトランジスタである高閾値のＰＭＯＳトランジス
タ２５９のゲートとダイナミック型論理ゲートの動作の
安定化のために使用される低閾値のＮＭＯＳトランジス
タ２６１のゲートとに接続され（接続線は図示されな
い）、複数の入力端子Ｉｎｐｕｔ１、Ｉｎｐｕｔ２・・
・Ｉｎｐｕｔｎ（ｎは正の整数）が評価用のトランジス
タで構成される回路２６０に接続されているが、簡略化
のため、出力端子に接続される電荷蓄積ノードＣ１は省
略されている。また、回路２６０の内部構成は、そのゲ
ートの機能により決定されるために特定していないが、
評価用のトランジスタである低閾値のＮＭＯＳトランジ
スタで構成される。
も、図１０（ａ）で示されるダイナミック型論理ゲート
と同じ構成をしている。クロック端子ＣＫがプリチャー
ジ用のトランジスタである高閾値のＰＭＯＳトランジス
タ２５９のゲートとダイナミック型論理ゲートの動作の
安定化のために使用される低閾値のＮＭＯＳトランジス
タ２６１のゲートとに接続され（接続線は図示されな
い）、複数の入力端子Ｉｎｐｕｔ１、Ｉｎｐｕｔ２・・
・Ｉｎｐｕｔｎ（ｎは正の整数）が評価用のトランジス
タで構成される回路２６０に接続されているが、簡略化
のため、出力端子に接続される電荷蓄積ノードＣ１は省
略されている。また、回路２６０の内部構成は、そのゲ
ートの機能により決定されるために特定していないが、
評価用のトランジスタである低閾値のＮＭＯＳトランジ
スタで構成される。
【００７７】インバータ２６３は、低閾値のＰＭＯＳト
ランジスタ２５７が電源電位側に配置され、高閾値のＮ
ＭＯＳトランジスタ２５８が接地電位側に配置されてい
る。第１のダイナミック型論理ゲート２６２の出力端子
はインバータ２６３の入力端子に接続され、インバータ
２６３の出力端子は第２のダイナミック型論理ゲート２
６４の入力端子に接続される。
ランジスタ２５７が電源電位側に配置され、高閾値のＮ
ＭＯＳトランジスタ２５８が接地電位側に配置されてい
る。第１のダイナミック型論理ゲート２６２の出力端子
はインバータ２６３の入力端子に接続され、インバータ
２６３の出力端子は第２のダイナミック型論理ゲート２
６４の入力端子に接続される。
【００７８】このように、ダイナミック型論理ゲート同
士を反転ＣＭＯＳゲートを介して接続する手法はドミノ
論理と言われる。ダイナミック型論理ゲート同士を直接
に接続すると、遅延のために次段のダイナミック型論理
ゲートが評価フェーズに入った後に該ダイナミック型論
理ゲートに信号が入力されることになり、誤動作の原因
となる。この誤動作を防止するために、ドミノ論理が利
用される。
士を反転ＣＭＯＳゲートを介して接続する手法はドミノ
論理と言われる。ダイナミック型論理ゲート同士を直接
に接続すると、遅延のために次段のダイナミック型論理
ゲートが評価フェーズに入った後に該ダイナミック型論
理ゲートに信号が入力されることになり、誤動作の原因
となる。この誤動作を防止するために、ドミノ論理が利
用される。
【００７９】ここで、第１のダイナミック型論理ゲート
２６２の評価用のトランジスタである低閾値のＮＭＯＳ
トランジスタで構成される回路２５１を評価フェーズに
おいて電荷蓄積ノードＣ１に充電された電荷を放電する
ように構成すると、第１のダイナミック型論理ゲート２
６２の出力信号は「０」となり、次段に接続されたイン
バータ２６３においては電源電位側に配置された低閾値
のＰＭＯＳトランジスタ２５７が駆動されるためその動
作速度は高められる。また、上述したように、第１のダ
イナミック型論理ゲート２６２及び第２のダイナミック
型論理ゲート２６４においても評価用の回路２５１及び
２６０は共に低閾値のトランジスタで構成されるために
その動作速度は高められる。
２６２の評価用のトランジスタである低閾値のＮＭＯＳ
トランジスタで構成される回路２５１を評価フェーズに
おいて電荷蓄積ノードＣ１に充電された電荷を放電する
ように構成すると、第１のダイナミック型論理ゲート２
６２の出力信号は「０」となり、次段に接続されたイン
バータ２６３においては電源電位側に配置された低閾値
のＰＭＯＳトランジスタ２５７が駆動されるためその動
作速度は高められる。また、上述したように、第１のダ
イナミック型論理ゲート２６２及び第２のダイナミック
型論理ゲート２６４においても評価用の回路２５１及び
２６０は共に低閾値のトランジスタで構成されるために
その動作速度は高められる。
【００８０】一方、スタンバイ時において、第１のダイ
ナミック型論理ゲート２６２及び第２のダイナミック型
論理ゲート２６４では共にプリチャージ用のトランジス
タ２５０及び２５９を高閾値のＰＭＯＳトランジスタと
しているので、クロック信号Φに「１」を設定してこの
プリチャージ用のトランジスタ２５０及び２５９を遮断
（オフ）するようにすれば電源電位から接地電位へ至る
パスのリーク電流を有効にカットすることができる。
ナミック型論理ゲート２６２及び第２のダイナミック型
論理ゲート２６４では共にプリチャージ用のトランジス
タ２５０及び２５９を高閾値のＰＭＯＳトランジスタと
しているので、クロック信号Φに「１」を設定してこの
プリチャージ用のトランジスタ２５０及び２５９を遮断
（オフ）するようにすれば電源電位から接地電位へ至る
パスのリーク電流を有効にカットすることができる。
【００８１】また、スタンバイ時において、第１のダイ
ナミック型論理ゲート２６２の評価用のトランジスタで
ある低閾値のＮＭＯＳトランジスタで構成される回路２
５１を評価フェーズにおいて電荷蓄積ノードＣ１に充電
された電荷を放電するように構成すると、即ち回路２５
１に接続される複数の入力端子Ｉｎｐｕｔ１、Ｉｎｐｕ
ｔ２・・・Ｉｎｐｕｔｎの全てに信号値「１」を与える
ようにすると、その出力信号は「０」となり、第１のダ
イナミック型論理ゲート２６２の出力に接続されたイン
バータ２６３においては接地電位側に配置された高閾値
のＮＭＯＳトランジスタ２５８が遮断（オフ）するた
め、インバータ２６３においても電源電位から接地電位
へ至るパスのリーク電流を有効にカットすることができ
る。このように、ダイナミック型論理ゲートだけではな
く、ドミノ論理によって挿入されたインバータにおいて
もリーク電流を有効にカットでき、回路の低消費電力性
に一層の拍車がかけられることとなる。
ナミック型論理ゲート２６２の評価用のトランジスタで
ある低閾値のＮＭＯＳトランジスタで構成される回路２
５１を評価フェーズにおいて電荷蓄積ノードＣ１に充電
された電荷を放電するように構成すると、即ち回路２５
１に接続される複数の入力端子Ｉｎｐｕｔ１、Ｉｎｐｕ
ｔ２・・・Ｉｎｐｕｔｎの全てに信号値「１」を与える
ようにすると、その出力信号は「０」となり、第１のダ
イナミック型論理ゲート２６２の出力に接続されたイン
バータ２６３においては接地電位側に配置された高閾値
のＮＭＯＳトランジスタ２５８が遮断（オフ）するた
め、インバータ２６３においても電源電位から接地電位
へ至るパスのリーク電流を有効にカットすることができ
る。このように、ダイナミック型論理ゲートだけではな
く、ドミノ論理によって挿入されたインバータにおいて
もリーク電流を有効にカットでき、回路の低消費電力性
に一層の拍車がかけられることとなる。
【００８２】図１３においては、第１のダイナミック型
論理ゲート２８２が、インバータ２８３を介して第２の
ダイナミック型論理ゲート２８４に接続されている。こ
こで、第１のダイナミック型論理ゲート２８２は、図１
１（ａ）で示されるダイナミック型論理ゲートと全く同
じ構成をしている。即ち、第１のダイナミック型論理ゲ
ート２８２においては、クロック端子ＣＫがプリチャー
ジ用のトランジスタである高閾値のＮＭＯＳトランジス
タ２７０のゲートとダイナミック型論理ゲートの動作の
安定化のために使用される低閾値のＰＭＯＳトランジス
タ２７２のゲートに接続され、複数の入力端子Ｉｎｐｕ
ｔ１、Ｉｎｐｕｔ２・・・Ｉｎｐｕｔｎが評価用のトラ
ンジスタである低閾値のＰＭＯＳトランジスタ２７３、
２７４及び２７５によって構成される回路２７１に接続
され、プリチャージ用のトランジスタである高閾値のＮ
ＭＯＳトランジスタ２７０と回路２７１とが接続される
ノード２７６に出力端子が接続されると共に電荷蓄積ノ
ードＣ１が接続される。なお、上述したように、回路２
７１内には３個の評価用のトランジスタ２７３、２７４
及び２７５のみが記載されているが、この評価用の回路
の構成はゲートが有する機能によって決定されるため
に、３個とは限られず３個未満の場合や４個以上の場合
も当然にあり得る。
論理ゲート２８２が、インバータ２８３を介して第２の
ダイナミック型論理ゲート２８４に接続されている。こ
こで、第１のダイナミック型論理ゲート２８２は、図１
１（ａ）で示されるダイナミック型論理ゲートと全く同
じ構成をしている。即ち、第１のダイナミック型論理ゲ
ート２８２においては、クロック端子ＣＫがプリチャー
ジ用のトランジスタである高閾値のＮＭＯＳトランジス
タ２７０のゲートとダイナミック型論理ゲートの動作の
安定化のために使用される低閾値のＰＭＯＳトランジス
タ２７２のゲートに接続され、複数の入力端子Ｉｎｐｕ
ｔ１、Ｉｎｐｕｔ２・・・Ｉｎｐｕｔｎが評価用のトラ
ンジスタである低閾値のＰＭＯＳトランジスタ２７３、
２７４及び２７５によって構成される回路２７１に接続
され、プリチャージ用のトランジスタである高閾値のＮ
ＭＯＳトランジスタ２７０と回路２７１とが接続される
ノード２７６に出力端子が接続されると共に電荷蓄積ノ
ードＣ１が接続される。なお、上述したように、回路２
７１内には３個の評価用のトランジスタ２７３、２７４
及び２７５のみが記載されているが、この評価用の回路
の構成はゲートが有する機能によって決定されるため
に、３個とは限られず３個未満の場合や４個以上の場合
も当然にあり得る。
【００８３】第２のダイナミック型論理ゲート２８４
も、図１１（ａ）で示されるダイナミック型論理ゲート
と全く同じ構成をしている。クロック端子ＣＫがプリチ
ャージ用のトランジスタである高閾値のＮＭＯＳトラン
ジスタ２７９のゲートとダイナミック型論理ゲートの動
作の安定化のために使用される低閾値のＰＭＯＳトラン
ジスタ２８１のゲートに接続され（接続線は図示されな
い）、複数の入力端子Ｉｎｐｕｔ１、Ｉｎｐｕｔ２・・
・Ｉｎｐｕｔｎが評価用のトランジスタで構成される回
路２８０に接続されているが、簡略化のため、出力端子
に接続される電荷蓄積ノードＣ１は省略されている。ま
た、回路２８０の内部構成は、そのゲートの機能により
決定されるために特定していないが、評価用のトランジ
スタである低閾値のＰＭＯＳトランジスタで構成され
る。
も、図１１（ａ）で示されるダイナミック型論理ゲート
と全く同じ構成をしている。クロック端子ＣＫがプリチ
ャージ用のトランジスタである高閾値のＮＭＯＳトラン
ジスタ２７９のゲートとダイナミック型論理ゲートの動
作の安定化のために使用される低閾値のＰＭＯＳトラン
ジスタ２８１のゲートに接続され（接続線は図示されな
い）、複数の入力端子Ｉｎｐｕｔ１、Ｉｎｐｕｔ２・・
・Ｉｎｐｕｔｎが評価用のトランジスタで構成される回
路２８０に接続されているが、簡略化のため、出力端子
に接続される電荷蓄積ノードＣ１は省略されている。ま
た、回路２８０の内部構成は、そのゲートの機能により
決定されるために特定していないが、評価用のトランジ
スタである低閾値のＰＭＯＳトランジスタで構成され
る。
【００８４】インバータ２８３は、高閾値のＰＭＯＳト
ランジスタ２７７が電源電位側に配置され、低閾値のＮ
ＭＯＳトランジスタ２７８が接地電位側に配置されてい
る。第１のダイナミック型論理ゲート２８２の出力端子
はインバータ２８３の入力端子に接続され、インバータ
２８３の出力端子は第２のダイナミック型論理ゲート２
８４の入力端子に接続される。
ランジスタ２７７が電源電位側に配置され、低閾値のＮ
ＭＯＳトランジスタ２７８が接地電位側に配置されてい
る。第１のダイナミック型論理ゲート２８２の出力端子
はインバータ２８３の入力端子に接続され、インバータ
２８３の出力端子は第２のダイナミック型論理ゲート２
８４の入力端子に接続される。
【００８５】図１３に示す回路構成は、前述したドミノ
論理を利用したものである。図１２との相違は、図１２
で使用されるダイナミック型論理ゲートは図１０で示す
ダイナミック型論理ゲート、即ちプリチャージ用のトラ
ンジスタが高閾値のＰＭＯＳトランジスタであるダイナ
ミック型論理ゲートであり、図１３で使用されるダイナ
ミック型論理ゲートは図１１で示すダイナミック型論理
ゲート、即ちプリチャージ用のトランジスタが高閾値の
ＮＭＯＳトランジスタであるダイナミック型論理ゲート
であることである。
論理を利用したものである。図１２との相違は、図１２
で使用されるダイナミック型論理ゲートは図１０で示す
ダイナミック型論理ゲート、即ちプリチャージ用のトラ
ンジスタが高閾値のＰＭＯＳトランジスタであるダイナ
ミック型論理ゲートであり、図１３で使用されるダイナ
ミック型論理ゲートは図１１で示すダイナミック型論理
ゲート、即ちプリチャージ用のトランジスタが高閾値の
ＮＭＯＳトランジスタであるダイナミック型論理ゲート
であることである。
【００８６】ここで、第１のダイナミック型論理ゲート
２８２の評価用のトランジスタである低閾値のＰＭＯＳ
トランジスタで構成される回路２７１を評価フェーズに
おいて電荷蓄積ノードＣ１に電荷を充電するように構成
すると、第１のダイナミック型論理ゲート２８２の出力
信号は「１」となり、次段に接続されたインバータ２８
３において接地電位側に配置された低閾値のＮＭＯＳト
ランジスタ２７８が駆動されるためにその動作速度は高
められる。また、上述したように、第１のダイナミック
型論理ゲート２８２及び第２のダイナミック型論理ゲー
ト２８４においても評価用の回路２７１及び２８０は共
に低閾値のトランジスタで構成されるためにその動作速
度は高められる。
２８２の評価用のトランジスタである低閾値のＰＭＯＳ
トランジスタで構成される回路２７１を評価フェーズに
おいて電荷蓄積ノードＣ１に電荷を充電するように構成
すると、第１のダイナミック型論理ゲート２８２の出力
信号は「１」となり、次段に接続されたインバータ２８
３において接地電位側に配置された低閾値のＮＭＯＳト
ランジスタ２７８が駆動されるためにその動作速度は高
められる。また、上述したように、第１のダイナミック
型論理ゲート２８２及び第２のダイナミック型論理ゲー
ト２８４においても評価用の回路２７１及び２８０は共
に低閾値のトランジスタで構成されるためにその動作速
度は高められる。
【００８７】一方、スタンバイ時において、第１のダイ
ナミック型論理ゲート２８２及び第２のダイナミック型
論理ゲート２８４では共にプリチャージ用のトランジス
タ２７０及び２７９を高閾値のＮＭＯＳトランジスタと
しているので、クロック信号Φに「０」を設定してこの
プリチャージ用のトランジスタ２７０及び２７９を遮断
（オフ）させるようにすれば電源電位から接地電位へ至
るパスのリーク電流を有効にカットすることができる。
ナミック型論理ゲート２８２及び第２のダイナミック型
論理ゲート２８４では共にプリチャージ用のトランジス
タ２７０及び２７９を高閾値のＮＭＯＳトランジスタと
しているので、クロック信号Φに「０」を設定してこの
プリチャージ用のトランジスタ２７０及び２７９を遮断
（オフ）させるようにすれば電源電位から接地電位へ至
るパスのリーク電流を有効にカットすることができる。
【００８８】また、スタンバイ時において、第１のダイ
ナミック型論理ゲート２８２の評価用のトランジスタで
ある低閾値のＰＭＯＳトランジスタで構成される回路２
７１を評価フェーズにおいて電荷蓄積ノードＣ１に電荷
を充電するように構成すると、即ち回路２７１に接続さ
れる複数の入力端子Ｉｎｐｕｔ１、Ｉｎｐｕｔ２・・・
Ｉｎｐｕｔｎの全てに信号値「０」を与えるようにする
と、その出力信号は「１」となり、第１のダイナミック
型論理ゲート２８２の出力に接続されたインバータ２８
３において電源電位側に配置された高閾値のＰＭＯＳト
ランジスタ２７７が遮断（オフ）するため、インバータ
２８３においても電源電位から接地電位へ至るパスのリ
ーク電流を有効にカットすることができる。このよう
に、ダイナミック型論理ゲートだけではなく、ドミノ論
理によって挿入されたインバータにおいてもリーク電流
を有効にカットでき、回路の低消費電力性に一層の拍車
がかけられることとなる。
ナミック型論理ゲート２８２の評価用のトランジスタで
ある低閾値のＰＭＯＳトランジスタで構成される回路２
７１を評価フェーズにおいて電荷蓄積ノードＣ１に電荷
を充電するように構成すると、即ち回路２７１に接続さ
れる複数の入力端子Ｉｎｐｕｔ１、Ｉｎｐｕｔ２・・・
Ｉｎｐｕｔｎの全てに信号値「０」を与えるようにする
と、その出力信号は「１」となり、第１のダイナミック
型論理ゲート２８２の出力に接続されたインバータ２８
３において電源電位側に配置された高閾値のＰＭＯＳト
ランジスタ２７７が遮断（オフ）するため、インバータ
２８３においても電源電位から接地電位へ至るパスのリ
ーク電流を有効にカットすることができる。このよう
に、ダイナミック型論理ゲートだけではなく、ドミノ論
理によって挿入されたインバータにおいてもリーク電流
を有効にカットでき、回路の低消費電力性に一層の拍車
がかけられることとなる。
【００８９】図１４及び図１５において、ダイナミック
型論理ゲートを利用した本発明の第７実施例を示す。図
１４においては、ダイナミック型論理ゲートで構成され
る回路の入力が選択的にフリップフロップ若しくはラッ
チの出力に接続されるか、又はスリープ信号としての電
源電位に接続される。ここで、スリープ信号とは、スタ
ンバイ時において外部から回路に与えられる所定の信号
情報（スタンバイ状態１０１）を意味する。
型論理ゲートを利用した本発明の第７実施例を示す。図
１４においては、ダイナミック型論理ゲートで構成され
る回路の入力が選択的にフリップフロップ若しくはラッ
チの出力に接続されるか、又はスリープ信号としての電
源電位に接続される。ここで、スリープ信号とは、スタ
ンバイ時において外部から回路に与えられる所定の信号
情報（スタンバイ状態１０１）を意味する。
【００９０】ダイナミック型論理ゲート３０２、３０
３、３０４、３０５及び３０６は、プリチャージ用のト
ランジスタが高閾値のＰＭＯＳトランジスタであり、入
力端子が評価用のトランジスタである低閾値のＮＭＯＳ
トランジスタで構成される回路に入力される、図１０
（ａ）で示されるダイナミック型論理ゲートである。図
１４において、ＰＭＯＳトランジスタ３０７、３０８、
３０９、３１０及び３１１はダイナミック型論理ゲート
３０２、３０３、３０４、３０５及び３０６のプリチャ
ージ用の高閾値のＰＭＯＳトランジスタであってクロッ
ク信号Φが供給され、回路３１２、３１３、３１４、３
１５及び３１６はダイナミック型論理ゲート３０２、３
０３、３０４、３０５及び３０６の低閾値のＮＭＯＳト
ランジスタで構成される評価用の回路である。
３、３０４、３０５及び３０６は、プリチャージ用のト
ランジスタが高閾値のＰＭＯＳトランジスタであり、入
力端子が評価用のトランジスタである低閾値のＮＭＯＳ
トランジスタで構成される回路に入力される、図１０
（ａ）で示されるダイナミック型論理ゲートである。図
１４において、ＰＭＯＳトランジスタ３０７、３０８、
３０９、３１０及び３１１はダイナミック型論理ゲート
３０２、３０３、３０４、３０５及び３０６のプリチャ
ージ用の高閾値のＰＭＯＳトランジスタであってクロッ
ク信号Φが供給され、回路３１２、３１３、３１４、３
１５及び３１６はダイナミック型論理ゲート３０２、３
０３、３０４、３０５及び３０６の低閾値のＮＭＯＳト
ランジスタで構成される評価用の回路である。
【００９１】ダイナミック型論理ゲート３０２の出力が
ダイナミック型論理ゲート３０３とダイナミック型論理
ゲート３０４とダイナミック型論理ゲート３０６の入力
に接続され、ダイナミック型論理ゲート３０５の出力が
ダイナミック型論理ゲート３０６の入力に接続されてい
る。また、ダイナミック型論理ゲート３０２の入力は、
選択的にフリップフロップ（ＦＦ）３００の出力又は電
源３１７に接続され、ダイナミック型論理ゲート３０５
の入力は、選択的にラッチ（Ｌａｔｃｈ）３０１の出力
又は電源３１８に接続される。
ダイナミック型論理ゲート３０３とダイナミック型論理
ゲート３０４とダイナミック型論理ゲート３０６の入力
に接続され、ダイナミック型論理ゲート３０５の出力が
ダイナミック型論理ゲート３０６の入力に接続されてい
る。また、ダイナミック型論理ゲート３０２の入力は、
選択的にフリップフロップ（ＦＦ）３００の出力又は電
源３１７に接続され、ダイナミック型論理ゲート３０５
の入力は、選択的にラッチ（Ｌａｔｃｈ）３０１の出力
又は電源３１８に接続される。
【００９２】ダイナミック型論理ゲート３０２及びダイ
ナミック型論理ゲート３０５の入力は、回路の動作時に
おいてはそれぞれフリップフロップ（ＦＦ）３００及び
ラッチ（Ｌａｔｃｈ）３０１に接続され、スタンバイ時
においてはそれぞれ電源３１７及び３１８に接続され
る。この電源３１７及び３１８は、スリープ信号であ
り、スタンバイ時において回路全体のノード電位を電源
電位に固定する役割を果たす。従って、スタンバイ時に
おいてはダイナミック型論理ゲート３０２及び３０５の
入力が電源電位に固定され、即ちスタンバイ時において
はダイナミック型論理ゲート３０２及び３０５の全ての
入力に信号値「１」が供給されるので、ダイナミック型
論理ゲート３０２及び３０５のプリチャージ用のトラン
ジスタに供給するクロック信号Φを「１」と設定すれ
ば、ダイナミック型論理ゲートの３０２及び３０５の出
力信号は「０」となる。このため、ドミノ論理を使用し
てダイナミック型論理ゲート間にインバータを挿入した
場合には、インバータには常に信号値「０」が入力さ
れ、インバータからは常に信号値「１」が出力されて、
次段のダイナミック型論理ゲートには常に信号値「１」
が供給されることになる。この場合においては、低閾値
のＮＭＯＳトランジスタが電源電位側に配置され、高閾
値のＰＭＯＳトランジスタが接地電位側に配置される図
１１に示すインバータを使用する。そのため、スタンバ
イ時においては、ダイナミック型論理ゲートだけではな
くダイナミック型論理ゲート間に挿入されたインバータ
においても、高閾値のＮＭＯＳトランジスタが遮断（オ
フ）して電源電位から接地電位へ至るパスのリーク電流
を有効にカットすることができる。
ナミック型論理ゲート３０５の入力は、回路の動作時に
おいてはそれぞれフリップフロップ（ＦＦ）３００及び
ラッチ（Ｌａｔｃｈ）３０１に接続され、スタンバイ時
においてはそれぞれ電源３１７及び３１８に接続され
る。この電源３１７及び３１８は、スリープ信号であ
り、スタンバイ時において回路全体のノード電位を電源
電位に固定する役割を果たす。従って、スタンバイ時に
おいてはダイナミック型論理ゲート３０２及び３０５の
入力が電源電位に固定され、即ちスタンバイ時において
はダイナミック型論理ゲート３０２及び３０５の全ての
入力に信号値「１」が供給されるので、ダイナミック型
論理ゲート３０２及び３０５のプリチャージ用のトラン
ジスタに供給するクロック信号Φを「１」と設定すれ
ば、ダイナミック型論理ゲートの３０２及び３０５の出
力信号は「０」となる。このため、ドミノ論理を使用し
てダイナミック型論理ゲート間にインバータを挿入した
場合には、インバータには常に信号値「０」が入力さ
れ、インバータからは常に信号値「１」が出力されて、
次段のダイナミック型論理ゲートには常に信号値「１」
が供給されることになる。この場合においては、低閾値
のＮＭＯＳトランジスタが電源電位側に配置され、高閾
値のＰＭＯＳトランジスタが接地電位側に配置される図
１１に示すインバータを使用する。そのため、スタンバ
イ時においては、ダイナミック型論理ゲートだけではな
くダイナミック型論理ゲート間に挿入されたインバータ
においても、高閾値のＮＭＯＳトランジスタが遮断（オ
フ）して電源電位から接地電位へ至るパスのリーク電流
を有効にカットすることができる。
【００９３】このように、スリープ信号を電源電位とし
てスタンバイすることにより、スタンバイ時において、
回路全体のノード電位、即ち各ダイナミック型論理ゲー
トへの入力信号を容易に固定することができ、安定した
リーク電流のカットを有効に行うことができる。図１５
においては、図１４と同様に、ダイナミック型論理ゲー
トで構成される回路の入力が選択的にフリップフロップ
若しくはラッチの出力に接続されるか、又はスリープ信
号としての電源電位に接続される。ここで、スリープ信
号とは、上述したように、スタンバイ時において外部か
ら回路に与えられる所定の信号情報（スタンバイ状態１
０１）を意味する。
てスタンバイすることにより、スタンバイ時において、
回路全体のノード電位、即ち各ダイナミック型論理ゲー
トへの入力信号を容易に固定することができ、安定した
リーク電流のカットを有効に行うことができる。図１５
においては、図１４と同様に、ダイナミック型論理ゲー
トで構成される回路の入力が選択的にフリップフロップ
若しくはラッチの出力に接続されるか、又はスリープ信
号としての電源電位に接続される。ここで、スリープ信
号とは、上述したように、スタンバイ時において外部か
ら回路に与えられる所定の信号情報（スタンバイ状態１
０１）を意味する。
【００９４】ダイナミック型論理ゲート３２２、３２
３、３２４、３２５及び３２６は、全てプリチャージ用
のトランジスタが高閾値のＮＭＯＳトランジスタであ
り、その入力端子が評価用の低閾値のＰＭＯＳトランジ
スタで構成される回路に入力される、図１１（ａ）で示
されるダイナミック型論理ゲートである。図１５におい
て、ＰＭＯＳトランジスタ３２７、３２８、３２９、３
３０及び３３１はダイナミック型論理ゲート３３２、３
３３、３３４、３３５及び３３６のプリチャージ用の高
閾値のＮＭＯＳトランジスタであってクロック信号Φが
供給され、また、回路３３２、３３３、３３４、３３５
及び３３６はダイナミック型論理ゲート３２２、３２
３、３２４、３２５及び３２６の低閾値のＰＭＯＳトラ
ンジスタで構成される評価用の回路である。
３、３２４、３２５及び３２６は、全てプリチャージ用
のトランジスタが高閾値のＮＭＯＳトランジスタであ
り、その入力端子が評価用の低閾値のＰＭＯＳトランジ
スタで構成される回路に入力される、図１１（ａ）で示
されるダイナミック型論理ゲートである。図１５におい
て、ＰＭＯＳトランジスタ３２７、３２８、３２９、３
３０及び３３１はダイナミック型論理ゲート３３２、３
３３、３３４、３３５及び３３６のプリチャージ用の高
閾値のＮＭＯＳトランジスタであってクロック信号Φが
供給され、また、回路３３２、３３３、３３４、３３５
及び３３６はダイナミック型論理ゲート３２２、３２
３、３２４、３２５及び３２６の低閾値のＰＭＯＳトラ
ンジスタで構成される評価用の回路である。
【００９５】ダイナミック型論理ゲート３２２の出力が
ダイナミック型論理ゲート３２３とダイナミック型論理
ゲート３２４とダイナミック型論理ゲート３２６の入力
に接続され、ダイナミック型論理ゲート３２５の出力が
ダイナミック型論理ゲート３２６の入力に接続されてい
る。また、ダイナミック型論理ゲート３２２の入力は、
選択的にフリップフロップ（ＦＦ）３２０の出力又は接
地電源３３７に接続され、ダイナミック型論理ゲート３
２５の入力は、選択的にラッチ（Ｌａｔｃｈ）３２１の
出力又は接地電源３３８に接続される。
ダイナミック型論理ゲート３２３とダイナミック型論理
ゲート３２４とダイナミック型論理ゲート３２６の入力
に接続され、ダイナミック型論理ゲート３２５の出力が
ダイナミック型論理ゲート３２６の入力に接続されてい
る。また、ダイナミック型論理ゲート３２２の入力は、
選択的にフリップフロップ（ＦＦ）３２０の出力又は接
地電源３３７に接続され、ダイナミック型論理ゲート３
２５の入力は、選択的にラッチ（Ｌａｔｃｈ）３２１の
出力又は接地電源３３８に接続される。
【００９６】ダイナミック型論理ゲート３２２及びダイ
ナミック型論理ゲート３２５の入力は、回路の動作時に
おいてはそれぞれフリップフロップ（ＦＦ）３２０及び
ラッチ（Ｌａｔｃｈ）３２１に接続され、スタンバイ時
においてはそれぞれ接地電源３３７及び３３８に接続さ
れる。この接地電源３３７及び３３８は、スリープ信
号、即ちスタンバイ時において回路全体のノード電位を
接地電位に固定する役割を果たす。従って、スタンバイ
時においてはダイナミック型論理ゲート３２２及び３２
５の入力が接地電位に固定され、即ちスタンバイ時にお
いてはダイナミック型論理ゲート３２２及び３２５の入
力に信号値「０」が供給されるので、ダイナミック型論
理ゲート３２２及び３２５のプリチャージ用のトランジ
スタ３２７及び３３０に供給する信号値を「０」と設定
すれば、ダイナミック型論理ゲートの出力信号３２２及
び３２５は信号値「１」となる。このため、ドミノ論理
を使用してダイナミック型論理ゲート間にインバータを
挿入した場合には、インバータには常に信号値「１」が
入力され、インバータからは常に信号値「０」が出力さ
れ、次段のダイナミック型論理ゲートには常に信号値
「０」が供給されることになる。この場合においては、
高閾値のＰＭＯＳトランジスタが電源電位側に配置さ
れ、低高閾値のＮＭＯＳトランジスタが接地電位側に配
置される図１２に示すインバータを使用する。そのた
め、ダイナミック型論理ゲートだけではなくダイナミッ
ク型論理ゲート間に挿入されたインバータにおいても、
スタンバイ時においては高閾値のＰＭＯＳトランジスタ
が遮断（オフ）して電源電位から接地電位へ至るパスの
リーク電流を有効にカットすることができる。
ナミック型論理ゲート３２５の入力は、回路の動作時に
おいてはそれぞれフリップフロップ（ＦＦ）３２０及び
ラッチ（Ｌａｔｃｈ）３２１に接続され、スタンバイ時
においてはそれぞれ接地電源３３７及び３３８に接続さ
れる。この接地電源３３７及び３３８は、スリープ信
号、即ちスタンバイ時において回路全体のノード電位を
接地電位に固定する役割を果たす。従って、スタンバイ
時においてはダイナミック型論理ゲート３２２及び３２
５の入力が接地電位に固定され、即ちスタンバイ時にお
いてはダイナミック型論理ゲート３２２及び３２５の入
力に信号値「０」が供給されるので、ダイナミック型論
理ゲート３２２及び３２５のプリチャージ用のトランジ
スタ３２７及び３３０に供給する信号値を「０」と設定
すれば、ダイナミック型論理ゲートの出力信号３２２及
び３２５は信号値「１」となる。このため、ドミノ論理
を使用してダイナミック型論理ゲート間にインバータを
挿入した場合には、インバータには常に信号値「１」が
入力され、インバータからは常に信号値「０」が出力さ
れ、次段のダイナミック型論理ゲートには常に信号値
「０」が供給されることになる。この場合においては、
高閾値のＰＭＯＳトランジスタが電源電位側に配置さ
れ、低高閾値のＮＭＯＳトランジスタが接地電位側に配
置される図１２に示すインバータを使用する。そのた
め、ダイナミック型論理ゲートだけではなくダイナミッ
ク型論理ゲート間に挿入されたインバータにおいても、
スタンバイ時においては高閾値のＰＭＯＳトランジスタ
が遮断（オフ）して電源電位から接地電位へ至るパスの
リーク電流を有効にカットすることができる。
【００９７】このように、スリープ信号を接地電位とし
てスタンバイすることにより、スタンバイ時において容
易に回路全体のノード電位を固定することができ、安定
したリーク電流のカットを有効に行うことができる。
てスタンバイすることにより、スタンバイ時において容
易に回路全体のノード電位を固定することができ、安定
したリーク電流のカットを有効に行うことができる。
【００９８】
【発明の効果】以上説明した様に、本発明によれば、既
存のＣＡＤシステムを容易に利用することができる。ま
た、セルの置き換えのみが行われるために回路規模を増
大させることもない。このように、本発明によれば、既
存のＣＡＤシステムを利用して回路規模を増大させるこ
となくスタンバイ時におけるリーク電流を効果的に抑制
することができる。
存のＣＡＤシステムを容易に利用することができる。ま
た、セルの置き換えのみが行われるために回路規模を増
大させることもない。このように、本発明によれば、既
存のＣＡＤシステムを利用して回路規模を増大させるこ
となくスタンバイ時におけるリーク電流を効果的に抑制
することができる。
【図１】本発明の第１の原理図を示す図である。
【図２】本発明の第２の原理図を示す図である。
【図３】本発明のセルの第１の原理図を示す図である。
【図４】本発明の第１の実施例を示す図である。
【図５】本発明の第２の実施例を示す図である。
【図６】本発明の第３の実施例を示す図である。
【図７】本発明の第４の実施例を示す図である。
【図８】本発明の第３の原理図を示す図である。
【図９】本発明の第５の実施例をを示す図である。
【図１０】本発明のセルの第２の原理図を示す図であ
る。
る。
【図１１】本発明のセルの第２の原理図を示す図であ
る。
る。
【図１２】本発明の第６の実施例を示す図である。
【図１３】本発明の第６の実施例を示す図である。
【図１４】本発明の第７の実施例を示す図である。
【図１５】本発明の第７の実施例を示す図である。
【図１６】従来技術を示す図である。
１００ 既存回路のネットリスト １０１ 信号情報 １０２ 内部信号設定手段 １０３ セルライブラリ １０４ セル置換手段 １０５ 新規ネットリスト １０６ 既存回路のＲＴＬ記述 １０７ 論理合成するために必要な情報 １０８ 新規ＲＴＬ記述 １０９ スタンバイ時において既存論理回路内の各ノ
ードに設定される信号値 １１０ セルを選択する手段 １１１ 最良のセルを選択する手段 １１２ セル置換手段 １５０ 低閾値のＰＭＯＳトランジスタで構成される
第１の回路 １５１ 低閾値のＰＭＯＳトランジスタで構成される
第２の回路 １５２ 高閾値のＮＭＯＳトランジスタ １５３ 出力ノード １５４ 高閾値のＰＭＯＳトランジスタ １５５ 低閾値のＮＭＯＳトランジスタで構成される
第１の回路 １５６ 低閾値のＮＭＯＳトランジスタで構成される
第２の回路 １５７ 出力ノード １６０ 高閾値のＰＭＯＳトランジスタ １６１ 低閾値のＮＭＯＳトランジスタで構成される
回路 １６２ 低閾値のＮＭＯＳトランジスタ １６３，１６４，１６５ 低閾値のＮＭＯＳトランジ
スタ １６６ 出力ノード １７０ 高閾値のＮＭＯＳトランジスタ １７１ 低閾値のＰＭＯＳトランジスタで構成される
回路 １７２ 低閾値のＰＭＯＳトランジスタ １７３，１７４，１７５ 低閾値のＰＭＯＳトランジ
スタ １７６ 出力ノード ２０１，２０２，２０３ Ｄフリップフロップ ２０４、２０５，２０７ 第１のＮＡＮＤゲート ２０６ 第２のＮＡＮＤゲート ２０７，２０８ 低閾値のＰＭＯＳトランジスタ ２０９ 低閾値のＮＭＯＳトランジスタ ２１０ 高閾値のＮＭＯＳトランジスタ ２１１，２１２ 高閾値のＰＭＯＳトランジスタ ２１３，２１４ 低閾値のＮＭＯＳトランジスタ ２０８，２０９，２１０ スキャン付きＤフリップフ
ロップ ２１１、２１２，２１４ 第１のＮＡＮＤゲート ２１３ 第２のＮＡＮＤゲート ２１５ メモリ ２５０ 高閾値のＰＭＯＳトランジスタ ２５１ 低閾値のＮＭＯＳトランジスタで構成される
回路 ２５２，２５３，２５４，２５５ 低閾値のＮＭＯＳ
トランジスタ ２５６ 出力ノード ２５７ 低閾値のＰＭＯＳトランジスタ ２５８ 高閾値のＮＭＯＳトランジスタ ２５９ 高閾値のＰＭＯＳトランジスタ ２６０ 低閾値のＮＭＯＳトランジスタで構成される
回路 ２６１ 低閾値のＮＭＯＳトランジスタ ２６２ 第１のダイナミック型論理ゲート ２６３ インバータ ２６４ 第２のダイナミック型論理ゲート ２７０ 高閾値のＮＭＯＳトランジスタ ２７１ 低閾値のＰＭＯＳトランジスタで構成される
回路 ２７２，２７３，２７４，２７５ 低閾値のＰＭＯＳ
トランジスタ ２７６ 出力ノード ２７７ 低閾値のＰＭＯＳトランジスタ ２７８ 高閾値のＮＭＯＳトランジスタ ２７９ 高閾値のＮＭＯＳトランジスタ ２８０ 低閾値のＰＭＯＳトランジスタで構成される
回路 ２８１ 低閾値のＰＭＯＳトランジスタ ２８２ 第１のダイナミック型論理ゲート ２８３ インバータ ２８４ 第２のダイナミック型論理ゲート ３００ フリップフロップ ３０１ ラッチ ３０２，３０３，３０４，３０５，３０６ ダイナミ
ック型論理ゲート ３０７，３０８，３０９，３１０，３１１ 高閾値の
ＰＭＯＳトランジスタ ３１２，３１３，３１４，３１５，３１６ 低閾値の
ＮＭＯＳトランジスタで構成される回路 ３１７，３１８ 電源 ３２０ フリップフロップ ３２１ ラッチ ３２２，３２３，３２４，３２５，３２６ ダイナミ
ック型論理ゲート ３２７，３２８，３２９，３３０，３３１ 高閾値の
ＮＭＯＳトランジスタ ３３２，３３３，３３４，３３５，３３６ 低閾値の
ＰＭＯＳトランジスタで構成される回路 ３３７，３３８ 接地電源
ードに設定される信号値 １１０ セルを選択する手段 １１１ 最良のセルを選択する手段 １１２ セル置換手段 １５０ 低閾値のＰＭＯＳトランジスタで構成される
第１の回路 １５１ 低閾値のＰＭＯＳトランジスタで構成される
第２の回路 １５２ 高閾値のＮＭＯＳトランジスタ １５３ 出力ノード １５４ 高閾値のＰＭＯＳトランジスタ １５５ 低閾値のＮＭＯＳトランジスタで構成される
第１の回路 １５６ 低閾値のＮＭＯＳトランジスタで構成される
第２の回路 １５７ 出力ノード １６０ 高閾値のＰＭＯＳトランジスタ １６１ 低閾値のＮＭＯＳトランジスタで構成される
回路 １６２ 低閾値のＮＭＯＳトランジスタ １６３，１６４，１６５ 低閾値のＮＭＯＳトランジ
スタ １６６ 出力ノード １７０ 高閾値のＮＭＯＳトランジスタ １７１ 低閾値のＰＭＯＳトランジスタで構成される
回路 １７２ 低閾値のＰＭＯＳトランジスタ １７３，１７４，１７５ 低閾値のＰＭＯＳトランジ
スタ １７６ 出力ノード ２０１，２０２，２０３ Ｄフリップフロップ ２０４、２０５，２０７ 第１のＮＡＮＤゲート ２０６ 第２のＮＡＮＤゲート ２０７，２０８ 低閾値のＰＭＯＳトランジスタ ２０９ 低閾値のＮＭＯＳトランジスタ ２１０ 高閾値のＮＭＯＳトランジスタ ２１１，２１２ 高閾値のＰＭＯＳトランジスタ ２１３，２１４ 低閾値のＮＭＯＳトランジスタ ２０８，２０９，２１０ スキャン付きＤフリップフ
ロップ ２１１、２１２，２１４ 第１のＮＡＮＤゲート ２１３ 第２のＮＡＮＤゲート ２１５ メモリ ２５０ 高閾値のＰＭＯＳトランジスタ ２５１ 低閾値のＮＭＯＳトランジスタで構成される
回路 ２５２，２５３，２５４，２５５ 低閾値のＮＭＯＳ
トランジスタ ２５６ 出力ノード ２５７ 低閾値のＰＭＯＳトランジスタ ２５８ 高閾値のＮＭＯＳトランジスタ ２５９ 高閾値のＰＭＯＳトランジスタ ２６０ 低閾値のＮＭＯＳトランジスタで構成される
回路 ２６１ 低閾値のＮＭＯＳトランジスタ ２６２ 第１のダイナミック型論理ゲート ２６３ インバータ ２６４ 第２のダイナミック型論理ゲート ２７０ 高閾値のＮＭＯＳトランジスタ ２７１ 低閾値のＰＭＯＳトランジスタで構成される
回路 ２７２，２７３，２７４，２７５ 低閾値のＰＭＯＳ
トランジスタ ２７６ 出力ノード ２７７ 低閾値のＰＭＯＳトランジスタ ２７８ 高閾値のＮＭＯＳトランジスタ ２７９ 高閾値のＮＭＯＳトランジスタ ２８０ 低閾値のＰＭＯＳトランジスタで構成される
回路 ２８１ 低閾値のＰＭＯＳトランジスタ ２８２ 第１のダイナミック型論理ゲート ２８３ インバータ ２８４ 第２のダイナミック型論理ゲート ３００ フリップフロップ ３０１ ラッチ ３０２，３０３，３０４，３０５，３０６ ダイナミ
ック型論理ゲート ３０７，３０８，３０９，３１０，３１１ 高閾値の
ＰＭＯＳトランジスタ ３１２，３１３，３１４，３１５，３１６ 低閾値の
ＮＭＯＳトランジスタで構成される回路 ３１７，３１８ 電源 ３２０ フリップフロップ ３２１ ラッチ ３２２，３２３，３２４，３２５，３２６ ダイナミ
ック型論理ゲート ３２７，３２８，３２９，３３０，３３１ 高閾値の
ＮＭＯＳトランジスタ ３３２，３３３，３３４，３３５，３３６ 低閾値の
ＰＭＯＳトランジスタで構成される回路 ３３７，３３８ 接地電源
Claims (20)
- 【請求項１】論理回路情報と所定の信号情報とが入力さ
れ、該所定の信号情報に基づいて該論理回路の各ノード
の信号値を算出する内部信号算出手段と、 前記内部信号算出手段によって算出された内部信号と、
前記論理回路情報と、高閾値トランジスタと低閾値トラ
ンジスタとから構成されるセルが登録されたセル情報と
が入力され、論理回路内のセルの置き換えを行って新た
な論理回路情報を出力するセル置換手段と、 を有することを特徴とするセル置換システム。 - 【請求項２】トランジスタレベルで記述された回路情報
と、所定の信号情報と、論理合成するために必要な情報
と、高閾値トランジスタと低閾値トランジスタとから構
成されるセルが登録されたセル情報とが入力され、論理
合成と、該所定の信号情報に基づいて論理回路の各ノー
ドの信号値を算出する内部信号算出と、回路内のセルの
置き換えとが行われる手段を有することを特徴とするセ
ル置換システム。 - 【請求項３】前記セルの置き換えは、ピンの置換処理を
も行うことを特徴とする請求項１又は請求項２に記載の
セル置換システム。 - 【請求項４】前記所定の信号情報は、記憶素子の出力信
号であることを特徴とする請求項１又は請求項３に記載
のセル置換システム。 - 【請求項５】前記所定の信号情報は、状態保持素子の出
力信号であることを特徴とする請求項１又は請求項３に
記載のセル置換システム。 - 【請求項６】前記所定の信号情報は、メモリに記憶さ
れ、チェーン接続されたスキャン付きフリップフロップ
の各々に送り込まれることを特徴とする請求項４又は請
求項５に記載のセル置換システム。 - 【請求項７】前記登録されたセル情報には、 第１の入力端子が低閾値の第１導電型のトランジスタで
構成される第１の回路と低閾値の第２導電型のトランジ
スタで構成される第２の回路とに接続され、 第２の入力端子が前記第１の回路と前記第２の回路と高
閾値の第１導電型のトランジスタ又は高閾値の第２導電
型のトランジスタに接続されるセルが含まれることを特
徴とする請求項１、請求項２又は請求項３に記載のセル
置換システム。 - 【請求項８】前記登録されたセル情報には、 電源電位側に設けられた一個又は複数個の低閾値のトラ
ンジスタと接地電位側に設けられた一個又は複数個の高
閾値のトランジスタとから構成されるＮＡＮＤゲートが
含まれることを特徴とする請求項１、請求項２又は請求
項３に記載のセル置換システム。 - 【請求項９】前記登録されたセル情報には、 電源電位側に設けられた一個又は複数個の高閾値のトラ
ンジスタと接地電位側に設けられた一個又は複数個の低
閾値のトランジスタとから構成されるＮＡＮＤゲートが
含まれることを特徴とする請求項１、請求項２又は請求
項３に記載のセル置換システム。 - 【請求項１０】前記登録されたセル情報には、 スタティック型論理ゲートが含まれることを特徴とする
請求項１、請求項２又は請求項３に記載のセル置換シス
テム。 - 【請求項１１】前記内部信号算出手段によって算出され
た内部信号と前記回路情報と前記登録されたセル情報と
が入力され、該登録されたセル情報から該回路内のセル
に対応する一個又は複数個のセルを選択する手段と、 前記選択された複数個のセルの中から一個のセルを選択
する手段と、 回路内のセルの置き換えを行って新たな論理回路情報を
出力するセル置換手段と、 を有することを特徴とする請求項１又は請求項３に記載
のセル置換システム。 - 【請求項１２】前記ピンの置換処理は、 所定の論理を実現するセルに入力する複数の配線の各々
に接続される該セルの入力ピンを他の入力ピンと交換す
ることを特徴とする請求項３に記載のセル置換システ
ム。 - 【請求項１３】前記登録されたセル情報には、 プリチャージ用の高閾値の第１導電型のトランジスタ
と、一個又は複数個の入力端子に接続され低閾値の第２
導電型のトランジスタで構成される回路とで構成される
セルが含まれることを特徴とする請求項１、請求項２又
は請求項３に記載のセル置換システム。 - 【請求項１４】前記登録されたセル情報には、ダイナミ
ック型論理ゲートが含まれることを特徴とする請求項
１、請求項２又は請求項３に記載のセル置換システム。 - 【請求項１５】前記所定の信号情報を、電源電位又は接
地電位に固定することを特徴とする請求項１又は請求項
３に記載のセル置換システム。 - 【請求項１６】前記セル情報に登録されたセルは、スタ
ンバイ時において高閾値トランジスタを遮断することに
よってリーク電流を抑制することを特徴とする請求項
１、請求項２又は請求項３に記載のセル置換システム。 - 【請求項１７】回路内のセルの置き換えを行って新たな
論理回路情報を出力するセル置換方法であって、 論理回路情報と所定の信号情報とが入力され、該所定の
信号情報に基づいて該論理回路の各ノードの信号値を設
定し、 前記設定された内部信号と、前記論理回路情報と、高閾
値トランジスタと低閾値トランジスタとから構成される
セルが登録されたセル情報とが入力され、論理回路内の
セルの置き換えを行って新たな論理回路情報を出力する
こと、 を特徴とするセル置換方法。 - 【請求項１８】回路内のセルの置き換えを行って論理回
路情報を出力するセル置換方法であって、 トランジスタレベルで記述された回路情報と、所定の信
号情報と、論理合成するために必要な情報と、高閾値ト
ランジスタと低閾値トランジスタとから構成されるセル
が登録されたセル情報とが入力され、論理合成と、該所
定の信号情報に基づいて論理回路の各ノードの信号値を
算出する内部信号算出と、回路内のセルの置き換えとが
行われること、 を特徴とするセル置換方法。 - 【請求項１９】回路内のセルの置き換えを行って新たな
論理回路情報を出力するためのセル置換プログラムを記
録した記録媒体であって、 論理回路情報と所定の信号情報とが入力され、該所定の
信号情報に基づいて該論理回路の各ノードの信号値を算
出し、 前記算出された内部信号値と、前記論理回路情報と、高
閾値トランジスタと低閾値トランジスタとから構成され
るセルが登録されたセル情報とが入力され、論理回路内
のセルの置き換えを行って新たな論理回路情報を出力す
ること、 を特徴とするセル置換プログラムを記録した記録媒体。 - 【請求項２０】回路内のセルの置き換えを行って論理回
路情報を出力するためのセル置換プログラムを記録した
記録媒体であって、 トランジスタレベルで記述された回路情報と、所定の信
号情報と、論理合成するために必要な情報と、高閾値ト
ランジスタと低閾値トランジスタとから構成されるセル
が登録されたセル情報とが入力され、論理合成と、該所
定の信号情報に基づいて論理回路の各ノードの信号値を
算出する内部信号算出と、回路内のセルの置き換えとが
行われること、 を特徴とするセル置換プログラムを記録した記録媒体。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10078866A JPH11282886A (ja) | 1998-03-26 | 1998-03-26 | セル置換システム及び方法並びにセル置換プログラムを記録した記録媒体 |
| KR1019990009972A KR100357509B1 (ko) | 1998-03-26 | 1999-03-24 | Ｃｍｏｓ 논리 회로 및 그 동작 방법 |
| KR1020010029996A KR100365571B1 (ko) | 1998-03-26 | 2001-05-30 | Ｃｍｏｓ 논리회로 설계 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10078866A JPH11282886A (ja) | 1998-03-26 | 1998-03-26 | セル置換システム及び方法並びにセル置換プログラムを記録した記録媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11282886A true JPH11282886A (ja) | 1999-10-15 |
Family
ID=13673758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10078866A Withdrawn JPH11282886A (ja) | 1998-03-26 | 1998-03-26 | セル置換システム及び方法並びにセル置換プログラムを記録した記録媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11282886A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007019997A (ja) * | 2005-07-08 | 2007-01-25 | Sony Corp | 電界効果トランジスタ回路およびその設計方法 |
| US7989897B2 (en) | 2008-01-31 | 2011-08-02 | Renesas Electronics Corporation | Semiconductor device |
-
1998
- 1998-03-26 JP JP10078866A patent/JPH11282886A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007019997A (ja) * | 2005-07-08 | 2007-01-25 | Sony Corp | 電界効果トランジスタ回路およびその設計方法 |
| US7989897B2 (en) | 2008-01-31 | 2011-08-02 | Renesas Electronics Corporation | Semiconductor device |
| US8319292B2 (en) | 2008-01-31 | 2012-11-27 | Renesas Electronics Corporation | Semiconductor device |
| US8643116B2 (en) | 2008-01-31 | 2014-02-04 | Renesas Electronics Corporation | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Teh et al. | Conditional data mapping flip-flops for low-power and high-performance systems | |
| Morgenshtein et al. | Gate diffusion input (GDI) logic in standard CMOS nanoscale process | |
| US9762214B2 (en) | Flip-flop circuit | |
| US7511535B2 (en) | Fine-grained power management of synchronous and asynchronous datapath circuits | |
| US20160248405A1 (en) | Flip-flop circuit with latch bypass | |
| US9606177B2 (en) | Scan flip-flop circuit with dedicated clocks | |
| CN101689857A (zh) | 具有用于减少泄漏的局部电力块的电路 | |
| Afghahi | A robust single phase clocking for low power, high-speed VLSI applications | |
| US7737757B2 (en) | Low power level shifting latch circuits with gated feedback for high speed integrated circuits | |
| Pradeep et al. | Design and development of high performance MOS current mode logic (MCML) processor for fast and power efficient computing | |
| US10033356B2 (en) | Reduced power set-reset latch based flip-flop | |
| Raj et al. | Dynamic signal driving strategy based high speed and low powered dual edge triggered flip flop design used memory applications | |
| Nary et al. | GaAs two-phase dynamic FET logic: A low-power logic family for VLSI | |
| Sakthimurugan et al. | Designing low power magentic flip flop in 45 nm FDSOI technology for large scale cluster based engineering application | |
| US20210409009A1 (en) | High-speed flip flop circuit including delay circuit | |
| JPH11282886A (ja) | セル置換システム及び方法並びにセル置換プログラムを記録した記録媒体 | |
| US20110016367A1 (en) | Skew tolerant scannable master/slave flip-flop including embedded logic | |
| US8604854B1 (en) | Pseudo single-phase flip-flop (PSP-FF) | |
| JP3024397B2 (ja) | ダブル・エッジトリガ・フリップフロップ | |
| Balan et al. | Dual-edge triggered sense-amplifier flip-flop for Low Power systems | |
| Su et al. | CRFF: A Static Contention-Free 23T Flip-Flop With Three Clock Load Transistors for Ultra-Low-Power Applications | |
| Xue et al. | Comparative study of low-voltage performance of standard-cell flip-flops | |
| KR100357509B1 (ko) | Ｃｍｏｓ 논리 회로 및 그 동작 방법 | |
| US20250070764A1 (en) | Sense amplifier flip-flop and integrated circuit including the same | |
| Inguva et al. | Predictive Power Control Circuit Model With T-DET-FF for Hybrid Pulsed Latch Implementation. |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050607 |