JPH11283979A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11283979A JPH11283979A JP8120898A JP8120898A JPH11283979A JP H11283979 A JPH11283979 A JP H11283979A JP 8120898 A JP8120898 A JP 8120898A JP 8120898 A JP8120898 A JP 8120898A JP H11283979 A JPH11283979 A JP H11283979A
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Abstract
(57)【要約】
【課題】 電解めっき法により微細な接続孔および／ま
たは配線溝をＣｕ膜やその他の導電膜で良好な埋め込み
特性で高精度に埋め込むことができる半導体装置の製造
方法を提供する。 【解決手段】 接続孔および／または配線溝を有する基
板上に電解めっき法によりＣｕ膜などの導電膜を成膜し
て接続孔および／または配線溝を埋め込む場合に、電解
めっきを行う際に用いるシード膜としてのＣｕ膜などの
導電膜を化学気相成長法により成膜し、そのときの膜厚
を１原子層分の膜厚以上１００ｎｍ以下とする。
たは配線溝をＣｕ膜やその他の導電膜で良好な埋め込み
特性で高精度に埋め込むことができる半導体装置の製造
方法を提供する。 【解決手段】 接続孔および／または配線溝を有する基
板上に電解めっき法によりＣｕ膜などの導電膜を成膜し
て接続孔および／または配線溝を埋め込む場合に、電解
めっきを行う際に用いるシード膜としてのＣｕ膜などの
導電膜を化学気相成長法により成膜し、そのときの膜厚
を１原子層分の膜厚以上１００ｎｍ以下とする。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に、配線材料としてＣｕを用いる半導
体装置の製造に適用して好適なものである。
造方法に関し、特に、配線材料としてＣｕを用いる半導
体装置の製造に適用して好適なものである。
【０００２】
【従来の技術】ＬＳＩの高速化が進行する中で、配線抵
抗を下げるために配線材料をＡｌからＣｕに置き換える
開発が進められている。現状のＡｌ配線は、半導体基板
上にＡｌ膜を成膜した後、このＡｌ膜を反応性イオンエ
ッチング（ＲＩＥ）法によりパターニングすることによ
り形成される。Ｃｕ配線を現状のＡｌ配線の形成工程と
同様の工程、すなわちＣｕ膜の成膜とＲＩＥ法によるパ
ターニングとにより形成する方法では、Ｃｕ膜のＲＩＥ
技術が確立されていない問題がある。この問題を克服す
る手法として、いわゆるデュアルダマシン（Dual Damas
cene）プロセスがある。これは、層間絶縁膜に接続孔お
よび配線溝を形成した半導体基板上にＣｕ膜を成膜した
後、化学機械研磨（ＣＭＰ）法によりこのＣｕ膜の研磨
を行い、接続孔および配線溝に埋め込まれたＣｕ配線を
形成するプロセスである。このデュアルダマシンプロセ
スは、Ｃｕ膜のドライエッチング技術を必要とせず、し
かも接続孔の埋め込みと配線形成とを同時に行うことが
できることにより、Ｃｕ配線の実用化と工程削減による
プロセスの低コスト化との両面で期待されている技術で
ある。
抗を下げるために配線材料をＡｌからＣｕに置き換える
開発が進められている。現状のＡｌ配線は、半導体基板
上にＡｌ膜を成膜した後、このＡｌ膜を反応性イオンエ
ッチング（ＲＩＥ）法によりパターニングすることによ
り形成される。Ｃｕ配線を現状のＡｌ配線の形成工程と
同様の工程、すなわちＣｕ膜の成膜とＲＩＥ法によるパ
ターニングとにより形成する方法では、Ｃｕ膜のＲＩＥ
技術が確立されていない問題がある。この問題を克服す
る手法として、いわゆるデュアルダマシン（Dual Damas
cene）プロセスがある。これは、層間絶縁膜に接続孔お
よび配線溝を形成した半導体基板上にＣｕ膜を成膜した
後、化学機械研磨（ＣＭＰ）法によりこのＣｕ膜の研磨
を行い、接続孔および配線溝に埋め込まれたＣｕ配線を
形成するプロセスである。このデュアルダマシンプロセ
スは、Ｃｕ膜のドライエッチング技術を必要とせず、し
かも接続孔の埋め込みと配線形成とを同時に行うことが
できることにより、Ｃｕ配線の実用化と工程削減による
プロセスの低コスト化との両面で期待されている技術で
ある。
【０００３】図１３〜図１６に、従来のデュアルダマシ
ンプロセスによる配線形成フローを示す。
ンプロセスによる配線形成フローを示す。
【０００４】この従来の技術によれば、まず、図１３に
示すように、あらかじめトランジスタなどの素子（図示
せず）が形成された半導体基板１０１上に層間絶縁膜１
０２を成膜した後、この層間絶縁膜１０２にリソグラフ
ィー技術およびドライエッチング技術により配線溝１０
３を形成し、この配線溝１０３内に第１層目のＣｕ配線
１０４を溝配線として形成する。次に、基板全面に層間
絶縁膜１０５を成膜する。
示すように、あらかじめトランジスタなどの素子（図示
せず）が形成された半導体基板１０１上に層間絶縁膜１
０２を成膜した後、この層間絶縁膜１０２にリソグラフ
ィー技術およびドライエッチング技術により配線溝１０
３を形成し、この配線溝１０３内に第１層目のＣｕ配線
１０４を溝配線として形成する。次に、基板全面に層間
絶縁膜１０５を成膜する。
【０００５】次に、図１４に示すように、層間絶縁膜１
０５の所定部分をリソグラフィー技術およびドライエッ
チング技術によりエッチング除去してＣｕ配線１０４に
達する接続孔１０６およびその上の配線溝１０７を形成
する。
０５の所定部分をリソグラフィー技術およびドライエッ
チング技術によりエッチング除去してＣｕ配線１０４に
達する接続孔１０６およびその上の配線溝１０７を形成
する。
【０００６】次に、図１５に示すように、Ｃｕが層間絶
縁膜１０５に拡散するのを防止するための拡散防止膜、
すなわちバリアメタル膜１０８を基板全面に成膜した
後、このバリアメタル膜１０８上にＣｕ膜１０９を接続
孔１０６および配線溝１０７が完全に埋め込まれるよう
に十分に厚く成膜する。
縁膜１０５に拡散するのを防止するための拡散防止膜、
すなわちバリアメタル膜１０８を基板全面に成膜した
後、このバリアメタル膜１０８上にＣｕ膜１０９を接続
孔１０６および配線溝１０７が完全に埋め込まれるよう
に十分に厚く成膜する。
【０００７】次に、Ｃｕ膜１０９およびバリアメタル膜
１０８をＣＭＰ法により研磨して接続孔１０６の内部お
よび配線溝１０７の内部にのみこれらの膜を残す。これ
によって、図１６に示すように、第２層目のＣｕ配線１
１０がデュアルダマシン配線として形成される。
１０８をＣＭＰ法により研磨して接続孔１０６の内部お
よび配線溝１０７の内部にのみこれらの膜を残す。これ
によって、図１６に示すように、第２層目のＣｕ配線１
１０がデュアルダマシン配線として形成される。
【０００８】従来、接続孔１０６および配線溝１０７を
埋め込むＣｕ膜１０９の形成方法としては、スパッタリ
ング法、スパッタリング法とリフロー法との組み合わ
せ、化学気相成長（ＣＶＤ）法などが開発されている
が、これらの技術は個々に問題を抱えており、実現が困
難である。
埋め込むＣｕ膜１０９の形成方法としては、スパッタリ
ング法、スパッタリング法とリフロー法との組み合わ
せ、化学気相成長（ＣＶＤ）法などが開発されている
が、これらの技術は個々に問題を抱えており、実現が困
難である。
【０００９】すなわち、スパッタリング法については、
段差被覆性（ステップカバレッジ）が悪いという問題が
あり、このスパッタリング法単独でＣｕ膜１０９を接続
孔１０６および配線溝１０７に完全に埋め込むことがで
きるに至っていないのが実状である。また、スパッタリ
ング法とリフロー法との組み合わせでは、デュアルダマ
シン構造のように下地表面の段差が深くなると、接続孔
１０６および配線溝１０７の上部でリフローしたＣｕ膜
１０９がいわゆるブリッジングを起こしてボイドを発生
し、完全に埋め込むことは困難である。
段差被覆性（ステップカバレッジ）が悪いという問題が
あり、このスパッタリング法単独でＣｕ膜１０９を接続
孔１０６および配線溝１０７に完全に埋め込むことがで
きるに至っていないのが実状である。また、スパッタリ
ング法とリフロー法との組み合わせでは、デュアルダマ
シン構造のように下地表面の段差が深くなると、接続孔
１０６および配線溝１０７の上部でリフローしたＣｕ膜
１０９がいわゆるブリッジングを起こしてボイドを発生
し、完全に埋め込むことは困難である。
【００１０】一方、ＣＶＤ法によるＣｕ膜１０９の埋め
込みは、上述のスパッタリング法のような物理気相成長
（ＰＶＤ）法に比べてステップカバレッジが良いので、
埋め込みには問題がないが、成膜速度が遅い、原料ガス
のコストが高いなどの問題から、量産に適用されるまで
には至っていない。
込みは、上述のスパッタリング法のような物理気相成長
（ＰＶＤ）法に比べてステップカバレッジが良いので、
埋め込みには問題がないが、成膜速度が遅い、原料ガス
のコストが高いなどの問題から、量産に適用されるまで
には至っていない。
【００１１】上述の問題から、近年、電解めっき法によ
るＣｕ膜の埋め込み技術が急速に発展してきた。この電
解めっき法により成膜されたＣｕ膜は、膜中の不純物濃
度が低いため、ＰＶＤ法やＣＶＤ法により成膜されたＣ
ｕ膜と比較しても比抵抗などの膜特性が同等であること
から、非常に有望視されている。
るＣｕ膜の埋め込み技術が急速に発展してきた。この電
解めっき法により成膜されたＣｕ膜は、膜中の不純物濃
度が低いため、ＰＶＤ法やＣＶＤ法により成膜されたＣ
ｕ膜と比較しても比抵抗などの膜特性が同等であること
から、非常に有望視されている。
【００１２】この電解めっき法によるＣｕ膜の埋め込み
では、電解めっきを行う前に何らかの方法で基板表面に
シード膜（シードレイヤー）と呼ばれるＣｕ成長の核と
なるＣｕ膜を形成する必要がある。このシード膜として
のＣｕ膜のステップカバレッジは、その後に電解めっき
法により成膜されるＣｕ膜のステップカバレッジに強く
影響する。したがって、シード膜のステップカバレッジ
は、電解めっきのプロセスでは非常に重要な問題であ
る。
では、電解めっきを行う前に何らかの方法で基板表面に
シード膜（シードレイヤー）と呼ばれるＣｕ成長の核と
なるＣｕ膜を形成する必要がある。このシード膜として
のＣｕ膜のステップカバレッジは、その後に電解めっき
法により成膜されるＣｕ膜のステップカバレッジに強く
影響する。したがって、シード膜のステップカバレッジ
は、電解めっきのプロセスでは非常に重要な問題であ
る。
【００１３】従来、このシード膜としてのＣｕ膜は、ス
パッタリング法により成膜するのが最も一般的である
（例えば、月刊Semiconductor World 1997.12, p.19
2）。しかしながら、スパッタリング法により成膜され
るＣｕ膜のステップカバレッジは良好でないため、その
上に電解めっき法によりＣｕ膜を成膜する際の成長速度
が不均一となり、その結果、接続孔や配線溝の埋め込み
特性は良好でなかった。
パッタリング法により成膜するのが最も一般的である
（例えば、月刊Semiconductor World 1997.12, p.19
2）。しかしながら、スパッタリング法により成膜され
るＣｕ膜のステップカバレッジは良好でないため、その
上に電解めっき法によりＣｕ膜を成膜する際の成長速度
が不均一となり、その結果、接続孔や配線溝の埋め込み
特性は良好でなかった。
【００１４】一方、シード膜としてのＣｕ膜の成膜に、
スパッタリング法に代えてＣＶＤ法を使用する可能性が
示唆されている（例えば、月刊Semiconductor World 19
97.12, p.107）。このＣＶＤ法によれば、良好なステッ
プカバレッジを得ることができるため、シード膜として
のＣｕ膜をスパッタリング法により成膜する場合の問題
を克服することができると考えられる。
スパッタリング法に代えてＣＶＤ法を使用する可能性が
示唆されている（例えば、月刊Semiconductor World 19
97.12, p.107）。このＣＶＤ法によれば、良好なステッ
プカバレッジを得ることができるため、シード膜として
のＣｕ膜をスパッタリング法により成膜する場合の問題
を克服することができると考えられる。
【００１５】
【発明が解決しようとする課題】しかしながら、上述の
ようにシード膜としてのＣｕ膜をＣＶＤ法により成膜す
る場合、その膜厚の最適化については何ら具体的な検討
がなされていないのが実状である。
ようにシード膜としてのＣｕ膜をＣＶＤ法により成膜す
る場合、その膜厚の最適化については何ら具体的な検討
がなされていないのが実状である。
【００１６】したがって、この発明の目的は、電解めっ
き法により微細な接続孔および／または配線溝をＣｕ膜
やその他の導電膜で良好な埋め込み特性で高精度に埋め
込むことができる半導体装置の製造方法を提供すること
にある。
き法により微細な接続孔および／または配線溝をＣｕ膜
やその他の導電膜で良好な埋め込み特性で高精度に埋め
込むことができる半導体装置の製造方法を提供すること
にある。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、接続孔および／または配線溝に導電膜
を埋め込むようにした半導体装置の製造方法において、
少なくとも接続孔および／または配線溝の部分の表面に
化学気相成長法により膜厚が１原子層分の膜厚以上１０
０ｎｍ以下の第１の導電膜を形成する工程と、第１の導
電膜上に電解めっき法により第２の導電膜を形成して接
続孔および／または配線溝を埋め込む工程とを有するこ
とを特徴とするものである。
に、この発明は、接続孔および／または配線溝に導電膜
を埋め込むようにした半導体装置の製造方法において、
少なくとも接続孔および／または配線溝の部分の表面に
化学気相成長法により膜厚が１原子層分の膜厚以上１０
０ｎｍ以下の第１の導電膜を形成する工程と、第１の導
電膜上に電解めっき法により第２の導電膜を形成して接
続孔および／または配線溝を埋め込む工程とを有するこ
とを特徴とするものである。
【００１８】この発明において、第１の導電膜は、第２
の導電膜を電解めっき法により形成する際のシード膜と
なる。このとき、この第１の導電膜は、一般的には基板
表面の全面に形成するが、電解めっきを行う際にこの第
１の導電膜を陽極として電圧を印加することができるこ
とを条件として、少なくとも第２の導電膜を形成すべき
領域の表面に連続的に形成すれば足り、また、最低限１
原子層あれば足りる。一方、この第１の導電膜は、厚す
ぎると、その形成の際に接続孔および／または配線溝の
上部の角の近傍の部分で盛り上がりが生じ、この接続孔
および／または配線溝の内部にボイドが発生しやすいな
ど、接続孔および／または配線溝を良好な埋め込み特性
で埋め込むのに支障を来すことから、１００ｎｍ以下と
するのが良く、これが第１の導電膜の膜厚の上限とな
る。この第１の導電膜の膜厚は、良好なステップカバレ
ッジを確保しつつ、成膜時間の短縮を図る観点より、具
体的には、好適には、１原子層分の膜厚以上５０ｎｍ以
下、特に５ｎｍ以上５０ｎｍ以下、より好適には、１原
子層分の膜厚以上４０ｎｍ以下、特に５ｎｍ以上４０ｎ
ｍ以下である。ここで、５０ｎｍという膜厚は、スパッ
タリング法により成膜する場合に実用上許容し得るステ
ップカバレッジが得られる膜厚の下限に相当する。
の導電膜を電解めっき法により形成する際のシード膜と
なる。このとき、この第１の導電膜は、一般的には基板
表面の全面に形成するが、電解めっきを行う際にこの第
１の導電膜を陽極として電圧を印加することができるこ
とを条件として、少なくとも第２の導電膜を形成すべき
領域の表面に連続的に形成すれば足り、また、最低限１
原子層あれば足りる。一方、この第１の導電膜は、厚す
ぎると、その形成の際に接続孔および／または配線溝の
上部の角の近傍の部分で盛り上がりが生じ、この接続孔
および／または配線溝の内部にボイドが発生しやすいな
ど、接続孔および／または配線溝を良好な埋め込み特性
で埋め込むのに支障を来すことから、１００ｎｍ以下と
するのが良く、これが第１の導電膜の膜厚の上限とな
る。この第１の導電膜の膜厚は、良好なステップカバレ
ッジを確保しつつ、成膜時間の短縮を図る観点より、具
体的には、好適には、１原子層分の膜厚以上５０ｎｍ以
下、特に５ｎｍ以上５０ｎｍ以下、より好適には、１原
子層分の膜厚以上４０ｎｍ以下、特に５ｎｍ以上４０ｎ
ｍ以下である。ここで、５０ｎｍという膜厚は、スパッ
タリング法により成膜する場合に実用上許容し得るステ
ップカバレッジが得られる膜厚の下限に相当する。
【００１９】この発明において、第１の導電膜および第
２の導電膜は、典型的には互いに同一の材料からなる
が、電解めっき法により第２の導電膜を支障なく形成す
ることができる限り、互いに異なる材料からなるもので
あってもよい。具体的には、第１の導電膜の材料として
は、Ｃｕ、Ｐｔ、Ｒｈ、Ａｇ、Ｔｉ、ＴｉＮ／Ｔｉ、Ｔ
ｉＮ／Ｒｈ、ＴｉＮ／Ｐｔなどが挙げられる。また、第
２の導電膜の材料としては、Ｃｕ、Ａｇ、Ｐｔなどが挙
げられる。
２の導電膜は、典型的には互いに同一の材料からなる
が、電解めっき法により第２の導電膜を支障なく形成す
ることができる限り、互いに異なる材料からなるもので
あってもよい。具体的には、第１の導電膜の材料として
は、Ｃｕ、Ｐｔ、Ｒｈ、Ａｇ、Ｔｉ、ＴｉＮ／Ｔｉ、Ｔ
ｉＮ／Ｒｈ、ＴｉＮ／Ｐｔなどが挙げられる。また、第
２の導電膜の材料としては、Ｃｕ、Ａｇ、Ｐｔなどが挙
げられる。
【００２０】この発明において、典型的には、第１の導
電膜を形成する前に第１の導電膜および第２の導電膜の
構成元素に対する拡散防止膜を形成する。具体的には、
この拡散防止膜の材料としては、ＴｉＮ、ＴｉＮ／Ｔ
ｉ、Ｔａ、ＴａＮ、ＷＮなどが挙げられる。
電膜を形成する前に第１の導電膜および第２の導電膜の
構成元素に対する拡散防止膜を形成する。具体的には、
この拡散防止膜の材料としては、ＴｉＮ、ＴｉＮ／Ｔ
ｉ、Ｔａ、ＴａＮ、ＷＮなどが挙げられる。
【００２１】上述のように構成されたこの発明によれ
ば、電解めっき法により第２の導電膜を形成する際のシ
ード膜となる第１の導電膜を化学気相成長法により形成
するようにしていることにより、接続孔および／または
配線溝の部分の表面にこの第１の導電膜をコンフォーマ
ルに形成することができ、良好なステップカバレッジで
均一に形成することができる。
ば、電解めっき法により第２の導電膜を形成する際のシ
ード膜となる第１の導電膜を化学気相成長法により形成
するようにしていることにより、接続孔および／または
配線溝の部分の表面にこの第１の導電膜をコンフォーマ
ルに形成することができ、良好なステップカバレッジで
均一に形成することができる。
【００２２】次に、この第１の導電膜上に電解めっき法
により第２の導電膜を形成するが、この電解めっきの基
本原理は次の通りである。すなわち、この電解めっきに
おいては、第１の導電膜が形成された基板をめっき液中
に浸し、この基板上に形成された第１の導電膜が陰極、
めっき液中の電極板が陽極となるような電界を印加す
る。めっき液中の陽イオンは、電界の作用によって陰極
の基板側に付着する。これによって、第１の導電膜上に
第２の導電膜が堆積する。このとき、第１の導電膜が良
好なステップカバレッジで均一に形成されていることに
より、その上の第２の導電膜の成長速度も均一になる。
その結果、この第２の導電膜による接続孔および／また
は配線溝の埋め込み特性が良好となる。
により第２の導電膜を形成するが、この電解めっきの基
本原理は次の通りである。すなわち、この電解めっきに
おいては、第１の導電膜が形成された基板をめっき液中
に浸し、この基板上に形成された第１の導電膜が陰極、
めっき液中の電極板が陽極となるような電界を印加す
る。めっき液中の陽イオンは、電界の作用によって陰極
の基板側に付着する。これによって、第１の導電膜上に
第２の導電膜が堆積する。このとき、第１の導電膜が良
好なステップカバレッジで均一に形成されていることに
より、その上の第２の導電膜の成長速度も均一になる。
その結果、この第２の導電膜による接続孔および／また
は配線溝の埋め込み特性が良好となる。
【００２３】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００２４】図１〜図４はこの発明の第１の実施形態に
よるＬＳＩの製造方法を示し、特にその接続孔形成工程
を示す。
よるＬＳＩの製造方法を示し、特にその接続孔形成工程
を示す。
【００２５】この第１の実施形態においては、まず、図
１に示すように、通常のＬＳＩ製造工程によってあらか
じめトランジスタなどの素子（図示せず）が形成された
Ｓｉ基板のような半導体基板１上にＣＶＤ法や熱酸化法
などによりＳｉＯ2 膜のような層間絶縁膜２を成膜した
後、この層間絶縁膜２の所定部分をリソグラフィー技術
およびドライエッチング技術によりエッチング除去して
配線溝３を形成する。次に、この配線溝３内に第１層目
のＣｕ配線４を溝配線として形成する。この第１層目の
Ｃｕ配線４は、例えば、拡散防止膜としてのＴｉＮ／Ｔ
ｉ膜、配線主材料であるＣｕ膜およびリソグラフィー工
程で必要な反射防止膜としてのＴｉＮ膜が順次積層され
た構造を有する。次に、基板全面にＣＶＤ法などにより
ＳｉＯ2膜のような層間絶縁膜５を成膜した後、この層
間絶縁膜５の所定部分をリソグラフィー技術およびドラ
イエッチング技術によりエッチング除去してＣｕ配線４
に達する接続孔６を形成する。
１に示すように、通常のＬＳＩ製造工程によってあらか
じめトランジスタなどの素子（図示せず）が形成された
Ｓｉ基板のような半導体基板１上にＣＶＤ法や熱酸化法
などによりＳｉＯ2 膜のような層間絶縁膜２を成膜した
後、この層間絶縁膜２の所定部分をリソグラフィー技術
およびドライエッチング技術によりエッチング除去して
配線溝３を形成する。次に、この配線溝３内に第１層目
のＣｕ配線４を溝配線として形成する。この第１層目の
Ｃｕ配線４は、例えば、拡散防止膜としてのＴｉＮ／Ｔ
ｉ膜、配線主材料であるＣｕ膜およびリソグラフィー工
程で必要な反射防止膜としてのＴｉＮ膜が順次積層され
た構造を有する。次に、基板全面にＣＶＤ法などにより
ＳｉＯ2膜のような層間絶縁膜５を成膜した後、この層
間絶縁膜５の所定部分をリソグラフィー技術およびドラ
イエッチング技術によりエッチング除去してＣｕ配線４
に達する接続孔６を形成する。
【００２６】次に、例えばスパッタリング法により、基
板全面にバリアメタル膜７を成膜する。このバリアメタ
ル膜７としては例えばＴｉＮ膜を用い、その膜厚は例え
ば５０ｎｍである。このＴｉＮ膜の形成条件の一例を挙
げると、プロセスガスとしてＡｒとＮ2 との混合ガスを
用い、それらの流量をそれぞれ６０ｓｃｃｍおよび１２
０ｓｃｃｍとし、圧力を０．６７Ｐａ、ＤＣ電力を８ｋ
Ｗ、温度を２００℃とする。
板全面にバリアメタル膜７を成膜する。このバリアメタ
ル膜７としては例えばＴｉＮ膜を用い、その膜厚は例え
ば５０ｎｍである。このＴｉＮ膜の形成条件の一例を挙
げると、プロセスガスとしてＡｒとＮ2 との混合ガスを
用い、それらの流量をそれぞれ６０ｓｃｃｍおよび１２
０ｓｃｃｍとし、圧力を０．６７Ｐａ、ＤＣ電力を８ｋ
Ｗ、温度を２００℃とする。
【００２７】次に、図２に示すように、バリアメタル膜
７上にＣＶＤ法によりシード膜となるＣｕ膜８を成膜す
る。このＣｕ膜８の膜厚は例えば５０ｎｍである。この
Ｃｕ膜８の成膜条件の一例を挙げると、原料ガスとして
５０℃に温度制御されたＣｕ（ｈｆａｃ）（ｔｍｖ
ｓ）、キャリアガスとしてＨｅ（流量１００ｓｃｃｍ）
を用い、それらの合計流量を３００ｃｃ／ｍｉｎとし、
成膜圧力を１３３Ｐａ、成膜温度を２１０℃とする。こ
のＣＶＤ法により成膜されたＣｕ膜８のステップカバレ
ッジは良好であり、膜厚が均一である。また、このＣｕ
膜８の膜厚は例えば５０ｎｍと薄いので、その成膜時間
は短くて済む。
７上にＣＶＤ法によりシード膜となるＣｕ膜８を成膜す
る。このＣｕ膜８の膜厚は例えば５０ｎｍである。この
Ｃｕ膜８の成膜条件の一例を挙げると、原料ガスとして
５０℃に温度制御されたＣｕ（ｈｆａｃ）（ｔｍｖ
ｓ）、キャリアガスとしてＨｅ（流量１００ｓｃｃｍ）
を用い、それらの合計流量を３００ｃｃ／ｍｉｎとし、
成膜圧力を１３３Ｐａ、成膜温度を２１０℃とする。こ
のＣＶＤ法により成膜されたＣｕ膜８のステップカバレ
ッジは良好であり、膜厚が均一である。また、このＣｕ
膜８の膜厚は例えば５０ｎｍと薄いので、その成膜時間
は短くて済む。
【００２８】次に、図３に示すように、Ｃｕ膜８をシー
ド膜としてその全面に電解めっき法によりＣｕ膜９を接
続孔６が完全に埋め込まれるように十分に厚く成膜す
る。このＣｕ膜９の膜厚は例えば５００ｎｍである。こ
のＣｕ膜９の成膜条件の一例を挙げると、めっき液とし
てＣｕＳＯ4 （５Ｈ2 Ｏ）を用い、液温を３０℃、電流
密度を２Ａ／ｄｍ2 とし、陽極板としてＣｕ板を用い
る。
ド膜としてその全面に電解めっき法によりＣｕ膜９を接
続孔６が完全に埋め込まれるように十分に厚く成膜す
る。このＣｕ膜９の膜厚は例えば５００ｎｍである。こ
のＣｕ膜９の成膜条件の一例を挙げると、めっき液とし
てＣｕＳＯ4 （５Ｈ2 Ｏ）を用い、液温を３０℃、電流
密度を２Ａ／ｄｍ2 とし、陽極板としてＣｕ板を用い
る。
【００２９】次に、例えばＣＭＰ法により、Ｃｕ膜９、
Ｃｕ膜８およびバリアメタル膜７を研磨し、接続孔６の
部分のみにこれらの膜を残す。これによって、図４に示
すように、接続孔６の内部に埋め込まれたＣｕ膜８およ
びＣｕ膜９からなるＣｕプラグ１０が形成される。
Ｃｕ膜８およびバリアメタル膜７を研磨し、接続孔６の
部分のみにこれらの膜を残す。これによって、図４に示
すように、接続孔６の内部に埋め込まれたＣｕ膜８およ
びＣｕ膜９からなるＣｕプラグ１０が形成される。
【００３０】この後、通常のＬＳＩ製造工程により、層
間絶縁膜、第２層目のＣｕ配線、配線保護膜などの形成
工程を経て、目的とするＬＳＩが完成する。
間絶縁膜、第２層目のＣｕ配線、配線保護膜などの形成
工程を経て、目的とするＬＳＩが完成する。
【００３１】以上のように、この第１の実施形態によれ
ば、接続孔６を有する基板表面にシード膜となるＣｕ膜
８をＣＶＤ法により成膜しているので、このＣｕ膜８を
良好なステップカバレッジで均一に成膜することができ
る。そして、このシード膜としてのＣｕ膜８上に電解め
っき法によりＣｕ膜９を十分な膜厚に成膜して接続孔６
を埋め込んでいることにより、接続孔６が高アスペクト
比であっても、良好な埋め込み特性で高精度に埋め込み
を行うことができ、接続孔６の埋め込み不良を防止する
ことができる。これによって、接続孔６の内部がＣｕで
完全に埋め込まれたＣｕプラグ１０を形成することがで
きる。以上により、配線材料としてのＣｕが低比抵抗で
かつ優れたエレクトロマイグレーション耐性を有するこ
とと相まって、信頼性が高く、高速動作可能な高性能の
ＬＳＩを高歩留まりで実現することができる。
ば、接続孔６を有する基板表面にシード膜となるＣｕ膜
８をＣＶＤ法により成膜しているので、このＣｕ膜８を
良好なステップカバレッジで均一に成膜することができ
る。そして、このシード膜としてのＣｕ膜８上に電解め
っき法によりＣｕ膜９を十分な膜厚に成膜して接続孔６
を埋め込んでいることにより、接続孔６が高アスペクト
比であっても、良好な埋め込み特性で高精度に埋め込み
を行うことができ、接続孔６の埋め込み不良を防止する
ことができる。これによって、接続孔６の内部がＣｕで
完全に埋め込まれたＣｕプラグ１０を形成することがで
きる。以上により、配線材料としてのＣｕが低比抵抗で
かつ優れたエレクトロマイグレーション耐性を有するこ
とと相まって、信頼性が高く、高速動作可能な高性能の
ＬＳＩを高歩留まりで実現することができる。
【００３２】図５〜図８はこの発明の第２の実施形態に
よるＬＳＩの製造方法を示し、特にその配線形成工程を
示す。
よるＬＳＩの製造方法を示し、特にその配線形成工程を
示す。
【００３３】この第２の実施形態においては、まず、図
５に示すように、通常のＬＳＩ製造工程によってあらか
じめトランジスタなどの素子（図示せず）が形成された
Ｓｉ基板のような半導体基板２１上にＣＶＤ法や熱酸化
法などによりＳｉＯ2 膜のような層間絶縁膜２２を成膜
した後、この層間絶縁膜２２の所定部分をリソグラフィ
ー技術およびドライエッチング技術によりエッチング除
去して接続孔２３を形成する。次に、この接続孔２３内
にＣｕプラグ２４を形成する。このＣｕプラグ２４は、
例えば、拡散防止膜としてのＴｉＮ／Ｔｉ膜、Ｃｕ膜お
よびリソグラフィー工程で必要な反射防止膜としてのＴ
ｉＮ膜が順次積層された構造を有する。次に、基板全面
にＣＶＤ法などによりＳｉＯ2 膜のような層間絶縁膜２
５を形成した後、この層間絶縁膜２５の所定部分をリソ
グラフィー技術およびドライエッチング技術によりエッ
チング除去してＣｕプラグ２４に達する配線溝２６を形
成する。次に、例えばスパッタリング法により、基板全
面に拡散防止膜としてのバリアメタル膜２７を成膜す
る。このバリアメタル膜２７としては例えばＴｉＮ膜を
用い、その膜厚は例えば５０ｎｍである。
５に示すように、通常のＬＳＩ製造工程によってあらか
じめトランジスタなどの素子（図示せず）が形成された
Ｓｉ基板のような半導体基板２１上にＣＶＤ法や熱酸化
法などによりＳｉＯ2 膜のような層間絶縁膜２２を成膜
した後、この層間絶縁膜２２の所定部分をリソグラフィ
ー技術およびドライエッチング技術によりエッチング除
去して接続孔２３を形成する。次に、この接続孔２３内
にＣｕプラグ２４を形成する。このＣｕプラグ２４は、
例えば、拡散防止膜としてのＴｉＮ／Ｔｉ膜、Ｃｕ膜お
よびリソグラフィー工程で必要な反射防止膜としてのＴ
ｉＮ膜が順次積層された構造を有する。次に、基板全面
にＣＶＤ法などによりＳｉＯ2 膜のような層間絶縁膜２
５を形成した後、この層間絶縁膜２５の所定部分をリソ
グラフィー技術およびドライエッチング技術によりエッ
チング除去してＣｕプラグ２４に達する配線溝２６を形
成する。次に、例えばスパッタリング法により、基板全
面に拡散防止膜としてのバリアメタル膜２７を成膜す
る。このバリアメタル膜２７としては例えばＴｉＮ膜を
用い、その膜厚は例えば５０ｎｍである。
【００３４】次に、図６に示すように、バリアメタル膜
２７の全面にＣＶＤ法によりシード膜となるＣｕ膜２８
を成膜する。このＣｕ膜２８の膜厚は、例えば５０ｎｍ
である。このＣｕ膜２８の成膜条件は第１の実施形態と
同様である。
２７の全面にＣＶＤ法によりシード膜となるＣｕ膜２８
を成膜する。このＣｕ膜２８の膜厚は、例えば５０ｎｍ
である。このＣｕ膜２８の成膜条件は第１の実施形態と
同様である。
【００３５】次に、図７に示すように、Ｃｕ膜２８をシ
ード膜としてその全面に電解めっき法によりＣｕ膜２９
を配線溝２６が完全に埋め込まれるように十分に厚く成
膜する。このＣｕ膜２９の膜厚は例えば５００ｎｍであ
る。このＣｕ膜２９の成膜条件は第１の実施形態と同様
である。
ード膜としてその全面に電解めっき法によりＣｕ膜２９
を配線溝２６が完全に埋め込まれるように十分に厚く成
膜する。このＣｕ膜２９の膜厚は例えば５００ｎｍであ
る。このＣｕ膜２９の成膜条件は第１の実施形態と同様
である。
【００３６】次に、例えばＣＭＰ法により、Ｃｕ膜２
９、Ｃｕ膜２８およびバリアメタル膜２７を研磨し、接
続孔２６の部分のみにこれらの膜を残す。これによっ
て、図８に示すように、接続孔２６の内部に埋め込まれ
たＣｕ膜２８およびＣｕ膜２９からなるＣｕ配線３０が
溝配線として形成される。
９、Ｃｕ膜２８およびバリアメタル膜２７を研磨し、接
続孔２６の部分のみにこれらの膜を残す。これによっ
て、図８に示すように、接続孔２６の内部に埋め込まれ
たＣｕ膜２８およびＣｕ膜２９からなるＣｕ配線３０が
溝配線として形成される。
【００３７】この後、通常のＬＳＩ製造工程により、層
間絶縁膜、第２層目のＣｕ配線、配線保護膜などの形成
工程を経て、目的とするＬＳＩが完成する。
間絶縁膜、第２層目のＣｕ配線、配線保護膜などの形成
工程を経て、目的とするＬＳＩが完成する。
【００３８】以上のように、この第２の実施形態によれ
ば、配線溝２６を有する基板表面にシード膜となるＣｕ
膜２８をＣＶＤ法により成膜しているので、このＣｕ膜
２８を良好なステップカバレッジで均一に形成すること
ができる。そして、このシード膜としてのＣｕ膜２８上
に電解めっき法によりＣｕ膜２９を十分な膜厚に成膜し
て配線溝２６を埋め込んでいることにより、良好な埋め
込み特性で高精度に埋め込みを行うことができ、この配
線溝２６の埋め込み不良を防止することができる。これ
によって、配線溝２６の内部がＣｕで完全に埋め込まれ
た構造のＣｕ配線３０を溝配線として形成することがで
きる。以上により、配線材料としてのＣｕが低比抵抗で
かつ優れたエレクトロマイグレーション耐性を有するこ
とと相まって、信頼性が高く、高速動作可能な高性能の
ＬＳＩを高歩留まりで実現することができる。
ば、配線溝２６を有する基板表面にシード膜となるＣｕ
膜２８をＣＶＤ法により成膜しているので、このＣｕ膜
２８を良好なステップカバレッジで均一に形成すること
ができる。そして、このシード膜としてのＣｕ膜２８上
に電解めっき法によりＣｕ膜２９を十分な膜厚に成膜し
て配線溝２６を埋め込んでいることにより、良好な埋め
込み特性で高精度に埋め込みを行うことができ、この配
線溝２６の埋め込み不良を防止することができる。これ
によって、配線溝２６の内部がＣｕで完全に埋め込まれ
た構造のＣｕ配線３０を溝配線として形成することがで
きる。以上により、配線材料としてのＣｕが低比抵抗で
かつ優れたエレクトロマイグレーション耐性を有するこ
とと相まって、信頼性が高く、高速動作可能な高性能の
ＬＳＩを高歩留まりで実現することができる。
【００３９】図９〜図１２はこの発明の第３の実施形態
によるＬＳＩの製造方法を示し、特にその配線形成工程
を示す。この第３の実施形態は、デュアルダマシンプロ
セスを用いる例である。
によるＬＳＩの製造方法を示し、特にその配線形成工程
を示す。この第３の実施形態は、デュアルダマシンプロ
セスを用いる例である。
【００４０】この第３の実施形態においては、まず、図
９に示すように、通常のＬＳＩ製造工程によってあらか
じめトランジスタなどの素子（図示せず）が形成された
Ｓｉ基板のような半導体基板４１上にＣＶＤ法や熱酸化
法などによりＳｉＯ2 膜のような層間絶縁膜４２を成膜
した後、この層間絶縁膜４２の所定部分をリソグラフィ
ー技術およびドライエッチング技術によりエッチング除
去して配線溝４３を形成する。次に、この配線溝４３内
に第１層目のＣｕ配線４４を溝配線として形成する。こ
の第１層目のＣｕ配線４４は、例えば、拡散防止膜とし
てのＴｉＮ／Ｔｉ膜、配線主材料であるＣｕ膜およびリ
ソグラフィー工程で必要な反射防止膜としてのＴｉＮ膜
が順次積層された構造を有する。次に、基板全面にＣＶ
Ｄ法などによりＳｉＯ2 膜のような層間絶縁膜４５を成
膜した後、この層間絶縁膜４５の所定部分をリソグラフ
ィー技術およびドライエッチング技術によりエッチング
除去して第１層目のＣｕ配線４４に達する接続孔４６お
よびその上の配線溝４７を形成する。次に、例えばスパ
ッタリング法により、基板全面に拡散防止膜としてのバ
リアメタル膜４８を形成する。このバリアメタル膜４８
としては例えばＴｉＮ膜を用い、その膜厚は例えば５０
ｎｍである。
９に示すように、通常のＬＳＩ製造工程によってあらか
じめトランジスタなどの素子（図示せず）が形成された
Ｓｉ基板のような半導体基板４１上にＣＶＤ法や熱酸化
法などによりＳｉＯ2 膜のような層間絶縁膜４２を成膜
した後、この層間絶縁膜４２の所定部分をリソグラフィ
ー技術およびドライエッチング技術によりエッチング除
去して配線溝４３を形成する。次に、この配線溝４３内
に第１層目のＣｕ配線４４を溝配線として形成する。こ
の第１層目のＣｕ配線４４は、例えば、拡散防止膜とし
てのＴｉＮ／Ｔｉ膜、配線主材料であるＣｕ膜およびリ
ソグラフィー工程で必要な反射防止膜としてのＴｉＮ膜
が順次積層された構造を有する。次に、基板全面にＣＶ
Ｄ法などによりＳｉＯ2 膜のような層間絶縁膜４５を成
膜した後、この層間絶縁膜４５の所定部分をリソグラフ
ィー技術およびドライエッチング技術によりエッチング
除去して第１層目のＣｕ配線４４に達する接続孔４６お
よびその上の配線溝４７を形成する。次に、例えばスパ
ッタリング法により、基板全面に拡散防止膜としてのバ
リアメタル膜４８を形成する。このバリアメタル膜４８
としては例えばＴｉＮ膜を用い、その膜厚は例えば５０
ｎｍである。
【００４１】次に、図１０に示すように、バリアメタル
膜４８の全面にＣＶＤ法によりシード膜となるＣｕ膜４
９を成膜する。このＣｕ膜４９の膜厚は例えば５０ｎｍ
である。このＣｕ膜４９の成膜条件は第１の実施形態と
同様である。
膜４８の全面にＣＶＤ法によりシード膜となるＣｕ膜４
９を成膜する。このＣｕ膜４９の膜厚は例えば５０ｎｍ
である。このＣｕ膜４９の成膜条件は第１の実施形態と
同様である。
【００４２】次に、図１１に示すように、Ｃｕ膜４９を
シード膜としてその全面に電解めっき法によりＣｕ膜５
０を接続孔４６および配線溝４７が完全に埋め込まれる
ように十分に厚く成膜する。このＣｕ膜５０の膜厚は例
えば５００ｎｍである。このＣｕ膜５０の成膜条件は第
１の実施形態と同様である。
シード膜としてその全面に電解めっき法によりＣｕ膜５
０を接続孔４６および配線溝４７が完全に埋め込まれる
ように十分に厚く成膜する。このＣｕ膜５０の膜厚は例
えば５００ｎｍである。このＣｕ膜５０の成膜条件は第
１の実施形態と同様である。
【００４３】次に、例えばＣＭＰ法により、Ｃｕ膜５
０、Ｃｕ膜４９およびバリアメタル膜４８を研磨し、接
続孔４６および配線溝４７の部分のみにこれらの膜を残
す。これによって、図１２に示すように、接続孔４６お
よび配線溝４７の内部に埋め込まれたＣｕ膜４９および
Ｃｕ膜５０からなるＣｕ配線５１がデュアルダマシン配
線として形成される。
０、Ｃｕ膜４９およびバリアメタル膜４８を研磨し、接
続孔４６および配線溝４７の部分のみにこれらの膜を残
す。これによって、図１２に示すように、接続孔４６お
よび配線溝４７の内部に埋め込まれたＣｕ膜４９および
Ｃｕ膜５０からなるＣｕ配線５１がデュアルダマシン配
線として形成される。
【００４４】この後、通常のＬＳＩ製造工程により、層
間絶縁膜、配線保護膜などの形成工程を経て、目的とす
るＬＳＩが完成する。
間絶縁膜、配線保護膜などの形成工程を経て、目的とす
るＬＳＩが完成する。
【００４５】以上のように、この第３の実施形態によれ
ば、接続孔４６および配線溝４７を有する基板表面にシ
ード膜となるＣｕ膜４９をＣＶＤ法により成膜している
ので、このＣｕ膜４９を良好なステップカバレッジで均
一に形成することができる。そして、このシード膜とし
てのＣｕ膜４９上に電解めっき法によりＣｕ膜５０を十
分な膜厚に成膜して接続孔４６および配線溝４７を埋め
込んでいることにより、良好な埋め込み特性で高精度に
埋め込みを行うことができ、これらの接続孔４６および
配線溝４７の埋め込み不良を防止することができる。こ
れによって、第２層目のＣｕ配線５１を、接続孔４６の
内部および配線溝４７の内部がＣｕで完全に埋め込まれ
た構造のデュアルダマシン配線として形成することがで
きる。以上により、配線材料としてのＣｕが低比抵抗で
かつ優れたエレクトロマイグレーション耐性を有するこ
とと相まって、信頼性が高く、高速動作可能な高性能の
ＬＳＩを高歩留まりで実現することができる。
ば、接続孔４６および配線溝４７を有する基板表面にシ
ード膜となるＣｕ膜４９をＣＶＤ法により成膜している
ので、このＣｕ膜４９を良好なステップカバレッジで均
一に形成することができる。そして、このシード膜とし
てのＣｕ膜４９上に電解めっき法によりＣｕ膜５０を十
分な膜厚に成膜して接続孔４６および配線溝４７を埋め
込んでいることにより、良好な埋め込み特性で高精度に
埋め込みを行うことができ、これらの接続孔４６および
配線溝４７の埋め込み不良を防止することができる。こ
れによって、第２層目のＣｕ配線５１を、接続孔４６の
内部および配線溝４７の内部がＣｕで完全に埋め込まれ
た構造のデュアルダマシン配線として形成することがで
きる。以上により、配線材料としてのＣｕが低比抵抗で
かつ優れたエレクトロマイグレーション耐性を有するこ
とと相まって、信頼性が高く、高速動作可能な高性能の
ＬＳＩを高歩留まりで実現することができる。
【００４６】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
【００４７】例えば、上述の第１、第２および第３の実
施形態において挙げた数値、構造、基板、原料、プロセ
スなどはあくまでも例に過ぎず、必要に応じて、これら
と異なる数値、構造、基板、原料、プロセスなどを用い
てもよい。
施形態において挙げた数値、構造、基板、原料、プロセ
スなどはあくまでも例に過ぎず、必要に応じて、これら
と異なる数値、構造、基板、原料、プロセスなどを用い
てもよい。
【００４８】
【発明の効果】以上説明したように、この発明によれ
ば、少なくとも接続孔および／または配線溝の部分の表
面に化学気相成長法により第１の導電膜を形成し、この
第１の導電膜上に電解めっき法により第２の導電膜を形
成して接続孔および／または配線溝を埋め込むようにし
ていることにより、微細な接続孔および／または配線溝
をＣｕ膜やその他の導電膜で高精度に埋め込むことがで
きる。
ば、少なくとも接続孔および／または配線溝の部分の表
面に化学気相成長法により第１の導電膜を形成し、この
第１の導電膜上に電解めっき法により第２の導電膜を形
成して接続孔および／または配線溝を埋め込むようにし
ていることにより、微細な接続孔および／または配線溝
をＣｕ膜やその他の導電膜で高精度に埋め込むことがで
きる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態によるＬＳＩの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２】この発明の第１の実施形態によるＬＳＩの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図３】この発明の第１の実施形態によるＬＳＩの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図４】この発明の第１の実施形態によるＬＳＩの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図５】この発明の第２の実施形態によるＬＳＩの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図６】この発明の第２の実施形態によるＬＳＩの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図７】この発明の第２の実施形態によるＬＳＩの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図８】この発明の第２の実施形態によるＬＳＩの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図９】この発明の第３の実施形態によるＬＳＩの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１０】この発明の第３の実施形態によるＬＳＩの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１１】この発明の第３の実施形態によるＬＳＩの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１２】この発明の第３の実施形態によるＬＳＩの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図１３】従来のデュアルダマシンプロセスによる配線
形成方法を説明するための断面図である。
形成方法を説明するための断面図である。
【図１４】従来のデュアルダマシンプロセスによる配線
形成方法を説明するための断面図である。
形成方法を説明するための断面図である。
【図１５】従来のデュアルダマシンプロセスによる配線
形成方法を説明するための断面図である。
形成方法を説明するための断面図である。
【図１６】従来のデュアルダマシンプロセスによる配線
形成方法を説明するための断面図である。
形成方法を説明するための断面図である。
１、２１、４１・・・半導体基板、５、２５、４５・・
・層間絶縁膜、７、２７、４８・・・バリアメタル膜、
８、９、２８、２９、４９、５０・・・Ｃｕ膜
・層間絶縁膜、７、２７、４８・・・バリアメタル膜、
８、９、２８、２９、４９、５０・・・Ｃｕ膜
Claims (11)
- 【請求項１】 接続孔および／または配線溝に導電膜を
埋め込むようにした半導体装置の製造方法において、 少なくとも上記接続孔および／または配線溝の部分の表
面に化学気相成長法により膜厚が１原子層分の膜厚以上
１００ｎｍ以下の第１の導電膜を形成する工程と、 上記第１の導電膜上に電解めっき法により第２の導電膜
を形成して上記接続孔および／または配線溝を埋め込む
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 上記第１の導電膜の膜厚は１原子層分の
膜厚以上５０ｎｍ以下であることを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項３】 上記第１の導電膜の膜厚は５ｎｍ以上５
０ｎｍ以下であることを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項４】 上記第１の導電膜の膜厚は１原子層分の
膜厚以上４０ｎｍ以下であることを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項５】 上記第１の導電膜の膜厚は５ｎｍ以上４
０ｎｍ以下であることを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項６】 上記第１の導電膜および上記第２の導電
膜は互いに同一の材料からなることを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項７】 上記第１の導電膜および上記第２の導電
膜は互いに異なる材料からなることを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項８】 上記第１の導電膜はＣｕ、Ｐｔ、Ｒｈ、
Ａｇ、Ｔｉ、ＴｉＮ／Ｔｉ、ＴｉＮ／ＲｈまたはＴｉＮ
／Ｐｔからなることを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項９】 上記第２の導電膜はＣｕ、ＡｇまたはＰ
ｔからなることを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項１０】 上記第１の導電膜を形成する前に上記
第１の導電膜および上記第２の導電膜の構成元素に対す
る拡散防止膜を形成するようにしたことを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項１１】 上記拡散防止膜はＴｉＮ、ＴｉＮ／Ｔ
ｉ、Ｔａ、ＴａＮまたはＷＮからなることを特徴とする
請求項１０記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8120898A JPH11283979A (ja) | 1998-03-27 | 1998-03-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8120898A JPH11283979A (ja) | 1998-03-27 | 1998-03-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11283979A true JPH11283979A (ja) | 1999-10-15 |
Family
ID=13740078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8120898A Pending JPH11283979A (ja) | 1998-03-27 | 1998-03-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11283979A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001217204A (ja) * | 1999-12-22 | 2001-08-10 | Hynix Semiconductor Inc | 半導体素子の銅金属配線形成方法 |
| JP2001338924A (ja) * | 2000-05-29 | 2001-12-07 | Sony Corp | 半導体装置の製造方法 |
| WO2003012845A1 (en) * | 2001-07-31 | 2003-02-13 | Applied Materials, Inc. | Semiconductor fabrication device and semiconductor fabrication method |
| KR100407679B1 (ko) * | 2000-06-15 | 2003-12-01 | 주식회사 하이닉스반도체 | 반도체 소자의 구리 금속 배선 형성방법 |
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