JPH11284061A - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
- Publication number
- JPH11284061A JPH11284061A JP8591798A JP8591798A JPH11284061A JP H11284061 A JPH11284061 A JP H11284061A JP 8591798 A JP8591798 A JP 8591798A JP 8591798 A JP8591798 A JP 8591798A JP H11284061 A JPH11284061 A JP H11284061A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- film
- trench
- cvd
- shallow trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】減圧ＣＶＤを用いて、素子分離のためのシャロ
ウトレンチの内部へ酸化膜を埋め込んだ場合に、埋め込
まれた酸化膜に発生するシーム部の腐食による歩留りの
低下を抑えることができる半導体装置の製造方法を提供
する。
【解決手段】シャロウトレンチの内部に、シランベース
の減圧ＣＶＤ法を用いて第１の酸化膜を埋め込んだ後、
まず、ソフトパッドを用いたＣＭＰ法もしくはエッチバ
ック法により第１の酸化膜を平坦化し、シャロウトレン
チ内部に埋め込まれた第１の酸化膜の表面を、多くとも
素子分離間隔の最低幅の１／２以下の範囲まで窪ませた
後、シャロウトレンチ内部に埋め込まれた第１の酸化膜
の窪み量以上の膜厚の第２の酸化膜を成膜し、ハードパ
ッドを用いたＣＭＰ法により、シャロウトレンチの内部
に埋め込まれた第２の酸化膜の表面を平坦化することに
より、上記課題を解決する。
(57) [PROBLEMS] To reduce the yield due to corrosion of a seam portion generated in a buried oxide film when an oxide film is buried in a shallow trench for element isolation using low pressure CVD. Provided is a method for manufacturing a semiconductor device which can be suppressed. After a first oxide film is embedded in a shallow trench by using a silane-based low-pressure CVD method,
First, the first oxide film is planarized by a CMP method or an etch-back method using a soft pad, and the surface of the first oxide film embedded in the shallow trench is reduced to at most 1/1 / the minimum width of the element separation interval. Then, a second oxide film having a thickness equal to or greater than the depression amount of the first oxide film embedded in the shallow trench is formed, and the shallow trench is formed by a CMP method using a hard pad. The above problem is solved by flattening the surface of the second oxide film embedded in the trench.
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、素子分離のための
シャロウトレンチの内部への酸化膜の埋め込みに、シラ
ンベースの減圧ＣＶＤ（Chemical Vapor Deposition ）
法を用いる半導体装置の製造方法に関するものである。The present invention relates to a silane-based low-pressure CVD (Chemical Vapor Deposition) method for embedding an oxide film in a shallow trench for element isolation.
The present invention relates to a method for manufacturing a semiconductor device using a method.
【０００２】[0002]
【従来の技術】半導体装置の素子分離をシャロウトレン
チで行う場合、このトレンチへの埋め込み酸化膜とし
て、例えば減圧ＣＶＤ、ＳＯＧ（spin-on-glass ）、オ
ゾンＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）、ＨＤＰ
−ＣＶＤ（高密度プラズマＣＶＤ）等の種々の膜が用い
られている。それぞれに一長一短はあるが、埋め込み用
途としてのカバレージの良さを備え、かつ、プロセスダ
メージや汚染のない高品位な膜を得るためには、シラン
ベースの減圧ＣＶＤ膜を用いるのが好ましい。2. Description of the Related Art When element isolation of a semiconductor device is performed by a shallow trench, for example, low-pressure CVD, SOG (spin-on-glass), ozone TEOS (Tetra-Ethyl-Ortho-Silicate) is used as a buried oxide film in the trench. , HDP
Various films such as CVD (high-density plasma CVD) are used. Although each has advantages and disadvantages, it is preferable to use a silane-based low-pressure CVD film in order to provide good coverage for embedding and obtain a high-quality film without process damage or contamination.
【０００３】すなわち、ＳＯＧやＴＥＯＳ材料では、材
料起因のカーボン汚染を本質的に避けることが不可能で
あり、また、ＨＤＰ−ＣＶＤ等では、装置構成上、メタ
ル汚染の混入が避けられないという問題点がある。しか
し、一方で減圧ＣＶＤにおいては、後工程でのフッ酸処
理等で、トレンチの内部に埋め込まれた酸化膜に形成さ
れるシーム（継ぎ目）部分が選択的に腐食されてしまう
という別の問題点がある。以下、この減圧ＣＶＤによる
問題点について説明する。That is, it is essentially impossible to avoid carbon contamination caused by SOG and TEOS materials, and it is unavoidable to mix metal contamination in HDP-CVD and the like due to the structure of the apparatus. There is a point. However, on the other hand, in the low pressure CVD, another problem that a seam (seam) formed in an oxide film embedded in the trench is selectively corroded by a hydrofluoric acid treatment or the like in a later step. There is. Hereinafter, the problems caused by the low pressure CVD will be described.
【０００４】ここで、図４（ａ）および（ｂ）に、従来
の半導体装置の製造方法の各工程を表す一例の断面概念
図を示す。同図（ａ）は、従来法に基づくシャロウトレ
ンチ埋め込みの仕上り概念図、同図（ｂ）は、その最終
形状の概念図である。FIGS. 4A and 4B are cross-sectional conceptual views showing an example of each step of a conventional method for manufacturing a semiconductor device. FIG. 1A is a conceptual view of a finish in which a shallow trench is buried based on a conventional method, and FIG. 1B is a conceptual view of its final shape.
【０００５】例えば、同図（ａ）に示すように、減圧Ｃ
ＶＤを用いて、窒化膜１４／パッド酸化膜１２／シリコ
ン基板１０のスタック（積層構造）に形成されたシャロ
ウトレンチ１６の内部にＣＶＤ酸化膜１８を埋め込んだ
場合、このトレンチ１６の内部に埋め込まれた酸化膜１
８の中央部にはシーム２０が形成される。このシーム２
０は、トレンチ１６の両側の側壁から成長した膜同士が
接触しているのみで、その間に化学的結合を何ら持って
はいない。[0005] For example, as shown in FIG.
When the CVD oxide film 18 is buried in the shallow trench 16 formed in the stack (laminated structure) of the nitride film 14 / pad oxide film 12 / silicon substrate 10 using VD, the CVD oxide film 18 is buried inside the trench 16. Oxide film 1
A seam 20 is formed at the center of 8. This seam 2
0 indicates that the films grown from the sidewalls on both sides of the trench 16 are in contact with each other, and have no chemical bond therebetween.
【０００６】通常のＣＭＯＳ工程では、シャロウトレン
チへの酸化膜１８の埋め込み後に、窒化膜１４／パッド
酸化膜１２剥離、犠牲酸化膜剥離等の工程で複数回のフ
ッ酸エッチングが行われる。この時、シーム２０にはフ
ッ酸が浸透しやすいため、その近傍が選択的に腐食され
てしまい、結果的に図４（ｂ）のような形状となる。こ
のようなシーム部の腐食が発生すると、例えばゲート電
極のエッチング時に腐食溝内に残渣が残り、ゲート間シ
ョートによる歩留り低下を引き起こす。In a normal CMOS process, after the oxide film 18 is buried in the shallow trench, hydrofluoric acid etching is performed a plurality of times in steps such as peeling of the nitride film 14 / pad oxide film 12 and peeling of the sacrificial oxide film. At this time, hydrofluoric acid easily penetrates into the seam 20, so that the vicinity thereof is selectively corroded, resulting in a shape as shown in FIG. 4B. When such seam corrosion occurs, for example, residues remain in the corrosion grooves when the gate electrode is etched, and the yield is reduced due to a short circuit between gates.
【０００７】以上のように、従来の半導体装置の製造方
法によれば、素子分離のためのシャロウトレンチの内部
へ酸化膜を埋め込むために、例えばＳＯＧ、オゾンＴＥ
ＯＳ、ＨＤＰ−ＣＶＤを用いた場合、カーボンやメタル
汚染によるプロセスダメージの問題があった。これに対
し、汚染によるプロセスダメージがなく、カバレージも
良いシランベースの減圧ＣＶＤを用いた場合には、シー
ム部の選択的な腐食による歩留り低下の問題があった。As described above, according to the conventional method of manufacturing a semiconductor device, in order to bury an oxide film inside a shallow trench for element isolation, for example, SOG or ozone TE is used.
When OS and HDP-CVD are used, there is a problem of process damage due to carbon or metal contamination. On the other hand, when using silane-based low-pressure CVD, which has no process damage due to contamination and has good coverage, there is a problem in that the yield is reduced due to selective corrosion of the seam portion.
【０００８】[0008]
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、減圧ＣＶＤを用
いて、素子分離のためのシャロウトレンチの内部へ酸化
膜を埋め込んだ場合に、埋め込まれた酸化膜に発生する
シーム部の腐食による歩留りの低下を抑えることができ
る半導体装置の製造方法を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems of the prior art, and to describe a case where an oxide film is buried in a shallow trench for element isolation by using low pressure CVD. It is an object of the present invention to provide a method of manufacturing a semiconductor device capable of suppressing a decrease in yield due to corrosion of a seam portion generated in a buried oxide film.
【０００９】[0009]
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板に形成したトレンチ溝の埋め
込みとして、少なくとも第１のＣＶＤ（Chemical Vapor
Deposition ）膜と該第１のＣＶＤ膜上に形成した第２
のＣＶＤ膜とからなる絶縁膜によって、前記第１のＣＶ
Ｄ膜が被覆されている素子分離構造において、少なくと
も、前記第１のＣＶＤ膜を成長させる工程と、ＣＭＰ
（chemical mechanical polishing ）によって該第１の
ＣＶＤ膜の前記トレンチ溝部の表面を前記半導体基板表
面より凹むように残す工程と、前記第２のＣＶＤ膜を形
成する工程と、該第２のＣＶＤ膜を前記トレンチ領域部
に残すように平坦化する工程とからなることを特徴とす
る半導体装置の製造方法を提供するものである。In order to achieve the above object, the present invention provides at least a first chemical vapor deposition (CVD) method for filling a trench formed in a semiconductor substrate.
Deposition) film and a second film formed on the first CVD film.
The first CV is formed by an insulating film comprising
At least a step of growing the first CVD film in the element isolation structure covered with the D film;
Leaving a surface of the trench groove of the first CVD film so as to be recessed from the surface of the semiconductor substrate by (chemical mechanical polishing), forming the second CVD film, and removing the second CVD film. Flattening the semiconductor device so as to remain in the trench region.
【００１０】ここで、前記第１のＣＶＤ膜は、シランベ
ースの減圧ＣＶＤ膜からなるのが好ましい。また、前記
第１のＣＶＤ膜を削除する工程は、ソフトパッドを用い
たＣＭＰ工程またはエッチバック工程からなり、前記第
２のＣＶＤ膜は、ハードパッドを用いたＣＭＰ工程から
なるのが好ましい。Here, the first CVD film is preferably formed of a silane-based low-pressure CVD film. Preferably, the step of removing the first CVD film comprises a CMP step or an etch-back step using a soft pad, and the second CVD film preferably comprises a CMP step using a hard pad.
【００１１】すなわち、本発明の半導体装置の製造方法
において、シャロウトレンチの内部への第１の酸化膜の
埋め込み後の平坦化処理は少なくとも２段階に分けて行
われる。まず、１回目の平坦化は、ソフトパッドを用い
たＣＭＰ（chemical mechanical polishing ）法あるい
はエッチバック法で行われる。例えば、ソフトパッドを
用いたＣＭＰ法では、シャロウトレンチの内部に埋め込
まれた第１の酸化膜の表面を所望の形状に窪ませること
ができる。That is, in the method of manufacturing a semiconductor device according to the present invention, the planarization after the first oxide film is buried in the shallow trench is performed in at least two stages. First, the first planarization is performed by a CMP (chemical mechanical polishing) method using a soft pad or an etch-back method. For example, in the CMP method using a soft pad, the surface of the first oxide film embedded in the shallow trench can be depressed into a desired shape.
【００１２】次いで、第２の酸化膜が成膜された後、２
回目の平坦化はハードパッドを用いたＣＭＰ法で行わ
れ、余剰の第２の酸化膜が除去される。ハードパッドに
よるＣＭＰ法では、微細部は完全に平坦化されるので、
第１の酸化膜の窪み部のみに第２の酸化膜を残すことが
できる。また、第２の酸化膜の膜厚を、トレンチの内部
に埋め込まれた第１の酸化膜の窪み量以上とすることに
より、２回目の平坦化後のトレンチ上面では、完全な平
坦化が達成される。Next, after the second oxide film is formed,
The second planarization is performed by a CMP method using a hard pad, and an excess second oxide film is removed. In the CMP method using a hard pad, the fine parts are completely flattened.
The second oxide film can be left only in the depression of the first oxide film. Further, by making the thickness of the second oxide film equal to or more than the depression amount of the first oxide film embedded in the trench, complete planarization is achieved on the upper surface of the trench after the second planarization. Is done.
【００１３】なお、１回目の平坦化の時に、トレンチの
内部に埋め込まれた酸化膜の窪み量を、多くとも目標と
する素子分離間隔の最低幅の１／２以下とすることによ
り、第２の酸化膜の表面にはシームができないため、こ
の第２の酸化膜は、その下の第１の酸化膜のシームに対
する蓋として有効に働く。従って、その後の工程で、第
１の酸化膜のシーム部が選択的に腐食されるのを防止す
ることができ、半導体装置の歩留りを向上させることが
できる。In the first planarization, the amount of depression of the oxide film buried in the trench is set to at most １ ／ or less of the minimum width of the target element separation interval. Since the surface of the oxide film cannot form a seam, the second oxide film effectively functions as a lid for the seam of the first oxide film thereunder. Therefore, it is possible to prevent the seam portion of the first oxide film from being selectively corroded in a subsequent step, and to improve the yield of the semiconductor device.
【００１４】[0014]
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体装置の製造方法を詳細
に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a method for manufacturing a semiconductor device according to the present invention will be described in detail with reference to preferred embodiments shown in the accompanying drawings.
【００１５】図１（ａ）および（ｂ）、図２（ｃ）およ
び（ｄ）ならびに図３（ｅ）および（ｆ）は、本発明の
半導体装置の製造方法の各工程を表す一実施例の断面概
念図である。本発明の半導体装置の製造方法において
は、まず、図１（ａ）に示すように、シリコン基板１０
の表面にパッド酸化膜１２を形成し、続けて、パッド酸
化膜１２の表面に窒化膜１４を形成する。例えば、パッ
ド酸化膜１２をドライ酸化で１８０Å、窒化膜１４を減
圧ＣＶＤ法で１５００Å形成する。FIGS. 1 (a) and 1 (b), FIGS. 2 (c) and (d), and FIGS. 3 (e) and 3 (f) show one embodiment of each step of the method of manufacturing a semiconductor device according to the present invention. FIG. In the method of manufacturing a semiconductor device according to the present invention, first, as shown in FIG.
Then, a pad oxide film 12 is formed on the surface of the substrate, and subsequently, a nitride film 14 is formed on the surface of the pad oxide film 12. For example, the pad oxide film 12 is formed at 180 ° by dry oxidation, and the nitride film 14 is formed at 1500 ° by low pressure CVD.
【００１６】その後、フォトリソグラフィー工程によ
り、窒化膜１４／パッド酸化膜１２／シリコン基板１０
のスタック（積層構造）をエッチングし、図１（ｂ）に
示すようなシャロウトレンチ１６を形成する。例えば、
トレンチ１６の深さは、シリコン基板１０表面から３５
００Åとする。Thereafter, a nitride film 14 / pad oxide film 12 / silicon substrate 10 is formed by a photolithography process.
Is etched to form a shallow trench 16 as shown in FIG. For example,
The depth of the trench 16 is 35 from the surface of the silicon substrate 10.
00 °.
【００１７】続いて、トレンチ１６の側壁を高温で酸化
した後、図２（ｃ）に示すように、シランベースの減圧
ＣＶＤを用いて第１のＣＶＤ酸化膜１８を形成し、トレ
ンチ１６の埋め戻しを行う。例えば、トレンチ１６の側
壁の酸化はドライ酸化で４００Å、減圧ＣＶＤの条件
は、Ｈｅ／Ｎ2 Ｏ／ＳｉＨ4 ＝６４／７２０／１６scc
m、圧力８０Ｐａ、温度８２５℃とし、膜圧は７０００
Åとする。この段階で、トレンチ１６内に埋め込まれた
酸化膜１８にはシーム部２０が形成される。Subsequently, after the sidewalls of the trench 16 are oxidized at a high temperature, a first CVD oxide film 18 is formed by using a silane-based low-pressure CVD, as shown in FIG. Make a return. For example, the oxidation of the side wall of the trench 16 is performed at 400 ° by dry oxidation, and the condition of the reduced pressure CVD is He / N 2 O / SiH 4 = 64/720/16 scc.
m, pressure 80Pa, temperature 825 ° C, and film pressure 7000
Å. At this stage, a seam portion 20 is formed in the oxide film 18 buried in the trench 16.
【００１８】続いて、１回目の平坦化をＣＭＰ法で行
う。この時の条件は、ウェーハ表面を研磨するための研
磨溶剤および研磨部材として、それぞれＫＯＨ系シリカ
スラリーおよびソフトパッドを用い、例えばＣＭＰ装置
のダウンプレッシャ、プラテンスピード、キャリアスピ
ードをそれぞれ７psi （pounds squared inch ）、２０
rpm （revolutions per minute）、２５rpm とする。Subsequently, the first planarization is performed by the CMP method. The conditions at this time are as follows: a KOH-based silica slurry and a soft pad are used as a polishing solvent and a polishing member for polishing the wafer surface, respectively. ), 20
rpm (revolutions per minute), 25 rpm.
【００１９】ここで、前述のプラテンは、研磨部材とし
て用いられる前述のソフトパッドや後述するハードパッ
ド等のパッドを支持するための支持台であり、キャリア
は、ウェーハを保持するための保持部材である。これら
のプラテンとキャリアは、それぞれパッド表面およびウ
ェーハ表面を向き合わせて各々独立に回転することによ
り、ウェーハ表面が研磨される。また、ダウンプレッシ
ャは、パッド表面とウェーハ表面との間の押し付け圧力
である。Here, the above-mentioned platen is a support base for supporting pads such as the above-mentioned soft pad used as a polishing member and a hard pad described later, and the carrier is a holding member for holding a wafer. is there. The wafer surface is polished by rotating these platens and carriers independently with the pad surface and wafer surface facing each other. The down pressure is a pressing pressure between the pad surface and the wafer surface.
【００２０】本実施例の条件のように、ソフトパッドを
使用し、比較的高圧力、低回転速度とすることにより、
図２（ｄ）に示すように、トレンチ１６の内部に埋め込
まれた酸化膜１８の上部を球状に窪ませることが可能で
ある。なお、１回目の平坦化は、レジストエッチバック
等のエッチバック法で行い、オーバーエッチング量のコ
ントロールにより、トレンチの内部に埋め込まれた酸化
膜１８の表面に窪みを形成することも可能である。As in the condition of the present embodiment, by using a soft pad and setting a relatively high pressure and a low rotation speed,
As shown in FIG. 2D, the upper portion of the oxide film 18 embedded in the trench 16 can be depressed in a spherical shape. The first planarization is performed by an etch-back method such as a resist etch-back, and a depression can be formed on the surface of the oxide film 18 embedded in the trench by controlling the amount of over-etching.
【００２１】また、対象となるトレンチ幅等によって、
もちろん平坦化の条件は適宜可変であるが、後述する第
２のＣＶＤ膜の表面にシームが発生するのを防ぐため
に、窪み量が埋め込み対象となるトレンチの最小幅の１
／２を超えないようオーバーポリッシュをコントロール
する必要がある。例えば、４０００Å幅のトレンチを埋
め込む場合は、窪み量を２０００Å以下に抑える必要が
ある。本実施例では、例えば窪み量を１５００Åとす
る。Also, depending on the target trench width and the like,
Of course, the conditions for the flattening can be appropriately changed. However, in order to prevent the occurrence of a seam on the surface of the second CVD film described later, the amount of the depression is set to be equal to the minimum width of the trench to be buried, which is one of the minimum width.
It is necessary to control the over polish so that it does not exceed / 2. For example, when embedding a trench having a width of 4000 °, it is necessary to suppress the amount of depression to 2000 ° or less. In the present embodiment, for example, the amount of depression is 1500 °.
【００２２】次に、図３（ｅ）に示すように、第２のＣ
ＶＤ膜２２を追加成膜する。この時の成膜条件は、２回
目の平坦化で完全平坦化するために、１回目の平坦化で
形成する、トレンチの内部に埋め込まれた第１の酸化膜
１８の窪み量よりも大きくする必要がある。Next, as shown in FIG.
The VD film 22 is additionally formed. At this time, the film forming conditions are set to be larger than the recess amount of the first oxide film 18 buried in the trench, which is formed in the first planarization so as to be completely planarized in the second planarization. There is a need.
【００２３】最後に、２回目の平坦化を行う。２回目の
平坦化の条件は、研磨溶剤および研磨部材として、それ
ぞれＫＯＨ系シリカスラリーおよびハードパッドを使用
し、例えばＣＭＰ装置のダウンプレッシャ、プラテンス
ピード、キャリアスピードをそれぞれ３psi 、３０rpm
、３５rpm とする。２回目の平坦化は、ハードパッド
を使用し、比較的低圧力、高回転速度とすることによ
り、図３（ｆ）に示すように、トレンチ上部の窪みをな
くし、完全に平坦化することが可能である。Finally, a second planarization is performed. The conditions for the second planarization are as follows: a KOH-based silica slurry and a hard pad are used as a polishing solvent and a polishing member, respectively. For example, the down pressure, platen speed and carrier speed of a CMP apparatus are set to 3 psi and 30 rpm, respectively.
, 35 rpm. In the second planarization, a hard pad is used, and a relatively low pressure and a high rotation speed are used. As shown in FIG. It is possible.
【００２４】本発明の半導体装置の製造方法は、基本的
に以上のようなものである。なお、本実施例では、一例
として具体的な数値を示しているが、本発明は、この実
施例の数値に何ら限定されるものではない。以上、本発
明の半導体装置の製造方法について詳細に説明したが、
本発明は上記実施例に限定されず、本発明の主旨を逸脱
しない範囲において、種々の改良や変更をしてもよいの
はもちろんである。The method of manufacturing a semiconductor device according to the present invention is basically as described above. In the present embodiment, specific numerical values are shown as an example, but the present invention is not limited to the numerical values in this embodiment. As described above, the semiconductor device manufacturing method of the present invention has been described in detail.
The present invention is not limited to the above-described embodiments, and various modifications and changes may be made without departing from the spirit of the present invention.
【００２５】[0025]
【発明の効果】以上詳細に説明した様に、本発明の半導
体装置の製造方法は、シランベースの減圧ＣＶＤ法を用
いて、シャロウトレンチの内部に第１の酸化膜を埋め込
んだ後、ソフトパッドを用いたＣＭＰ法もしくはエッチ
バック法により第１の酸化膜を平坦化し、シャロウトレ
ンチ内部に埋め込まれた第１の酸化膜の表面を窪ませ、
その後、第２の酸化膜を成膜し、ハードパッドを用いた
ＣＭＰ法により、シャロウトレンチの内部に埋め込まれ
た第２の酸化膜の表面を平坦化するものである。本発明
の半導体装置の製造方法によれば、トレンチの内部に埋
め込まれる酸化膜として、汚染のない、シランベースの
減圧ＣＶＤ膜を用いているため、ＳＯＧやオゾンＴＥＯ
Ｓ、ＨＤＰ−ＣＶＤを用いる場合に問題となるカーボ
ン、メタル汚染による品質の劣化を防止することができ
るのはもちろん、平坦化を２回に分けて行うことによ
り、従来では、シャロウトレンチを埋め込む場合に問題
となっていたシーム部の選択的な腐食による歩留りの低
下を完全に防止できる。As described above in detail, the method of manufacturing a semiconductor device according to the present invention uses a silane-based low-pressure CVD method to bury a first oxide film inside a shallow trench and then form a soft pad. The first oxide film is planarized by a CMP method or an etch-back method using a method, and the surface of the first oxide film embedded in the shallow trench is depressed.
Thereafter, a second oxide film is formed, and the surface of the second oxide film embedded in the shallow trench is planarized by a CMP method using a hard pad. According to the method for manufacturing a semiconductor device of the present invention, a silane-based low-pressure CVD film free from contamination is used as an oxide film embedded in the trench, so that SOG or ozone TEO is used.
In addition to preventing the deterioration of quality due to carbon and metal contamination, which is a problem when using S, HDP-CVD, it is possible to prevent the deterioration of the quality of the shallow trench by performing the flattening twice. Thus, it is possible to completely prevent the yield from being reduced due to the selective corrosion of the seam portion.
【図１】 （ａ）および（ｂ）は、本発明の半導体装置
の製造方法の各工程を表す一実施例の断面概念図であ
る。FIGS. 1A and 1B are conceptual cross-sectional views of one embodiment showing respective steps of a method for manufacturing a semiconductor device of the present invention.
【図２】 （ｃ）および（ｄ）は、本発明の半導体装置
の製造方法の各工程を表す一実施例の断面概念図であ
る。FIGS. 2 (c) and 2 (d) are cross-sectional conceptual views of one embodiment showing respective steps of a method for manufacturing a semiconductor device of the present invention.
【図３】 （ｅ）および（ｆ）は、本発明の半導体装置
の製造方法の各工程を表す一実施例の断面概念図であ
る。3 (e) and 3 (f) are conceptual cross-sectional views of one embodiment showing respective steps of a method for manufacturing a semiconductor device of the present invention.
【図４】 （ａ）および（ｂ）は、従来の半導体装置の
製造方法の各工程を表す一例の断面概念図である。FIGS. 4A and 4B are conceptual cross-sectional views of an example showing respective steps of a conventional method for manufacturing a semiconductor device.
１０ シリコン基板 １２ パッド酸化膜 １４ 窒化膜 １６ シャロウトレンチ １８，２２ ＣＶＤ酸化膜 ２０ シーム部 Reference Signs List 10 silicon substrate 12 pad oxide film 14 nitride film 16 shallow trench 18, 22 CVD oxide film 20 seam portion
Claims (3)
みとして、少なくとも第１のＣＶＤ膜と該第１のＣＶＤ
膜上に形成した第２のＣＶＤ膜とからなる絶縁膜によっ
て、前記第１のＣＶＤ膜が被覆されている素子分離構造
において、 少なくとも、前記第１のＣＶＤ膜を成長させる工程と、
ＣＭＰによって該第１のＣＶＤ膜の前記トレンチ溝部の
表面を前記半導体基板表面より凹むように残す工程と、
前記第２のＣＶＤ膜を形成する工程と、該第２のＣＶＤ
膜を前記トレンチ領域部に残すように平坦化する工程と
からなることを特徴とする半導体装置の製造方法。At least a first CVD film and a first CVD film for filling a trench formed in a semiconductor substrate.
At least a step of growing the first CVD film in an element isolation structure in which the first CVD film is covered with an insulating film composed of a second CVD film formed on the film;
Leaving a surface of the trench groove portion of the first CVD film so as to be recessed from the semiconductor substrate surface by CMP;
Forming the second CVD film; and forming the second CVD film.
Flattening the film so as to leave the film in the trench region.
圧ＣＶＤ膜からなることを特徴とする請求項１に記載の
半導体装置の製造方法。2. The method according to claim 1, wherein said first CVD film comprises a silane-based low-pressure CVD film.
フトパッドを用いたＣＭＰ工程またはエッチバック工程
からなり、前記第２のＣＶＤ膜は、ハードパッドを用い
たＣＭＰ工程からなることを特徴とする請求項１に記載
の半導体装置の製造方法。3. The method according to claim 1, wherein the step of removing the first CVD film comprises a CMP step or an etch-back step using a soft pad, and the second CVD film comprises a CMP step using a hard pad. The method for manufacturing a semiconductor device according to claim 1, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8591798A JPH11284061A (en) | 1998-03-31 | 1998-03-31 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8591798A JPH11284061A (en) | 1998-03-31 | 1998-03-31 | Method for manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11284061A true JPH11284061A (en) | 1999-10-15 |
Family
ID=13872159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8591798A Withdrawn JPH11284061A (en) | 1998-03-31 | 1998-03-31 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11284061A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076110A (en) * | 2000-06-02 | 2002-03-15 | Agere Systems Guardian Corp | Method to reduce problems with concave surface formation during trench isolation structure formation |
| WO2003102653A1 (en) * | 2002-05-31 | 2003-12-11 | Intel Corporation | Method for producing vertical tapers in optical waveguides by over polishing |
| US6956983B2 (en) | 2002-05-31 | 2005-10-18 | Intel Corporation | Epitaxial growth for waveguide tapering |
| US6989284B2 (en) | 2002-05-31 | 2006-01-24 | Intel Corporation | Fabrication of a waveguide taper through ion implantation |
| WO2007074655A1 (en) * | 2005-12-28 | 2007-07-05 | Tokai Carbon Co., Ltd. | Process for producing negative electrode material for lithium ion secondary battery |
| CN115642081A (en) * | 2022-11-04 | 2023-01-24 | 和舰芯片制造(苏州)股份有限公司 | Channel filling method for improving Power MOS breakdown voltage |
-
1998
- 1998-03-31 JP JP8591798A patent/JPH11284061A/en not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076110A (en) * | 2000-06-02 | 2002-03-15 | Agere Systems Guardian Corp | Method to reduce problems with concave surface formation during trench isolation structure formation |
| WO2003102653A1 (en) * | 2002-05-31 | 2003-12-11 | Intel Corporation | Method for producing vertical tapers in optical waveguides by over polishing |
| US6813432B2 (en) | 2002-05-31 | 2004-11-02 | Intel Corporation | Method for producing vertical tapers in optical waveguides by over polishing |
| US6956983B2 (en) | 2002-05-31 | 2005-10-18 | Intel Corporation | Epitaxial growth for waveguide tapering |
| US6987912B2 (en) | 2002-05-31 | 2006-01-17 | Intel Corporation | Epitaxial growth for waveguide tapering |
| US6989284B2 (en) | 2002-05-31 | 2006-01-24 | Intel Corporation | Fabrication of a waveguide taper through ion implantation |
| US7043124B2 (en) | 2002-05-31 | 2006-05-09 | Intel Corporation | Fabrication of a waveguide taper through ion implantation |
| CN1317578C (en) * | 2002-05-31 | 2007-05-23 | 英特尔公司 | Method for producing vertical tapers in optical waveguides by overpolishing |
| WO2007074655A1 (en) * | 2005-12-28 | 2007-07-05 | Tokai Carbon Co., Ltd. | Process for producing negative electrode material for lithium ion secondary battery |
| CN115642081A (en) * | 2022-11-04 | 2023-01-24 | 和舰芯片制造(苏州)股份有限公司 | Channel filling method for improving Power MOS breakdown voltage |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6048775A (en) | Method to make shallow trench isolation structure by HDP-CVD and chemical mechanical polish processes | |
| US5858858A (en) | Annealing methods for forming isolation trenches | |
| US6541382B1 (en) | Lining and corner rounding method for shallow trench isolation | |
| US6306723B1 (en) | Method to form shallow trench isolations without a chemical mechanical polish | |
| US6399461B1 (en) | Addition of planarizing dielectric layer to reduce a dishing phenomena experienced during a chemical mechanical procedure used in the formation of shallow trench isolation regions | |
| JP2000012676A (en) | Semiconductor device trench element isolation method | |
| US7087528B2 (en) | Chemical-mechanical polishing (CMP) process for shallow trench isolation | |
| US6261923B1 (en) | Method to solve the dishing issue in CMP planarization by using a nitride hard mask for local inverse etchback and CMP | |
| US6649488B2 (en) | Method of shallow trench isolation | |
| US6537914B1 (en) | Integrated circuit device isolation methods using high selectivity chemical-mechanical polishing | |
| US6197657B1 (en) | Method for producing a semiconductor device | |
| JP2000058637A (en) | Method for forming shallow trench insulation structure in semiconductor substrate | |
| US6664190B2 (en) | Pre STI-CMP planarization scheme | |
| US6001696A (en) | Trench isolation methods including plasma chemical vapor deposition and lift off | |
| EP0954022A1 (en) | Method for providing shallow trench isolation of transistors | |
| US6165869A (en) | Method to avoid dishing in forming trenches for shallow trench isolation | |
| JPH11284061A (en) | Method for manufacturing semiconductor device | |
| US6436833B1 (en) | Method for pre-STI-CMP planarization using poly-si thermal oxidation | |
| US6087262A (en) | Method for manufacturing shallow trench isolation structure | |
| US5851901A (en) | Method of manufacturing an isolation region of a semiconductor device with advanced planarization | |
| US6869857B2 (en) | Method to achieve STI planarization | |
| JP3636887B2 (en) | Method for planarizing a semiconductor substrate | |
| US6403484B1 (en) | Method to achieve STI planarization | |
| US7060573B2 (en) | Extended poly buffer STI scheme | |
| US6060348A (en) | Method to fabricate isolation by combining locos and shallow trench isolation for ULSI technology |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050607 |