JPH11284137A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH11284137A JPH11284137A JP10083889A JP8388998A JPH11284137A JP H11284137 A JPH11284137 A JP H11284137A JP 10083889 A JP10083889 A JP 10083889A JP 8388998 A JP8388998 A JP 8388998A JP H11284137 A JPH11284137 A JP H11284137A
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Abstract
(57)【要約】
【課題】ＤＲＡＭにおいて、トリプルウェル構造を用い
ること無く、メモリセルアレイ部の基板電位を独立に制
御可能とするともに、アクセストランジスタのオフリー
ク電流を低減する。 【解決手段】上下を酸化膜層２ａ、２ｃにより挟まれた
埋め込みポリシリコン層２ｂの上にｐ型シリコン単結晶
層を有するＳＯＩ基板を用い、メモリセルアレイ部Ａと
周辺回路部Ｂを、トレンチ４内の埋め込み酸化膜層６に
より絶縁分離する。メモリセルアレイ部Ａにおける素子
間分離を、フィールドシールド電極８ａによるフィール
ドシールド素子分離構造により行い、ＳＯＩ構造固有の
基板浮遊効果を回避する。埋め込みポリシリコン層２ｂ
を、その上のｐ型シリコン単結晶層と同じ基板バイアス
電位として、アクセストランジスタをダブルゲート構造
とし、そのオフリーク電流を低減する。
ること無く、メモリセルアレイ部の基板電位を独立に制
御可能とするともに、アクセストランジスタのオフリー
ク電流を低減する。 【解決手段】上下を酸化膜層２ａ、２ｃにより挟まれた
埋め込みポリシリコン層２ｂの上にｐ型シリコン単結晶
層を有するＳＯＩ基板を用い、メモリセルアレイ部Ａと
周辺回路部Ｂを、トレンチ４内の埋め込み酸化膜層６に
より絶縁分離する。メモリセルアレイ部Ａにおける素子
間分離を、フィールドシールド電極８ａによるフィール
ドシールド素子分離構造により行い、ＳＯＩ構造固有の
基板浮遊効果を回避する。埋め込みポリシリコン層２ｂ
を、その上のｐ型シリコン単結晶層と同じ基板バイアス
電位として、アクセストランジスタをダブルゲート構造
とし、そのオフリーク電流を低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ（Dynami
c Random Access Memory) 等の半導体記憶装置及びその
製造方法に関する。
c Random Access Memory) 等の半導体記憶装置及びその
製造方法に関する。
【０００２】
【従来の技術】例えば、６４Ｍ以降の従来のＤＲＡＭで
は、周辺回路速度の向上や、静電放電（ＥＳＤ：Electr
o-Static Discharge) 、ラッチアップ等に対する信頼性
向上の目的で、トリプルウェル方式が採用されている。
は、周辺回路速度の向上や、静電放電（ＥＳＤ：Electr
o-Static Discharge) 、ラッチアップ等に対する信頼性
向上の目的で、トリプルウェル方式が採用されている。
【０００３】
【発明が解決しようとする課題】ところが、このトリプ
ルウェル方式のように、基板中に何重にもウェルを形成
するためには、必然的にイオン注入工程が多くなり、ま
た、そのためのマスク工程も複雑になるという問題が有
った。
ルウェル方式のように、基板中に何重にもウェルを形成
するためには、必然的にイオン注入工程が多くなり、ま
た、そのためのマスク工程も複雑になるという問題が有
った。
【０００４】更に、基板中に導電型の異なる不純物を重
ねてイオン注入する結果、基板濃度が高濃度化し、基板
バイアス効果の悪化や保持特性の劣化を生じるという問
題も有った。
ねてイオン注入する結果、基板濃度が高濃度化し、基板
バイアス効果の悪化や保持特性の劣化を生じるという問
題も有った。
【０００５】そこで、本発明の目的は、特に、トリプル
ウェル方式を採用しなくても、それと同程度の周辺回路
の低電圧での高速化、及び、メモリセルアレイ部での基
板電位の安定化を夫々達成でき、その結果、基板バイア
ス効果の悪化や保持特性の劣化を回避することができる
半導体記憶装置及びその製造方法を提供することであ
る。
ウェル方式を採用しなくても、それと同程度の周辺回路
の低電圧での高速化、及び、メモリセルアレイ部での基
板電位の安定化を夫々達成でき、その結果、基板バイア
ス効果の悪化や保持特性の劣化を回避することができる
半導体記憶装置及びその製造方法を提供することであ
る。
【０００６】
【課題を解決するための手段】上述した課題を解決する
本発明の半導体記憶装置は、半導体基板上に設けられた
第１の絶縁層と、その第１の絶縁層上に設けられた多結
晶半導体層と、その多結晶半導体層上に設けられた第２
の絶縁層と、その第２の絶縁層上に設けられた単結晶半
導体層とを有し、前記単結晶半導体層にメモリセルアレ
イ領域及び周辺回路領域の各素子が形成され、前記メモ
リセルアレイ領域では、フィールドシールド素子分離法
により素子間分離がなされ、前記周辺回路領域では、絶
縁体分離法により素子間分離がなされている。
本発明の半導体記憶装置は、半導体基板上に設けられた
第１の絶縁層と、その第１の絶縁層上に設けられた多結
晶半導体層と、その多結晶半導体層上に設けられた第２
の絶縁層と、その第２の絶縁層上に設けられた単結晶半
導体層とを有し、前記単結晶半導体層にメモリセルアレ
イ領域及び周辺回路領域の各素子が形成され、前記メモ
リセルアレイ領域では、フィールドシールド素子分離法
により素子間分離がなされ、前記周辺回路領域では、絶
縁体分離法により素子間分離がなされている。
【０００７】本発明の一態様では、前記メモリセルアレ
イ領域を取り囲むように、且つ、前記単結晶半導体層を
貫通して形成されたトレンチ内に第３の絶縁層が設けら
れ、前記第２及び第３の絶縁層により、前記メモリセル
アレイ領域の前記単結晶半導体層が前記周辺回路領域の
前記単結晶半導体層から電気的に絶縁分離されている。
イ領域を取り囲むように、且つ、前記単結晶半導体層を
貫通して形成されたトレンチ内に第３の絶縁層が設けら
れ、前記第２及び第３の絶縁層により、前記メモリセル
アレイ領域の前記単結晶半導体層が前記周辺回路領域の
前記単結晶半導体層から電気的に絶縁分離されている。
【０００８】本発明の一態様では、前記周辺回路領域に
おける素子間分離が、ＬＯＣＯＳ法によりなされてい
る。
おける素子間分離が、ＬＯＣＯＳ法によりなされてい
る。
【０００９】本発明の一態様では、少なくとも前記メモ
リセルアレイ領域の前記多結晶半導体層が、前記メモリ
セルアレイ領域の前記単結晶半導体層と実質的に同電位
に固定されている。
リセルアレイ領域の前記多結晶半導体層が、前記メモリ
セルアレイ領域の前記単結晶半導体層と実質的に同電位
に固定されている。
【００１０】本発明の一態様では、少なくとも前記メモ
リセルアレイ領域の前記多結晶半導体層と前記メモリセ
ルアレイ領域の前記単結晶半導体層とが、いずれもバッ
クバイアス電位に固定されている。
リセルアレイ領域の前記多結晶半導体層と前記メモリセ
ルアレイ領域の前記単結晶半導体層とが、いずれもバッ
クバイアス電位に固定されている。
【００１１】本発明の一態様では、前記メモリセルアレ
イ領域に、１トランジスタ−１キャパシタ型のメモリセ
ルが形成されている。
イ領域に、１トランジスタ−１キャパシタ型のメモリセ
ルが形成されている。
【００１２】本発明の一態様では、前記メモリセルアレ
イ領域の前記基板部に設けられたトレンチ内に各メモリ
セルのキャパシタ構造が形成されている。
イ領域の前記基板部に設けられたトレンチ内に各メモリ
セルのキャパシタ構造が形成されている。
【００１３】本発明の一態様では、前記各メモリセルの
キャパシタ構造が、前記メモリセルアレイ領域の前記ト
レンチの内面に絶縁膜を介して設けられたセルプレー
ト、そのセルプレートの上に設けられたキャパシタ絶縁
膜、及び、そのキャパシタ絶縁膜の上に設けられたスト
レージノードにより構成されている。
キャパシタ構造が、前記メモリセルアレイ領域の前記ト
レンチの内面に絶縁膜を介して設けられたセルプレー
ト、そのセルプレートの上に設けられたキャパシタ絶縁
膜、及び、そのキャパシタ絶縁膜の上に設けられたスト
レージノードにより構成されている。
【００１４】本発明の一態様では、前記メモリセルアレ
イ領域におけるフィールドシールド素子分離構造のフィ
ールドシールド電極が、前記セルプレートに連続して形
成されている。
イ領域におけるフィールドシールド素子分離構造のフィ
ールドシールド電極が、前記セルプレートに連続して形
成されている。
【００１５】本発明の一態様では、前記各メモリセルの
キャパシタ構造が、スタック型に構成されている。
キャパシタ構造が、スタック型に構成されている。
【００１６】本発明の一態様では、前記キャパシタ構造
のセルプレートが、前記メモリセルアレイ領域における
フィールドシールド素子分離構造のフィールドシールド
電極に電気的に接続されている。
のセルプレートが、前記メモリセルアレイ領域における
フィールドシールド素子分離構造のフィールドシールド
電極に電気的に接続されている。
【００１７】また、本発明の半導体記憶装置の製造方法
は、主面表面に第１の絶縁膜を介して多結晶半導体層を
形成した第１の単結晶半導体基板と、主面表面に第２の
絶縁膜を形成した第２の単結晶半導体基板とを、主面同
士を向かい合わせて互いに貼り合わせた後、前記第２の
単結晶半導体基板の厚みを加工して、前記第１の単結晶
半導体基板上に、前記第１の絶縁膜、前記多結晶半導体
層及び前記第２の絶縁膜を介して単結晶半導体層を形成
する工程と、前記単結晶半導体層の周辺回路領域となる
部分に素子分離構造を形成する工程と、前記単結晶半導
体層の前記周辺回路領域となる部分とメモリセルアレイ
領域となる部分との間に、前記メモリセルアレイ領域と
なる部分を取り囲むように、少なくとも前記第２の絶縁
膜に達する深さの第１のトレンチを形成するとともに、
前記メモリセルアレイ領域となる部分の前記単結晶半導
体層の所定位置に、メモリセルキャパシタを形成するた
めの第２のトレンチを形成する工程と、前記第１及び第
２のトレンチ内を埋め込むように全面に第３の絶縁膜を
形成する工程と、前記第１及び第２のトレンチ外の前記
第３の絶縁膜を除去した後、前記第２のトレンチ内の前
記第３の絶縁膜を除去する工程と、前記第２のトレンチ
の内面を含む前記メモリセルアレイ領域となる部分の全
面に第４の絶縁膜を形成する工程と、前記第４の絶縁膜
の上に第１の導電膜を形成する工程と、前記第１の導電
膜をパターニングして、前記メモリセルアレイ領域にお
いて素子分離領域となる領域及びそれと連続した前記第
２のトレンチを含む領域とに前記第１の導電膜を残す工
程と、前記第１の導電膜の上に第５の絶縁膜を形成する
工程と、前記第５の絶縁膜の上に第２の導電膜を形成し
た後、その第２の導電膜をメモリキャパシタのストレー
ジノードのパターンに加工する工程と、前記周辺回路領
域となる部分及び前記メモリセルアレイ領域となる部分
の所定箇所に夫々ＭＯＳＦＥＴを形成する工程と、前記
メモリセルアレイ領域となる部分に形成した前記ＭＯＳ
ＦＥＴの一方の拡散層と前記第２の導電膜とを電気的に
接続する工程と、を有する。
は、主面表面に第１の絶縁膜を介して多結晶半導体層を
形成した第１の単結晶半導体基板と、主面表面に第２の
絶縁膜を形成した第２の単結晶半導体基板とを、主面同
士を向かい合わせて互いに貼り合わせた後、前記第２の
単結晶半導体基板の厚みを加工して、前記第１の単結晶
半導体基板上に、前記第１の絶縁膜、前記多結晶半導体
層及び前記第２の絶縁膜を介して単結晶半導体層を形成
する工程と、前記単結晶半導体層の周辺回路領域となる
部分に素子分離構造を形成する工程と、前記単結晶半導
体層の前記周辺回路領域となる部分とメモリセルアレイ
領域となる部分との間に、前記メモリセルアレイ領域と
なる部分を取り囲むように、少なくとも前記第２の絶縁
膜に達する深さの第１のトレンチを形成するとともに、
前記メモリセルアレイ領域となる部分の前記単結晶半導
体層の所定位置に、メモリセルキャパシタを形成するた
めの第２のトレンチを形成する工程と、前記第１及び第
２のトレンチ内を埋め込むように全面に第３の絶縁膜を
形成する工程と、前記第１及び第２のトレンチ外の前記
第３の絶縁膜を除去した後、前記第２のトレンチ内の前
記第３の絶縁膜を除去する工程と、前記第２のトレンチ
の内面を含む前記メモリセルアレイ領域となる部分の全
面に第４の絶縁膜を形成する工程と、前記第４の絶縁膜
の上に第１の導電膜を形成する工程と、前記第１の導電
膜をパターニングして、前記メモリセルアレイ領域にお
いて素子分離領域となる領域及びそれと連続した前記第
２のトレンチを含む領域とに前記第１の導電膜を残す工
程と、前記第１の導電膜の上に第５の絶縁膜を形成する
工程と、前記第５の絶縁膜の上に第２の導電膜を形成し
た後、その第２の導電膜をメモリキャパシタのストレー
ジノードのパターンに加工する工程と、前記周辺回路領
域となる部分及び前記メモリセルアレイ領域となる部分
の所定箇所に夫々ＭＯＳＦＥＴを形成する工程と、前記
メモリセルアレイ領域となる部分に形成した前記ＭＯＳ
ＦＥＴの一方の拡散層と前記第２の導電膜とを電気的に
接続する工程と、を有する。
【００１８】本発明の一態様では、前記周辺回路領域と
なる部分における前記素子分離構造として、ＬＯＣＯＳ
酸化膜を形成し、そのＬＯＣＯＳ酸化膜を研磨して、前
記単結晶半導体層の主面と面一に加工する。
なる部分における前記素子分離構造として、ＬＯＣＯＳ
酸化膜を形成し、そのＬＯＣＯＳ酸化膜を研磨して、前
記単結晶半導体層の主面と面一に加工する。
【００１９】また、本発明の別の態様による半導体記憶
装置の製造方法は、主面表面に第１の絶縁膜を介して多
結晶半導体層を形成した第１の単結晶半導体基板と、主
面表面に第２の絶縁膜を形成した第２の単結晶半導体基
板とを、主面同士を向かい合わせて互いに貼り合わせた
後、前記第２の単結晶半導体基板の厚みを加工して、前
記第１の単結晶半導体基板上に、前記第１の絶縁膜、前
記多結晶半導体層及び前記第２の絶縁膜を介して単結晶
半導体層を形成する工程と、前記単結晶半導体層の周辺
回路領域となる部分に素子分離構造を形成する工程と、
前記単結晶半導体層の前記周辺回路領域となる部分とメ
モリセルアレイ領域となる部分との間に、前記メモリセ
ルアレイ領域となる部分を取り囲むように、少なくとも
前記第２の絶縁膜に達する深さのトレンチを形成する工
程と、前記トレンチ内を埋め込むように第３の絶縁膜を
形成する工程と、前記周辺回路領域となる部分にフィー
ルドシールド素子分離構造を形成する工程と、前記周辺
回路領域となる部分及び前記メモリセルアレイ領域とな
る部分の所定箇所に夫々ＭＯＳＦＥＴを形成する工程
と、前記メモリセルアレイ領域となる部分に、その部分
の前記ＭＯＳＦＥＴの一方の拡散層に電気的に接続した
ストレージノードを有するメモリキャパシタを形成する
工程と、を有する。
装置の製造方法は、主面表面に第１の絶縁膜を介して多
結晶半導体層を形成した第１の単結晶半導体基板と、主
面表面に第２の絶縁膜を形成した第２の単結晶半導体基
板とを、主面同士を向かい合わせて互いに貼り合わせた
後、前記第２の単結晶半導体基板の厚みを加工して、前
記第１の単結晶半導体基板上に、前記第１の絶縁膜、前
記多結晶半導体層及び前記第２の絶縁膜を介して単結晶
半導体層を形成する工程と、前記単結晶半導体層の周辺
回路領域となる部分に素子分離構造を形成する工程と、
前記単結晶半導体層の前記周辺回路領域となる部分とメ
モリセルアレイ領域となる部分との間に、前記メモリセ
ルアレイ領域となる部分を取り囲むように、少なくとも
前記第２の絶縁膜に達する深さのトレンチを形成する工
程と、前記トレンチ内を埋め込むように第３の絶縁膜を
形成する工程と、前記周辺回路領域となる部分にフィー
ルドシールド素子分離構造を形成する工程と、前記周辺
回路領域となる部分及び前記メモリセルアレイ領域とな
る部分の所定箇所に夫々ＭＯＳＦＥＴを形成する工程
と、前記メモリセルアレイ領域となる部分に、その部分
の前記ＭＯＳＦＥＴの一方の拡散層に電気的に接続した
ストレージノードを有するメモリキャパシタを形成する
工程と、を有する。
【００２０】
【発明の実施の形態】以下、本発明を好ましい実施の形
態に従い説明する。
態に従い説明する。
【００２１】〔第１の実施の形態〕図１に、リバースト
レンチキャパシタ型のＤＲＡＭに本発明を適用した第１
の実施の形態の概略断面図を、図２に、そのメモリセル
アレイ部の平面配置図を、図３にＤＲＡＭの全体概略構
成図を夫々示す。なお、図１は、図２のＩ−Ｉ線に沿っ
た断面に対応している。
レンチキャパシタ型のＤＲＡＭに本発明を適用した第１
の実施の形態の概略断面図を、図２に、そのメモリセル
アレイ部の平面配置図を、図３にＤＲＡＭの全体概略構
成図を夫々示す。なお、図１は、図２のＩ−Ｉ線に沿っ
た断面に対応している。
【００２２】図１に示すように、本実施の形態のＤＲＡ
Ｍは、ｐ型単結晶シリコン半導体基板１の上に、上下を
シリコン酸化膜層２ａ、２ｃにより挟み込まれた埋め込
みポリシリコン層２ｂを介して、例えば、厚さ０．２〜
０．３μｍ程度で、且つ、基板表面濃度１×１０16／ｃ
ｍ3 程度以上のｐ型単結晶シリコン半導体層３が設けら
れた、一種のＳＯＩ（Silicon On Insulator又は Semic
onductor On Insulator)構造の基板に形成されている。
Ｍは、ｐ型単結晶シリコン半導体基板１の上に、上下を
シリコン酸化膜層２ａ、２ｃにより挟み込まれた埋め込
みポリシリコン層２ｂを介して、例えば、厚さ０．２〜
０．３μｍ程度で、且つ、基板表面濃度１×１０16／ｃ
ｍ3 程度以上のｐ型単結晶シリコン半導体層３が設けら
れた、一種のＳＯＩ（Silicon On Insulator又は Semic
onductor On Insulator)構造の基板に形成されている。
【００２３】図３に示すように、ＤＲＡＭは、多数のメ
モリセルが形成されたメモリセルアレイ部Ａと、センス
アンプ等を含む周辺回路部Ｂとを備えており、それらの
間が、例えば、深さ５〜１０μｍ程度のトレンチ４によ
り分離されている。なお、この図３において、５は、メ
モリセルアレイ部Ａにおいてメモリキャパシタが形成さ
れているトレンチ、１００は、周辺回路部Ｂに設けられ
た各種ＭＯＳトランジスタである。
モリセルが形成されたメモリセルアレイ部Ａと、センス
アンプ等を含む周辺回路部Ｂとを備えており、それらの
間が、例えば、深さ５〜１０μｍ程度のトレンチ４によ
り分離されている。なお、この図３において、５は、メ
モリセルアレイ部Ａにおいてメモリキャパシタが形成さ
れているトレンチ、１００は、周辺回路部Ｂに設けられ
た各種ＭＯＳトランジスタである。
【００２４】図１に示すように、メモリセルアレイ部Ａ
と周辺回路部Ｂとを分離するトレンチ４は、下側の酸化
膜層２ａを貫通する深さまで形成されており、その内部
が、シリコン酸化膜層６で埋め込まれている。なお、こ
のトレンチ４は、上側の酸化膜層２ｃに達する深さまで
形成されていれば、それ以上の深さに形成される必要は
必ずしも無い。
と周辺回路部Ｂとを分離するトレンチ４は、下側の酸化
膜層２ａを貫通する深さまで形成されており、その内部
が、シリコン酸化膜層６で埋め込まれている。なお、こ
のトレンチ４は、上側の酸化膜層２ｃに達する深さまで
形成されていれば、それ以上の深さに形成される必要は
必ずしも無い。
【００２５】このトレンチ４内の酸化膜層６と酸化膜層
２ｃとにより、メモリセルアレイ部Ａの基板部であるシ
リコン半導体層３と周辺回路部Ｂの基板部であるシリコ
ン半導体層３とが互いに電気的に絶縁され、従来のトリ
プルウェル構造と同様の効果を示す。
２ｃとにより、メモリセルアレイ部Ａの基板部であるシ
リコン半導体層３と周辺回路部Ｂの基板部であるシリコ
ン半導体層３とが互いに電気的に絶縁され、従来のトリ
プルウェル構造と同様の効果を示す。
【００２６】また、トレンチ４内の酸化膜層６と酸化膜
層２ａとにより、メモリセルアレイ部Ａの埋め込みポリ
シリコン層２ｂと周辺回路部Ｂの埋め込みポリシリコン
層２ｂとが互いに電気的に絶縁されている。
層２ａとにより、メモリセルアレイ部Ａの埋め込みポリ
シリコン層２ｂと周辺回路部Ｂの埋め込みポリシリコン
層２ｂとが互いに電気的に絶縁されている。
【００２７】一方、メモリセルアレイ部Ａにおいてメモ
リキャパシタが形成されるトレンチ５も、図示の例で
は、酸化膜層２ａを貫通する深さまで形成されている
が、このトレンチ５は、メモリキャパシタとして必要な
容量が得られれば、その深さは特に限定されない。
リキャパシタが形成されるトレンチ５も、図示の例で
は、酸化膜層２ａを貫通する深さまで形成されている
が、このトレンチ５は、メモリキャパシタとして必要な
容量が得られれば、その深さは特に限定されない。
【００２８】このトレンチ５内には、その内面に、シリ
コン酸化膜７を介して、メモリキャパシタのセルプレー
トであるｎ型ポリシリコン膜８が形成され、このｎ型ポ
リシリコン膜８の上に、例えば、ＯＮＯ膜からなるキャ
パシタ誘電体膜９を介して、メモリキャパシタのストレ
ージノードであるｎ型ポリシリコン膜１０が積層されて
いる。
コン酸化膜７を介して、メモリキャパシタのセルプレー
トであるｎ型ポリシリコン膜８が形成され、このｎ型ポ
リシリコン膜８の上に、例えば、ＯＮＯ膜からなるキャ
パシタ誘電体膜９を介して、メモリキャパシタのストレ
ージノードであるｎ型ポリシリコン膜１０が積層されて
いる。
【００２９】この時、本実施の形態では、図示の如く、
上述したメモリキャパシタのセルプレートであるｎ型ポ
リシリコン膜８を素子分離領域にまで延長して形成し、
その素子分離領域において、フィールドシールド電極８
ａとして機能するように構成している（図２参照）。
上述したメモリキャパシタのセルプレートであるｎ型ポ
リシリコン膜８を素子分離領域にまで延長して形成し、
その素子分離領域において、フィールドシールド電極８
ａとして機能するように構成している（図２参照）。
【００３０】メモリセルアレイ部Ａには、また、ｎ型ポ
リシリコンゲート（ワード線）１１と一対のｎ+ 拡散層
１２、１３とにより各メモリセルのアクセストランジス
タが形成されている。
リシリコンゲート（ワード線）１１と一対のｎ+ 拡散層
１２、１３とにより各メモリセルのアクセストランジス
タが形成されている。
【００３１】なお、図示の例では、アクセストランジス
タの一方のｎ+ 拡散層１３を共有する２つのメモリセル
が１つの素子領域に形成されている。
タの一方のｎ+ 拡散層１３を共有する２つのメモリセル
が１つの素子領域に形成されている。
【００３２】このアクセストランジスタの各ｎ+ 拡散層
１２、１３には、拡散層引き出し電極としてｎ型ポリシ
リコン膜１４が夫々コンタクトしており、他のメモリセ
ルと共有されていない一方のｎ+ 拡散層１２にコンタク
トしたｎ型ポリシリコン膜１４が夫々のメモリキャパシ
タのストレージノード１０にストレージコンタクト１０
ａ（図２参照）を介して電気的に接続されている。ま
た、２つのメモリセルに共有された他方のｎ+ 拡散層１
３にコンタクトしたｎ型ポリシリコン膜１４は、層間絶
縁膜１５に設けられたコンタクトホール（ビットコンタ
クト）１６（図２参照）内のタングステン（Ｗ）プラグ
１７を介して、ビット線である金属配線１８に電気的に
接続されている。
１２、１３には、拡散層引き出し電極としてｎ型ポリシ
リコン膜１４が夫々コンタクトしており、他のメモリセ
ルと共有されていない一方のｎ+ 拡散層１２にコンタク
トしたｎ型ポリシリコン膜１４が夫々のメモリキャパシ
タのストレージノード１０にストレージコンタクト１０
ａ（図２参照）を介して電気的に接続されている。ま
た、２つのメモリセルに共有された他方のｎ+ 拡散層１
３にコンタクトしたｎ型ポリシリコン膜１４は、層間絶
縁膜１５に設けられたコンタクトホール（ビットコンタ
クト）１６（図２参照）内のタングステン（Ｗ）プラグ
１７を介して、ビット線である金属配線１８に電気的に
接続されている。
【００３３】図１に示すように、各メモリキャパシタの
セルプレートであるとともにフィールドシールド電極で
もあるポリシリコン膜８、８ａには、タングステン
（Ｗ）プラグ４２を介して、金属配線１９からＶcc／２
（Ｖcc：電源電位）が与えられている。
セルプレートであるとともにフィールドシールド電極で
もあるポリシリコン膜８、８ａには、タングステン
（Ｗ）プラグ４２を介して、金属配線１９からＶcc／２
（Ｖcc：電源電位）が与えられている。
【００３４】また、メモリセルアレイ部Ａの基板部であ
るｐ型シリコン半導体層３には、ｐ + 拡散層２０にコン
タクトしたタングステン（Ｗ）プラグ２１を介して、金
属配線２２から基板バイアス電位Ｖbbが与えられてい
る。
るｐ型シリコン半導体層３には、ｐ + 拡散層２０にコン
タクトしたタングステン（Ｗ）プラグ２１を介して、金
属配線２２から基板バイアス電位Ｖbbが与えられてい
る。
【００３５】更に、メモリセルアレイ部Ａの埋め込みポ
リシリコン層２ｂにも、図外のコンタクトを通じて基板
バイアス電位Ｖbbが与えられている。
リシリコン層２ｂにも、図外のコンタクトを通じて基板
バイアス電位Ｖbbが与えられている。
【００３６】一方、周辺回路部Ｂには、例えば、図１に
示すように、ｎ型ポリシリコンゲート２３と、一対のｎ
- 拡散層２４及び一対のｎ+ 拡散層２５とからなるＬＤ
Ｄ（Lightly Doped Drain)構造のｎチャネルＭＯＳトラ
ンジスタや、図外のｐ型シリコン半導体層３に設けられ
たｎウェル内にｐチャネルＭＯＳトランジスタ等が形成
されている。
示すように、ｎ型ポリシリコンゲート２３と、一対のｎ
- 拡散層２４及び一対のｎ+ 拡散層２５とからなるＬＤ
Ｄ（Lightly Doped Drain)構造のｎチャネルＭＯＳトラ
ンジスタや、図外のｐ型シリコン半導体層３に設けられ
たｎウェル内にｐチャネルＭＯＳトランジスタ等が形成
されている。
【００３７】２７は、上述したｎチャネルＭＯＳトラン
ジスタのソース／ドレインであるｎ + 拡散層２５にタン
グステン（Ｗ）プラグ２６を介してコンタクトする金属
配線である。
ジスタのソース／ドレインであるｎ + 拡散層２５にタン
グステン（Ｗ）プラグ２６を介してコンタクトする金属
配線である。
【００３８】なお、図示の例では、周辺回路部Ｂにおけ
る素子間分離は、ＬＯＣＯＳ酸化膜２８によりなされて
いる。
る素子間分離は、ＬＯＣＯＳ酸化膜２８によりなされて
いる。
【００３９】以上のように構成した第１の実施の形態の
作用を説明する。
作用を説明する。
【００４０】酸化膜層２ｃ、６により絶縁分離されたメ
モリセルアレイ部Ａのｐ型シリコン半導体層３に基板バ
イアス電位Ｖbb（例えば、−０．５Ｖcc）を与えるとと
もに、酸化膜層２ａ、６により絶縁分離されたメモリセ
ルアレイ部Ａの埋め込みポリシリコン層２ｂに、その上
のｐ型シリコン半導体層３と実質的に同じ基板バイアス
電位Ｖbb（例えば、−０．５Ｖcc）を与えて、この埋め
込みポリシリコン層２ｂに、各メモリセルにおけるアク
セストランジスタのバックゲート電極の機能を持たせ
る。一方、フィールド領域における基板表面での寄生チ
ャネルを生じる電圧（本明細書において、「フィールド
しきい値電圧」と称する場合が有る。）は、既述したよ
うに、基板表面濃度が１×１０16／ｃｍ3 程度以上で
は、２．０Ｖ程度以上であるため、フィールドシールド
電極８ａに、Ｖcc／２として、例えば、１．００Ｖ、
１．２５Ｖ、又は、１．６５Ｖ程度を印加して基板表面
の電位を固定することにより、フィールド領域における
基板表面の導電型の反転を防止することができる。即
ち、ポリシリコン膜８をメモリキャパシタのセルプレー
トのみならず、フィールドシールド電極８ａとしても用
いることができる。
モリセルアレイ部Ａのｐ型シリコン半導体層３に基板バ
イアス電位Ｖbb（例えば、−０．５Ｖcc）を与えるとと
もに、酸化膜層２ａ、６により絶縁分離されたメモリセ
ルアレイ部Ａの埋め込みポリシリコン層２ｂに、その上
のｐ型シリコン半導体層３と実質的に同じ基板バイアス
電位Ｖbb（例えば、−０．５Ｖcc）を与えて、この埋め
込みポリシリコン層２ｂに、各メモリセルにおけるアク
セストランジスタのバックゲート電極の機能を持たせ
る。一方、フィールド領域における基板表面での寄生チ
ャネルを生じる電圧（本明細書において、「フィールド
しきい値電圧」と称する場合が有る。）は、既述したよ
うに、基板表面濃度が１×１０16／ｃｍ3 程度以上で
は、２．０Ｖ程度以上であるため、フィールドシールド
電極８ａに、Ｖcc／２として、例えば、１．００Ｖ、
１．２５Ｖ、又は、１．６５Ｖ程度を印加して基板表面
の電位を固定することにより、フィールド領域における
基板表面の導電型の反転を防止することができる。即
ち、ポリシリコン膜８をメモリキャパシタのセルプレー
トのみならず、フィールドシールド電極８ａとしても用
いることができる。
【００４１】また、このようなフィールドシールド素子
分離法を用いることにより、ＬＯＣＯＳ法やＳＴＩ（Sh
allow Trench Isoration：浅トレンチ分離）法のような
絶縁体分離法を用いる場合と異なり、メモリセルアレイ
部Ａのｐ型シリコン半導体層３の電位が局所的な電界制
御により固定され、ＳＯＩ構造特有の基板浮遊効果を回
避することができる。
分離法を用いることにより、ＬＯＣＯＳ法やＳＴＩ（Sh
allow Trench Isoration：浅トレンチ分離）法のような
絶縁体分離法を用いる場合と異なり、メモリセルアレイ
部Ａのｐ型シリコン半導体層３の電位が局所的な電界制
御により固定され、ＳＯＩ構造特有の基板浮遊効果を回
避することができる。
【００４２】一方、周辺回路部Ｂでは、上述のような絶
縁体分離法を素子間分離に用いることにより、例えば、
ＣＭＯＳ構造での素子間分離を簡便に行うことができ
る。
縁体分離法を素子間分離に用いることにより、例えば、
ＣＭＯＳ構造での素子間分離を簡便に行うことができ
る。
【００４３】そして、上述したように、酸化膜層２ｃと
６によりメモリセルアレイ部Ａのｐ型シリコン半導体層
３を、酸化膜層２ａと６によりメモリセルアレイ部Ａの
埋め込みポリシリコン層２ｂを、夫々、周辺回路部Ｂの
基板部から電気的に絶縁分離して、独立に基板バイアス
できるように構成することにより、従来のトリプルウェ
ル構造と同様の効果を得ることができる。
６によりメモリセルアレイ部Ａのｐ型シリコン半導体層
３を、酸化膜層２ａと６によりメモリセルアレイ部Ａの
埋め込みポリシリコン層２ｂを、夫々、周辺回路部Ｂの
基板部から電気的に絶縁分離して、独立に基板バイアス
できるように構成することにより、従来のトリプルウェ
ル構造と同様の効果を得ることができる。
【００４４】次に、図４〜図７を参照して、この第１の
実施の形態の構造の製造方法を説明する。
実施の形態の構造の製造方法を説明する。
【００４５】なお、この図４〜図７に示す製造方法で
は、周辺回路部における素子間分離をＳＴＩ法で行う点
で、ＬＯＣＯＳ法で素子間分離を行っている図１の構成
とは若干異なる。
は、周辺回路部における素子間分離をＳＴＩ法で行う点
で、ＬＯＣＯＳ法で素子間分離を行っている図１の構成
とは若干異なる。
【００４６】まず、図４（ａ）に示すように、２つのｐ
型単結晶シリコン半導体基板１、３を用意し、一方の基
板３の主面表面に、熱酸化法により、例えば、厚さ１０
〜２０ｎｍ程度のシリコン酸化膜２ｃを形成し、更に、
主面から０．２〜０．３μｍ程度の深さ部分（図中、Ｅ
で示す。）に、水素（Ｈ）を、例えば、２×１０16〜２
×１０17／ｃｍ2 程度のドーズ量でイオン注入する。ま
た、他方の基板１の主面には、厚さ２０〜３０ｎｍ程度
の熱酸化膜２ａを形成した後、その上に、ＣＶＤ法によ
り、厚さ２００ｎｍ程度のｎ型ポリシリコン層２ｂを形
成しておく。
型単結晶シリコン半導体基板１、３を用意し、一方の基
板３の主面表面に、熱酸化法により、例えば、厚さ１０
〜２０ｎｍ程度のシリコン酸化膜２ｃを形成し、更に、
主面から０．２〜０．３μｍ程度の深さ部分（図中、Ｅ
で示す。）に、水素（Ｈ）を、例えば、２×１０16〜２
×１０17／ｃｍ2 程度のドーズ量でイオン注入する。ま
た、他方の基板１の主面には、厚さ２０〜３０ｎｍ程度
の熱酸化膜２ａを形成した後、その上に、ＣＶＤ法によ
り、厚さ２００ｎｍ程度のｎ型ポリシリコン層２ｂを形
成しておく。
【００４７】次に、双方の基板１、３の主面側を、夫
々、例えば、ＲＣＡ洗浄した後、それらの主面側を向き
合わせて、互いに貼り合わせる。
々、例えば、ＲＣＡ洗浄した後、それらの主面側を向き
合わせて、互いに貼り合わせる。
【００４８】しかる後、例えば、４００〜６００℃程度
の熱処理を施すと、基板３が、水素（Ｈ）を注入した部
分Ｅを境にして剥がれ、図４（ｂ）に示すように、ｐ型
単結晶シリコン半導体基板１上に、上下をシリコン酸化
膜層２ａ、２ｃで挟まれた埋め込みポリシリコン層２ｂ
を介して、厚さ０．２〜０．３μｍ程度のｐ型単結晶シ
リコン半導体層３が形成されたＳＯＩ基板が得られる
（一般に、スマートカット（smart-cut)法と呼ばれ
る。）。
の熱処理を施すと、基板３が、水素（Ｈ）を注入した部
分Ｅを境にして剥がれ、図４（ｂ）に示すように、ｐ型
単結晶シリコン半導体基板１上に、上下をシリコン酸化
膜層２ａ、２ｃで挟まれた埋め込みポリシリコン層２ｂ
を介して、厚さ０．２〜０．３μｍ程度のｐ型単結晶シ
リコン半導体層３が形成されたＳＯＩ基板が得られる
（一般に、スマートカット（smart-cut)法と呼ばれ
る。）。
【００４９】次に、図示の如く、シリコン半導体層３の
周辺回路部Ｂとなる領域の素子分離（フィールド）領域
にのみ、ＬＯＣＯＳ法により、シリコン酸化膜２８を、
シリコン酸化膜層２ｃに達するが、埋め込みポリシリコ
ン層２ｂを貫通しない深さ、例えば、深さ０．３μｍ程
度に形成する。
周辺回路部Ｂとなる領域の素子分離（フィールド）領域
にのみ、ＬＯＣＯＳ法により、シリコン酸化膜２８を、
シリコン酸化膜層２ｃに達するが、埋め込みポリシリコ
ン層２ｂを貫通しない深さ、例えば、深さ０．３μｍ程
度に形成する。
【００５０】次に、図４（ｃ）に示すように、フォトリ
ソグラフィー及び異方性ドライエッチングにより、メモ
リセルアレイ部Ａと周辺回路部Ｂとを分離するためのト
レンチ４、及び、メモリセルアレイ部Ａにおいてメモリ
キャパシタを形成するためのトレンチ５を、例えば、深
さ５〜１０μｍ程度に夫々形成する。
ソグラフィー及び異方性ドライエッチングにより、メモ
リセルアレイ部Ａと周辺回路部Ｂとを分離するためのト
レンチ４、及び、メモリセルアレイ部Ａにおいてメモリ
キャパシタを形成するためのトレンチ５を、例えば、深
さ５〜１０μｍ程度に夫々形成する。
【００５１】次に、トレンチ４、５の内面を含む全面に
１０００℃程度の熱酸化を施してから、ＣＶＤ法により
シリコン酸化膜６を堆積して、トレンチ４、５の内部を
シリコン酸化膜６で埋め込む。しかる後、ＣＭＰ（Chem
ical Mechanical Polishing: 化学機械研磨）法によ
り、トレンチ４、５外のシリコン酸化膜６を除去する。
この時、シリコン半導体層３の主面から突出したＬＯＣ
ＯＳ酸化膜２８の部分も同時に研磨され、図示の如く、
ＬＯＣＯＳ酸化膜２８の上面が、シリコン半導体層３の
主面と実質的に面一になる。
１０００℃程度の熱酸化を施してから、ＣＶＤ法により
シリコン酸化膜６を堆積して、トレンチ４、５の内部を
シリコン酸化膜６で埋め込む。しかる後、ＣＭＰ（Chem
ical Mechanical Polishing: 化学機械研磨）法によ
り、トレンチ４、５外のシリコン酸化膜６を除去する。
この時、シリコン半導体層３の主面から突出したＬＯＣ
ＯＳ酸化膜２８の部分も同時に研磨され、図示の如く、
ＬＯＣＯＳ酸化膜２８の上面が、シリコン半導体層３の
主面と実質的に面一になる。
【００５２】次に、図５（ａ）に示すように、メモリセ
ルアレイ部Ａ以外をフォトレジスト３１で覆い、メモリ
セルアレイ部Ａのトレンチ５内のシリコン酸化膜６のみ
を一旦除去する。
ルアレイ部Ａ以外をフォトレジスト３１で覆い、メモリ
セルアレイ部Ａのトレンチ５内のシリコン酸化膜６のみ
を一旦除去する。
【００５３】次に、図５（ｂ）に示すように、フォトレ
ジスト３１を除去した後、熱酸化を行い、トレンチ５の
内面を含む全面に比較的薄いシリコン酸化膜７を形成
し、更に、そのシリコン酸化膜７上に、厚さ１００ｎｍ
程度のｎ型ポリシリコン膜８、及び、その上に、厚さ５
〜６ｎｍ程度のＯＮＯ膜からなるキャパシタ誘電体膜９
を順次形成して、フォトリソグラフィー及び異方性ドラ
イエッチングにより、これらのキャパシタ誘電体膜９、
ｎ型ポリシリコン膜８及びシリコン酸化膜７を夫々パタ
ーニングし、トレンチ５とその周囲領域及び素子分離領
域にのみ残す。
ジスト３１を除去した後、熱酸化を行い、トレンチ５の
内面を含む全面に比較的薄いシリコン酸化膜７を形成
し、更に、そのシリコン酸化膜７上に、厚さ１００ｎｍ
程度のｎ型ポリシリコン膜８、及び、その上に、厚さ５
〜６ｎｍ程度のＯＮＯ膜からなるキャパシタ誘電体膜９
を順次形成して、フォトリソグラフィー及び異方性ドラ
イエッチングにより、これらのキャパシタ誘電体膜９、
ｎ型ポリシリコン膜８及びシリコン酸化膜７を夫々パタ
ーニングし、トレンチ５とその周囲領域及び素子分離領
域にのみ残す。
【００５４】次に、図５（ｃ）に示すように、ＣＶＤ法
により、トレンチ５の内部を埋め込むようにして、全面
に、厚さ１００〜１５０ｎｍ程度のｎ型ポリシリコン膜
１０を形成した後、フォトリソグラフィー及び異方性ド
ライエッチングにより、このｎ型ポリシリコン膜１０を
パターニングして、各メモリキャパシタのストレージノ
ードの形状に加工する。
により、トレンチ５の内部を埋め込むようにして、全面
に、厚さ１００〜１５０ｎｍ程度のｎ型ポリシリコン膜
１０を形成した後、フォトリソグラフィー及び異方性ド
ライエッチングにより、このｎ型ポリシリコン膜１０を
パターニングして、各メモリキャパシタのストレージノ
ードの形状に加工する。
【００５５】しかる後、熱酸化法により、周辺回路部Ｂ
及びメモリセルアレイ部Ａの夫々の素子形成領域表面、
並びに、ポリシリコン膜１０の表面に、後にゲート酸化
膜となるシリコン酸化膜３２を形成する。
及びメモリセルアレイ部Ａの夫々の素子形成領域表面、
並びに、ポリシリコン膜１０の表面に、後にゲート酸化
膜となるシリコン酸化膜３２を形成する。
【００５６】なお、この時の熱酸化により、ポリシリコ
ン膜１０から露出した部分のキャパシタ誘電体膜９は、
その全体が酸化膜に変わる。
ン膜１０から露出した部分のキャパシタ誘電体膜９は、
その全体が酸化膜に変わる。
【００５７】次に、図６（ａ）に示すように、全面にｎ
型ポリシリコン膜、及び、その上に、キャップシリコン
酸化膜３３を夫々形成した後、フォトリソグラフィー及
び異方性ドライエッチングにより、それらをパターニン
グして、メモリセルアレイ部Ａでは、ワード線となるポ
リシリコンゲート１１及びその上のキャップシリコン酸
化膜３３、周辺回路部Ｂでは、各種ＭＯＳトランジスタ
のポリシリコンゲート２３及びその上のキャップシリコ
ン酸化膜３３を夫々形成する。
型ポリシリコン膜、及び、その上に、キャップシリコン
酸化膜３３を夫々形成した後、フォトリソグラフィー及
び異方性ドライエッチングにより、それらをパターニン
グして、メモリセルアレイ部Ａでは、ワード線となるポ
リシリコンゲート１１及びその上のキャップシリコン酸
化膜３３、周辺回路部Ｂでは、各種ＭＯＳトランジスタ
のポリシリコンゲート２３及びその上のキャップシリコ
ン酸化膜３３を夫々形成する。
【００５８】次に、メモリセルアレイ部Ａの、後に基板
コンタクト部となる部分をフォトレジスト３４で覆い、
更に、ポリシリコンゲート１１、２３の側面を熱酸化膜
３５で覆った状態で、全面に、リン（Ｐ）等のｎ型不純
物３６を、例えば、エネルギー２０〜４０ＫｅＶ程度、
ドーズ量１×１０13〜３×１０13／ｃｍ2 程度の条件で
イオン注入し、ポリシリコンゲート１１、２３の両側の
ｐ型シリコン半導体層３に、自己整合的に、ｎ- 拡散層
１２ａ、１３ａ、２４を夫々形成する。
コンタクト部となる部分をフォトレジスト３４で覆い、
更に、ポリシリコンゲート１１、２３の側面を熱酸化膜
３５で覆った状態で、全面に、リン（Ｐ）等のｎ型不純
物３６を、例えば、エネルギー２０〜４０ＫｅＶ程度、
ドーズ量１×１０13〜３×１０13／ｃｍ2 程度の条件で
イオン注入し、ポリシリコンゲート１１、２３の両側の
ｐ型シリコン半導体層３に、自己整合的に、ｎ- 拡散層
１２ａ、１３ａ、２４を夫々形成する。
【００５９】次に、図６（ｂ）に示すように、全面にＣ
ＶＤ法により形成したシリコン酸化膜を異方性ドライエ
ッチングして、ポリシリコンゲート１１、２３の側面、
及び、メモリキャパシタのストレージノードであるｎ型
ポリシリコン膜１０の側面に夫々側壁シリコン酸化膜３
７を形成する。
ＶＤ法により形成したシリコン酸化膜を異方性ドライエ
ッチングして、ポリシリコンゲート１１、２３の側面、
及び、メモリキャパシタのストレージノードであるｎ型
ポリシリコン膜１０の側面に夫々側壁シリコン酸化膜３
７を形成する。
【００６０】この時、この異方性ドライエッチングによ
り、側壁シリコン酸化膜３７で覆われた部分以外のｐ型
シリコン半導体層３表面及びメモリキャパシタのストレ
ージノードであるｎ型ポリシリコン膜１０表面（図中、
Ｃで示す部分）の比較的薄いシリコン酸化膜が夫々除去
されて、それらの部分が露出する。そこで、メモリセル
アレイ部Ａのｎ- 拡散層１２ａ、１３ａ上以外及びｎ型
ポリシリコン膜１０表面以外の部分を覆うべく、メモリ
セルアレイ部Ａの素子領域以外の部分に、ＣＶＤ法によ
り、シリコン酸化膜３８を形成する。
り、側壁シリコン酸化膜３７で覆われた部分以外のｐ型
シリコン半導体層３表面及びメモリキャパシタのストレ
ージノードであるｎ型ポリシリコン膜１０表面（図中、
Ｃで示す部分）の比較的薄いシリコン酸化膜が夫々除去
されて、それらの部分が露出する。そこで、メモリセル
アレイ部Ａのｎ- 拡散層１２ａ、１３ａ上以外及びｎ型
ポリシリコン膜１０表面以外の部分を覆うべく、メモリ
セルアレイ部Ａの素子領域以外の部分に、ＣＶＤ法によ
り、シリコン酸化膜３８を形成する。
【００６１】しかる後、全面にノンドープのポリシリコ
ン膜１４を形成し、フォトリソグラフィー及び異方性ド
ライエッチングにより、このポリシリコン膜１４をパタ
ーニングして、メモリセルアレイ部Ａのｎ- 拡散層１２
ａ、１３ａの夫々の引き出し電極の形状に加工する。こ
の時、ｎ- 拡散層１２ａの引き出し電極となるポリシリ
コン膜１４は、上述したメモリキャパシタのストレージ
ノードであるｎ型ポリシリコン膜１０表面の露出部を介
して、そのｎ型ポリシリコン膜１０にコンタクトする
（図中、Ｃで示す部分。）。
ン膜１４を形成し、フォトリソグラフィー及び異方性ド
ライエッチングにより、このポリシリコン膜１４をパタ
ーニングして、メモリセルアレイ部Ａのｎ- 拡散層１２
ａ、１３ａの夫々の引き出し電極の形状に加工する。こ
の時、ｎ- 拡散層１２ａの引き出し電極となるポリシリ
コン膜１４は、上述したメモリキャパシタのストレージ
ノードであるｎ型ポリシリコン膜１０表面の露出部を介
して、そのｎ型ポリシリコン膜１０にコンタクトする
（図中、Ｃで示す部分。）。
【００６２】次に、図７（ａ）に示すように、メモリセ
ルアレイ部Ａの、後に基板コンタクト部となる部分をフ
ォトレジスト４０で覆い、全面に、ヒ素（Ａｓ）等のｎ
型不純物４１を、例えば、エネルギー６０ＫｅＶ程度、
ドーズ量５×１０15〜１×１０16／ｃｍ2 程度の条件で
イオン注入する。これにより、ポリシリコン膜１４をｎ
型にするとともに、このポリシリコン膜１４からのｎ型
不純物の拡散によって、メモリセルアレイ部Ａのポリシ
リコンゲート１１等に設けた側壁シリコン酸化膜３７に
対し自己整合的にｎ+ 拡散層１２ｂ、１３ｂを夫々形成
するとともに、周辺回路部Ｂのポリシリコンゲート２３
に設けた側壁シリコン酸化膜３７に対し自己整合的にｎ
+ 拡散層２５を形成する。
ルアレイ部Ａの、後に基板コンタクト部となる部分をフ
ォトレジスト４０で覆い、全面に、ヒ素（Ａｓ）等のｎ
型不純物４１を、例えば、エネルギー６０ＫｅＶ程度、
ドーズ量５×１０15〜１×１０16／ｃｍ2 程度の条件で
イオン注入する。これにより、ポリシリコン膜１４をｎ
型にするとともに、このポリシリコン膜１４からのｎ型
不純物の拡散によって、メモリセルアレイ部Ａのポリシ
リコンゲート１１等に設けた側壁シリコン酸化膜３７に
対し自己整合的にｎ+ 拡散層１２ｂ、１３ｂを夫々形成
するとともに、周辺回路部Ｂのポリシリコンゲート２３
に設けた側壁シリコン酸化膜３７に対し自己整合的にｎ
+ 拡散層２５を形成する。
【００６３】この時、図示のように、各ｎ+ 拡散層１２
ｂ、１３ｂ、２５の底面が夫々酸化膜層２ｃに接するよ
うにする。
ｂ、１３ｂ、２５の底面が夫々酸化膜層２ｃに接するよ
うにする。
【００６４】次に、図７（ｂ）に示すように、フォトレ
ジスト４０を除去した後、その基板コンタクトをとる部
分にｐ+ 拡散層２０を形成し、しかる後、全面に、例え
ば、ＢＰＳＧ膜からなる層間絶縁膜１５を常圧ＣＶＤ法
により形成する。そして、その層間絶縁膜１５の所定位
置にコンタクトホールを開孔し、それらのコンタクトホ
ールをタングステン（Ｗ）プラグ１７、２１、２６、４
２により夫々埋め込む。
ジスト４０を除去した後、その基板コンタクトをとる部
分にｐ+ 拡散層２０を形成し、しかる後、全面に、例え
ば、ＢＰＳＧ膜からなる層間絶縁膜１５を常圧ＣＶＤ法
により形成する。そして、その層間絶縁膜１５の所定位
置にコンタクトホールを開孔し、それらのコンタクトホ
ールをタングステン（Ｗ）プラグ１７、２１、２６、４
２により夫々埋め込む。
【００６５】この後、詳細な図示は省略するが、層間絶
縁膜１５の上に金属配線１８、１９、２２、２７を夫々
形成し、図１と実質的に同様の構造を形成する。
縁膜１５の上に金属配線１８、１９、２２、２７を夫々
形成し、図１と実質的に同様の構造を形成する。
【００６６】以上に説明した第１の実施の形態では、図
１に示すように、メモリセルアレイ部Ａのｐ型シリコン
半導体層３が、埋め込み酸化膜層２ｃと６により、周辺
回路部Ｂの基板部から電気的に絶縁分離されていて、そ
のメモリセルアレイ部Ａのｐ型シリコン半導体層３を独
立に基板バイアスすることができる。従って、特に、ト
リプルウェル構造を採用しなくても、従来のトリプルウ
ェル構造と同様の効果を得ることができる。
１に示すように、メモリセルアレイ部Ａのｐ型シリコン
半導体層３が、埋め込み酸化膜層２ｃと６により、周辺
回路部Ｂの基板部から電気的に絶縁分離されていて、そ
のメモリセルアレイ部Ａのｐ型シリコン半導体層３を独
立に基板バイアスすることができる。従って、特に、ト
リプルウェル構造を採用しなくても、従来のトリプルウ
ェル構造と同様の効果を得ることができる。
【００６７】また、メモリセルアレイ部Ａのｐ型シリコ
ン半導体層３の下に、酸化膜層２ｃを介して、埋め込み
ポリシリコン層２ｂを設け、この埋め込みポリシリコン
層２ｂの電位も基板バイアス電位にして、各トランジス
タのアクセストランジスタのバックゲート電極として機
能させることにより、アクセストランジスタのオフリー
ク電流が低減されて、そのカットオフ特性が改善され、
ひいては、ＤＲＡＭのリフレッシュ特性が改善される。
ン半導体層３の下に、酸化膜層２ｃを介して、埋め込み
ポリシリコン層２ｂを設け、この埋め込みポリシリコン
層２ｂの電位も基板バイアス電位にして、各トランジス
タのアクセストランジスタのバックゲート電極として機
能させることにより、アクセストランジスタのオフリー
ク電流が低減されて、そのカットオフ特性が改善され、
ひいては、ＤＲＡＭのリフレッシュ特性が改善される。
【００６８】また、メモリセルアレイ部Ａでの素子間分
離をフィールドシールド素子分離法で行うことにより、
ＬＯＣＯＳ法やＳＴＩ法のような絶縁体分離法を用いる
場合と違って、メモリセルアレイ部Ａのｐ型シリコン半
導体層３の電位が局所的な電界制御により固定され、Ｓ
ＯＩ構造特有の基板浮遊効果を回避することができる。
離をフィールドシールド素子分離法で行うことにより、
ＬＯＣＯＳ法やＳＴＩ法のような絶縁体分離法を用いる
場合と違って、メモリセルアレイ部Ａのｐ型シリコン半
導体層３の電位が局所的な電界制御により固定され、Ｓ
ＯＩ構造特有の基板浮遊効果を回避することができる。
【００６９】更に、メモリキャパシタをリバーストレン
チキャパシタに構成して、そのメモリキャパシタのセル
プレートをフィールドシールド電極と一体に構成するこ
とにより、それらへのコンタクト構造及び製造工程を夫
々簡略化することができる。
チキャパシタに構成して、そのメモリキャパシタのセル
プレートをフィールドシールド電極と一体に構成するこ
とにより、それらへのコンタクト構造及び製造工程を夫
々簡略化することができる。
【００７０】一方、周辺回路部Ｂでは、上述したＬＯＣ
ＯＳ法やＳＴＩ法のような絶縁体分離法を素子間分離に
用いることにより、例えば、ＣＭＯＳ構造での素子間分
離を簡便に行うことができる。
ＯＳ法やＳＴＩ法のような絶縁体分離法を素子間分離に
用いることにより、例えば、ＣＭＯＳ構造での素子間分
離を簡便に行うことができる。
【００７１】〔第２の実施の形態〕次に、本発明の第２
の実施の形態を説明する。
の実施の形態を説明する。
【００７２】図８に、この第２の実施の形態によるＤＲ
ＡＭの概略断面図を、図９に、そのメモリセルアレイ部
の平面配置図を、図１０に、このＤＲＡＭの全体概略構
成図を夫々示す。なお、図８は、図９のVIII−VIII線に
沿った断面に対応している。
ＡＭの概略断面図を、図９に、そのメモリセルアレイ部
の平面配置図を、図１０に、このＤＲＡＭの全体概略構
成図を夫々示す。なお、図８は、図９のVIII−VIII線に
沿った断面に対応している。
【００７３】この第２の実施の形態では、メモリキャパ
シタがスタック型に構成されており、メモリセルアレイ
部のフィールドシールド素子分離構造が、そのメモリキ
ャパシタとは独立に形成されている。また、具体的に図
示はしていないが、周辺回路部Ｂにおける素子間分離
は、メモリセルアレイ部Ａと周辺回路部Ｂとを分離する
ためのトレンチ４と同様のトレンチによるＳＴＩ法によ
り行っている。それ以外の構成は、上述した第１の実施
の形態と実質的に同様である。そこで、上述した第１の
実施の形態に対応する部位には、上述した第１の実施の
形態と同一の符号を付す。
シタがスタック型に構成されており、メモリセルアレイ
部のフィールドシールド素子分離構造が、そのメモリキ
ャパシタとは独立に形成されている。また、具体的に図
示はしていないが、周辺回路部Ｂにおける素子間分離
は、メモリセルアレイ部Ａと周辺回路部Ｂとを分離する
ためのトレンチ４と同様のトレンチによるＳＴＩ法によ
り行っている。それ以外の構成は、上述した第１の実施
の形態と実質的に同様である。そこで、上述した第１の
実施の形態に対応する部位には、上述した第１の実施の
形態と同一の符号を付す。
【００７４】図８に示すように、この第２の実施の形態
でも、上述した第１の実施の形態と同様、ｐ型単結晶シ
リコン半導体基板１の上に、上下をシリコン酸化膜層２
ａ、２ｃにより挟まれた埋め込みポリシリコン層２ｂを
介して、厚さ０．２〜０．３μｍ程度のｐ型単結晶シリ
コン半導体層３が設けられた一種のＳＯＩ基板にＤＲＡ
Ｍが形成されている。
でも、上述した第１の実施の形態と同様、ｐ型単結晶シ
リコン半導体基板１の上に、上下をシリコン酸化膜層２
ａ、２ｃにより挟まれた埋め込みポリシリコン層２ｂを
介して、厚さ０．２〜０．３μｍ程度のｐ型単結晶シリ
コン半導体層３が設けられた一種のＳＯＩ基板にＤＲＡ
Ｍが形成されている。
【００７５】図示のように、この第２の実施の形態で
は、メモリセルアレイ部Ａと周辺回路部Ｂとを分離する
トレンチ４は、酸化膜層２ｃに達するが、それを貫通し
ない深さの、所謂、ＳＴＩ構造に形成されている。そし
て、このトレンチ４内の酸化膜層６と酸化膜層２ｃとに
より、メモリセルアレイ部Ａの基板部であるシリコン半
導体層３と周辺回路部Ｂの基板部であるシリコン半導体
層３ａ（図示の例では、ｎウェル）とが互いに電気的に
絶縁され、従来のトリプルウェル構造と同様の効果を得
ている。
は、メモリセルアレイ部Ａと周辺回路部Ｂとを分離する
トレンチ４は、酸化膜層２ｃに達するが、それを貫通し
ない深さの、所謂、ＳＴＩ構造に形成されている。そし
て、このトレンチ４内の酸化膜層６と酸化膜層２ｃとに
より、メモリセルアレイ部Ａの基板部であるシリコン半
導体層３と周辺回路部Ｂの基板部であるシリコン半導体
層３ａ（図示の例では、ｎウェル）とが互いに電気的に
絶縁され、従来のトリプルウェル構造と同様の効果を得
ている。
【００７６】そして、この第２の実施の形態では、メモ
リセルアレイ部Ａにおける素子間分離は、ｎ型ポリシリ
コン膜からなるフィールドシールド電極５０によりなさ
れている。一方、図示はされていないが、周辺回路部Ｂ
における素子間分離は、トレンチ４と同様のトレンチに
よるＳＴＩ素子分離法によりなされている。
リセルアレイ部Ａにおける素子間分離は、ｎ型ポリシリ
コン膜からなるフィールドシールド電極５０によりなさ
れている。一方、図示はされていないが、周辺回路部Ｂ
における素子間分離は、トレンチ４と同様のトレンチに
よるＳＴＩ素子分離法によりなされている。
【００７７】各メモリセルのアクセストランジスタは、
ｎ- 拡散層１２ａ、１３ａとｎ+ 拡散層１２ａ、１３ａ
とを有するＬＤＤ構造に形成され、その一方のｎ+ 拡散
層１２ａにメモリキャパシタのストレージノード１０が
接続している。
ｎ- 拡散層１２ａ、１３ａとｎ+ 拡散層１２ａ、１３ａ
とを有するＬＤＤ構造に形成され、その一方のｎ+ 拡散
層１２ａにメモリキャパシタのストレージノード１０が
接続している。
【００７８】メモリキャパシタは、ｎ型ポリシリコン膜
からなるストレージノード１０の上に、ＯＮＯ膜からな
るキャパシタ誘電体膜９を介して、ｎ型ポリシリコン膜
からなるセルプレート８が積層されたスタック型に構成
されている。そして、そのメモリキャパシタのセルプレ
ート８が、図示の如く、フィールドシールド電極５０に
コンタクトしている。
からなるストレージノード１０の上に、ＯＮＯ膜からな
るキャパシタ誘電体膜９を介して、ｎ型ポリシリコン膜
からなるセルプレート８が積層されたスタック型に構成
されている。そして、そのメモリキャパシタのセルプレ
ート８が、図示の如く、フィールドシールド電極５０に
コンタクトしている。
【００７９】アクセストランジスタの他方のｎ+ 拡散層
１３ａには、ｎ型ポリシリコン膜からなる引き出し電極
１４が設けられ、その引き出し電極１４を介して、ポリ
サイド配線からなるビット線１８が接続している。
１３ａには、ｎ型ポリシリコン膜からなる引き出し電極
１４が設けられ、その引き出し電極１４を介して、ポリ
サイド配線からなるビット線１８が接続している。
【００８０】また、基板コンタクト用のｐ+ 拡散層２０
にも、ｎ型ポリシリコン膜からなる引き出し電極１４が
設けられ、その引き出し電極１４とタングステン（Ｗ）
プラグ２１を介して、金属配線２２から基板バイアス電
位Ｖbbが与えられている。
にも、ｎ型ポリシリコン膜からなる引き出し電極１４が
設けられ、その引き出し電極１４とタングステン（Ｗ）
プラグ２１を介して、金属配線２２から基板バイアス電
位Ｖbbが与えられている。
【００８１】また、埋め込みポリシリコン層２ｂは、図
外のコンタクト構造により、やはり基板バイアス電位Ｖ
bbに固定されている。
外のコンタクト構造により、やはり基板バイアス電位Ｖ
bbに固定されている。
【００８２】この第２の実施の形態において、図示の例
では、周辺回路部Ｂの基板部がｎウェル３ａに構成さ
れ、そこに、ｎ型ポリシリコンゲート２３と各一対のｐ
- 拡散層５１及びｐ+ 拡散層５２とからなるＬＤＤ構造
のｐチャネルＭＯＳトランジスタが形成されている。
では、周辺回路部Ｂの基板部がｎウェル３ａに構成さ
れ、そこに、ｎ型ポリシリコンゲート２３と各一対のｐ
- 拡散層５１及びｐ+ 拡散層５２とからなるＬＤＤ構造
のｐチャネルＭＯＳトランジスタが形成されている。
【００８３】図８において、２６はタングステン（Ｗ）
プラグ、２７、５３は金属配線である。また、図９にお
いて、１０ａはストレージコンタクト、１６はビットコ
ンタクトである。
プラグ、２７、５３は金属配線である。また、図９にお
いて、１０ａはストレージコンタクト、１６はビットコ
ンタクトである。
【００８４】次に、図１１及び図１２を参照して、この
第２の実施の形態の構造の製造方法を説明する。
第２の実施の形態の構造の製造方法を説明する。
【００８５】まず、図１１（ａ）に示すように、上述し
た第１の実施の形態と同様、ｐ型単結晶シリコン半導体
基板１上に、上下をシリコン酸化膜層２ａ、２ｃにより
挟まれた埋め込みポリシリコン層２ｂを介して、厚さ
０．２〜０．３μｍ程度のｐ型単結晶シリコン半導体層
３が形成されたＳＯＩ基板を用意する。そして、この第
２の実施の形態では、シリコン半導体層３のメモリセル
アレイ部Ａと周辺回路部Ｂとの間の領域に、フォトリソ
グラフィー及び異方性ドライエッチングにより、シリコ
ン酸化膜層２にまで達するが、そのシリコン酸化膜層２
を貫通しない程度の深さ、例えば、０．５μｍ程度の深
さのトレンチ４を形成する。また、周辺回路部Ｂにおけ
る素子間分離用のトレンチも、この時、同時に形成す
る。
た第１の実施の形態と同様、ｐ型単結晶シリコン半導体
基板１上に、上下をシリコン酸化膜層２ａ、２ｃにより
挟まれた埋め込みポリシリコン層２ｂを介して、厚さ
０．２〜０．３μｍ程度のｐ型単結晶シリコン半導体層
３が形成されたＳＯＩ基板を用意する。そして、この第
２の実施の形態では、シリコン半導体層３のメモリセル
アレイ部Ａと周辺回路部Ｂとの間の領域に、フォトリソ
グラフィー及び異方性ドライエッチングにより、シリコ
ン酸化膜層２にまで達するが、そのシリコン酸化膜層２
を貫通しない程度の深さ、例えば、０．５μｍ程度の深
さのトレンチ４を形成する。また、周辺回路部Ｂにおけ
る素子間分離用のトレンチも、この時、同時に形成す
る。
【００８６】次に、１０００℃程度の熱酸化を全面に施
してから、ＣＶＤ法により、シリコン酸化膜６を堆積さ
せ、トレンチ４の内部を埋め込む。しかる後、ＣＭＰ法
により、トレンチ４外のシリコン酸化膜６を除去する。
してから、ＣＶＤ法により、シリコン酸化膜６を堆積さ
せ、トレンチ４の内部を埋め込む。しかる後、ＣＭＰ法
により、トレンチ４外のシリコン酸化膜６を除去する。
【００８７】次に、図１１（ｂ）に示すように、周辺回
路部Ｂのｎウェル３ａを、例えば、熱拡散法又は高加速
イオン注入法により形成した後、メモリセルアレイ部Ａ
にのみ、ｎ型ポリシリコン膜からなるフィールドシール
ド電極５０を備えたフィールドシールド素子分離構造を
形成する。
路部Ｂのｎウェル３ａを、例えば、熱拡散法又は高加速
イオン注入法により形成した後、メモリセルアレイ部Ａ
にのみ、ｎ型ポリシリコン膜からなるフィールドシール
ド電極５０を備えたフィールドシールド素子分離構造を
形成する。
【００８８】この後、フィールドシールド素子分離構造
により画定された素子形成領域のシリコン半導体基板３
表面に、熱酸化法により、後にゲート酸化膜となるシリ
コン酸化膜３２を形成する。
により画定された素子形成領域のシリコン半導体基板３
表面に、熱酸化法により、後にゲート酸化膜となるシリ
コン酸化膜３２を形成する。
【００８９】次に、図１１（ｃ）に示すように、全面に
ｎ型ポリシリコン膜、及び、その上に、キャップシリコ
ン酸化膜を夫々形成した後、フォトリソグラフィー及び
異方性ドライエッチングにより、それらをパターニング
して、メモリセルアレイ部では、ワード線となるポリシ
リコンゲート１１及びその上のキャップシリコン酸化
膜、周辺回路部では、各種ＭＯＳトランジスタのポリシ
リコンゲート２３及びその上のキャップシリコン酸化膜
を夫々形成する。
ｎ型ポリシリコン膜、及び、その上に、キャップシリコ
ン酸化膜を夫々形成した後、フォトリソグラフィー及び
異方性ドライエッチングにより、それらをパターニング
して、メモリセルアレイ部では、ワード線となるポリシ
リコンゲート１１及びその上のキャップシリコン酸化
膜、周辺回路部では、各種ＭＯＳトランジスタのポリシ
リコンゲート２３及びその上のキャップシリコン酸化膜
を夫々形成する。
【００９０】次に、メモリセルアレイ部の、後に基板コ
ンタクト部となる部分、及び、周辺回路部Ｂのｎウェル
３ａの領域をフォトレジスト（不図示）で覆い、全面
に、リン（Ｐ）等のｎ型不純物を、例えば、エネルギー
２０〜４０ＫｅＶ程度、ドーズ量１×１０13〜３×１０
13／ｃｍ2 程度の条件でイオン注入し、ポリシリコンゲ
ート１１の両側のｐ型シリコン半導体層３に、自己整合
的に、ｎ- 拡散層１２ａ、１３ａを夫々形成する。
ンタクト部となる部分、及び、周辺回路部Ｂのｎウェル
３ａの領域をフォトレジスト（不図示）で覆い、全面
に、リン（Ｐ）等のｎ型不純物を、例えば、エネルギー
２０〜４０ＫｅＶ程度、ドーズ量１×１０13〜３×１０
13／ｃｍ2 程度の条件でイオン注入し、ポリシリコンゲ
ート１１の両側のｐ型シリコン半導体層３に、自己整合
的に、ｎ- 拡散層１２ａ、１３ａを夫々形成する。
【００９１】次に、メモリセルアレイ部Ａの全体と、周
辺回路部Ｂのｎウェル３ａ以外の部分をフォトレジスト
（不図示）で覆い、全面に、ホウ素（Ｂ）等のｐ型不純
物をイオン注入して、ポリシリコンゲート２３の両側の
ｎウェル３ａに、自己整合的に、ｐ- 拡散層５１を形成
する。
辺回路部Ｂのｎウェル３ａ以外の部分をフォトレジスト
（不図示）で覆い、全面に、ホウ素（Ｂ）等のｐ型不純
物をイオン注入して、ポリシリコンゲート２３の両側の
ｎウェル３ａに、自己整合的に、ｐ- 拡散層５１を形成
する。
【００９２】次に、全面にＣＶＤ法により形成したシリ
コン酸化膜を異方性ドライエッチングして、ポリシリコ
ンゲート１１、２３の側面に夫々側壁シリコン酸化膜を
形成する。
コン酸化膜を異方性ドライエッチングして、ポリシリコ
ンゲート１１、２３の側面に夫々側壁シリコン酸化膜を
形成する。
【００９３】次に、メモリセルアレイ部Ａの、後に基板
コンタクト部となる部分、及び、周辺回路部Ｂのｎウェ
ル３ａの領域をフォトレジスト（不図示）で覆い、全面
に、リン（Ｐ）等のｎ型不純物を、例えば、エネルギー
６０ＫｅＶ程度、ドーズ量５×１０15〜１×１０16／ｃ
ｍ2 程度の条件でイオン注入し、ポリシリコンゲート１
１に設けた側壁シリコン酸化膜に対し自己整合的にｎ+
拡散層１２ｂ、１３ｂを形成する。
コンタクト部となる部分、及び、周辺回路部Ｂのｎウェ
ル３ａの領域をフォトレジスト（不図示）で覆い、全面
に、リン（Ｐ）等のｎ型不純物を、例えば、エネルギー
６０ＫｅＶ程度、ドーズ量５×１０15〜１×１０16／ｃ
ｍ2 程度の条件でイオン注入し、ポリシリコンゲート１
１に設けた側壁シリコン酸化膜に対し自己整合的にｎ+
拡散層１２ｂ、１３ｂを形成する。
【００９４】この時、ｎ+ 拡散層１２ｂ、１３ｂは、そ
の底面が酸化膜層２ｃに接する深さまで形成する。
の底面が酸化膜層２ｃに接する深さまで形成する。
【００９５】次に、メモリセルアレイ部Ａの素子領域を
フォトレジスト（不図示）で覆い、全面に、ホウ素
（Ｂ）等のｐ型不純物をイオン注入して、メモリセルア
レイ部Ａの、後に基板コンタクト部となる部分にｐ+ 拡
散層２０を形成するとともに、周辺回路部Ｂのｎウェル
３ａの部分のポリシリコンゲート２３に設けた側壁シリ
コン酸化膜に対し自己整合的にｐ+ 拡散層５２を形成す
る。
フォトレジスト（不図示）で覆い、全面に、ホウ素
（Ｂ）等のｐ型不純物をイオン注入して、メモリセルア
レイ部Ａの、後に基板コンタクト部となる部分にｐ+ 拡
散層２０を形成するとともに、周辺回路部Ｂのｎウェル
３ａの部分のポリシリコンゲート２３に設けた側壁シリ
コン酸化膜に対し自己整合的にｐ+ 拡散層５２を形成す
る。
【００９６】次に、図１２（ａ）に示すように、全面に
ｎ型ポリシリコン膜を形成した後、フォトリソグラフィ
ー及び異方性ドライエッチングにより、そのｎ型ポリシ
リコン膜をパターニングして、図示の如く、メモリキャ
パシタのストレージノード１０を形成するとともに、ｎ
+ 拡散層１３ｂ及びｐ+ 拡散層２０に対する夫々の引き
出し電極１４を形成する。
ｎ型ポリシリコン膜を形成した後、フォトリソグラフィ
ー及び異方性ドライエッチングにより、そのｎ型ポリシ
リコン膜をパターニングして、図示の如く、メモリキャ
パシタのストレージノード１０を形成するとともに、ｎ
+ 拡散層１３ｂ及びｐ+ 拡散層２０に対する夫々の引き
出し電極１４を形成する。
【００９７】次に、全面にＯＮＯ膜からなるキャパシタ
誘電体膜９を形成し、フォトリソグラフィー及び異方性
ドライエッチングにより、その所定箇所に、フィールド
シールド電極５０に対するコンタクトホール（図中、Ｄ
で示す。）を形成する。
誘電体膜９を形成し、フォトリソグラフィー及び異方性
ドライエッチングにより、その所定箇所に、フィールド
シールド電極５０に対するコンタクトホール（図中、Ｄ
で示す。）を形成する。
【００９８】次に、図１２（ｂ）に示すように、全面に
ｎ型ポリシリコン膜を形成した後、フォトリソグラフィ
ー及び異方性ドライエッチングにより、そのｎ型ポリシ
リコン膜をパターニングして、図示の如く、メモリキャ
パシタのセルプレート８を形成する。また、このセルプ
レート８で覆われていない部分のキャパシタ誘電体膜９
を除去する。
ｎ型ポリシリコン膜を形成した後、フォトリソグラフィ
ー及び異方性ドライエッチングにより、そのｎ型ポリシ
リコン膜をパターニングして、図示の如く、メモリキャ
パシタのセルプレート８を形成する。また、このセルプ
レート８で覆われていない部分のキャパシタ誘電体膜９
を除去する。
【００９９】次に、図１２（ｃ）に示すように、全面
に、例えば、ＢＰＳＧ膜からなる層間絶縁膜１５ａを常
圧ＣＶＤ法により形成する。そして、その層間絶縁膜１
５ａの所定位置にコンタクトホールを開孔し、そのコン
タクトホールを通じてｎ+ 拡散層１３ｂの引き出し電極
１４にコンタクトするポリサイド配線からなるビット線
１８を形成する。
に、例えば、ＢＰＳＧ膜からなる層間絶縁膜１５ａを常
圧ＣＶＤ法により形成する。そして、その層間絶縁膜１
５ａの所定位置にコンタクトホールを開孔し、そのコン
タクトホールを通じてｎ+ 拡散層１３ｂの引き出し電極
１４にコンタクトするポリサイド配線からなるビット線
１８を形成する。
【０１００】この後、詳細な図示は省略するが、例え
ば、ＢＰＳＧ膜からなる層間絶縁膜を全面に更に形成し
た後、その層間絶縁膜の所定箇所にコンタクトホールを
形成し、それらのコンタクトホールをタングステン
（Ｗ）プラグ２１、２６により夫々埋め込む。そして、
その層間絶縁膜の上に金属配線２２、２７、５３を夫々
形成し、図８の構造を得る。
ば、ＢＰＳＧ膜からなる層間絶縁膜を全面に更に形成し
た後、その層間絶縁膜の所定箇所にコンタクトホールを
形成し、それらのコンタクトホールをタングステン
（Ｗ）プラグ２１、２６により夫々埋め込む。そして、
その層間絶縁膜の上に金属配線２２、２７、５３を夫々
形成し、図８の構造を得る。
【０１０１】この第２の実施の形態でも、既述した第１
の実施の形態と同様、メモリセルアレイ部Ａのｐ型シリ
コン半導体層３が、埋め込み酸化膜層２ｃと６により、
周辺回路部Ｂのシリコン半導体層３ａからから電気的に
絶縁分離されていて、そのメモリセルアレイ部Ａのｐ型
シリコン半導体層３を独立に基板バイアスすることがで
きるので、特に、トリプルウェル構造を採用しなくて
も、従来のトリプルウェル構造と同様の効果を得ること
ができる。
の実施の形態と同様、メモリセルアレイ部Ａのｐ型シリ
コン半導体層３が、埋め込み酸化膜層２ｃと６により、
周辺回路部Ｂのシリコン半導体層３ａからから電気的に
絶縁分離されていて、そのメモリセルアレイ部Ａのｐ型
シリコン半導体層３を独立に基板バイアスすることがで
きるので、特に、トリプルウェル構造を採用しなくて
も、従来のトリプルウェル構造と同様の効果を得ること
ができる。
【０１０２】また、メモリセルアレイ部Ａのｐ型シリコ
ン半導体層３の下に、酸化膜層２ｃを介して、埋め込み
ポリシリコン層２ｂを設け、この埋め込みポリシリコン
層２ｂの電位を基板バイアス電位に固定して、各トラン
ジスタのアクセストランジスタをダブルゲート構造とす
ることにより、アクセストランジスタのオフリーク電流
が低減されて、そのカットオフ特性が改善され、ひいて
は、ＤＲＡＭのリフレッシュ特性が改善される。
ン半導体層３の下に、酸化膜層２ｃを介して、埋め込み
ポリシリコン層２ｂを設け、この埋め込みポリシリコン
層２ｂの電位を基板バイアス電位に固定して、各トラン
ジスタのアクセストランジスタをダブルゲート構造とす
ることにより、アクセストランジスタのオフリーク電流
が低減されて、そのカットオフ特性が改善され、ひいて
は、ＤＲＡＭのリフレッシュ特性が改善される。
【０１０３】また、メモリセルアレイ部Ａでの素子間分
離をフィールドシールド素子分離法で行うことにより、
ＬＯＣＯＳ法やＳＴＩ法のような絶縁体分離法を用いる
場合と違って、メモリセルアレイ部Ａのｐ型シリコン半
導体層３の電位が局所的な電界制御により固定され、Ｓ
ＯＩ構造特有の基板浮遊効果を回避することができる。
離をフィールドシールド素子分離法で行うことにより、
ＬＯＣＯＳ法やＳＴＩ法のような絶縁体分離法を用いる
場合と違って、メモリセルアレイ部Ａのｐ型シリコン半
導体層３の電位が局所的な電界制御により固定され、Ｓ
ＯＩ構造特有の基板浮遊効果を回避することができる。
【０１０４】一方、周辺回路部Ｂでは、上述したＳＴＩ
法のような絶縁体分離法を素子間分離に用いることによ
り、例えば、ＣＭＯＳ構造での素子間分離を簡便に行う
ことができる。
法のような絶縁体分離法を素子間分離に用いることによ
り、例えば、ＣＭＯＳ構造での素子間分離を簡便に行う
ことができる。
【０１０５】
【発明の効果】本発明においては、メモリセルアレイ領
域の基板部が、ＳＯＩ構造の埋め込み絶縁層とトレンチ
分離構造とにより、他の基板部から電気的に絶縁分離さ
れているので、そのメモリセルアレイ領域の基板部を独
立に電位制御することが可能となり、特に、トリプルウ
ェル構造を採用しなくても、従来のトリプルウェル構造
と同様の効果を得ることができる。
域の基板部が、ＳＯＩ構造の埋め込み絶縁層とトレンチ
分離構造とにより、他の基板部から電気的に絶縁分離さ
れているので、そのメモリセルアレイ領域の基板部を独
立に電位制御することが可能となり、特に、トリプルウ
ェル構造を採用しなくても、従来のトリプルウェル構造
と同様の効果を得ることができる。
【０１０６】従って、トリプルウェル構造を採用しない
ため、基板濃度を比較的低く抑えることができて、基板
バイアス効果の悪化やメモリセルキャパシタの保持特性
の劣化という問題を回避することができる。
ため、基板濃度を比較的低く抑えることができて、基板
バイアス効果の悪化やメモリセルキャパシタの保持特性
の劣化という問題を回避することができる。
【０１０７】また、メモリセルアレイ領域の基板部の下
に、絶縁層を介して、埋め込み多結晶半導体層を設け、
この埋め込み多結晶半導体層の電位を、例えば、基板バ
イアス電位に固定して、例えば、ＤＲＡＭメモリセルの
アクセストランジスタをダブルゲート構造とすることに
より、アクセストランジスタのオフリーク電流（スタン
バイ電流）が低減されて、そのカットオフ特性が改善さ
れ、ひいては、ＤＲＡＭのリフレッシュ特性が改善され
る。
に、絶縁層を介して、埋め込み多結晶半導体層を設け、
この埋め込み多結晶半導体層の電位を、例えば、基板バ
イアス電位に固定して、例えば、ＤＲＡＭメモリセルの
アクセストランジスタをダブルゲート構造とすることに
より、アクセストランジスタのオフリーク電流（スタン
バイ電流）が低減されて、そのカットオフ特性が改善さ
れ、ひいては、ＤＲＡＭのリフレッシュ特性が改善され
る。
【０１０８】また、メモリセルアレイ領域での素子間分
離をフィールドシールド素子分離法で行うことにより、
ＬＯＣＯＳ法やＳＴＩ法のような絶縁体分離法を用いる
場合と違って、メモリセルアレイ領域の基板部の電位が
局所的な電界制御により固定されるので、ＳＯＩ構造特
有の基板浮遊効果を回避することができる。
離をフィールドシールド素子分離法で行うことにより、
ＬＯＣＯＳ法やＳＴＩ法のような絶縁体分離法を用いる
場合と違って、メモリセルアレイ領域の基板部の電位が
局所的な電界制御により固定されるので、ＳＯＩ構造特
有の基板浮遊効果を回避することができる。
【０１０９】この時、メモリキャパシタを、例えば、リ
バーストレンチキャパシタに構成して、そのメモリキャ
パシタのセルプレートをフィールドシールド電極と一体
に構成すると、それらへのコンタクト構造及び製造工程
を夫々簡略化することができる。
バーストレンチキャパシタに構成して、そのメモリキャ
パシタのセルプレートをフィールドシールド電極と一体
に構成すると、それらへのコンタクト構造及び製造工程
を夫々簡略化することができる。
【０１１０】一方、周辺回路領域では、例えば、ＬＯＣ
ＯＳ法やＳＴＩ法のような絶縁体分離法を素子間分離に
用いることにより、ＣＭＯＳ構造等での素子間分離を簡
便に行うことができる。
ＯＳ法やＳＴＩ法のような絶縁体分離法を素子間分離に
用いることにより、ＣＭＯＳ構造等での素子間分離を簡
便に行うことができる。
【図１】本発明の第１の実施の形態によるＤＲＡＭの概
略断面図である。
略断面図である。
【図２】本発明の第１の実施の形態によるＤＲＡＭのメ
モリセルアレイ部の平面配置図である。
モリセルアレイ部の平面配置図である。
【図３】本発明の第１の実施の形態によるＤＲＡＭの全
体概略構成図である。
体概略構成図である。
【図４】本発明の第１の実施の形態によるＤＲＡＭの製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図５】本発明の第１の実施の形態によるＤＲＡＭの製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図６】本発明の第１の実施の形態によるＤＲＡＭの製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図７】本発明の第１の実施の形態によるＤＲＡＭの製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図８】本発明の第２の実施の形態によるＤＲＡＭの概
略断面図である。
略断面図である。
【図９】本発明の第２の実施の形態によるＤＲＡＭのメ
モリセルアレイ部の平面配置図である。
モリセルアレイ部の平面配置図である。
【図１０】本発明の第２の実施の形態によるＤＲＡＭの
全体概略構成図である。
全体概略構成図である。
【図１１】本発明の第２の実施の形態によるＤＲＡＭの
製造方法を工程順に示す概略断面図である。
製造方法を工程順に示す概略断面図である。
【図１２】本発明の第２の実施の形態によるＤＲＡＭの
製造方法を工程順に示す概略断面図である。
製造方法を工程順に示す概略断面図である。
１ …ｐ型単結晶シリコン半導体基板 ２ａ、２ｃ …埋め込み酸化膜層 ２ｂ…埋め込みポリシリコン層 ３ …ｐ型単結晶シリコン半導体層 ３ａ…ｎウェル ４、５、３０…トレンチ ６ …シリコン酸化膜層 ８ …ｎ型ポリシリコン膜（セルプレート） ８ａ、５０…フィールドシールド電極 ９ …キャパシタ誘電体膜 １０…ｎ型ポリシリコン膜（ストレージノード） １０ａ…ストレージコンタクト １１…ｎ型ポリシリコンゲート（ワード線） １２、１２ｂ、１３、１３ｂ、２５…ｎ+ 拡散層 １２ａ、１３ａ、２４…ｎ- 拡散層 １４…ｎ型ポリシリコン膜（引き出し電極） １５…層間絶縁膜 １６…ビットコンタクト １７、２１、２６、４２…タングステン（Ｗ）プラグ １８…金属配線（ビット線） １９…金属配線（Ｖcc／２） ２０、５２…ｐ+ 拡散層 ２２…金属配線（Ｖbb） ２３…ｎ型ポリシリコンゲート ２７、５３…金属配線 ２８…ＬＯＣＯＳ酸化膜 ５１…ｐ- 拡散層 Ａ …メモリセルアレイ部 Ｂ …周辺回路部
Claims (14)
- 【請求項１】 半導体基板上に設けられた第１の絶縁層
と、その第１の絶縁層上に設けられた多結晶半導体層
と、その多結晶半導体層上に設けられた第２の絶縁層
と、その第２の絶縁層上に設けられた単結晶半導体層と
を有し、 前記単結晶半導体層にメモリセルアレイ領域及び周辺回
路領域の各素子が形成され、 前記メモリセルアレイ領域では、フィールドシールド素
子分離法により素子間分離がなされ、 前記周辺回路領域では、絶縁体分離法により素子間分離
がなされていることを特徴とする半導体記憶装置。 - 【請求項２】 前記メモリセルアレイ領域を取り囲むよ
うに、且つ、前記単結晶半導体層を貫通して形成された
トレンチ内に第３の絶縁層が設けられ、前記第２及び第
３の絶縁層により、前記メモリセルアレイ領域の前記単
結晶半導体層が前記周辺回路領域の前記単結晶半導体層
から電気的に絶縁分離されていることを特徴とする請求
項１に記載の半導体記憶装置。 - 【請求項３】 前記周辺回路領域における素子間分離
が、ＬＯＣＯＳ法によりなされていることを特徴とする
請求項２に記載の半導体記憶装置。 - 【請求項４】 少なくとも前記メモリセルアレイ領域の
前記多結晶半導体層が、前記メモリセルアレイ領域の前
記単結晶半導体層と実質的に同電位に固定されているこ
とを特徴とする請求項１〜３のいずれか１項に記載の半
導体記憶装置。 - 【請求項５】 少なくとも前記メモリセルアレイ領域の
前記多結晶半導体層と前記メモリセルアレイ領域の前記
単結晶半導体層とが、いずれもバックバイアス電位に固
定されていることを特徴とする請求項４に記載の半導体
記憶装置。 - 【請求項６】 前記メモリセルアレイ領域に、１トラン
ジスタ−１キャパシタ型のメモリセルが形成されている
ことを特徴とする請求項１〜５のいずれか１項に記載の
半導体記憶装置。 - 【請求項７】 前記メモリセルアレイ領域の前記基板部
に設けられたトレンチ内に各メモリセルのキャパシタ構
造が形成されていることを特徴とする請求項６に記載の
半導体記憶装置。 - 【請求項８】 前記各メモリセルのキャパシタ構造が、
前記メモリセルアレイ領域の前記トレンチの内面に絶縁
膜を介して設けられたセルプレート、そのセルプレート
の上に設けられたキャパシタ絶縁膜、及び、そのキャパ
シタ絶縁膜の上に設けられたストレージノードにより構
成されていることを特徴とする請求項７に記載の半導体
記憶装置。 - 【請求項９】 前記メモリセルアレイ領域におけるフィ
ールドシールド素子分離構造のフィールドシールド電極
が、前記セルプレートに連続して形成されていることを
特徴とする請求項８に記載の半導体記憶装置。 - 【請求項１０】 前記各メモリセルのキャパシタ構造
が、スタック型に構成されていることを特徴とする請求
項６に記載の半導体記憶装置。 - 【請求項１１】 前記キャパシタ構造のセルプレート
が、前記メモリセルアレイ領域におけるフィールドシー
ルド素子分離構造のフィールドシールド電極に電気的に
接続されていることを特徴とする請求項１０に記載の半
導体記憶装置。 - 【請求項１２】 主面表面に第１の絶縁膜を介して多結
晶半導体層を形成した第１の単結晶半導体基板と、主面
表面に第２の絶縁膜を形成した第２の単結晶半導体基板
とを、主面同士を向かい合わせて互いに貼り合わせた
後、前記第２の単結晶半導体基板の厚みを加工して、前
記第１の単結晶半導体基板上に、前記第１の絶縁膜、前
記多結晶半導体層及び前記第２の絶縁膜を介して単結晶
半導体層を形成する工程と、 前記単結晶半導体層の周辺回路領域となる部分に素子分
離構造を形成する工程と、 前記単結晶半導体層の前記周辺回路領域となる部分とメ
モリセルアレイ領域となる部分との間に、前記メモリセ
ルアレイ領域となる部分を取り囲むように、少なくとも
前記第２の絶縁膜に達する深さの第１のトレンチを形成
するとともに、前記メモリセルアレイ領域となる部分の
前記単結晶半導体層の所定位置に、メモリセルキャパシ
タを形成するための第２のトレンチを形成する工程と、 前記第１及び第２のトレンチ内を埋め込むように全面に
第３の絶縁膜を形成する工程と、 前記第１及び第２のトレンチ外の前記第３の絶縁膜を除
去した後、前記第２のトレンチ内の前記第３の絶縁膜を
除去する工程と、 前記第２のトレンチの内面を含む前記メモリセルアレイ
領域となる部分の全面に第４の絶縁膜を形成する工程
と、 前記第４の絶縁膜の上に第１の導電膜を形成する工程
と、 前記第１の導電膜をパターニングして、前記メモリセル
アレイ領域において素子分離領域となる領域及びそれと
連続した前記第２のトレンチを含む領域とに前記第１の
導電膜を残す工程と、 前記第１の導電膜の上に第５の絶縁膜を形成する工程
と、 前記第５の絶縁膜の上に第２の導電膜を形成した後、そ
の第２の導電膜をメモリキャパシタのストレージノード
のパターンに加工する工程と、 前記周辺回路領域となる部分及び前記メモリセルアレイ
領域となる部分の所定箇所に夫々ＭＯＳＦＥＴを形成す
る工程と、 前記メモリセルアレイ領域となる部分に形成した前記Ｍ
ＯＳＦＥＴの一方の拡散層と前記第２の導電膜とを電気
的に接続する工程と、を有することを特徴とする半導体
記憶装置の製造方法。 - 【請求項１３】 前記周辺回路領域となる部分における
前記素子分離構造として、ＬＯＣＯＳ酸化膜を形成し、
そのＬＯＣＯＳ酸化膜を研磨して、前記単結晶半導体層
の主面と面一に加工することを特徴とする請求項１２に
記載の半導体記憶装置の製造方法。 - 【請求項１４】 主面表面に第１の絶縁膜を介して多結
晶半導体層を形成した第１の単結晶半導体基板と、主面
表面に第２の絶縁膜を形成した第２の単結晶半導体基板
とを、主面同士を向かい合わせて互いに貼り合わせた
後、前記第２の単結晶半導体基板の厚みを加工して、前
記第１の単結晶半導体基板上に、前記第１の絶縁膜、前
記多結晶半導体層及び前記第２の絶縁膜を介して単結晶
半導体層を形成する工程と、 前記単結晶半導体層の周辺回路領域となる部分に素子分
離構造を形成する工程と、 前記単結晶半導体層の前記周辺回路領域となる部分とメ
モリセルアレイ領域となる部分との間に、前記メモリセ
ルアレイ領域となる部分を取り囲むように、少なくとも
前記第２の絶縁膜に達する深さのトレンチを形成する工
程と、 前記トレンチ内を埋め込むように第３の絶縁膜を形成す
る工程と、 前記周辺回路領域となる部分にフィールドシールド素子
分離構造を形成する工程と、 前記周辺回路領域となる部分及び前記メモリセルアレイ
領域となる部分の所定箇所に夫々ＭＯＳＦＥＴを形成す
る工程と、 前記メモリセルアレイ領域となる部分に、その部分の前
記ＭＯＳＦＥＴの一方の拡散層に電気的に接続したスト
レージノードを有するメモリキャパシタを形成する工程
と、を有することを特徴とする半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10083889A JPH11284137A (ja) | 1998-03-30 | 1998-03-30 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10083889A JPH11284137A (ja) | 1998-03-30 | 1998-03-30 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11284137A true JPH11284137A (ja) | 1999-10-15 |
Family
ID=13815224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10083889A Withdrawn JPH11284137A (ja) | 1998-03-30 | 1998-03-30 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11284137A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100339425B1 (ko) * | 2000-07-21 | 2002-06-03 | 박종섭 | 리세스된 소이 구조를 갖는 반도체 소자 및 그의 제조 방법 |
| EP1213757A3 (en) * | 2000-12-09 | 2003-09-03 | Samsung Electronics Co., Ltd. | Integrated circuits having and adjacent p-type doped regions having shallow trench isolation structures without liner layers therein therebetween and methods of forming same |
| US7615813B2 (en) | 2000-02-17 | 2009-11-10 | Kabushiki Kaisha Toshiba | Semiconductor device using fuse/anti-fuse system |
| US8248875B2 (en) | 2008-08-28 | 2012-08-21 | Elpida Memory, Inc. | Semiconductor memory device having floating body type NMOS transistor |
| TWI459561B (zh) * | 2008-07-09 | 2014-11-01 | Fairchild Semiconductor | 用以形成具有其中含有低ｋ介電體之極間電極介電體之屏蔽閘極溝渠場效電晶體（ｆｅｔ）的結構及方法 |
-
1998
- 1998-03-30 JP JP10083889A patent/JPH11284137A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7615813B2 (en) | 2000-02-17 | 2009-11-10 | Kabushiki Kaisha Toshiba | Semiconductor device using fuse/anti-fuse system |
| KR100339425B1 (ko) * | 2000-07-21 | 2002-06-03 | 박종섭 | 리세스된 소이 구조를 갖는 반도체 소자 및 그의 제조 방법 |
| EP1213757A3 (en) * | 2000-12-09 | 2003-09-03 | Samsung Electronics Co., Ltd. | Integrated circuits having and adjacent p-type doped regions having shallow trench isolation structures without liner layers therein therebetween and methods of forming same |
| EP1487011A1 (en) * | 2000-12-09 | 2004-12-15 | Samsung Electronics Co., Ltd. | Integrated circuits having adjacent P-type doped regions having shallow trench isolation structures without liner layers therein therebetween and methods of forming same |
| TWI459561B (zh) * | 2008-07-09 | 2014-11-01 | Fairchild Semiconductor | 用以形成具有其中含有低ｋ介電體之極間電極介電體之屏蔽閘極溝渠場效電晶體（ｆｅｔ）的結構及方法 |
| US8248875B2 (en) | 2008-08-28 | 2012-08-21 | Elpida Memory, Inc. | Semiconductor memory device having floating body type NMOS transistor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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