JPH11284156A

JPH11284156A - 集積回路中に異なる厚さのフィールド酸化膜を形成する方法とその構造

Info

Publication number: JPH11284156A
Application number: JP10155413A
Authority: JP
Inventors: Kokuren So; 國楝宋
Original assignee: TAIWAN MAOXI ELECTRON CO Ltd
Current assignee: TAIWAN MAOXI ELECTRON CO Ltd
Priority date: 1998-03-03
Filing date: 1998-05-21
Publication date: 1999-10-15
Also published as: TW480713B; US6121116A

Abstract

(57)【要約】【課題】集積回路中に異なる厚さのフィールド酸化膜
を形成する方法とその構造の提供。【解決手段】フラッシュメモリ中に素子間分離領域を
形成し、該素子間分離領域をコアメモリ領域（例えばフ
ラッシュメモリセル領域）と高電圧領域（例えば高電圧
ＭＯＳ素子領域）を有し並びに一層の酸化膜で被覆され
た基板上に形成する。まず、酸化膜上に窒化シリコン膜
を形成し、該窒化シリコン膜上に高電圧領域の傍らの第
１素子間分離領域の位置を定義し、該第１素子間分離領
域を酸化して第１厚さを有する第１隔離構造を形成し、
その後、上述の窒化シリコン膜上にコアメモリ領域の傍
らの第２素子間分離領域の位置を定義し、さらに同時に
第２素子間分離領域と第１素子間分離領域を酸化して第
２厚さを有する第１素子間分離領域と第３厚さを有する
第２素子間分離領域を形成し、上記第２厚さは第３厚さ
より大きい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路及
びその製造技術に関する。本発明はＲＯＭの製造を実施
例として説明を行い、特にフラッシュＥＥＰＲＯＭ（Ｆ
ｌａｓｈＥｌｅｃｔｒｉｃａｌＰｒｏｇｒａｍｍａ
ｂｌｅａｎｄＥｒａｓａｂｌｅＲｅａｄＯｎｌ
ｙＭｅｍｏｒｉｅｓ；ＦｌａｓｈＥＥＰＲＯＭ）の
製造を以て説明を行うが、但し、本発明はマスクＲＯ
Ｍ、マイクロコントローラー、マイクロプロセッサ、デ
ィジタル信号処理器（ＤＳＰ）、特殊機能集積回路（Ａ
ＳＩＣ）の製造に応用されうる。

【０００２】

【従来の技術】ＲＯＭ及びその製造方法はすでに業界の
熟知するところであり、ＲＯＭの製造工程、特にＥＥＰ
ＲＯＭの製造工程では、電源をオフとしてもデータを保
存できるストレージセルの製造が必要である。これらス
トレージセルは通常は大量のデータを保存しているが、
その中、各一つのセルの状態はいずれもストレージセル
トランジスタのフローティングゲート上に保存電荷が存
在するか否かに対応し、具体的に言うと、該ストレージ
セルは少なくとも二つの導電層を包括し、その一つのス
トレージセルトランジスタのフローティングゲートとさ
れ、もう一つはセル操作用のコントロールゲートとされ
る、該フローティングゲートは一つの基板上を被覆する
薄い酸化膜上に形成され、該コントロールゲートはフロ
ーティングゲートの上に位置し、フローティングゲート
とコントロールゲートは一つの薄い絶縁層で隔てられ、
該薄い絶縁層は一層のポリシリコン間酸化膜（ｉｎｔｅ
ｒｐｏｌｙｏｘｉｄｅ）とされ、その典型的は組成は
酸化膜／窒化膜／酸化膜（ｏｘｉｄｅ／ｎｉｔｒｉｄｅ
／ｏｘｉｄｅ；ＯＮＯ）の複層構造とされる。

【０００３】典型的なＥＥＰＲＯＭの動作には、一般の
集積回路で使用される作業電圧（５Ｖ，３．３Ｖ）の外
に、尚一つの高電圧（１２Ｖ以上）を、トンネル効果を
形成するに必要な高電場を形成するために必要とする。
ＥＥＰＲＯＭが単一の電圧ソースで動作するようにする
ためには、周辺回路領域中に電圧上昇回路を設けて、一
般の作業電圧を必要な高電圧まで引き上げる必要があ
る。そしてその一方で、フィールド酸化膜の二側の素子
が高電圧を受けて該フィールド酸化膜の下方にチャネル
を形成して導通を形成することがないように、ＥＥＰＲ
ＯＭの製造工程では比較的厚いフィールド酸化膜を形成
することで、良好な素子間分離を形成して、素子の良好
な動作を保障する必要があった。

【０００４】周知のＥＥＰＲＯＭの製造工程、特にフラ
ッシュＥＥＰＲＯＭの製造工程においては、ただ一回の
熱酸化ステップでフィールド酸化膜を形成している。フ
ラッシュＥＥＰＲＯＭ製造において良好な素子間分離を
形成するためには、そのフィールド酸化膜を他の集積回
路のフィールド酸化膜に較べて厚くして、高電圧の使用
に適合するものとなす必要がある。図１を参照された
い。該図中に示されるフラッシュＥＥＰＲＯＭ素子中の
素子間分離構造は、ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄ
ａｔｉｏｎｏｆＳｉｌｉｃｏｎＰｒｏｓｅｓｓ）
法で素子間分離領域１３、１５、２１を形成したフィー
ルド酸化膜とされ、その中、素子間分離領域１３はコア
メモリ領域の傍らに形成され、素子間分離領域１５は高
電圧領域の傍らに形成され、高電圧領域は比較的厚い素
子間分離領域により提供される良好な隔離を必要とし、
ゆえに素子間分離領域１５のフィールド酸化膜の厚さは
素子間分離領域１３のフィールド酸化膜より厚く設けら
れる必要がある。

【０００５】素子間分離領域を形成するための酸化ステ
ップでは、バーズビーク効果の発生を免れることはでき
ず、即ち、形成されるフィールド酸化膜が深く素子領域
に食い込み、図１に示されるように素子間分離領域１３
の外側の辺縁にバーズビーク１７を形成して、素子領域
の面積が縮小されてしまう。そして、比較的厚い素子間
分離領域を形成したい場合は、通常は熱酸化反応の時間
を増加してその目的を達成しているが、形成されるフィ
ールド酸化膜が厚くなるほど、それに発生するバーズビ
ーク効果も厳重となり、素子領域が損失する面積も多く
なる。図１に示される素子間分離領域１５のバーズビー
クは延伸されて素子間分離領域２１のバーズビークに至
り、比較的厚い酸化膜１９を形成しており、素子をその
上に順調に形成することができなくなり、そのために後
続の工程を順調に進行するために、原始設計及び回路レ
イアウト時に素子の面積を増大する必要が生じるが、た
だしこれは各一つの集積回路の面積が増加して単一の集
積回路の製造コストの増加をもたらした。

【０００６】以上から、集積回路素子の製造工程技術は
早急な改善が求められていた。

【０００７】

【発明が解決しようとする課題】本発明は一種の集積回
路製造の技術を提供することを課題とし、その中には製
造方法と素子の構造が包括される。本発明は実施例にお
いて、一種の、集積回路、例えばフラッシュメモリにお
ける素子間分離技術を提供することを課題としている。

【０００８】

【課題を解決するための手段】請求項１の発明は、フラ
ッシュメモリ素子中に素子間分離領域を形成する方法に
おいて、以下のａ〜ｅのステップ、即ち、ａ．コアメモリ領域と高電圧領域を有して、一つの酸化
膜で被覆された基板を提供するステップｂ．上述の酸化膜上に一層の窒化シリコンのマスク層を
形成し、並びに該マスク層と上述の酸化膜をパターニン
グし、高電圧領域の傍らの第１素子間分離領域の位置を
定義するステップｃ．第１素子間分離領域に対して熱酸化を進行して第１
厚さの第１素子間分離領域を形成するステップｄ．上述の窒化シリコンのマスク層と上述の酸化層をパ
ターニングして該コアメモリ領域の傍らの第２素子間分
離領域の位置を定義するステップｅ．該第２素子間分離領域と第１素子間分離領域に対し
て熱酸化を進行し、第２厚さを有する第１素子間分離領
域と該第２厚さより小さい第３厚さを有する第２素子間
分離領域を形成するステップ以上を包括することを特徴とする、フラッシュメモリ素
子中に素子間分離領域を形成する方法としている。

【０００９】請求項２の発明は、前記酸化膜が二酸化シ
リコン或いは酸化窒化シリコンとされたことを特徴とす
る、請求項１に記載の方法としている。

【００１０】請求項３の発明は、前記コアメモリ領域が
フラッシュメモリセルを含むことを特徴とする、請求項
１に記載の方法としている。

【００１１】請求項４の発明は、前記高電圧領域が一つ
の高電圧素子を含むことを特徴とする、請求項１に記載
の方法としている。

【００１２】請求項５の発明は、前記第２厚さが３００
０〜８０００Åとされることを特徴とする、請求項１に
記載の方法としている。

【００１３】請求項６の発明は、前記高電圧領域の電圧
が高電圧とされ、コアメモリ領域の電圧が切換え電圧
（ｓｗｉｔｃｈｉｎｇｖｏｌｔａｇｅ）とされ、該高
電圧の該切換え電圧に対する比率が１．５より大きいこ
とを特徴とする、請求項１に記載の方法としている。

【００１４】請求項７の発明は、前記第３厚さが１００
０〜３０００Åとされることを特徴とする、請求項１に
記載の方法としている。

【００１５】請求項８の発明は、一種の素子間分離領域
を有するフラッシュメモリ素子において、以下のもの、
即ち、一つの基板とされて、コアメモリ領域と高電圧領
域を有して、一つの酸化膜で被覆されているもの、一つ
の窒化シリコンのマスク層とされて、上述のコアメモリ
領域と高電圧領域の酸化膜の上を被覆するもの、上述の
窒化シリコンのマスク層上に定義されて高電圧領域の傍
らに位置する第１素子間分離領域とされて、該第１素子
間分離領域の厚さが形成過程で第１厚さから第２厚さに
変化させられているもの、上述の窒化シリコンのマスク
上に定義されてコアメモリ領域の傍らに位置する第３厚
さを有する第２素子間分離領域とされて、該第３厚さが
該第２厚さより小さいもの、以上を少なくとも包括して
構成された、素子間分離領域を有するフラッシュメモリ
素子としている。

【００１６】請求項９の発明は、前記酸化膜が二酸化シ
リコン或いは酸化窒化シリコンとされたことを特徴とす
る、請求項８に記載の素子間分離領域を有するフラッシ
ュメモリ素子としている。

【００１７】請求項１０の発明は、前記コアメモリ領域
がフラッシュメモリセルを含むことを特徴とする、請求
項８に記載の素子間分離領域を有するフラッシュメモリ
素子としている。

【００１８】請求項１１の発明は、前記高電圧領域が一
つの高電圧素子を含むことを特徴とする、請求項８に記
載の素子間分離領域を有するフラッシュメモリ素子とし
ている。

【００１９】請求項１２の発明は、前記第２厚さが第３
厚さの少なくとも１．５倍の大きさとされたことを特徴
とする、請求項８に記載の素子間分離領域を有するフラ
ッシュメモリ素子としている。

【００２０】請求項１３の発明は、前記高電圧領域の電
圧が高電圧とされ、コアメモリ領域の電圧が低電圧とさ
れ、該高電圧の該低電圧に対する比率が１．５より大き
いことを特徴とする、請求項８に記載の素子間分離領域
を有するフラッシュメモリ素子としている。

【００２１】請求項１４の発明は、前記高電圧領域の電
圧が高電圧とされ、コアメモリ領域の電圧が切換え電圧
（ｓｗｉｔｃｈｉｎｇｖｏｌｔａｇｅ）とされ、該高
電圧の該切換え電圧に対する比率が１．５より大きいこ
とを特徴とする、請求項８に記載の素子間分離領域を有
するフラッシュメモリ素子としている。

【００２２】

【発明の実施の形態】本発明の一つの実施例では、集積
回路フラッシュメモリ素子中に素子間分離領域を形成す
る方法を提供しており、そのステップは、コアメモリ領
域（例えばフラッシュメモリセル領域及び、高電圧ＭＯ
Ｓ素子領域の如き高電圧領域）を有するシリコン基板を
提供するステップ、酸化膜（二酸化シリコン或いは酸化
窒化シリコン）を該シリコン基板上に定義するステッ
プ、一層の窒化シリコンマスク層を上述の酸化膜上に形
成するステップ、第１素子間分離領域を高電圧領域の傍
らに定義するステップ、第１厚さを有する酸化膜の第１
素子間分離構造を熱酸化により形成するステップ、上述
の窒化シリコンマスク層を定義してコアメモリ領域の傍
らに位置する第２素子間分離領域を定義するステップ、
熱酸化により第２素子間分離領域中に第２素子間分離構
造を形成し、それと同時に第１素子間分離構造を再酸化
して、上述の第１厚さより厚い第２厚さを有する酸化膜
を形成し、この第２厚さを有する素子間分離構造を高電
圧主動素子領域間の分離に提供するステップ、以上を包
括する。

【００２３】本発明のもう一つの実施例では、素子間分
離領域を有するフラッシュメモリ素子の構造を提供して
おり、それは、コアメモリ領域（例えばフラッシュメモ
リセル領域及び、高電圧ＭＯＳ素子領域の如き高電圧領
域）を有するシリコン基板、該シリコン基板上に定義さ
れた酸化膜（二酸化シリコン或いは酸化窒化シリコ
ン）、上述のコアメモリ領域及び高電圧領域を被覆する
酸化膜の上に形成された一層の窒化シリコンマスク層、
該窒化シリコンマスク層を定義して高電圧領域の傍らに
形成された第１素子間分離領域とされ、該第１素子間分
離領域は、第２厚さに転変可能な第１厚さを有する第１
素子間分離構造を有し、その形成ステップでは熱酸化法
が使用され、該第２厚さが第１厚さより大きいものと、
上述の窒化シリコンマスク層を定義してコアメモリの傍
らに形成した第２素子間分離領域とされ、該第２素子間
分離領域は第３厚さを有する第２素子間分離構造を有
し、該第３厚さが第２厚さより小さいもの、以上を包括
している。

【００２４】本発明は周知の技術に較べて多くの優れた
点を有しており、各実施例において、本発明は新規な窒
化シリコンマスク層を提供して、第２厚さの第１素子間
分離領域と第３厚さを有する第２素子間分離領域を形成
可能で、該第２厚さが第３厚さより大きく、並びに該マ
スク層の製造及びその素子間分離領域定義の応用のいず
れも相当に簡単である。このほか、本発明に記載の素子
間分離領域形成のための多次酸化ステップのいずれに
も、周知の酸化技術を採用可能であり、例えば、蒸気雰
囲気中での酸化或いはウエット酸化を採用可能である。
上述の優れた点の外の優れた点については、以下の具体
的な実施例の説明で述べる。

【００２５】

【実施例】本発明は一種の集積回路素子製造の技術を提
供するものであり、それは、製造方法と素子構造を包括
する。実施例において、本発明は集積回路、例えばフラ
ッシュメモリ中において、隣り合う素子間を分離する技
術を提供している。

【００２６】図２から図５は本発明の実施例において、
集積回路中の素子間分離領域を形成する方法を表示して
いる。これらの図は実施例の説明のために提示されてお
り、本発明を限定するものではなく、ゆえに、本発明の
原則と範囲の下でなされる細部の変化と修正はいずれも
本発明の応用実施例と見て、本発明の請求範囲に属する
ものとする。図２を参照されたい。本発明で提示する方
法では、まず一つの半導体基板２０１を提供する。該基
板は通常は少量のｐ型不純物、例えばホウ素をドープし
たシリコン基板とされるか、或いは多層基板、例えば絶
縁基板上に薄いシリコン層を設けたものとされる。

【００２７】半導体基板２０１の上表面に一層の薄い酸
化膜２０３を形成し、該薄い酸化膜２０３は通常は高品
質の酸化シリコンとし、且つピンホール等の傷のないも
のとする。ほとんどの実施例で、該薄い酸化膜は熱処理
或いは蒸気酸化ステップでこれを定義する。あるフラッ
シュ素子では、通常、該酸化膜の厚さは５０〜３００Å
とする。続いて、マスク層２０５を該薄い酸化膜２０３
の上に形成する。図に示される実施例では、このマスク
層２０５は窒化シリコンとされて、該マスク層２０５の
堆積には多種の異なる技術、例えば、熱処理法、或いは
ＣＶＤ法（通常はプラズマ堆積技術を使用する）を採用
可能である。あるフラッシュ素子では、該窒化シリコン
の厚さは１００〜５００Åとする。当然、その正確な厚
さは応用状況により決定する。

【００２８】一つの第２マスク層（図には表示せず）を
マスク層２０５の上に定義して後に第１素子間分離領域
を形成する位置に第１暴露領域２０７を形成する。この
第２マスク層は周知のリソグラフィー技術により形成
し、このリソグラフィー技術は、通常、スピンコーティ
ング、露光、現像及びその他のステップを包括し、該第
１暴露領域２０７を定義する方法はエッチング技術とさ
れて、該エッチング技術はウエットエッチング或いはプ
ラズマエッチングとされ、その中、ある応用例において
は、プラズマエッチングが比較的適合する。このほか、
薄い酸化膜２０３とマスク層２０５に対するエッチング
技術には選択性があり、マスク層２０５の上の第２マス
ク層は伝統の技術を用いて剥離される。

【００２９】続いてのステップでは、該第１暴露領域２
０７に対応する第１厚さ第１素子間分離領域を形成す
る。図３を参照されたい。アニーリングステップで該第
１厚さ第１素子間分離領域２０９を形成するが、その
時、窒化シリコンのマスク層２０５によりその下方の領
域の酸化が防止されるため、ただ第１暴露領域２０７部
分のみが酸化され第１厚さ第１素子間分離領域２０９が
成長し、該第１厚さ第１素子間分離領域２０９は高電圧
主動素子領域３０３に隣接する。ほとんどの実施例にお
いて、酸化環境温度は８５０〜１０５０℃とされ、通
常、該第１素子間分離領域２０９を形成するのに用いら
れる気体は酸素ガスと水蒸気とされて、該第１厚さ第１
素子間分離領域２０９の中心部分はその外側辺縁部２１
１より厚い。図４を参照されたい。一つの第３マスク層
（図には表示せず）で図３に示される構造の上表面を被
覆する。該第３マスク層は、周知のリソグラフィー技術
により形成し、このリソグラフィー技術は、通常、スピ
ンコーティング、露光、現像及びその他のステップを包
括する。続いて、エッチング技術で第２暴露領域２１３
を定義する。このエッチング技術はウエットエッチング
或いはプラズマエッチングとされ、その中、プラズマエ
ッチングはある応用例においては、比較的適合する。こ
のほか、薄い酸化膜２０３とマスク層２０５に対するエ
ッチング技術には選択性があり、マスク層２０５の上の
第２マスク層は伝統の技術を用いて剥離される。

【００３０】図５を参照されたい。続くステップでは、
該第２暴露領域２１３に対応する第２素子間分離領域を
形成する。この第２素子間分離領域２１５は第２アニー
リングステップで形成し、この時、窒化シリコンのマス
ク層２０５によりその下方の領域の酸化が防止されるた
め、ただ第１暴露領域２０７と第２暴露領域２１３部分
のみが酸化されて第２厚さ第１素子間分離領域５０１と
第２素子間分離領域２１５が成長し、該第２厚さ第１素
子間分離領域５０１は高電圧主動素子領域３０３に隣接
する。該第２素子間分離領域２１５は低電圧或いはコア
メモリ領域５０７に隣接する。ほとんどの実施例におい
て、酸化環境温度は８５０〜１０５０℃とされ、通常、
該第２厚さ第１素子間分離領域５０１と第２素子間分離
領域２１５を形成するのに用いられる気体は酸素ガスと
水蒸気とされて、該第２素子間分離領域２１５の中心部
分はその外側辺縁部５０３より厚い。

【００３１】以上のステップで二つの異なる厚さの素子
間分離領域を形成できる。この二つの異なる厚さの素子
間分離領域は高電圧領域と低電圧領域を隔離するのに応
用可能であり、該高電圧領域の高電圧は低電圧領域の切
換え電圧（ｓｗｉｔｃｈｉｎｇｖｏｌｔａｇｅ）を超
過し、本発明の実施例では、切換え電圧を１とすると高
電圧の比率範囲は通常、１．５より大きいか、或いは３
より大きいか、或いは６より大きい。

【００３２】第２厚さ第１素子間分離領域５０１は第２
素子間分離領域２１５より厚く、このことから、第２厚
さ第１素子間分離領域５０１は高電圧主動素子領域とそ
の他の集積回路中の単位、例えばメモリセル領域とを隔
離するのに用いられる。寸法が１．０ミクロンより大き
いトランジスタの設計に対しては、第２厚さ第１素子間
分離領域５０１の厚さαの範囲は３０００〜８０００Å
とされ、寸法が１．０ミクロンより小さいトランジスタ
の設計に対しては、第２素子間分離領域２１５の厚さβ
の範囲は１０００〜３０００Åとされ、本発明の実施例
では、通常、該二つの素子間分離領域の厚さの比率（α
／β）は、１．５より大きいか、或いは３より大きい
か、或いは６より大きいものとされる。

【００３３】図６から図１０は本発明中のフラッシュメ
モリ素子の実施例説明図である。このフラッシュメモリ
素子は集積回路中のコアメモリ領域に形成される。ま
ず、図６を参照されたい。図６は非揮発性の電気的改変
可能な半導体メモリセル２１０を示す。該半導体メモリ
セル２１０は半導体基板２１２、例えばシリコン基板を
有し、該半導体基板２１２は通常は電気抵抗率が５〜５
０Ω−ｃｍのｐ型半導体シリコンウエハーとされる。

【００３４】半導体基板２１２上に一つのソース２１
６、一つのドレイン２１６及びその間のチャネル２１８
が定義され、該ソース２１６、一つのドレイン２１６及
びその間のチャネル２１８の上に、厚さが７０〜２００
Åの第１絶縁層２２０がある。該第１絶縁層２２０の上
がフローティングゲート２２２で、該フローティングゲ
ート２２２は一部分のチャネル２１８領域と一部分のド
レイン２１４を被覆し、該フローティングゲート２２２
の是衣料はポリシリコン或いは新たに結晶させられたポ
リシリコンとされる。

【００３５】上述のフローティングゲート２２２の表面
に第２絶縁層２２５があり、この第２絶縁層２２５は、
直接フローティングゲート２２２を被覆する第１領域２
２４とフローティングゲート２２２の側面に密着する第
２領域２２６（スペーサ）を包括する。この第２絶縁層
２２５の第１領域２２４の材料は酸化膜、窒化膜或いは
窒化酸化膜などの絶縁物質とされ、その厚さはほぼ２０
０〜１５００Åとされ、この第２絶縁層２２５の第２領
域２２６の材料は酸化膜、窒化膜或いは窒化酸化膜な
どの絶縁物質とされ、その厚さはほぼ２００〜５００Å
とされる。コントロールゲート２２９は二つの部分、即
ち第１領域２２８とされて直接第２絶縁層２２５の第１
領域２２４（上面）を被覆する部分と、第２領域２３０
とされて第２絶縁層２２５の第２領域２２６（側面）を
被覆する部分を含む。このほか、コントロールゲート２
２９の第２領域２３０は一部のチャネル２１８領域と一
部のソース２１６を被覆している。

【００３６】一つの第２素子間分離領域２１５がフラッ
シュメモリセルと基板上の別の領域を隔離しており、該
第２素子間分離領域２１５より厚い第２厚さ第１素子間
分離領域５０１が高電圧主動素子領域３０３と基板上の
別の領域を隔離している。この二つの素子間分離領域の
製造工程についてはすでに前述した。

【００３７】半導体メモリセル２１０の実際の寸法は使
用される製造工程により決定されるため、図６中に示さ
れる第１絶縁層２２０、第２絶縁層２２５の第２領域２
２６（側壁）及び第２領域２２６の第１領域２２４（上
面）の寸法は実際の寸法を代表するものではない。通常
は、半導体メモリセル２１０の実際寸法は電子が、突然
の電位降下に感応した時に、ソース２１６からフローテ
ィングゲート２２２に突き抜け可能なものとされるか、
或いは半導体メモリセル２１０の実際寸法は、Ｆｏｗｌ
ｅｒ−Ｎｏｒｄｈｅｉｍトンネル現象の規制により第２
絶縁層２２５を通過してコントロールゲート２２９に至
った電荷がフローティングゲート２２２より追い出され
るうるものとされることが可能である。

【００３８】この半導体メモリセル２１０の操作は以下
のとおりである。まず、半導体メモリセル２１０を消去
したい時には、ソース２１６とドレイン２１４が同時に
接地し、約１５Ｖの高いプラス電圧がコントロールゲー
ト２２９に加えられる。フローティングゲート２２２中
の電荷はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル現象
の規制により第２絶縁層２２５を通過してコントロール
ゲート２２９に達して、フローティングゲート２２２の
プラス偏圧を形成する。

【００３９】選定された半導体メモリセル２１０をプロ
グラム化したい時には、ソース２１６を接地して、ＭＯ
Ｓしきい電圧（例えば約＋１Ｖ）と近いプラス電圧がコ
ントロールゲート２２９に加えられ、もう一つのほぼ１
２Ｖの高いプラス電圧がドレイン２１４に加えられる。
ソース２１６に発生する電子は微弱な反対方向の偏圧の
チャネル２１８を流れてドレイン２１４に至る。この電
子がコントロールゲート２２９と第２領域２２６に接触
する時、ほぼドレイン電圧に等しいピーク電位下降が側
壁２２６の両側で見られる。こうしてこれらの電子が温
度上昇を加速し、一部分の電子が第１絶縁層２２０に進
入並びにそれを通過してフローティングゲート２２２に
達する。

【００４０】これらの電子は持続的にフローティングゲ
ート２２２に流れ込み、フローティングゲート２２２の
底の下がそれ以上高い電位差を受け入れることができな
くなると、フローティングゲート２２２中に溜まった電
子或いはマイナス電荷は電子がソース２１６からフロー
ティングゲート２２２への電子の流入を阻止する。

【００４１】最後に、読み取り状態の時、ソース２１６
は接地し、伝統的なトランジスタの読取り電圧（例えば
＋２Ｖと＋５Ｖ）がそれぞれドレイン２１４とコントロ
ールゲート２２９に加わる。もしフローティングゲート
２２２がプラスの電気を帯びていれば（即ちフローティ
ングゲートが放電状態にある）、直接フローティングゲ
ート２２２の下方に位置するチャネル領域２１８がオン
となり、コントロールゲート２２９が読み取り電位に引
き上げられると、直接第２領域２３０下方に位置するチ
ャネル領域２１８もオンとされる。こうしてチャネル領
域２１８全体がオンとなり、電流がドレイン２１４から
ソース２１６に流れ、こうしてロジック「１」の状態と
なる。

【００４２】反対に、もしフローティングゲート２２２
がマイナスに帯電すると、フローティングゲート２２２
の下方に位置するチャネル領域２１８は微弱なオン状態
或いは全体がオフ状態とされ、これによりコントロール
ゲート２２９とドレイン２１４が読み取り電位に引き上
げられた時に、直接第２領域２３０下方に位置するチャ
ネル領域２１８の電流の通過は非常に少ないか或いは全
くなくなる。こうしてチャネル領域２１８全体がロジッ
ク「１」の状態と反対となり、即ち極めて小さい電流が
流れるか或いは全く電流が流れない状態となり、半導体
メモリセル２１０がプログラム化されてその部分がロジ
ック「０」の状態となる。

【００４３】続いて、本発明の第２実施例を挙げて、本
発明の方法を利用して製造したメモリセルについて説明
する。図７は本発明の方法で形成されたメモリセルとそ
の回路表示図である。メモリセルは一つのメモリ素子３
１１と一つの電界効果トランジスタ３１３を含む。この
電界効果トランジスタ３１３はメモリ素子３１１を選択
するのに用いられる。この電界効果トランジスタ３１３
のドレイン３１５は一つの金属コンタクト３３１を介し
て一つのリードライン３２９と相互に連接し、電界効果
トランジスタ３１３のソースとメモリ素子３１１のドレ
インが連接点３１７で示される部分で直列に連接され、
メモリ素子３１１のソース３１９もまた接地する共同ソ
ースラインと連接し、上述の電界効果トランジスタ３１
３のコントロールゲート３２３とビットセレクトライン
が相互に連接し、このメモリ素子３１１のコントロール
ゲート３２３がプログラム化及び消去感応ラインと相互
に連接している。図７中のメモリ素子３１１はさらに、
基板と相互に隔てられた薄い酸化膜のフローティングゲ
ート３２６（点線で表示）を包括し、また、連接点３１
７に隣接するプログラム化及び消去レイアウト領域３２
７を含む。このプログラム化及び消去レイアウト領域３
２７に組み合わされた薄い酸化膜の設計が、このメモリ
素子３１１に快速消去の能力を提供し、僅か何千万分の
１秒内での電気的消去を達成させ、伝統的な厚い酸化膜
の設計が２０分程度かけて紫外線で消去していたのと較
べ、その技術的進歩はいちぢるしいものがある。このプ
ログラム化及び消去レイアウト領域３２７の設計はさら
に、このメモリ素子３１１に快速再プログラム化の能力
を提供しうる。以下の説明中から、本発明の実施例の回
路レイアウト図及び製造工程方式に基づき、このメモリ
素子３１１の寸法の縮小が可能であることがわかる。

【００４４】図８、９を参照されたい。図８は図７のメ
モリセルの平面図であり、図９は図８の３０３−３０３
断面図である。図８及び図９のメモリセルは一面に主動
メモリ領域３３５を具えた半導体基板３３３上に形成さ
れている。非主動メモリ領域の半導体基板３３３上には
フィールド酸化素子間分離領域３３７が形成され、主動
メモリ領域３３５内に位置する三つのイオンレイアウト
領域はその間が二つのチャネル３３１、３４１で連接さ
れ、その中、第１イオンレイアウト領域が図７中の電界
効果トランジスタ３１３のドレイン３１５を構成し、第
２イオンレイアウト領域が図７中の電界効果トランジス
タ３１３のソースとメモリ素子３１１のドレインの連接
点３１７を構成し、第３イオンレイアウト領域がメモリ
素子３１１のソース３１９を構成する。上述の半導体基
板３３３は通常、ｐ型とされ、上述の三つのイオンレイ
アウト領域はｎ形とされる。

【００４５】別に一つのプログラム化及び消去レイアウ
ト領域３２７が主動メモリ領域の半導体基板３３３内に
存在し、このプログラム化及び消去レイアウト領域３２
７は上述の連接点３１７を構成する第２イオンレイアウ
ト領域と相互に重なり、並びに第２イオンレイアウト領
域と第３イオンレイアウト領域（メモリ素子３１１のソ
ース３１９を構成）の間に位置するチャネル３４１に延
伸され、該プログラム化及び消去レイアウト領域３２７
は通常はｎ形不純物、例えばリン或いは砒素イオンをイ
オン注入してさらに拡散を行うことで形成され、その詳
しい形成ステップは以下のとおりである。一つの薄い酸
化膜３２５を第２イオンレイアウト領域（図７中の電界
効果トランジスタ３１３のソースとメモリ素子３１１の
ドレインの連接点３１７を構成）と第３イオンレイアウ
ト領域（メモリ素子３１１のソース３１９を構成）の間
に位置するチャネル３４１の表面に形成し、並びに一部
のプログラム化及び消去レイアウト領域３２７とオーバ
ラップさせ、さらに主動メモリ領域３３５のチャネル３
４１まで延伸する。通常は、上述の薄い酸化膜３２５の
厚さは７０〜１５０Åとする。フィールド酸化素子間分
離領域３３７の間の残りの主動メモリ領域３３５をもう
一つの酸化膜３２２で被覆し、上述のもう一つの酸化膜
３２２の厚さはこの薄い酸化膜３２５より厚く、その厚
さは３００〜５００Åとする。

【００４６】一つのポリシリコンのフローティングゲー
ト３２６を薄い酸化膜３２５の表面に形成し並びに薄い
酸化膜３２５の下方の一部のプログラム化及び消去レイ
アウト領域３２７の表面まで延伸する。一つのポリシリ
コン層間絶縁膜３２４をフローティングゲート３２６の
表面に形成し、その後、一つのコントロールゲート３２
３をポリシリコン層間絶縁膜３２４の表面に形成する。
一つのポリシリコンコントロールゲート３２１を第１イ
オンレイアウト領域（電界効果トランジスタ３１３のド
レイン３１５を構成）と第２イオンレイアウト領域（連
接点３１７を構成）の間に介在するチャネル（フィール
ド酸化素子間分離領域３３７）の表面に形成する。さら
に一つの絶縁層３３９を全体の半導体基板３３３の表面
に形成し、並びにその間にコンタクトウインドウ３３１
を形成する。最後に、配線用の一つの導電層３２９を絶
縁層３４０の表面に形成する。

【００４７】前述の方法で得られるフィールド酸化素子
間分離領域３３７の外に、さらに一つの厚さが該フィー
ルド酸化素子間分離領域３３７より厚いフィールド酸化
素子間分離領域（前述した第２厚さ第１素子間分離領域
５０１）がある。この比較的厚い第２厚さ第１素子間分
離領域５０１は、高電圧主動素子領域３０３を隔離する
のに用いられ、前述の方法で形成される。

【００４８】続いて、さらに一つの具体的実施例を挙げ
て本発明の製造方法を利用して形成したフラッシュメモ
リについて説明する。まず、図１０に示されるように、
フラッシュメモリセル１０００は一面に平坦な上表面１
００３を有する半導体基板１００１にあって定義され、
一つのウェル領域１００５も半導体基板１００にあって
定義され、上述のウェル領域１００５は一つのソース１
００９と一つのドレイン１００７を含む。他の実施例で
はドレイン１００７はその他のセルと共有される共同ド
レインとされうるし、また同様に、ある実施例ではこの
ドレイン１００９は他のセルと共有する共同ソースとさ
れうる。ソース１００９とドレイン１００７の間はチャ
ネル領域１０１１とされる。上述のソースとドレインは
通常はイオンレイアウト技術で形成されるが、その他の
不純物導入技術、例えばプラズマ浸せき（ｐｌａｓｍａ
ｉｍｍｅｒｓｉｏｎ）イオンレイアウト技術も運用可
能である。ゲート絶縁層１０１５とトンネル絶縁層１０
１７を含む一層の絶縁層１０１３が上述のチャネル領域
１０１１の上方を覆うように形成される。この絶縁層１
０１３は一般の絶縁材料、例えば酸化シリコン、ニトロ
化シリコン、或いは酸化ニトロ化シリコンなど絶縁物質
で製造される。本発明の実施例ではゲート絶縁層１０１
５とトンネル絶縁層１０１７は高品質の酸化シリコンで
組成され、上述のトンネル絶縁層１０１７は厚さが非常
に均一でピンホールなどの傷を有さず、また何度ものプ
ログラム化と消去周期に耐えうるものとされる。

【００４９】フラッシュメモリセル１０００は、独特の
ゲート構造１０１９を有している。該ゲート構造１０１
９は材質が第１ポリシリコン（ｐｏｌｙ１）のセレクト
ゲート１０２１を含む。第１ポリシリコンは通常はｎ型
不純物をドープしたポリシリコンとされるか或いは同期
ドープのポリシリコンとされ、不純物のドープはイオン
レイアウト或いはＰＯＣｌ₃或いはそれに類する物質を
ポリシリコンに拡散させることでなされるか、或いは該
第１ポリシリコンは先にアモルファスシリコンを形成し
た後に、新たに結晶させたポリシリコンとされうる。一
般的には、アモルファスシリコンは比較的平坦な表面を
有している。上述のセレクトゲートはゲート絶縁層表面
を被覆し並びにドレイン領域上方に延伸され、スペーサ
１０２３と絶縁層１０２５がその後に、上述のセレクト
ゲートの表面に形成される。このスペーサ１０２３と絶
縁層１０２５の作用はセレクトゲートとその他の電性素
子例えばコントロールゲート或いはフローティングゲー
トとを隔離することにあり、該セレクトゲートの下方に
は長さが０．２ミクロン或いはそれ以下から１．０ミク
ロン或いはそれ以下のチャネル領域があり、このほか、
上述のセレクトゲートの厚さは５００Å或いはそれ以下
から３５００Å或いはそれ以下とされる。

【００５０】このゲート構造１０１９は別に一つの分離
ゲート１０２７を含む。該分離ゲート１０２７は半導体
基板の平坦な上表面１００３と一部のセレクトゲートの
表面を被覆している。そして、上述の分離ゲート１０２
７はセレクトゲートの上の絶縁層１０２５の表面を被覆
し、該分離ゲートは同時に、セレクトゲートの一側のス
ペーサ１０２３の表面も被覆し、該分離ゲートの一辺１
０２９は上向きに延伸されて、もう一辺はトンネル絶縁
層１０１７の表面を被覆し並びにソース領域１００９の
上方に延伸されている。総合すると、上述の分離ゲート
は少なくとも三つの部分を包括し、それは、平坦な上表
面１００３（トンネル絶縁層とソース領域）を被覆する
下端水平領域１０２７Ａと、セレクトゲートのある一側
のスペーサ１０２３の表面を被覆する垂直領域１０２７
Ｂと、セレクトゲートの上表面を被覆する上端水平領域
１０２７Ｃである。即ち、下端水平領域１０２７Ａと、
垂直領域１０２７Ｂと上端水平領域１０２７Ｃとで分離
ゲートが組成されている。

【００５１】上述の分離ゲート１０２７の材料もポリシ
リコンとされうる。ここでは、これを第２ポリシリコン
（ｐｏｌｙ２）と称する。第２ポリシリコンは通常は前
述のｎ型不純物をドープしたポリシリコン或いは同期ド
ープのポリシリコンとされ、ドープの方式はイオンレイ
アウトでリンイオン或いはそれに類する物質を導入する
か或いはＰＯＣｌ₃或いはそれに類する物質をポリシリ
コン中に拡散させる。第２ポリシリコンは或いは先にア
モルファスシリコンを形成した後に、新たに結晶させた
ポリシリコンとされうる。前述したように、一般的に
は、アモルファスシリコンは比較的平坦な表面を有して
いる。

【００５２】その後、絶縁層１０３１を上述のフローテ
ィングゲートの表面に形成する。該絶縁層１０３１は上
述のセレクトゲート上に位置するフローティングゲート
の一側よりもう一側に延伸され、即ち、該絶縁層１０３
１はフローティングゲートの下端水平領域１０２７Ａ
と、垂直領域１０２７Ｂと上端水平領域１０２７Ｃを被
覆する。当然、上述の絶縁層１０３１の選択は、その下
のセレクトゲートとフローティングゲートの寸法と形状
に深く影響を受ける。一般には、この絶縁層１０３１は
通常、ＣＶＤ或いは熱処理で形成した酸化膜／窒化膜／
酸化膜（ＯＮＯ）複層構造とされるが、ただし、酸化膜
或いは窒化膜の単層構造となすことも可能である。上述
の絶縁層の機能はフローティングゲートとコントロール
ゲート１０３３の隔絶である。

【００５３】コントロールゲート１０３３が絶縁層１０
３１の表面に形成され、該絶縁層１０３１が上述のフロ
ーティングゲートとコントロールゲートの間に挟まれ
る。該コントロールゲート１０３３はフローティングゲ
ートの一側１０２９よりもう一側に延伸され、即ち、コ
ントロールゲート１０３３はフローティングゲートの下
端水平領域と、垂直領域と上端水平領域を被覆する。該
コントロールゲート１０３３の材料はポリシリコンとさ
れ、ここではこれを第３ポリシリコン（ｐｏｌｙ３）と
称する。第３ポリシリコンは通常は前述のｎ型不純物を
ドープしたポリシリコン或いは同期ドープのポリシリコ
ンとされ、ドープの方式はイオンレイアウトでリンイオ
ン或いはそれに類する物質を導入するか或いはＰＯＣｌ
₃或いはそれに類する物質をポリシリコン中に拡散させ
る。第３ポリシリコンは或いは先にアモルファスシリコ
ンを形成した後に、新たに結晶させたポリシリコンとさ
れうる。前述したように、一般的には、アモルファスシ
リコンは比較的平坦な表面を有している。

【００５４】最後に、金属コンタクト１０３５が上述の
ドレイン表面に定義され、自然に、セレクトゲート、コ
ントロールゲートとソースの金属コンタクトの形成が必
要となる（図には表示せず）。金属コンタクトの形成方
法については周知の技術の範囲にあるためここでは詳細
な説明を省略する。

【００５５】一つの第２素子間分離領域２１５がフラッ
シュメモリセル１０００を隔離しており、該第２素子間
分離領域２１５より厚い第２厚さ第１素子間分離領域５
０１が高電圧主動素子領域３０３を隔離しており、高電
圧主動素子領域３０３の電圧はフラッシュメモリセル１
０００の電圧より高い。この二つの素子間分離領域２１
５、５０１の製造工程については前述した。

【００５６】以上の構造により、このメモリセルのゲー
ト結合比率（ＧＣＲ）は、フローティングゲート電容効
果が結合するコントロールゲートのフローティングゲー
トの電容効果が結合するトンネル酸化膜の面積に対する
比率（Ｃ₁₀₃₁／Ｃ₁₀₁₇）の増加により高まる。図に示さ
れるように、フローティングゲートとコントロールゲー
トの結合面は側壁１０２９の辺縁から上端水平領域１０
２７Ｃを経過して垂直領域１０２７Ｂに延伸され、一方
で、フローティングゲートとトンネル酸化膜の結合面
は、ただ下端水平領域１０２７Ａにある。これから本発
明のメモリセル構造のフローティングゲートとコントロ
ールゲートの結合面は従来の構造に比べ、少なくとも二
つの表面の面積が増加されている。理想的な状況では、
本発明のメモリセル構造のゲート結合比率（ＧＣＲ）は
ほぼ１に近い。しかし、実際のゲート構造比率（ＧＣ
Ｒ）は０．３より大きいか、或いは０．５より大きいか
或いは０．６より大きいか、或いは０．８より大きい
か、或いはその他の各種の数値をとる可能性があり、設
計の違いにより異なる値となりうる。

【００５７】この実施例では、メモリセルが電圧のセレ
クトゲートに加えることでプログラム化と消去の動作を
進行できる。フローティングゲートをプログラム化する
時（即ち電子をフローティングゲートに進入させる時）
には、選定した偏圧をゲート構造とソース及びドレイン
領域に加えると、電子の遷移の経路はソース極から出発
してチャネルを経由してトンネル酸化膜に進入し、さら
にフローティングゲート中に堆積する。反対にフローテ
ィングゲートを消去する（即ち電子をフローティングゲ
ートより追い出す）場合には、選定した偏圧を同様にゲ
ート構造とソース及びドレイン領域に加えると、電子の
遷移の経路はフローティングゲートより出発してトンネ
ル酸化膜を経由した後、チャネルに進入し、最後にドレ
インより流出する。

【００５８】本発明の上述の実施例はただフラッシュメ
モリ素子の実施例にすぎず、具体的な理解のために開示
したのみである。一つのチップには数千から数万のメモ
リ素子が含まれ、現在の製造技術では４Ｍ、１６Ｍ、６
４Ｍ、２５６Ｍそして１Ｇビットのメモリ素子が製造さ
れており、チャネル領域の長さも０．４ミクロンから
０．２５ミクロン或いはそれ以下となっている。フラッ
シュメモリは直接単一チップを構成しうるほか、マイク
ロプロセッサ、マイクロコンピュータ、ディジタル信号
処理器、特殊用途の集積回路（ＡＳＩＣ）等のマイクロ
電子素子と相互に結合されうる。

【００５９】本発明は幾つかの実施例を以て説明される
が、本発明の原則と精神は、上述の実施例に掲載された
特殊な工程条件或いは材質に制限されるものではなく、
例えば、半導体基板は絶縁体上に半導体を設けたタイプ
の基板となすことも、或いはシリコン基板外の基板とな
すことも可能である。本発明では選択する材料と製造工
程の違いに応じて他の種類の基板と材料を使用すること
が可能であり、このため、本発明の精神、原則及び範囲
に基づく、相関する細かい部分の変化はいずれも本発明
の応用実施例とみて、本発明の範囲を離脱しないものと
する。

【００６０】

【発明の効果】本発明は、一種の半導体集積回路及びそ
の製造技術、特に、集積回路、例えばフラッシュメモリ
における素子間分離の技術を提供している、本発明の、
プログラム化及び消去レイアウト領域に薄い酸化膜を組
み合わせた設計により、メモリ素子の消去能力を高める
ことができる。本発明はマスクＲＯＭ、マイクロコント
ローラー、マイクロプロセッサ、ディジタル信号処理器
（ＤＳＰ）、特殊機能集積回路（ＡＳＩＣ）の製造に応
用されうる。

【図面の簡単な説明】

【図１】周知の技術中の素子間分離構造の断面表示図で
ある。

【図２】本発明の実施例において、集積回路中に素子間
分離領域を形成する工程説明図である。

【図３】本発明の実施例において、集積回路中に素子間
分離領域を形成する方法の工程説明図である。

【図４】本発明の実施例において、集積回路中に素子間
分離領域を形成する方法の工程説明図である。

【図５】本発明の実施例において、集積回路中に素子間
分離領域を形成する方法の工程説明図である。

【図６】本発明の実施例中のフラッシュメモリ素子の断
面表示図である。

【図７】本発明の実施例中のフラッシュメモリ素子の断
面表示図である。

【図８】本発明の実施例中のフラッシュメモリ素子の断
面表示図である。

【図９】本発明の実施例中のフラッシュメモリ素子の断
面表示図である。

【図１０】本発明の実施例中のフラッシュメモリ素子の
断面表示図である。

【符号の説明】

１３素子間分離領域１５素子間分離領域１７バーズビーク１９酸化膜２１素子間分離領域２０１半導体基板２０３薄い酸化膜２０５マスク層２０７第１暴露領域２０９第１厚さ第１素子間分離領域２１０半導体メモリセル２１２半導体基板２１４ドレイン２１６ソース２１８チャネル２２０第１絶縁層２２２フローティングゲート２２５第２絶縁層２２９コントロールゲート３０３高電圧主動素子領域３１１メモリ素子３１３電界効果トランジスタ３１５ドレイン３１９ソース３２３コントロールゲート３２６フローティングゲート３２７プログラム化及び消去レイアウト領域３３１コンタクトウインドウ３３３半導体基板３３７フィールド酸化素子間分離領域３３９チャネル３４１チャネル５０１第２厚さ第１素子間分離領域５０７コアメモリ領域１０００フラッシュメモリセル１００１基板１００５ウェル領域１００７ドレイン１００９ソース１０１１チャネル１０１３絶縁層１０２１セレクトゲート１０２３スペーサ１０２５絶縁層１０２７分離ゲート１０３１絶縁層１０３３コントロールゲート１０３５金属コンタクト

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【手続補正書】

【提出日】平成１１年４月９日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

Claims

【特許請求の範囲】

【請求項１】フラッシュメモリ素子中に素子間分離領
域を形成する方法において、以下のａ〜ｅのステップ、
即ち、ａ．コアメモリ領域と高電圧領域を有して、一つの酸化
膜で被覆された基板を提供するステップｂ．上述の酸化膜上に一層の窒化シリコンのマスク層を
形成し、並びに該マスク層と上述の酸化膜をパターニン
グし、高電圧領域の傍らの第１素子間分離領域の位置を
定義するステップｃ．第１素子間分離領域に対して熱酸化を進行して第１
厚さの第１素子間分離領域を形成するステップｄ．上述の窒化シリコンのマスク層と上述の酸化層をパ
ターニングして該コアメモリ領域の傍らの第２素子間分
離領域の位置を定義するステップｅ．該第２素子間分離領域と第１素子間分離領域に対し
て熱酸化を進行し、第２厚さを有する第１素子間分離領
域と該第２厚さより小さい第３厚さを有する第２素子間
分離領域を形成するステップ以上を包括することを特徴とする、フラッシュメモリ素
子中に素子間分離領域を形成する方法。
【請求項２】前記酸化膜が二酸化シリコン或いは酸化
窒化シリコンとされたことを特徴とする、請求項１に記
載の方法。
【請求項３】前記コアメモリ領域がフラッシュメモリ
セルを含むことを特徴とする、請求項１に記載の方法。
【請求項４】前記高電圧領域が一つの高電圧素子を含
むことを特徴とする、請求項１に記載の方法。
【請求項５】前記第２厚さが３０００〜８０００Åと
されることを特徴とする、請求項１に記載の方法。
【請求項６】前記高電圧領域の電圧が高電圧とされ、
コアメモリ領域の電圧が切換え電圧（ｓｗｉｔｃｈｉｎ
ｇｖｏｌｔａｇｅ）とされ、該高電圧の該切換え電圧
に対する比率が１．５より大きいことを特徴とする、請
求項１に記載の方法。
【請求項７】前記第３厚さが１０００〜３０００Åと
されることを特徴とする、請求項１に記載の方法。
【請求項８】一種の素子間分離領域を有するフラッシ
ュメモリ素子とされて、以下のもの、即ち、一つの基板とされて、コアメモリ領域と高電圧領域を有
して、一つの酸化膜で被覆されているもの、一つの窒化シリコンのマスク層とされて、上述のコアメ
モリ領域と高電圧領域の酸化膜の上を被覆するもの、上述の窒化シリコンのマスク層上に定義されて高電圧領
域の傍らに位置する第１素子間分離領域とされて、該第
１素子間分離領域の厚さが形成過程で第１厚さから第２
厚さに変化させられているもの、上述の窒化シリコンのマスク上に定義されてコアメモリ
領域の傍らに位置する第３厚さを有する第２素子間分離
領域とされて、該第３厚さが該第２厚さより小さいも
の、以上を少なくとも包括して構成された、素子間分離領域
を有するフラッシュメモリ素子。
【請求項９】前記酸化膜が二酸化シリコン或いは酸化
窒化シリコンとされたことを特徴とする、請求項８に記
載の素子間分離領域を有するフラッシュメモリ素子。
【請求項１０】前記コアメモリ領域がフラッシュメモ
リセルを含むことを特徴とする、請求項８に記載の素子
間分離領域を有するフラッシュメモリ素子。
【請求項１１】前記高電圧領域が一つの高電圧素子を
含むことを特徴とする、請求項８に記載の素子間分離領
域を有するフラッシュメモリ素子。
【請求項１２】前記第２厚さが第３厚さの少なくとも
１．５倍の大きさとされたことを特徴とする、請求項８
に記載の素子間分離領域を有するフラッシュメモリ素
子。
【請求項１３】前記高電圧領域の電圧が高電圧とさ
れ、コアメモリ領域の電圧が低電圧とされ、該高電圧の
該低電圧に対する比率が１．５より大きいことを特徴と
する、請求項８に記載の素子間分離領域を有するフラッ
シュメモリ素子。
【請求項１４】前記高電圧領域の電圧が高電圧とさ
れ、コアメモリ領域の電圧が切換え電圧（ｓｗｉｔｃｈ
ｉｎｇｖｏｌｔａｇｅ）とされ、該高電圧の該切換え
電圧に対する比率が１．５より大きいことを特徴とす
る、請求項８に記載の素子間分離領域を有するフラッシ
ュメモリ素子。