JPH11284497A - プログラマブル遅延発生器およびこれを用いた応用回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路定数の調整が不要であり、分子分母の両
者が設定可能な分数の遅延時間を高精度で発生させるこ
とができるプログラマブル遅延発生器と、無調整で低ス
プリアスな出力信号を発生させることができる周波数シ
ンセサイザを実現する。 【解決手段】 プログラマブル遅延発生器は、設定デー
タＫに比例した閾値電圧Ｖk を発生させる閾値電圧発生
回路と、設定データＳに比例したランプ波電圧Ｖs を発
生させるランプ波発生回路を同一の回路構成で実現し、
分数Ｋ／Ｓの遅延時間を発生させ、かつ両回路の回路定
数が遅延時間に与える影響を相殺する。また、閾値電圧
発生回路およびランプ波発生回路の動作を外部クロック
に同期させる。周波数シンセサイザは、本発明のプログ
ラマブル遅延発生器をダイレクトディジタルシンセサイ
ザにおける位相補間の手段として用いる。更にプログラ
マブル遅延発生器の応用回路として逓倍器、デューティ
比変換回路、及びＰＬＬ周波数シンセサイザが可能であ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力パルスをトリ
ガとし、ディジタルデータで設定される時間遅れで立ち
上がるパルスを発生するプログラマブル遅延発生器に関
する。また、このプログラマブル遅延発生器を用い、あ
る基準周波数から任意の周波数を発生する周波数シンセ
サイザに関する。

【０００２】また、このプログラマブル遅延発生器を用
い、入力信号の周波数の整数倍の周波数の出力信号を得
る逓倍器に関する。また、このプログラマブル遅延発生
器を用い、入力信号のデューティ比を所定の値に変換し
て出力するデューティ比変換回路に関する。

【０００３】

【従来の技術】図１２は、従来のプログラマブル遅延発
生器の構成例を示す（参考文献:アロログデバイセズ
社、リニア・データブック1994／1995、pp.12-36〜12-6
4)。

【０００４】図１２において、電流源８２、容量８３お
よびスイッチ８４により積分器が構成される。トリガ回
路８１は、リーク信号４０１およびトリガ信号４０２に
応じてスイッチ８４を開閉し、積分器がランプ波電圧Ｖ
s を発生する。一方、ラッチ８５は、ラッチ信号４０３
に応じて設定データ４０４をラッチしてＤ／Ａ変換器８
６に設定する。Ｄ／Ａ変換器８６は、設定データに比例
した閾値電圧Ｖk を発生する。コンパレータ８７は、ラ
ンプ波電圧Ｖs と閾値電圧Ｖk を比較し、両電圧が一致
するタイミングで立ち上がるパルスを出力する。ワンシ
ョット８８は、コンパレータ８７の出力パルスを入力
し、時定数τに応じたパルス幅のパルスを出力信号出力
端子４０５に出力する。

【０００５】図１３は、従来のプログラマブル遅延発生
器の動作例を示すタイムチャートである。なお、各信号
の符号としてそれぞれの入出力端子の符号を代用する。
(a)はトリガ信号４０２、(b）はラッチ信号４０３、(c)
は設定データ４０４、(d)はリーク信号４０１、(e) は
容量８３の両端電圧であるランプ波電圧Ｖs 、(f)はＤ
／Ａ変換器８６の出力電圧である閾値電圧Ｖk 、(g）は
プログラマブル遅延発生器（ワンショット８８）の出力
信号４０５を示す。

【０００６】まず、初めに設定データ４０４がラッチ信
号４０３に同期してラッチされ、Ｄ／Ａ変換器８６はこ
の設定データ４０４に比例した閾値電圧Ｖk を出力す
る。閾値電圧Ｖk は、Ｄ／Ａ変換器８６の単位電圧をＶ
_０ 、設定データをＫとすると 、 Ｖk ＝−Ｋ・Ｖ_０ …(1) で表される。

【０００７】次に、トリガ信号４０２の入力をトリガと
して、容量８３に電流が流れてランプ波電圧Ｖs が変化
する。時刻ｔでのランプ波電圧Ｖs は、電流源８２の電
流値をＩ、容量８３の容量値をＣ、トリガ信号４０２の
立ち上がり時刻をｔ_０ とすると、 Ｖs ＝−（Ｉ／Ｃ）・（ｔ−ｔ_０） …(2) で表される。

【０００８】次に、コンパレータ８７は、閾値電圧Ｖk
とランプ波電圧Ｖs の一致を検出する。時刻ｔ_０ から
Ｖk ，Ｖs が一致するまでの時間、すなわち出力信号４
０５が立ち上がるまでの遅延時間ｔｄは、(1),(2) 式よ
り、 ｔｄ＝（Ｋ・Ｖ_０・Ｃ）／Ｉ …(3) で表される。この出力信号４０５は、ワンショット８８
の時定数τが経過後に立ち下がる。また、リーク信号４
０１により容量８３はリークされ、ランプ波電圧Ｖs は
初期化される。

【０００９】以上により、従来のプログラマブル遅延発
生器は、(3) 式で表される設定データＫに比例した遅延
時間を発生することができる。

【００１０】

【発明が解決しようとする課題】ところで、周波数シン
セサイザの高性能化に伴い、分子分母ともに可変である
分数の遅延時間が必要とされている。このような分数の
遅延時間が必要となるのは、例えばアキュムレータの出
力信号からジッタのない信号を抽出しようとする場合
や、フラクショナルＮ・ＰＬＬ周波数シンセサイザのス
プリアスを低減させようとする場合である。

【００１１】しかし、従来のプログラマブル遅延発生器
は、(3) 式に示すように、設定データＫに比例する遅延
時間は発生できるが、分数の遅延時間は発生することが
できない。また、(3) 式に示すように、遅延時間には回
路定数Ｖ_０ ，Ｃ，Ｉが入っているので、遅延時間の絶
対精度を向上するためにはそれぞれの調整が不可欠とな
る。

【００１２】なお、(3) 式によれば、電流源８２の電流
値Ｉを変化させることにより分数の遅延時間の発生は可
能であるが、遅延時間の絶対精度向上のために回路定数
Ｖ_０ ，Ｃ，Ｉの調整が必要であることに変わりはない。
このように、従来のプログラマブル遅延発生器では、遅
延時間の絶対精度が要求される周波数シンセサイザなど
への応用は難しい。

【００１３】一方、従来のプログラマブル遅延発生器を
使用することで、入力信号から入力信号の周期よりも短
い間隔でパルスを発生させることにより入力信号の周波
数の整数倍の周波数の出力信号を得ようとする場合や、
出力パルスの立ち上がりから立ち下がりまでの時間をプ
ログラマブル遅延発生器で決定することで入力信号のデ
ューティ比を所定の値に変換して出力しようとする場
合、入力信号の周波数に特化して回路定数の調整を行わ
なければならない。入力周波数が決まっている場合にお
いても、従来のプログラマブル遅延発生器では、遅延時
間の絶対精度向上のために回路定数Ｖ_０ ，Ｃ，Ｉの調
整が必要である。

【００１４】本発明は、回路定数の調整が不要であり、
分子分母の両者が設定可能な分数の遅延時間を高精度で
発生させることができるプログラマブル遅延発生器を提
供することを目的とする。さらに、このプログラマブル
遅延発生器を用いることにより、無調整で低スプリアス
な出力信号を発生させることができる周波数シンセサイ
ザを提供することを目的とする。

【００１５】さらに、前記プログラマブル遅延発生器を
逓倍器に用いることにより、無調整で低スプリアスな出
力信号を発生させることができる逓倍器を提供すること
を目的とする。さらに、前記プログラマブル遅延発生器
を逓倍器に用いることにより、無調整で精度の良いデュ
ーティ比に変換できる、デューティ比変換回路を提供す
ることを目的とする。

【００１６】

【課題を解決するための手段】本発明のプログラマブル
遅延発生器は、設定データＫに比例した閾値電圧Ｖkを
発生させる閾値電圧発生回路と、設定データＳに比例し
たランプ波電圧Ｖs を発生させるランプ波発生回路を同
一の回路構成で実現する。これにより、閾値電圧Ｖk と
ランプ波電圧Ｖs を比較する際に、両回路の回路定数が
遅延時間に与える影響を相殺することができ、さらに遅
延時間を設定データＫとＳの分数で決定することができ
る。すなわち、無調整で分数の遅延時間を発生させるこ
とができる。

【００１７】また、本発明のプログラマブル遅延発生器
は、閾値電圧発生回路およびランプ波発生回路の動作を
外部クロックに同期させることにより、遅延時間の絶対
精度を向上させることができる。

【００１８】本発明の周波数シンセサイザは、本発明の
プログラマブル遅延発生器をダイレクトディジタルシン
セサイザにおける位相補間の手段として用いることによ
り、無調整で任意の値の遅延量を得ることができるの
で、低スプリアスな出力信号を発生させることができ
る。

【００１９】本発明の逓倍器は、本発明のプログラマブ
ル遅延発生器を入力信号の周期よりも短い間隔でパルス
を発生させる手段として用いることにより、無調整で正
確に等間隔に並ぶ出力パルスを発生することができるの
で、低ジッタ、低スプリアスな出力信号を得ることがで
きる。

【００２０】本発明のデューティ比変換回路は、本発明
のプログラマブル遅延発生器を出力信号のパルス幅を決
定する手段として用いることにより、無調整で精度の良
いデューティ比に変換できる。

【００２１】

【発明の実施の形態】（プログラマブル遅延発生器の第
１の実施形態）図１は、本発明のプログラマブル遅延発
生器の第１の実施形態を示す。

【００２２】図において、ランプ波発生回路１０Ａは、
データセレクタ１１、ラッチ１２、電流スイッチアレイ
１３、スイッチ１４、容量１５、Ｓ側イネーブル信号入
力端子１０１、設定データＳ入力端子１０２、Ｓ側リー
ク信号入力端子１０３により構成され、容量１５の両端
の電圧としてランプ波電圧Ｖs を出力する。閾値電圧発
生回路２０Ａは、データセレクタ２１、ラッチ２２、電
流スイッチアレイ２３、スイッチ２４、容量２５、Ｋ側
イネーブル信号入力端子２０１、設定データＫ入力端子
２０２、Ｋ側リーク信号入力端子２０３により構成さ
れ、容量２５の両端の電圧として閾値電圧Ｖk を出力す
る。また、ランプ波発生回路１０Ａおよび閾値電圧発生
回路２０Ａには、共通のクロック入力端子３０１が接続
される。

【００２３】ランプ波発生回路１０Ａと閾値電圧発生回
路２０Ａは同一の回路構成であり、容量１５、２５の容
量値Ｃや、電流スイッチアレイ１３、２３の単位電流Ｉ
_０などの回路定数は同一値で製作されるものとする。こ
れは、両回路を同一基板上に集積化することにより容易
に実現可能である。

【００２４】コンパレータ３１は、ランプ波電圧Ｖs お
よび閾値電圧Ｖk を比較し、両電圧が一致するタイミン
グで立ち上がるパルスを出力する。ワンショット３２
は、コンパレータ３１の出力パルスを入力し、時定数τ
に応じたパルス幅のパルスを出力信号出力端子３０２に
出力する。

【００２５】図２は、プログラマブル遅延発生器の第１
の実施形態の動作例を示すタイムチャートである。な
お、各信号の符号としてそれぞれの入出力端子の符号を
代用する。(a) はクロック信号３０１、(b) は設定デー
タＫ、(c) は設定データＳ、(d) はＫ側イネーブル信号
２０１、(e) はＳ側イネーブル信号１０１、(f) は閾値
電圧Ｖk 、(g) はランプ波電圧Ｖs 、(h) は出力信号３
０２、(i) はＫ側リーク信号２０３、(j) はＳ側リーク
信号１０３である。

【００２６】Ｋ側イネーブル信号２０１が立ち上がる
と、データセレクタ２１は設定データＫ入力端子２０２
をラッチ２２に接続する。ラッチ２２は、Ｋ側イネーブ
ル信号２０１が立ち上がってから最初に入力されるクロ
ック３０１の立ち上がりで、設定データＫ入力端子２０
２から設定データＫを取り込む。これに伴い電流スイッ
チアレイ２３は設定データＫに比例する電流を流し、容
量２５の両端の電圧である閾値電圧Ｖk は低下してい
く。ここで、閾値電圧Ｖk が低下し初めてからクロック
３０１が次に立ち上がる時刻をｔ_０ 、クロック周期を
Ｔとすると、閾値電圧Ｖk が低下し初めてからの時刻ｔ
（ｔ_０ −Ｔ≦ｔ≦ｔ_０ ）における閾値電圧Ｖk は、 Ｖk ＝−（ＫＩ_０／Ｃ）・（ｔ−ｔ_０＋Ｔ） …(4) で表される。

【００２７】次に、時刻ｔ_０ −Ｔから時刻ｔ_０までの
間に、Ｋ側イネーブル信号２０３を立ち下げ、Ｓ側イネ
ーブル信号１０３を立ち上げる制御を行う。すると、ラ
ッチ２２は、時刻ｔ_０ で初期値０を取り込んで電流ス
イッチアレイ２３はオフとなり、閾値電圧Ｖk の低下は
止まり、サンプルホールド状態となる。これ以降（ｔ≧
ｔ_０ )の閾値電圧Ｖk は、 Ｖk ＝−（ＫＩ_０／Ｃ）・Ｔ …(5) で表される。

【００２８】一方、ランプ波発生回路１０Ａのラッチ１
２は、時刻ｔ_０ でデータセレクタ１１を介して設定デ
ータＳ入力端子１０２から設定データＳを取り込む。こ
れに伴い電流スイッチアレイ１３は設定データＳに比例
する電流を流し、容量１５の両端の電圧であるランプ波
電圧Ｖs は低下していく。時刻ｔ_０ 以降の時刻ｔにお
けるランプ波電圧Ｖs は、 Ｖs ＝−（ＳＩ_０／Ｃ）・（ｔ−ｔ_０） …(6) で表される。

【００２９】次に、コンパレータ３１は、閾値電圧Ｖk
とランプ波電圧Ｖs の一致を検出する。時刻ｔ_０ から
Ｖk ，Ｖs が一致するまでの時間、すなわち出力信号３
０２が立ち上がるまでの遅延時間ｔｄ（＝ｔ−ｔ_０）
は、(5),(6)式より、 ｔｄ＝（Ｋ／Ｓ）・Ｔ …(7) で表される。この出力信号３０２は、ワンショット３２
の時定数τが経過後に立ち下がる。

【００３０】また、Ｋ側リーク信号２０３およびＳ側リ
ーク信号１０３の立ち上がりで容量２５、１５はリーク
され、閾値電圧Ｖk およびランプ波電圧Ｖs は初期値に
戻る。各リーク信号のタイミングは、Ｖk とＶs の一致
が検出されて出力信号３０２が出力された後であればよ
い。図２ではともにｔ_０ ＋Ｔで立ち上がり、ｔ_０ ＋２
Ｔで立ち下がるように設定しているが、出力信号３０２
を各リーク信号としてフィードバックしてもよい。

【００３１】以上により、本実施形態のプログラマブル
遅延発生器は、(7) 式で表される分数Ｋ／Ｓに比例した
遅延時間を発生することができる。この分数を形成する
ＫおよびＳは、それぞれ任意に設定可能な設定データで
あり、任意の分数による遅延時間の発生が可能である。

【００３２】なお、(7) 式に回路定数が含まれていない
のは、ランプ波発生回路１０Ａと閾値電圧発生回路２０
Ａの回路定数、すなわち容量１５、２５の容量値Ｃおよ
び電流スイッチアレイ１３、２３の単位電流Ｉ_０ を同
一値としたためである。このような同一構成のランプ波
発生回路１０Ａと閾値電圧発生回路２０Ａを製作すれ
ば、各回路定数の値が設計値と違っていても調整は不要
であり、また発生する遅延時間への影響もない。また、
ランプ波発生回路１０Ａと閾値電圧発生回路２０Ａの動
作は、外部から入力されるクロック３０１に同期してお
り、閾値電圧Ｖkの低下が継続する時間も正確にクロッ
クに同期しているので、遅延時間の絶対精度の向上が可
能である。

【００３３】(プログラマブル遅延発生器の第２の実施
形態)図３は、本発明のプログラマブル遅延発生器の第
２の実施形態を示す。

【００３４】図において、ランプ波発生回路１０Ｂは、
ラッチ１２−１、１２−２、電流スイッチ１６、スイッ
チ１４、容量１５、分圧器１７、Ｓ側イネーブル信号入
力端子１０１、設定データＳ入力端子１０２、Ｓ側リー
ク信号入力端子１０３により構成され、容量１５の両端
の電圧として出力される容量電圧Ｖscを分圧器１７で分
圧し、ランプ波電圧Ｖs を出力する。閾値電圧発生回路
２０Ｂは、ラッチ２２−１、２２−２、電流スイッチ２
６、スイッチ２４、容量２５、分圧器２７、Ｋ側イネー
ブル信号入力端子２０１、設定データＫ入力端子２０
２、Ｋ側リーク信号入力端子２０３により構成され、容
量２５の両端の電圧として出力される容量電圧Ｖkcを分
圧器２７で分圧し、閾値電圧Ｖk を出力する。また、ラ
ンプ波発生回路１０Ｂおよび閾値電圧発生回路２０Ｂに
は、共通のクロック入力端子３０１が接続される。

【００３５】ランプ波発生回路１０Ｂと閾値電圧発生回
路２０Ｂは同一の回路構成であり、容量１５、２５の容
量値Ｃ、電流スイッチ１６、２６に流れる電流値
Ｉ_０ 、分圧器１７、２７の分圧基準値Ｍなどの回路定
数は同一値で製作されるものとする。これは、両回路を
同一基板上に集積化することにより容易に実現可能であ
る。

【００３６】コンパレータ３１は、ランプ波電圧Ｖs お
よび閾値電圧Ｖk を比較し、両電圧が一致するタイミン
グで立ち上がるパルスを出力する。ワンショット３２
は、コンパレータ３１の出力パルスを入力し、時定数τ
に応じたパルス幅のパルスを出力信号出力端子３０２に
出力する。

【００３７】図４は、プログラマブル遅延発生器の第２
の実施形態の動作例を示すタイムチャートである。な
お、各信号の符号としてそれぞれの入出力端子の符号を
代用する。(a) はクロック３０１、(b) は設定データ
Ｋ、(c) は設定データＳ、(d) はＫ側イネーブル信号２
０１、(e) はＳ側イネーブル信号１０１、(f) は容量電
圧Ｖkc、(g) は容量電圧Ｖsc、(h) は閾値電圧Ｖk 、
(i) はランプ波電圧Ｖs 、(j) は出力信号３０２、(k)
はＫ側リーク信号２０３、(l) はＳ側リーク信号１０３
である。

【００３８】まず、設定データＫ入力端子２０２から設
定データＫを入力し、Ｋ側イネーブル信号２０１を立ち
上げる。ラッチ２２−１は、クロック３０１の立ち上が
りに同期してＫ側イネーブル信号２０１を取り込み、ラ
ッチ２２−２は、クロック３０１の立ち上がりに同期し
て設定データＫを取り込む。電流スイッチ２６は、この
タイミングで電流Ｉ_０ を流し初め、容量２５の両端の
電圧である容量電圧Ｖkcは低下していく。ここで、容量
電圧Ｖkcが低下し初めてからクロック３０１が次に立ち
上がる時刻をｔ_０ 、クロック周期をＴとすると、容量
電圧Ｖkcが低下し初めてからの時刻ｔ（ｔ_０ −Ｔ≦ｔ
≦ｔ_０ ）における容量電圧Ｖkcは、 Ｖkc＝−（Ｉ_０／Ｃ）・（ｔ−ｔ_０＋Ｔ） …(8) で表される。

【００３９】次に、時刻ｔ_０ −Ｔから時刻ｔ_０ までの
間に、Ｋ側イネーブル信号２０１を立ち下げ、Ｓ側イネ
ーブル信号１０１を立ち上げる制御を行う。すると、ラ
ッチ２２−１は時刻ｔ_０ で電流スイッチ２６をオフと
するので、容量電圧Ｖkcの低下は止まり、サンプルホー
ルド状態となる。これ以降(ｔ≧ｔ_０ )の容量電圧Ｖkc
は、 Ｖkc＝−（Ｉ_０／Ｃ）・Ｔ …(9) で表される。

【００４０】この容量電圧Ｖkcは分圧器２７に入力さ
れ、ラッチ２２−２に保持された設定データＫに比例し
た電圧に分圧され、閾値電圧Ｖk として出力される。こ
の分圧器２７から出力される閾値電圧Ｖk は、 Ｖk ＝（Ｋ／Ｍ）・Ｖkc …(10) で表される。ここで、分圧基準値ＭはＫの最大値かそれ
よりも大きい値であり、分圧器２７の種類に固有の値で
ある。分圧器２７として一般に広く使われているＲ−２
Ｒ抵抗網、またはポテンショメータ型抵抗網を使用する
場合には、ＭはＫの最大値＋１となる。なお、分圧器２
７の入力インピーダンスが、スイッチ２４、容量２５お
よび電流スイッチ２６で構成される積分器の出力インピ
ーダンスに比べて十分に高くない場合には、積分器と分
圧器２７の間に電圧フォロワなどのインピーダンス変換
器を挿入すればよい。

【００４１】(9),(10)式により、閾値電圧Ｖk は、 Ｖk＝−（Ｋ／Ｍ）・（Ｉ_０／Ｃ）・Ｔ …(11) で表される。

【００４２】一方、時刻ｔ_０ において、ランプ波発生
回路１０Ｂのラッチ１２−１はＳ側イネーブル信号入力
端子１０１からＳ側イネーブル信号を取り込み、ラッチ
１２−２は設定データＳ入力端子１０２から設定データ
Ｓを取り込む。電流スイッチ１６はこのタイミングで電
流Ｉ_０ を流し初め、容量１５の両端の電圧である容量
電圧Ｖscは低下していく。時刻ｔ_０ 以降の時刻ｔにお
ける容量電圧Ｖscは、 Ｖsc＝−（Ｉ_０／Ｃ）・（ｔ−ｔ_０） …(12) で表される。

【００４３】この容量電圧Ｖscは分圧器１７に入力さ
れ、ラッチ１２−２に保持された設定データＳに比例し
た電圧に分圧され、ランプ波電圧Ｖs として出力され
る。この分圧器１７から出力されるランプ波電圧Ｖs
は、 Ｖs ＝−（Ｓ／Ｍ）・（Ｉ_０／Ｃ）・（ｔ−ｔ_０） …(13) で表される。

【００４４】次に、コンパレータ３１は、閾値電圧Ｖk
とランプ波電圧Ｖsの一致を検出する。時刻ｔ_０ からＶ
k ，Ｖs が一致するまでの時間、すなわち出力信号３０
２が立ち上がるまでの遅延時間ｔｄ（＝ｔ−ｔ_０ ）
は、(11),(13)式より、 ｔｄ＝（Ｋ／Ｓ）・Ｔ …(14) で表される。この出力信号３０２は、ワンショット３２
の時定数τが経過後に立ち下がる。

【００４５】また、Ｋ側リーク信号２０３およびＳ側リ
ーク信号１０３の立ち上がりで容量２５、１５はリーク
され、閾値電圧Ｖk（容量電圧Ｖkc）およびランプ波電
圧Ｖs（容量電圧Ｖsc）は初期値に戻る。各リーク信号
のタイミングは、Ｖk とＶs の一致が検出されて出力信
号３０２が出力された後であればよい。図４ではともに
ｔ_０ ＋Ｔで立ち上がり、ｔ_０ ＋２Ｔで立ち下がるよう
に設定しているが、出力信号３０２を各リーク信号とし
てフィードバックしてもよい。

【００４６】以上により、本実施形態のプログラマブル
遅延発生器は、(14)式で表される分数Ｋ／Ｓに比例した
遅延時間を発生することができる。この分数を形成する
ＫおよびＳは、それぞれ任意に設定可能な設定データで
あり、任意の分数による遅延時間の発生が可能である。

【００４７】なお、(14)式に回路定数が含まれていない
のは、ランプ波発生回路１０Ｂと閾値電圧発生回路２０
Ｂの回路定数、すなわち容量１５、２５の容量値Ｃ、電
流スイッチ１６、２６に流れる電流値Ｉ_０ 、分圧器１
７、２７の分圧基準値Ｍを同一値としたためである。こ
のような同一構成のランプ波発生回路１０Ｂと閾値電圧
発生回路２０Ｂを製作すれば、各回路定数の値が設計値
と違っていても調整は不要であり、また発生する遅延時
間への影響もない。また、ランプ波発生回路１０Ｂと閾
値電圧発生回路２０Ｂの動作は、外部から入力されるク
ロック３０１に同期しており、閾値電圧Ｖk の低下が継
続する時間も正確にクロックに同期しているので、遅延
時間の絶対精度の向上が可能である。

【００４８】(周波数シンセサイザの第１の実施形態)図
５は、周波数シンセサイザの第１の実施形態を示す。

【００４９】図において、周波数シンセサイザは、アキ
ュムレータ４０Ａ、データ変換回路５０Ａ、制御回路６
０Ａ、上述した本発明のプログラマブル遅延発生器７０
により構成される。アキュムレータ４０Ａは、加算器４
１Ａおよびラッチ４２Ａにより構成される。設定データ
Ｓ入力端子１０２から入力される設定データＳは、アキ
ュムレータ４０Ａの加算器４１Ａおよびプログラマブル
遅延発生器７０に設定される。クロック入力端子３０１
から入力されるクロックは、アキュムレータ４０Ａのラ
ッチ４２Ａおよびプログラマブル遅延発生器７０に与え
られる。

【００５０】図６は、アキュムレータ４０Ａの動作原理
を説明する図である。アキュムレータのビット数ｎは
３、設定データＳは３である。アキュムレータの出力デ
ータθの最上位ビットθ_ＭＳＢは、２^ｎ ＝８クロック
周期の時間内にＳ＝３パルスを合んでいる。したがっ
て、その平均周波数ｆ_０ は、クロック周波数をｆ
_ＣＬＫとすると、 ｆ_０＝（Ｓ／２^ｎ）ｆ_ＣＬＫ …(15) で表される。このアキュムレータは、それ単体でダイレ
クトディジタルシンセサイザの最も簡単な形であり、他
の形式の多くのダイレクトディジタルシンセサイザにも
位相信号の計算のために使用されている。

【００５１】しかし、アキュムレータ単体では、図６に
示すように出力信号θ_ＭＳＢに大きなジッタを含んでい
る。ジッタは、周波数スペクトルの観測では大きな不要
波成分（スプリアス成分）となって現れるので、アキュ
ムレータ単体を無線機器用の局部発振器に適用すること
は難しい。このスプリアス成分を抑えるために、最も一
般的なダイレクトディジタルシンセサイザでは、ＲＯＭ
を用いて正弦波を出力として発生させる方法がとられて
いる。

【００５２】また、スプリアス成分を抑える他の方法と
して、位相補間の手段が知られている（参考文献:V.Rei
nhardt et al.,“A short survey of frequency synthe
sizer techniques”, in Proc.40th Annual Frequency
Control symp., pp.355-365,May 1986)。位相補間の手
段は、図６に示すように、出力信号θ_ＭＳＢ の各パル
スをパルスごとに遅延させてθ_{ｉｄｅａｌ}を発生させ
る。このパルスの遅延量δｔは、θ_ＭＳＢが立ち上がる
直前のθの値をθp とすると、 δｔ＝（（２^ｎ−１−θp）／Ｓ）・Ｔ …(16) で表される。例えば、１つ目のθ_ＭＳＢが立ち上がる直
前のθの値θp は３であるので、１つ目のθ_ＭＳＢにつ
いて δｔ＝（（４−３）／３）・Ｔ＝Ｔ／３ 遅延させれば、θ_{ｉｄｅａｌ}の１つ目のパルスに一致す
る。

【００５３】従来の位相補間の手段としては、従来技術
として示した閾値電圧発生回路とランプ波発生回路を異
なる回路で構成する遅延発生器（参考文献：H.Nosaka e
t al.,“A phase interpolation direct digital synth
esizer with a digitally controlled delay generato
r”, in 1997 Symp. VLSI Circuits Dig., pp.75-76,Ju
ne 1997)や、遅延線のタップを切り替えるタイプの遅延
発生器（参考文献：V.N.Kochemasov et al.,“Digital-
computer synthesizers of two-level signalswith pha
se-error compensation”, Telecommunications and ra
dio engineering, vol.36/37, pp.55-59, Oct. 1982)が
ある。しかし、これらの遅延発生器は、従来技術として
説明したように、精度をだすために遅延量の調整が必要
であり、また単位遅延時間の調整が難しいという問題が
あった。

【００５４】上述した本発明のプログラマブル遅延発生
器は、無調整で任意の値の遅延量を得ることができるの
で、図５に示すようにこれを位相補間の手段として用い
たダイレクトディジタルシンセサイザは、無調整で低ス
プリアスな出力を得ることが可能である。

【００５５】アキュムレータ４０Ａの出力データθは、
データ変換回路５０Ａおよび制御回路６０Ａに入力され
るとともに、その最上位ビットθ_ＭＳＢはＳ側イネーブ
ル信号１０１としてプログラマブル遅延発生器７０に入
力される。Ｓ側イネーブル信号１０１は、上述したよう
にプログラマブル遅延発生器７０が遅延発生を開始する
トリガ信号として機能する。

【００５６】データ変換回路５０Ａは、(16)式の分子デ
ータ２^ｎ−１−θp を演算し、プログラマブル遅延発生
器７０に与える設定データＫを出力する。データ変換回
路５０Ａは、この減算演算を減算回路で構成することが
できるが、より簡単な２の補数演算（θp 各ビットを反
転し、さらに１を加算する演算）回路でも同じ結果が得
られる。制御回路６０Ａは、簡単なディジタル回路から
構成され、最上位ビットθ_ＭＳＢの信号を反転した後に
１クロック遅延させた信号をＳ側リーク信号１０３とし
て出力し、最上位ビットθ_ＭＳＢが立ち上がるタイミン
グの１クロック前に立ち上がり、かつパルス幅が１クロ
ック周期の信号をＫ側イネーブル信号２０１として出力
する。プログラマブル遅延発生器７０の出力信号は、出
力信号出力端子３０２に取り出されるとともに、Ｋ側リ
ーク信号２０３としてプログラマブル遅延発生器７０に
フィードバックされる。

【００５７】このような構成により、プログラマブル遅
延発生器７０は(16)式に示す遅延時間を発生し、図５に
示す周波数シンセサイザは、基本周波数が(15)式で表さ
れるスプリアス成分の少ない矩形波を出力する。

【００５８】図７は、周波数シンセサイザの第１の実施
形態の動作例を示すタイムチャートである。(a) はクロ
ック３０１、(b) はアキュムレータ４０Ａの出力データ
θ、(c) は出力データθの最上位ビットθ_ＭＳＢ、(d)
はランプ波電圧Ｖs 、(e) はＫ側イネーブル信号２０
１、(f) は閾値電圧Ｖk 、(g) は出力信号３０２、(h)
はＫ側リーク信号２０３、(i) はＳ側リーク信号１０３
である。

【００５９】なお、アキュムレータ４０Ａのビット数ｎ
は３、設定データＳは３である。また、最上位ビットθ
_ＭＳＢの立ち上がりの１クロック周期後のタイミングを
各遅延プロセスの初期時刻ｔ_０ に一致させている。

【００６０】ランプ波電圧Ｖs は設定データＳに比例
し、θ_ＭＳＢ(Ｓ側イネーブル信号１０１)の１クロック
周期遅延させた信号に同期したランプ波になっている。
Ｋ側イネーブル信号２０１は、θ_ＭＳＢが立ち上がるタ
イミングの１クロック前に立ち上がりかつパルス幅が１
クロック周期の信号である。このＫ側イネーブル信号２
０１をトリガとし、閾値電圧Ｖk はデータ変換回路５０
Ａから出力される設定データＫ（＝２^ｎ−１−θp )に
比例した１クロック周期の長さのランプ波を形成し、そ
の電圧が保持される。ランプ波電圧Ｖs と閾値電圧Ｖk
が一致すると、そのタイミングでワンショットの時定数
τで決まるパルス幅の出力信号３０２が出力される。こ
の出力信号３０２は、Ｋ側リーク信号２０３としてプロ
グラマブル遅延発生器７０にフィードバックされ、閾値
電圧Ｖk をリセットして次の閾値電圧発生に備える。ま
た、Ｓ側リーク信号１０３は、最上位ビットθ_ＭＳＢの
信号を反転した後に１クロック遅延させた信号であり、
ランプ波電圧Ｖs をリセットする。以上の動作により、
各パルスが等間隔に並び、ジッタがない出力信号３０２
が得られる。

【００６１】なお、出力端にトグルフリップフロップ
（Ｔ−ＦＦ）を付加すると、デューティ比50％の矩形波
のシンセサイザ出力を得ることが可能である。この場合
の基本周波数は(15)式の半分になる。

【００６２】図８は、周波数シンセサイザの第１の実施
形態の実験結果を示す。プログラマブル遅延発生器７０
には、図１に示す第１の実施形態のものを用いた。ディ
ジタル回路はＣＭＯＳ標準ロジックで構成した。クロッ
ク周波数は 200ｋHz、アキュムレータ４０Ａのビット数
ｎは８、設定データＳは96とし、プログラマブル遅延発
生器７０の基本周波数ｆ_０ は(15)式より ｆ_０＝（96／256）・ｆ_ＣＬＫ＝（3／8）・ｆ_ＣＬＫ＝7
5ｋHz である。なお、本実験では、デューティ比50％の矩形波
を得るために、出力端にＴ−ＦＦを付加し、この出力周
波数を37.5ｋHzとした。(a) はクロック３０１、(d) は
ランプ波電圧Ｖs 、(f) は閾値電圧Ｖk 、(g) はデュー
ティ比50％の矩形波とした出力信号である。

【００６３】図９は、周波数シンセサイザの第１の実施
形態の実験結果における出力信号スペクトルを示す。Ｔ
−ＦＦ出力の基準周波数37.5ｋHzおよびその高調波以外
の不要波（スプリアス成分）は大きく抑えられており、
最大でも−50ｄＢｃ以下であることがわかる。

【００６４】(周波数シンセサイザの第２の実施形態)図
１０は、本発明のプログラマブル遅延発生器を用いた周
波数シンセサイザの第２の実施形態を示す。

【００６５】図において、周波数シンセサイザは、アキ
ュムレータ４０Ｂ、データ変換回路５０Ｂ、制御回路６
０Ｂ、本発明のプログラマブル遅延発生器７０により構
成される。アキュムレータ４０Ｂは、加算器４１Ｂおよ
びラッチ４２Ｂにより構成される。設定データＳ入力端
子１０２から入力される設定データＳは、アキュムレー
タ４０Ｂの加算器４１Ｂおよびプログラマブル遅延発生
器７０に設定される。クロック入力端子３０１から入力
されるクロックは、アキュムレータ４０Ｂのラッチ４２
Ｂおよびプログラマブル遅延発生器７０に与えられる。

【００６６】アキュムレータ４０Ｂの出力データθは、
データ変換回路５０Ｂおよび制御回路６０Ｂに入力され
る。アキュムレータ４０Ｂの加算器４１Ｂから出力され
るオーバーフロー信号は、データ変換回路５０Ｂおよび
制御回路６０Ｂに入力されるとともに、Ｓ側イネーブル
信号１０１としてプログラマブル遅延発生器７０に入力
される。本実施形態では、オーバーフロー信号を δｔ＝（（２^ｎ−θ）／Ｓ）・Ｔ …(17) で表される時間だけ遅延させる。

【００６７】データ変換回路５０Ｂは、(17)式の分子デ
ータ２^ｎ −θを演算し、プログラマブル遅延発生器７
０に与える設定データＫを出力する。制御回路６０Ｂ
は、オーバーフロー信号を反転した後に１クロック遅延
させた信号をＳ側リーク信号１０３として出力し、オー
バーフロー信号が立ち上がるタイミングの１クロック前
に立ち上がり、かつパルス幅が１クロック周期の信号を
Ｋ側イネーブル信号２０１として出力する。プログラマ
ブル遅延発生器７０の出力信号は、出力信号出力端子３
０２に取り出されるとともに、Ｋ側リーク信号２０３と
してプログラマブル遅延発生器７０にフィードバックさ
れる。

【００６８】このような構成により、プログラマブル遅
延発生器７０は(17)式に示す遅延時間を発生し、図１０
に示す周波数シンセサイザは、基本周波数が(15)式で表
されるスプリアス成分の少ない矩形波を出力する。な
お、出力端にトグルフリップフロップ（Ｔ−ＦＦ）を付
加すると、デューティ比50％の矩形波のシンセサイザ出
力を得ることが可能である。この場合の基本周波数は(1
5)式の半分になる。

【００６９】(周波数シンセサイザの第３の実施形態)図
１１は、本発明のプログラマブル遅延発生器を用いた周
波数シンセサイザの第３の実施形態を示す。

【００７０】図において、周波数シンセサイザは、アキ
ュムレータ４０Ｃ、データ変換回路５０Ｃ、制御回路６
０Ｃ、本発明のプログラマブル遅延発生器７０により構
成される。アキュムレータ４０Ｃは、加算器４１Ｃおよ
びラッチ４２Ｃにより構成される。設定データＳ入力端
子１０２から入力される設定データＳは、アキュムレー
タ４０Ｃの加算器４１Ｃおよびプログラマブル遅延発生
器７０に設定される。クロック入力端子３０１から入力
されるクロックは、アキュムレータ４０Ｃのラッチ４２
Ｃおよびプログラマブル遅延発生器７０に与えられる。

【００７１】アキュムレータ４０Ｃの出力データθは、
データ変換回路５０Ｃおよび制御回路６０Ｃに入力され
る。アキュムレータ４０Ｃの加算器４１Ｃから出力され
るオーバーフロー信号は、ラッチ４２Ｃを介して１クロ
ック遅延させたＯＦＤ信号となり、データ変換回路５０
Ｃおよび制御回路６０Ｃに入力されるとともに、Ｓ側イ
ネーブル信号１０１としてプログラマブル遅延発生器７
０に入力される。本実施形態では、ＯＦＤ信号を δｔ＝（（Ｓ−θ）／Ｓ）・Ｔ …(18) で表される時間だけ遅延させる。

【００７２】データ変換回路５０Ｃは、(18)式の分子デ
ータＳ−θを演算し、プログラマブル遅延発生器７０に
与える設定データＫを出力する。制御回路６０Ｃは、Ｏ
ＦＤ信号を反転した後に１クロック遅延させた信号をＳ
側リーク信号１０３として出力し、ＯＦＤ信号が立ち上
がるタイミングの１クロック前に立ち上がり、かつパル
ス幅が１クロック周期の信号をＫ側イネーブル信号２０
１として出力する。プログラマブル遅延発生器７０の出
力信号は、出力信号出力端子３０２に取り出されるとと
もに、Ｋ側リーク信号２０３としてプログラマブル遅延
発生器７０にフィードバックされる。

【００７３】このような構成により、プログラマブル遅
延発生器７０は(18)式に示す遅延時間を発生し、図１１
に示す周波数シンセサイザは、基本周波数が(15)式で表
されるスプリアス成分の少ない矩形波を出力する。な
お、出力端にトグルフリップフロップ（Ｔ−ＦＦ）を付
加すると、デューティ比50％の矩形波のシンセサイザ出
力を得ることが可能である。この場合の基本周波数は(1
5)式の半分になる。

【００７４】（逓倍器の第１の実施形態）図１４は、本
発明の逓倍器の第１の実施形態を示す。

【００７５】図において、数字符号５００は分配回路、
５０１〜５０３、５０５〜５０７は所定の電流を流し込
む（あるいは流し出す）ように、データを設定またはハ
ードで実現され、オン、オフを外部から制御される電流
スイッチ、５０９〜５１１、５１３〜５１５は容量、５
１７〜５１９、５２１〜５２３はスイッチ、５２５、５
２６、５２８、５２９はコンパレータ、５３１、５３
２、５３４、５３５はパルス幅調整回路、５３７、５３
８、５４０、５４１はＤ−ＦＦ、５４３はＯＲゲート、
５４４はワンショット・マルチバイブレータ、６００は
被逓倍信号入力端子、６０１は出力端子を表している。

【００７６】本実施形態は、４個の遅延発生器を含んで
いる。被逓倍信号の周期をＴとすると、第１の遅延発生
器及び第３の遅延発生器が（１／４）Ｔの遅延時間を発
生し、第２の遅延発生器及び第４の遅延発生器が（３／
４）Ｔの遅延時間を発生する。

【００７７】電流スイッチ５０１、容量５０９、スイッ
チ５１７は第１の遅延発生器の閾値電圧Ｖ１を発生し、
電流スイッチ５０３、容量５１１、スイッチ５１９は第
１の遅延発生器のランプ波Ｖ３を発生する。Ｖ１及びＶ
３の電圧を比較するコンパレータ５２５の出力は第１の
遅延発生器の出力となる。パルス幅調整回路５３１は第
１の遅延発生器の出力パルス幅を短く整形する。これ
は、第１の遅延発生器の出力パルスが、第２〜第４の遅
延発生器からの出力パルスと時間的に重ならないように
するためである。

【００７８】電流スイッチ５０２、容量５１０、スイッ
チ５１８は第２の遅延発生器の閾値電圧Ｖ２を発生し、
電流スイッチ５０３、容量５１１、スイッチ５１９は第
２の遅延発生器のランプ波Ｖ３を発生する。このＶ３は
第１の遅延発生器のランプ波と第２の遅延発生器のラン
プ波の両者の役割を兼ねている。

【００７９】電流スイッチ５０５、容量５１３、スイッ
チ５２１は第３の遅延発生器の閾値電圧Ｖ４を発生し、
電流スイッチ５０７、容量５１５、スイッチ５２３は第
３の遅延発生器のランプ波Ｖ６を発生する。

【００８０】電流スイッチ５０６、容量５１４、スイッ
チ５２２は第４の遅延発生器の閾値電圧Ｖ５を発生し、
電流スイッチ５０７、容量５１５、スイッチ５２３は第
４の遅延発生器のランプ波Ｖ６を発生する。このＶ６は
第３の遅延発生器のランプ波と第４の遅延発生器のラン
プ波の両者の役割を兼ねている。

【００８１】図１５は、逓倍器の第１の実施形態の動作
例を示すタイムチャートである。（ａ）は被逓倍信号
（ＣＬＫ）、（ｂ）は分配回路５００出力（ＣＬＫ
１）、（ｃ）は分配回路５００逆相出力（ＣＬＫ２）、
（ｄ）は第１の遅延発生器の閾値電圧Ｖ１、第２の遅延
発生器の閾値電圧Ｖ２、第１の遅延発生器のランプ波
（兼第２の遅延発生器のランプ波）Ｖ３、（ｅ）は第３
の遅延発生器の閾値電圧Ｖ４、第４の遅延発生器の閾値
電圧Ｖ５、第３の遅延発生器のランプ波（兼第４の遅延
発生器のランプ波）Ｖ６、（ｆ）は逓倍器の第１の実施
形態の出力である。

【００８２】分配回路５００はＴ−ＦＦのみで構成さ
れ、被逓倍信号（ＣＬＫ）のパルスの入力とともにその
出力を反転させる（（ｂ）ＣＬＫ１、（ｃ）ＣＬＫ
２）。ＣＬＫ１がハイ状態になると、電流スイッチ５０
１、５０２がオン状態になり、時間に比例して容量５０
９、５１０に電荷がチャージされてゆく。被逓倍信号の
周期Ｔが経過すると、ＣＬＫ１がロー状態になり、電流
スイッチ５０１、５０２がオフ状態に戻る。ここで、コ
ンパレータ５２５、５２６の入力インピーダンスが十分
に高ければ、容量５０９、５１０にチャージされた電荷
は保持される。ここで、電流スイッチ５０１、５０２の
電流源を１：３になるようにデータを設定、またはハー
ドで実現すると、容量５０９、５１０の電圧Ｖ１、Ｖ２
は正確に１：３となる。

【００８３】一方、ＣＬＫ１がハイ状態の期間、スイッ
チ５１９はオン状態であり、容量５１１の電荷は放電さ
れている。ＣＬＫ１がロー状態に戻り、同時にＣＬＫ２
がハイ状態となると、電流スイッチ５０３がオン状態に
なり、時間に比例して容量５１１に電荷がチャージされ
てゆく。ここで、電流スイッチ５０３の電流源を、電流
スイッチ５０１の４倍になるようにデータを設定、また
はハードで実現しておく。すると、ＣＬＫ２が立ち上が
ってから（１／４）Ｔ経過後に、容量５１１の電圧Ｖ３
はＶ１に一致し、（３／４）Ｔ経過後にＶ２に一致す
る。コンパレータ５２５はこの（１／４）Ｔのタイミン
グを検出して出力（第１の遅延発生器出力）し、コンパ
レータ５２６はこの（３／４）Ｔのタイミングを検出し
て出力（第２の遅延発生器出力）する。パルス幅調整回
路５３１、５３２の出力（ｃｏ１、ｃｏ２）はＤ−ＦＦ
５３７、５３８のセット入力端子に送出され、これらの
Ｄ−ＦＦをオン状態にする。これによりスイッチ５１
７、５１８がオン状態となり、容量５０９、５１０の電
荷を放電し、次のチャージに備える。

【００８４】第３の遅延発生器、第４の遅延発生器の動
作は、上述した第１の遅延発生器、第２の遅延発生器の
動作とそれぞれＴずれること以外はまったく同様であ
る。従って、パルス幅調整回路５３１がパルスを出力し
てから（１／２）Ｔ経過後にパルス幅調整回路５３２が
パルスを出力し、さらに（１／２）Ｔ経過後にパルス幅
調整回路５３４がパルスを出力し、さらに（１／２）Ｔ
経過後にパルス幅調整回路５３５がパルスを出力する動
作を繰り返す。結果として逓倍器の第１の実施形態は、
ワンショット・マルチバイブレータ５４４で決定される
パルス幅を持つ、周期（１／２）Ｔの矩形波信号を出力
することになる。

【００８５】逓倍器の第１の実施形態は、遅延発生器を
使用して入力信号の周期よりも短い間隔でパルスを発生
させることにより、無調整で低スプリアスな出力信号を
発生させることができる。遅延発生器に、本発明のプロ
グラマブル遅延発生器を用いることは、回路定数の設定
値からのずれや、電源電圧の変動があってもスプリアス
特性が悪化しない効果がある。

【００８６】なお、本実施形態における遅延発生器の遅
延時間は（１／４）Ｔ、（３／４）Ｔの場合を例に述べ
たが、２逓倍器を実現する遅延発生器の遅延時間の組み
合わせは無数に考えられる。例えば、０、（１／２）Ｔ
の組み合わせ、（１／２）Ｔ、（２／２）Ｔの組み合わ
せが考えられ、それぞれの場合についても容易にハード
で実現可能である。出力のスプリアス特性、回路規模の
両面を考慮すると、（１／４）Ｔ、（３／４）Ｔの組み
合わせが最も優れている。

【００８７】（逓倍器の第２の実施形態）図１６は、本
発明の逓倍器の第２の実施形態を示す。

【００８８】図において、数字符号５００ａは分配回
路、５０１ａ〜５０８ａは所定の電流を流し込む（ある
いは流し出す）ように、データを設定またはハードで実
現され、オン、オフを外部から制御される電流スイッ
チ、５０９ａ〜５１６ａは容量、５１７ａ〜５２４ａは
スイッチ、５２５ａ〜５３０ａはコンパレータ、５３１
ａ〜５３６ａはパルス幅調整回路、５３７ａ〜５４２ａ
はＤ−ＦＦ、５４３ａはＯＲゲート、５４４ａはワンシ
ョット・マルチバイブレータ、６００ａは被逓倍信号入
力端子、６０１ａは出力端子を表している。

【００８９】本実施形態は、６個の遅延発生器を含んで
いる。被逓倍信号の周期をＴとすると、第１の遅延発生
器及び第４の遅延発生器が（１／６）Ｔの遅延時間を発
生し、第２の遅延発生器及び第５の遅延発生器が（３／
６）Ｔの遅延時間を発生し、第３の遅延発生器及び第６
の遅延発生器が（５／６）Ｔの遅延時間を発生する。

【００９０】動作原理は逓倍器の第１の実施形態と同じ
であるが、遅延発生器の個数とその遅延時間が異なる。
電流スイッチ５０１ａ、容量５０９ａ、スイッチ５１７
ａは第１の遅延発生器の閾値電圧Ｖ１を発生し、電流ス
イッチ５０４ａ、容量５１２ａ、スイッチ５２０ａは第
１の遅延発生器のランプ波Ｖ４を発生する。Ｖ１及びＶ
４の電圧を比較するコンパレータ５２５ａの出力は第１
の遅延発生器の出力となる。パルス幅調整回路５３１ａ
は第１の遅延発生器の出力パルス幅を短く整形する。こ
れは、第１の遅延発生器の出力パルスが、第２〜第６の
遅延発生器からの出力パルスと時間的に重ならないよう
にするためである。

【００９１】図１７は、逓倍器の第２の実施形態の動作
例を示すタイムチャートである。（ａ）は被逓倍信号
（ＣＬＫ）、（ｂ）は分配回路５００ａ出力（ＣＬＫ
１）、（ｃ）は分配回路５００ａ逆相出力（ＣＬＫ
２）、（ｄ）は第１の遅延発生器の閾値電圧Ｖ１、第２
の遅延発生器の閾値電圧Ｖ２、第３の遅延発生器の閾値
電圧Ｖ３、第１の遅延発生器のランプ波（兼第２、第３
の遅延発生器のランプ波）Ｖ４、（ｅ）は第４の遅延発
生器の閾値電圧Ｖ５、第５の遅延発生器の閾値電圧Ｖ
６、第６の遅延発生器の閾値電圧Ｖ７、第４の遅延発生
器のランプ波（兼第５、第６の遅延発生器のランプ波）
Ｖ８、（ｆ）は逓倍器の第２の実施形態の出力である。

【００９２】分配回路５００ａの出力ＣＬＫ１がハイ状
態になると、電流スイッチ５０１ａ、５０２ａ、５０３
ａがオン状態になり、時間に比例して容量５０９ａ、５
１０ａ、５１１ａに電荷がチャージされてゆく。被逓倍
信号の周期Ｔが経過すると、ＣＬＫ１がロー状態にな
り、電流スイッチ５０１ａ、５０２ａ、５０３ａがオフ
状態に戻る。ここで、コンパレータ５２５ａ、５２６
ａ、５２７ａの入力インピーダンスが十分に高ければ、
容量５０９ａ、５１０ａ、５１１ａにチャージされた電
荷は保持される。ここで、電流スイッチ５０１ａ、５０
２ａ、５０３ａの電流源を１：３：５になるようにデー
タを設定、またはハードで実現すると、容量５０９ａ、
５１０ａ、５１１ａの電圧Ｖ１、Ｖ２、Ｖ３は正確に
１：３：５となる。

【００９３】一方、ＣＬＫ１がハイ状態の期間、スイッ
チ５２０ａはオン状態であり、容量５１２ａの電荷は放
電されている。ＣＬＫ１がロー状態に戻り、同時にＣＬ
Ｋ２がハイ状態となると、電流スイッチ５０４ａがオン
状態になり、時間に比例して容量５１２ａに電荷がチャ
ージされてゆく。ここで、電流スイッチ５０４ａの電流
源を、電流スイッチ５０１ａの６倍になるようにデータ
を設定、またはハードで実現しておく。すると、ＣＬＫ
２が立ち上がってから（１／６）Ｔ経過後に、容量５１
２ａの電圧Ｖ４はＶ１に一致し、（３／６）Ｔ経過後に
Ｖ２に一致し、（５／６）Ｔ経過後にＶ３に一致する。
コンパレータ５２５ａはこの（１／６）Ｔのタイミング
を検出して出力（第１の遅延発生器出力）し、コンパレ
ータ５２６ａはこの（３／６）Ｔのタイミングを検出し
て出力（第２の遅延発生器出力）し、コンパレータ５２
７ａはこの（５／６）Ｔのタイミングを検出して出力
（第３の遅延発生器出力）する。パルス幅調整回路５３
１ａ、５３２ａ、５３３ａの出力（ｃｏ１、ｃｏ２、ｃ
ｏ３）はＤ−ＦＦ５３７ａ、５３８ａ、５３９ａのセッ
ト入力端子に送出され、これらのＤ−ＦＦをオン状態に
する。これによりスイッチ５１７ａ、５１８ａ、５１９
ａがオン状態となり、容量５０９ａ、５１０ａ、５１１
ａの電荷を放電し、次のチャージに備える。

【００９４】第４〜第６の遅延発生器の動作は、上述し
た第１〜第３の遅延発生器の動作とそれぞれＴずれるこ
と以外はまったく同様である。従って、パルス幅調整回
路５３１ａ〜５３６ａは（１／３）Ｔ毎に順番にパルス
を出力することになる。結果として逓倍器の第２の実施
形態は、ワンショット・マルチバイブレータ５４４ａで
決定されるパルス幅を持つ、周期（１／３）Ｔの矩形波
信号を出力することになる。

【００９５】逓倍器の第２の実施形態は、遅延発生器を
使用して入力信号の周期よりも短い間隔でパルスを発生
させることにより、無調整で低スプリアスな出力信号を
発生させることができる。遅延発生器に、本発明のプロ
グラマブル遅延発生器を用いることは、回路定数の設定
値からのずれや、電源電圧の変動があってもスプリアス
特性が悪化しない効果がある。

【００９６】なお、本実施形態における遅延発生器の遅
延時間は（１／６）Ｔ、（３／６）Ｔ、（５／６）Ｔの
場合を例に述べたが、３逓倍器を実現する遅延発生器の
遅延時間の組み合わせは無数に考えられる。例えば、
０、（１／３）Ｔ、（２／３）Ｔの組み合わせ、（１／
３）Ｔ、（２／３）Ｔ、（３／３）Ｔの組み合わせが考
えられ、それぞれの場合についても容易にハードで実現
可能である。出力のスプリアス特性、回路規模の両面を
考慮すると、（１／６）Ｔ、（３／６）Ｔ、（５／６）
Ｔの組み合わせが最も優れている。

【００９７】（逓倍器の第３の実施形態）図１８は、本
発明の逓倍器の第３の実施形態を示す。

【００９８】図において、数字符号５００ｂは分配回
路、５０１ｂ〜５０３ｂ、５０５ｂ、５０７ｂは所定の
電流を流し込む（あるいは流し出す）ように、データを
設定またはハードで実現され、オン、オフを外部から制
御される電流スイッチ、５０９ｂ〜５１１ｂ、５１３
ｂ、５１５ｂは容量、５１７ｂ〜５１９ｂ、５２１ｂ、
５２３ｂはスイッチ、５２５ｂ〜５２６ｂ、５２８ｂは
コンパレータ、５３１ｂ〜５３２ｂ、５３４ｂはパルス
幅調整回路、５３７ｂ〜５３８ｂ、５４０ｂはＤ−Ｆ
Ｆ、５４３ｂはＯＲゲート、５４４ｂはワンショット・
マルチバイブレータ、６００ｂは被逓倍信号入力端子、
６０１ｂは出力端子を表している。

【００９９】本実施形態は、３個の遅延発生器を含んで
いる。被逓倍信号の周期をＴとすると、第１の遅延発生
器が（１／６）Ｔの遅延時間を発生し、第２の遅延発生
器が（５／６）Ｔの遅延時間を発生し、第３の遅延発生
器が（９／６）Ｔの遅延時間を発生する。

【０１００】動作原理は逓倍器の第１、第２の実施形態
と同じであるが、遅延発生器の個数とその遅延時間が異
なる。電流スイッチ５０１ｂ、容量５０９ｂ、スイッチ
５１７ｂは第１の遅延発生器の閾値電圧Ｖ１を発生し、
電流スイッチ５０３ｂ、容量５１１ｂ、スイッチ５１９
ｂは第１の遅延発生器のランプ波Ｖ３を発生する。Ｖ１
及びＶ３の電圧を比較するコンパレータ５２５ｂの出力
は第１の遅延発生器の出力となる。パルス幅調整回路５
３１ｂは第１の遅延発生器の出力パルス幅を短く整形す
る。これは、第１の遅延発生器の出力パルスが、第２、
第３の遅延発生器からの出力パルスと時間的に重ならな
いようにするためである。

【０１０１】図１９は、逓倍器の第３の実施形態の動作
例を示すタイムチャートである。（ａ）は被逓倍信号
（ＣＬＫ）、（ｂ）は分配回路５００ｂ出力（ＣＬＫ
１）、（ｃ）は分配回路５００ｂ逆相出力（ＣＬＫ
２）、（ｄ）は第１の遅延発生器の閾値電圧Ｖ１、第２
の遅延発生器の閾値電圧Ｖ２、第１の遅延発生器のラン
プ波（兼第２の遅延発生器のランプ波）Ｖ３、（ｅ）は
第３の遅延発生器の閾値電圧Ｖ４、第３の遅延発生器の
ランプ波Ｖ５、（ｆ）は逓倍器の第３の実施形態の出力
である。

【０１０２】分配回路５００ｂの出力ＣＬＫ１がハイ状
態になると、電流スイッチ５０１ｂ、５０２ｂがオン状
態になり、時間に比例して容量５０９ｂ、５１０ｂに電
荷がチャージされてゆく。被逓倍信号の周期Ｔが経過す
ると、ＣＬＫ１がロー状態になり、電流スイッチ５０１
ｂ、５０２ｂがオフ状態に戻る。ここで、コンパレータ
５２５ｂ、５２６ｂの入力インピーダンスが十分に高け
れば、容量５０９ｂ、５１０ｂにチャージされた電荷は
保持される。ここで、電流スイッチ５０１ｂ、５０２ｂ
の電流源を１：５になるようにデータを設定、またはハ
ードで実現すると、容量５０９ｂ、５１０ｂの電圧Ｖ
１、Ｖ２は正確に１：５となる。

【０１０３】一方、ＣＬＫ１がハイ状態の期間、スイッ
チ５１９ｂはオン状態であり、容量５１１ｂの電荷は放
電されている。ＣＬＫ１がロー状態に戻り、同時にＣＬ
Ｋ２がハイ状態となると、電流スイッチ５０３ｂがオン
状態になり、時間に比例して容量５１１ｂに電荷がチャ
ージされてゆく。ここで、電流スイッチ５０３ｂの電流
源を、電流スイッチ５０１ｂの６倍になるようにデータ
を設定、またはハードで実現しておく。すると、ＣＬＫ
２が立ち上がってから（１／６）Ｔ経過後に、容量５１
１ｂの電圧Ｖ３はＶ１に一致し、（５／６）Ｔ経過後に
Ｖ２に一致する。コンパレータ５２５ｂはこの（１／
６）Ｔのタイミングを検出して出力（第１の遅延発生器
出力）し、コンパレータ５２６ｂはこの（５／６）Ｔの
タイミングを検出して出力（第２の遅延発生器出力）す
る。パルス幅調整回路５３１ｂ、５３２ｂの出力（ｃｏ
１、ｃｏ２）はＤ−ＦＦ５３７ｂ、５３８ｂのセット入
力端子に送出され、これらのＤ−ＦＦをオン状態にす
る。これによりスイッチ５１７ｂ、５１８ｂがオン状態
となり、容量５０９ｂ、５１０ｂの電荷を放電し、次の
チャージに備える。

【０１０４】第３の遅延発生器は、同様にしてＣＬＫ１
が立ち上がってから（３／６）Ｔ経過後にパルスを出力
する。このタイミングはＣＬＫ２が立ち上がってから
（９／６）Ｔ経過後に相当する。従って、パルス幅調整
回路５３１ｂ〜５３２ｂ、５３４ｂは（４／６）Ｔ毎に
順番にパルスを出力することになる。結果として逓倍器
の第３の実施形態は、ワンショット・マルチバイブレー
タ５４４ｂで決定されるパルス幅を持つ、周期（４／
６）Ｔの矩形波信号を出力することになる。

【０１０５】逓倍器の第３の実施形態は、遅延発生器を
使用して入力信号の周期よりも短い間隔でパルスを発生
させることにより、無調整で低スプリアスな出力信号を
発生させることができる。遅延発生器に、本発明のプロ
グラマブル遅延発生器を用いることは、回路定数の設定
値からのずれや、電源電圧の変動があってもスプリアス
特性が悪化しない効果がある。

【０１０６】なお、本実施形態における遅延発生器の遅
延時間は（１／６）Ｔ、（５／６）Ｔ、（９／６）Ｔの
場合を例に述べたが、３／２逓倍器を実現する遅延発生
器の遅延時間の組み合わせは無数に考えられる。例え
ば、０、（４／６）Ｔ、（８／６）Ｔの組み合わせ、
（２／６）Ｔ、（６／６）Ｔ、（１０／６）Ｔの組み合
わせが考えられ、それぞれの場合についても容易にハー
ドで実現可能である。出力のスプリアス特性、回路規模
の両面を考慮すると、（１／６）Ｔ、（５／６）Ｔ、
（９／６）Ｔの組み合わせが最も優れている。

【０１０７】（デューティ比変換回路の第１の実施形
態）図２０は、本発明のデューティ比変換回路の第１の
実施形態を示す。

【０１０８】図において、数字符号５５０は本発明の逓
倍器（２逓倍器）、５５１はＴ−ＦＦ、６０２はパルス
信号入力端子、６０３は出力端子である。

【０１０９】図２１は、デューティ比変換回路の第１の
実施形態の動作例を示すタイムチャートである。（ａ）
はパルス信号、（ｂ）は逓倍器５５０出力、（ｃ）はＴ
−ＦＦ５５１出力を示している。入力されるパルス信号
（ａ）の周期をＴとすると、逓倍器５５０の出力（ｂ）
は周期（１／２）Ｔの矩形波となる。Ｔ−ＦＦ５５１
は、逓倍器５５０からのパルスを入力する毎に出力のハ
イ、ローを切り換える。従って、Ｔ−ＦＦ５５１の出力
は、デューティ比が５０％、周期Ｔの矩形波となる。

【０１１０】デューティ比変換回路の第１の実施形態
は、本発明の逓倍器を用いて入力されるパルス信号の半
分の周期のタイミングを正確に発生させることにより、
入力されるパルス信号のデューティ比と無関係に、無調
整でデューティ比５０％の矩形波信号に変換できる。本
発明の逓倍器を用いることは、回路定数の設定値からの
ずれや、電源電圧の変動があっても、出力のデューティ
比が５０％からずれることを防ぐ効果がある。また、本
発明の逓倍器を用いることは、入力するパルス信号の周
波数を変化させても、無調整で５０％のデューティ比が
得られる効果がある。

【０１１１】（デューティ比変換回路の第２の実施形
態）図２２は、本発明のデューティ比変換回路の第２の
実施形態を示す。

【０１１２】図において、数字符号５６０は分配回路、
５６１、５６２、５６４、５６５は入力データに比例し
た電流を流し込む（あるいは流し出す）電流スイッチア
レイ、５６７、５６８、５７０、５７１は容量、５７
３、５７４、５７６、５７７はスイッチ、５７９、５８
０、５８２、５８３は多ビットのデジタルデータを切り
換えるスイッチ、５８５、５８７はコンパレータ、５８
９〜５９２はパルス幅変換回路、５９３、５９５はＤ−
ＦＦ、５９７、５９８はＳＲ−ＦＦ、５９９はＯＲゲー
ト、６０４はパルス信号入力端子、６０５は出力端子、
６０６は設定データＫ入力端子、６０７は設定データＳ
入力端子を表している。

【０１１３】本実施形態は、２個の遅延発生器を含んで
いる。入力されるパルス信号の周期をＴとすると、第１
の遅延発生器及び第２の遅延発生器は（Ｋ／Ｓ）Ｔの遅
延時間を発生する。

【０１１４】電流スイッチアレイ５６１、容量５６７、
スイッチ５７３は、第１の遅延発生器の閾値電圧Ｖ１を
発生し、電流スイッチアレイ５６２、容量５６８、スイ
ッチ５７４は、第１の遅延発生器のランプ波Ｖ２を発生
する。

【０１１５】電流スイッチアレイ５６４、容量５７０、
スイッチ５７６は、第２の遅延発生器の閾値電圧Ｖ３を
発生し、電流スイッチアレイ５６５、容量５７１、スイ
ッチ５７７は、第２の遅延発生器のランプ波Ｖ４を発生
する。

【０１１６】図２３は、デューティ比変換回路の第２の
実施形態の動作例を示すタイムチャートである。（ａ）
はパルス信号（ＣＬＫ）、（ｂ）は分配回路５６０出力
（ＣＬＫ１）、（ｃ）は分配回路５６０逆相出力（ＣＬ
Ｋ２）、（ｄ）は第１の遅延発生器の閾値電圧Ｖ１、第
１の遅延発生器のランプ波Ｖ２、（ｅ）は第２の遅延発
生器の閾値電圧Ｖ３、第２の遅延発生器のランプ波Ｖ
４、（ｆ）はデューティ比変換回路の第２の実施形態の
出力である。

【０１１７】分配回路５６０はＴ−ＦＦであり、パルス
信号（ＣＬＫ）のパルスの入力とともにその出力を反転
させる（（ｂ）ＣＬＫ１、（ｃ）ＣＬＫ２）。ＣＬＫ１
がハイ状態になると、電流スイッチアレイ５６１がオン
状態になり、設定データＫ及び時間に比例して容量５６
７に電荷がチャージされてゆく。入力されるパルス信号
の周期Ｔ経過後に、ＣＬＫ１はロー状態に戻り、電流ス
イッチアレイ５６１はオフ状態となり、容量５６７の電
圧Ｖ１は保持される。保持された電圧Ｖ１は次式で表さ
れる。 Ｖ１＝−（ＫＩ_０／Ｃ）・Ｔ …(19) ここで、Ｉ_０ は電流スイッチアレイ５６１の単位電流
である。Ｖ１が保持されるのと同じタイミングでＣＬＫ
２がハイ状態になり、電流スイッチアレイ５６２がオン
状態になり、設定データＳ及び時間に比例して容量５６
８に電荷がチャージされてゆく。ＣＬＫ２がハイ状態に
立ち上がる時刻をｔ_０ とすると、容量５６８の電圧Ｖ
２は次式で表される。 Ｖ２＝−（ＳＩ_０／Ｃ）・（ｔ−ｔ_０） …(20) 従って、時刻ｔ_０ からＶ１とＶ２が一致するまでの時
間（すなわち第１の遅延発生器の遅延時間）ｔｄは、次
式で表される。 ｔｄ＝（Ｋ／Ｓ）・Ｔ …(21)

【０１１８】ＳＲ−ＦＦ ５９７はＣＬＫ２の立ち上が
りのタイミング（すなわち時刻ｔ_０ ）でセットされ、Ｖ
１とＶ２が一致するタイミングでリセットされる。従っ
て、ＳＲ−ＦＦ ５９７の出力パルス幅は(21)式に一致
する。一方、第２の遅延発生器は第１の遅延発生器と時
間的にＴずれた動作をし、第１の遅延発生器及び第２の
遅延発生器はそれぞれ２Ｔ周期の動作をする。従ってＯ
Ｒゲート５９９出力は、周期Ｔ、パルス幅（Ｋ／Ｓ）・
Ｔの矩形波となる。すなわち、デューティ比変換回路の
第２の実施形態はデューティ比（Ｋ／Ｓ）の矩形波を発
生する。

【０１１９】本発明のデューティ比変換回路は、本発明
のプログラマブル遅延発生器を出力信号のパルス幅を決
定する手段として用いることにより、無調整で精度の良
いデューティ比に変換できる。遅延発生器に、本発明の
プログラマブル遅延発生器を用いることは、回路定数の
設定値からのずれや、電源電圧の変動があっても、出力
のデューティ比の設定値からのずれを引き起こさない効
果がある。また、遅延発生器に、本発明のプログラマブ
ル遅延発生器を用いることは、入力するパルス信号の周
波数を変化させても無調整で希望のデューティ比が得ら
れる効果がある。

【０１２０】（デューティ比変換回路の第３の実施形
態）図２４は、本発明のデューティ比変換回路の第３の
実施形態を示す。

【０１２１】図において、数字符号５６０ａは分配回
路、５６１ａ〜５６６ａは入力データに比例した電流を
流し込む（あるいは流し出す）電流スイッチアレイ、５
６７ａ〜５７２ａは容量、５７３ａ〜５７８ａはスイッ
チ、５７９ａ〜５８４ａは多ビットのデジタルデータを
切り換えるスイッチ、５８５ａ〜５８８ａはコンパレー
タ、５８９ａ〜５９２ａはパルス幅変換回路、５９３ａ
〜５９６ａはＤ−ＦＦ、５９７ａ、５９８ａはＳＲ−Ｆ
Ｆ、５９９ａはＯＲゲート、６０４ａはパルス信号入力
端子、６０５ａは出力端子、６０８は設定データＫ１入
力端子、６０９は設定データＫ２入力端子、６１０は設
定データＳ入力端子を表している。

【０１２２】本実施形態は、４個の遅延発生器を含んで
いる。入力されるパルス信号の周期をＴとすると、第１
の遅延発生器及び第３の遅延発生器は（Ｋ１／Ｓ）Ｔの
遅延時間を発生し、第２の遅延発生器及び第４の遅延発
生器は（Ｋ２／Ｓ）Ｔの遅延時間を発生する。

【０１２３】電流スイッチアレイ５６１ａ、容量５６７
ａ、スイッチ５７３ａは、第１の遅延発生器の閾値電圧
Ｖ１を発生し、電流スイッチアレイ５６２ａ、容量５６
８ａ、スイッチ５７４ａは、第２の遅延発生器の閾値電
圧Ｖ２を発生し、電流スイッチアレイ５６３ａ、容量５
６９ａ、スイッチ５７５ａは、第１、第２の遅延発生器
の共通のランプ波電圧Ｖ３を発生する。

【０１２４】電流スイッチアレイ５６４ａ、容量５７０
ａ、スイッチ５７６ａは、第３の遅延発生器の閾値電圧
Ｖ４を発生し、電流スイッチアレイ５６５ａ、容量５７
１ａ、スイッチ５７７ａは、第４の遅延発生器の閾値電
圧Ｖ５を発生し、電流スイッチアレイ５６６ａ、容量５
７２ａ、スイッチ５７８ａは、第３、第４の遅延発生器
の共通のランプ波電圧Ｖ６を発生する。

【０１２５】図２５は、デューティ比変換回路の第３の
実施形態の動作例を示すタイムチャートである。（ａ）
はパルス信号（ＣＬＫ）、（ｂ）は分配回路５６０ａ出
力（ＣＬＫ１）、（ｃ）は分配回路５６０ａの逆相出力
（ＣＬＫ２）、（ｄ）は第１の遅延発生器の閾値電圧Ｖ
１、第２の遅延発生器の閾値電圧Ｖ２、第１、第２の遅
延発生器のランプ波Ｖ３、（ｅ）は第３の遅延発生器の
閾値電圧Ｖ４、第４の遅延発生器のランプ波Ｖ５、第
３、第４の遅延発生器のランプ波Ｖ６（ｆ）はデューテ
ィ比変換回路の第３の実施形態の出力である。

【０１２６】デューティ比変換回路の第２の実施形態で
は、出力パルスが立ち下がるタイミングのみが遅延発生
器で決定され、出力パルスが立ち上がるタイミングは入
力されるパルス信号と一致しているのに対し、第３の実
施形態では、出力パルスが立ち上がるタイミングと立ち
下がるタイミングともに別々の遅延発生器で決定され
る。出力パルスが立ち上がるタイミングは第１、第３の
遅延発生器で決定され、出力パルスが立ち下がるタイミ
ングは第２、第４の遅延発生器で決定される。第１、第
３の遅延発生器の遅延時間ｔｄ１は設定データＫ１、Ｓ
を用いて次式で表される。 ｔｄ１＝（Ｋ１／Ｓ）・Ｔ …(22) 一方、第２、第４の遅延発生器の遅延時間ｔｄ２は設定
データＫ２、Ｓを用いて次式で表される。 ｔｄ２＝（Ｋ２／Ｓ）・Ｔ …(23)

【０１２７】ＳＲ−ＦＦ５９７ａは第１の遅延発生器の
出力パルスでセットされ、第２の遅延発生器の出力パル
スでリセットされる。従って、ＳＲ−ＦＦ５９７ａの出
力パルス幅は（（Ｋ２−Ｋ１）／Ｓ）・Ｔで表される。
一方、第３、第４の遅延発生器は第１、第２の遅延発生
器と時間的にＴずれた動作をし、すべての遅延発生器は
２Ｔ周期の動作をする。従ってＯＲゲート５９９ａ出力
は、周期Ｔ、パルス幅（（Ｋ２−Ｋ１）／Ｓ）・Ｔの矩
形波となる。すなわち、デューティ比変換回路の第３の
実施形態はデューティ比（（Ｋ２−Ｋ１）／Ｓ）の矩形
波を発生する。

【０１２８】本発明のデューティ比変換回路は、本発明
のプログラマブル遅延発生器を出力信号のパルス幅を決
定する手段として用いることにより、無調整で精度の良
いデューティ比に変換できる。遅延発生器に、本発明の
プログラマブル遅延発生器を用いることは、回路定数の
設定値からのずれや、電源電圧の変動があっても、出力
のデューティ比の設定値からのずれを引き起こさない効
果がある。また、遅延発生器に、本発明のプログラマブ
ル遅延発生器を用いることは、入力するパルス信号の周
波数を変化させても無調整で希望のデューティ比が得ら
れる効果がある。本実施形態は、入力されるパルス信号
のタイミングに対して、出力パルスの立ち上がり、立ち
下がりのタイミングを別々に自由に選べることから、出
力信号の位相を自由に設定できる利点がある。

【０１２９】（ＰＬＬ周波数シンセサイザ）図２６は、
本発明のＰＬＬ周波数シンセサイザの実施形態を示す。

【０１３０】図において、数字符号６１１は参照信号入
力端子、６１２は出力端子、７００は位相比較器、７０
１はループフィルタ、７０２は電圧制御発振器（ＶＣ
Ｏ）、７０３は所定の分周数の分周器、７０４は逓倍数
Ｎ／Ｍの本発明の逓倍器である。

【０１３１】本実施形態のＰＬＬ周波数シンセサイザ
は、基本的なＰＬＬ周波数シンセサイザの構成における
分周器と位相比較器の間に、本発明の逓倍器を挿入する
ことを特徴とする。このように分周器と位相比較器の間
に周波数変換を目的としてミキサやパルス列発生器を挿
入する試みが報告されている。パルス列発生器を挿入す
る試み（参考文献：T. Nakagawa and T. Ohira,“A pha
se noise reduction technique for MMIC frequency sy
nthesizers that uses a new pulse generator LSI,”I
EEE Trans. Microwave Theory Tech., vol. 42, no. 1
2, pp. 2579-2582,Dec. 1994.）では、分周器と位相比
較器との間にパルス列発生器を挿入することで、周波数
ステップを細かく保持したままで、基準周波数のみを高
くし、位相雑音を低減化することに成功している。しか
しながらパルス列発生器を挿入する試みでは、挿入パル
ス間の時間間隔の整数倍が分周器の周期に一致していな
い場合にはスプリアスを生じる。このため、挿入パルス
列の時間間隔を調整する必要があった。

【０１３２】これに対して、本発明の逓倍器は無調整で
等間隔のパルスを出力するので、これを用いた本実施形
態のＰＬＬ周波数シンセサイザは、出力にスプリアスを
生じることなしに、基準周波数をＮ／Ｍ倍高くでき、位
相雑音を低減化できる。また、本実施形態ではループフ
ィルタ７０１の帯域を広げても、基本的なＰＬＬ周波数
シンセサイザの構成で達成できる位相雑音特性を維持で
きるため、高速周波数切り換えが可能である。

【０１３３】

【発明の効果】以上説明したように、本発明のプログラ
マブル遅延発生器は、遅延時間を決定するためのランプ
波電圧および閾値電圧を同一構成の回路で発生させるこ
とができるので、遅延時間の絶対値の調整が不要であ
る。また、ランプ波電圧および閾値電圧をそれぞれ独立
に設定できるので、分子分母の両者が設定可能な分数の
遅延時間を発生させることができる。さらに、ランプ波
発生回路および閾値電圧発生回路の動作が外部クロック
に同期しているので、遅延時間の絶対精度を向上させる
ことができる。

【０１３４】本発明の周波数シンセサイザは、本発明の
プログラマブル遅延発生器を使用してアキュムレータの
出力パルスの位相補間を行うことにより、無調整で低ス
プリアスな出力信号を発生させることができる。また、
本発明の周波数シンセサイザは、ＲＯＭを用いる通常の
ダイレクトディジタルシンセサイザと比較して、低消費
電力および高周波数動作が可能である。

【０１３５】本発明の逓倍器は、本発明のプログラマブ
ル遅延発生器を使用して入力信号の周期よりも短い間隔
でパルスを発生させることにより、無調整で低スプリア
スな出力信号を発生させることができる。遅延発生器
に、本発明のプログラマブル遅延発生器を用いること
は、回路定数の設定値からのずれや、電源電圧の変動が
あってもスプリアス特性が悪化しない効果がある。本発
明の逓倍器は、素子の非線形成を利用した従来の逓倍器
やミキサを使用した従来の逓倍器と比較してフィルタが
不要であり、フィルタなしで多段接続が可能である。こ
のことは被逓倍信号の周波数範囲の拡大や、回路規模の
縮小に効果がある。また本発明の逓倍器は、ＰＬＬ周波
数シンセサイザを用いた従来の逓倍器と比較して、回路
規模が小さく、低消費電力である特徴がある。

【０１３６】本発明のデューティ比変換回路は、本発明
のプログラマブル遅延発生器を出力信号のパルス幅を決
定する手段として用いることにより、無調整で精度の良
いデューティ比に変換できる。遅延発生器に、本発明の
プログラマブル遅延発生器を用いることは、回路定数の
設定値からのずれや、電源電圧の変動があっても、出力
のデューティ比の設定値からのずれを引き起こさない効
果がある。また、遅延発生器に、本発明のプログラマブ
ル遅延発生器を用いることは、入力するパルス信号の周
波数を変化させても無調整で希望のデューティ比が得ら
れる効果がある。

【０１３７】本発明のＰＬＬ周波数シンセサイザは、本
発明の逓倍器を従来のＰＬＬ周波数シンセサイザの分周
器と位相比較器の間に挿入することにより、従来と同じ
ステップ周波数を実現しながら逓倍器の逓倍比に比例し
た高い周波数の参照信号を使用することができる。参照
信号の周波数を高くできることは、従来技術と同程度の
位相雑音特性を保ちながら、高速セトリング、高速周波
数切り換えが可能になる効果がある。また、従来技術と
同程度の周波数切り換え時間を実現しながら、低位相雑
音化が可能になる効果がある。本発明のＰＬＬ周波数シ
ンセサイザは、逓倍器の低スプリアス性の利点がそのま
ま生かされ、無調整で低ジッタ、低スプリアスな出力信
号を得ることが可能である。

【図面の簡単な説明】

【図１】本発明のプログラマブル遅延発生器の第１の実
施形態を示すブロック図。

【図２】プログラマブル遅延発生器の第１の実施形態の
動作例を示すタイムチャート。

【図３】本発明のプログラマブル遅延発生器の第２の実
施形態を示すブロック図。

【図４】プログラマブル遅延発生器の第２の実施形態の
動作例を示すタイムチャート。

【図５】本発明の周波数シンセサイザの第１の実施形態
を示すブロック図。

【図６】アキュムレータ４０Ａの動作原理を説明する
図。

【図７】周波数シンセサイザの第１の実施形態の動作例
を示すタイムチャート。

【図８】周波数シンセサイザの第１の実施形態の実験結
果を示す図。

【図９】実験結果における出力信号スペクトルを示す
図。

【図１０】本発明の周波数シンセサイザの第２の実施形
態を示すブロック図。

【図１１】本発明の周波数シンセサイザの第３の実施形
態を示すブロック図。

【図１２】従来のプログラマブル遅延発生器の構成例を
示すブロック図。

【図１３】従来のプログラマブル遅延発生器の動作例を
示すタイムチャート。

【図１４】本発明の逓倍器の第１の実施形態を示すブロ
ック図。

【図１５】逓倍器の第１の実施形態の動作例を示すタイ
ムチャート。

【図１６】本発明の逓倍器の第２の実施形態を示すブロ
ック図。

【図１７】逓倍器の第２の実施形態の動作例を示すタイ
ムチャート。

【図１８】本発明の逓倍器の第３の実施形態を示すブロ
ック図。

【図１９】逓倍器の第３の実施形態の動作例を示すタイ
ムチャート。

【図２０】本発明のデューティ比変換回路の第１の実施
形態を示すブロック図。

【図２１】デューティ比変換回路の第１の実施形態の動
作例を示すタイムチャート。

【図２２】本発明のデューティ比変換回路の第２の実施
形態を示すブロック図。

【図２３】デューティ比変換回路の第２の実施形態の動
作例を示すタイムチャート。

【図２４】本発明のデューティ比変換回路の第３の実施
形態を示すブロック図。

【図２５】デューティ比変換回路の第３の実施形態の動
作例を示すタイムチャート。

【図２６】本発明のＰＬＬ周波数シンセサイザの実施形
態を示すブロック図。

【符号の説明】

１０Ａ、１０Ｂ ランプ波発生回路 ２０Ａ、２０Ｂ 閾値電圧発生回路 １１、２１ データセレクタ １２、２２ ラッチ １３、２３ 電流スイッチアレイ １４、２４ スイッチ １５、２５ 容量 １６、２６ 電流スイッチ １７、２７ 分圧器 ３１ コンパレータ ３２ ワンショット ４０Ａ、４０Ｂ、４０Ｃ アキュムレータ ４１Ａ、４１Ｂ、４１Ｃ 加算器 ４２Ａ、４２Ｂ、４２Ｃ ラッチ ５０Ａ、５０Ｂ、５０Ｃ データ変換回路 ６０Ａ、６０Ｂ、６０Ｃ 制御回路 ７０ プログラマブル遅延発生器 ８１ トリガ回路 ８２ 電流源 ８３ 容量 ８４ スイッチ ８５ ラッチ ８６ Ｄ／Ａ変換器 ８７ コンパレータ ８８ ワンショット １０１ Ｓ側イネーブル信号入力端子 １０２ 設定データＳ入力端子 １０３ Ｓ側リーク信号入力端子 ２０１ Ｋ側イネーブル信号入力端子 ２０２ 設定データＫ入力端子 ２０３ Ｋ側リーク信号入力端子 ３０１ クロック入力端子 ３０２ 出力信号出力端子 ４０１ リーク信号入力端子 ４０２ トリガ信号入力端子 ４０３ ラッチ信号入力端子 ４０４ 設定データ入力端子 ４０５ 出力信号出力端子 ５００、５００ａ、５００ｂ 分配回路 ５０１、５０１ａ、５０１ｂ 電流スイッチ ５０２、５０２ａ、５０２ｂ 電流スイッチ ５０３、５０３ａ、５０３ｂ 電流スイッチ ５０４ａ 電流スイッチ ５０５、５０５ａ、５０５ｂ 電流スイッチ ５０６、５０６ａ 電流スイッチ ５０７、５０７ａ、５０７ｂ 電流スイッチ ５０８ａ 電流スイッチ ５０９、５０９ａ、５０９ｂ 容量 ５１０、５１０ａ、５１０ｂ 容量 ５１１、５１１ａ、５１１ｂ 容量 ５１２ａ 容量 ５１３、５１３ａ、５１３ｂ 容量 ５１４、５１４ａ 容量 ５１５、５１５ａ、５１５ｂ 容量 ５１６ａ 容量 ５１７、５１７ａ、５１７ｂ スイッチ ５１８、５１８ａ、５１８ｂ スイッチ ５１９、５１９ａ、５１９ｂ スイッチ ５２０ａ スイッチ ５２１、５２１ａ、５２１ｂ スイッチ ５２２、５２２ａ スイッチ ５２３、５２３ａ、５２３ｂ スイッチ ５２４ａ スイッチ ５２５、５２５ａ、５２５ｂ コンパレータ ５２６、５２６ａ、５２６ｂ コンパレータ ５２７ａ コンパレータ ５２８、５２８ａ、５２８ｂ コンパレータ ５２９、５２９ａ コンパレータ ５３０ａ コンパレータ ５３１、５３１ａ、５３１ｂ パルス幅調整回路 ５３２、５３２ａ、５３２ｂ パルス幅調整回路 ５３３ａ パルス幅調整回路 ５３４、５３４ａ、５３４ｂ パルス幅調整回路 ５３５、５３５ａ パルス幅調整回路 ５３６ａ パルス幅調整回路 ５３７、５３７ａ、５３７ｂ Ｄ−ＦＦ ５３８、５３８ａ、５３８ｂ Ｄ−ＦＦ ５３９ａ Ｄ−ＦＦ ５４０、５４０ａ、５４０ｂ Ｄ−ＦＦ ５４１、５４１ａ Ｄ−ＦＦ ５４２ａ Ｄ−ＦＦ ５４３、５４３ａ、５４３ｂ ＯＲゲート ５４４、５４４ａ、５４４ｂ ワンショット・マルチバ
イブレータ ５５０ 逓倍器 ５５１ Ｔ−ＦＦ ５６０、５６０ａ 分配回路 ５６１、５６１ａ 電流スイッチアレイ ５６２、５６２ａ 電流スイッチアレイ ５６３ａ 電流スイッチアレイ ５６４、５６４ａ 電流スイッチアレイ ５６５、５６５ａ 電流スイッチアレイ ５６６ａ 電流スイッチアレイ ５６７、５６７ａ 容量 ５６８、５６８ａ 容量 ５６９ａ 容量 ５７０、５７０ａ 容量 ５７１、５７１ａ 容量 ５７２ａ 容量 ５７３、５７３ａ スイッチ ５７４、５７４ａ スイッチ ５７５ａ スイッチ ５７６、５７６ａ スイッチ ５７７、５７７ａ スイッチ ５７８ａ スイッチ ５７９、５７９ａ スイッチ ５８０、５８０ａ スイッチ ５８１ａ スイッチ ５８２、５８２ａ スイッチ ５８３、５８３ａ スイッチ ５８４ａ スイッチ ５８５、５８５ａ コンパレータ ５８６ａ コンパレータ ５８７、５８７ａ コンパレータ ５８８ａ コンパレータ ５８９、５８９ａ パルス幅調整回路 ５９０、５９０ａ パルス幅調整回路 ５９１、５９１ａ パルス幅調整回路 ５９２、５９２ａ パルス幅調整回路 ５９３、５９３ａ Ｄ−ＦＦ ５９４ａ Ｄ−ＦＦ ５９５、５９５ａ Ｄ−ＦＦ ５９６ａ Ｄ−ＦＦ ５９７、５９７ａ ＳＲ−ＦＦ ５９８、５９８ａ ＳＲ−ＦＦ ５９９、５９９ａ ＯＲゲート ６００、６００ａ、６００ｂ 被逓倍信号入力端子 ６０１、６０１ａ、６０１ｂ 出力端子 ６０２ パルス信号入力端子 ６０３ 出力端子 ６０４、６０４ａ パルス信号入力端子 ６０５、６０５ａ 出力端子 ６０６ 設定データＫ入力端子 ６０７ 設定データＳ入力端子 ６０８ 設定データＫ１入力端子 ６０９ 設定データＫ２入力端子 ６１０ 設定データＳ入力端子 ６１１ 参照信号入力端子 ６１２ 出力端子 ７００ 位相比較器 ７０１ ループフィルタ ７０２ ＶＣＯ ７０３ 分周器 ７０４ 逓倍器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山岸 明洋 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内

Claims (22)

【特許請求の範囲】
1. 【請求項１】 外部から入力される設定データに対応し
   た最終到達電位及び該電位に到達するまでの電位勾配を
   提供する、同じ回路構成で、共通の外部クロックにより
   動作する第一及び第二のランプ波発生回路と、 第一のランプ波発生回路の出力（Ｖs ）と第二のランプ
   波発生回路の出力（Ｖk ）を比較し、両者が一致したと
   きに出力パルスを発生する比較回路とを有し、 第一のランプ波発生回路に所定の時刻（ｔ_０ ）に第一
   の設定データ（Ｓ）を設定して第一のランプ波電圧（Ｖ
   s ）を発生させ、 第二のランプ波発生回路に前記所定の時刻より少なくと
   も１クロック時間（Ｔ）だけ先行して第二設定データ
   （Ｋ）を設定して該設定データに対応する閾値電圧（Ｖ
   k ）を発生させ、 前記比較回路は前記所定の時刻からの遅延時間（ｔｄ）
   が第一及び第二の設定データの比に比例する遅延した出
   力パルスを発生することを特徴とするプログラマブル遅
   延発生器。
2. 【請求項２】 前記第一及び第二のランプ波電圧発生回
   路の各々が、設定データに比例する電流を提供する電流
   源と、該電流源により充電される一端を所定の電位に結
   合したコンデンサとを有し、該コンデンサの他端に電位
   勾配を提供する、請求項１記載のプログラマブル遅延発
   生器。
3. 【請求項３】 Ｓ側イネーブル信号と設定データＳとク
   ロックとを入力し、容量値Ｃの第１の容量に、Ｓ側イネ
   ーブル信号の入力後の最初のクロック(以下「特定クロ
   ック」という）に同期して設定データＳに比例した電流
   ＳＩ_０ を流し、そのクロック入力後の時間をｔとした
   ときに （ＳＩ_０／Ｃ）・ｔ で表される前記第１の容量の両端の電圧をランプ波電圧
   Ｖs として出力するランプ波発生回路と、 前記Ｓ側イネーブル信号が入力される少なくともｍクロ
   ック前（ｍは自然数）に入力されるＫ側イネーブル信号
   と設定データＫとクロックとを入力し、容量値Ｃの第２
   の容量に、Ｋ側イネーブル信号により設定される時間ｍ
   Ｔ（Ｔはクロック周期）だけ設定データＫに比例した電
   流ＫＩ_０ を流し、その後の前記第２の容量の両端の電
   圧 （ＫＩ_０／Ｃ）・ｍＴ を保持して閾値電圧Ｖk として出力する閾値電圧発生回
   路と、 前記ランプ波電圧Ｖs と前記閾値電圧Ｖk のレベルの大
   小を比較し、両者が一致したタイミングが前記特定クロ
   ックに対する遅延時間 ｔｄ＝（Ｋ／Ｓ）・ｍＴ として設定される所定のパルス幅の出力信号を出力する
   遅延時間発生手段とを備え、 前記第１の容量および前記第２の容量は、前記遅延時間
   発生手段から出力信号が出力された後にそれぞれ所定の
   タイミングで入力されるＳ側リーク信号およびＫ側リー
   ク信号によりリークされる構成であることを特徴とする
   プログラマブル遅延発生器。
4. 【請求項４】 請求項３に記載のプログラマブル遅延発
   生器において、 ランプ波発生回路は、Ｓ側イネーブル信号の入力により
   クロックをトリガとして設定データＳを保持するラッチ
   と、その設定データＳに応じて第１の容量に流れる電流
   ＳＩ_０ を制御する電流スイッチアレイとを含み、 閾値電圧発生回路は、Ｋ側イネーブル信号の入力により
   クロックをトリガとして設定データＫを保持するラッチ
   と、その設定データＫに応じて第２の容量に時間ｍＴだ
   け流れる電流ＫＩ_０ を制御する電流スイッチアレイと
   を合むことを特徴とするプログラマブル遅延発生器。
5. 【請求項５】 Ｓ側イネーブル信号と設定データＳとク
   ロックとを入力し、容量値Ｃの第１の容量に、Ｓ側イネ
   ーブル信号の入力後の最初のクロック（以下「特定クロ
   ック」という）に同期して電流Ｉ_０ を流し、そのクロ
   ック入力後の時間をｔとしたときに （Ｉ_０／Ｃ）・ｔ で表される前記第１の容量の両端の電圧をさらに設定デ
   ータＳに比例した値Ｓ／ＭＭ（ＭＭはＳおよびＫ以上の
   整数)で分圧した電圧 （Ｓ／ＭＭ）・（Ｉ_０／Ｃ）・ｔ をランプ波電圧Ｖs として出力するランプ波発生回路
   と、 前記Ｓ側イネーブル信号が入力される少なくともｍクロ
   ック前（ｍは自然数）にＫ側イネーブル信号と設定デー
   タＫとクロックとを入力し、容量値Ｃの第２の容量に、
   Ｋ側イネーブル信号により設定される時間ｍＴ（Ｔはク
   ロック周期）だけ電流Ｉ_０ を流し、その後の前記第２
   の容量の両端の電圧 （Ｉ_０／Ｃ）・ｍＴ を保持し、さらに設定データＫに比例した値Ｋ／ＭＭで
   分圧した電圧 （Ｋ／ＭＭ）・（Ｉ_０／Ｃ）・ｍＴ を閾値電圧Ｖk として出力する閾値電圧発生回路と、 前記ランプ波電圧Ｖs と前記閾値電圧Ｖk のレベルの大
   小を比較し、両者が一致したタイミングが前記特定クロ
   ック信号に対する遅延時間 ｔｄ＝（Ｋ／Ｓ）・ｍＴ として設定される所定のパルス幅の出力信号を出力する
   遅延時間発生手段とを備え、 前記第１の容量および前記第２の容量は、前記遅延時間
   発生手段から出力信号が出力された後にそれぞれ所定の
   タイミングで入力されるＳ側リーク信号およびＫ側リー
   ク信号によりリークされる構成であることを特徴とする
   プログラマブル遅延発生器。
6. 【請求項６】 請求項５に記載のプログラマブル遅延発
   生器において、 ランプ波発生回路は、クロックをトリガとして外部から
   入力される設定データＳおよびＳ側イネーブル信号を保
   持する２つのラッチと、前記Ｓ側イネーブル信号により
   第１の容量に電流を流す電流スイッチと、前記設定デー
   タＳに応じた分圧値Ｓ／ＭＭで前記第１の容量の両端の
   電圧を分圧する分圧器とを含み、 閾値電圧発生回路は、クロックをトリガとして外部から
   入力される設定データＫおよびＫ側イネーブル信号を保
   持する２つのラッチと、前記Ｋ側イネーブル信号により
   第２の容量に電流を流す電流スイッチと、前記設定デー
   タＫに応じた分圧値Ｋ／ＭＭで前記第２の容量の両端の
   電圧を分圧する分圧器とを含むことを特徴とするプログ
   ラマブル遅延発生器。
7. 【請求項７】 クロックおよび設定データＳを入力し、
   クロックに同期して設定データＳを累算するｎビットの
   アキュムレータと、 前記アキュムレータの出力データθを入力し、その最上
   位ビットθ_ＭＳＢ が立ち上がる１クロック周期前の出
   力データθをθp として(２^ｎ−１−θp )に相当する値
   を演算し、この値を設定データＫとして出力するデータ
   変換回路と、 前記アキュムレータの出力データθを入力し、その最上
   位ビットθ_ＭＳＢが立ち上がる１クロック周期前に立ち
   上がり、かつパルス幅が１クロック周期のＫ側イネーブ
   ル信号を生成する制御回路と、 前記設定データＳと、前記データ変換回路から出力され
   る設定データＫと、前記制御回路から出力されるＫ側イ
   ネーブル信号と、前記アキュムレータの出力データθの
   最上位ビットθ_ＭＳＢをＳ側イネーブル信号として入力
   する請求項３〜６に記載のプログラマブル遅延発生器と
   を備えたことを特徴とする周波数シンセサイザ。
8. 【請求項８】 請求項７に記載の周波数シンセサイザに
   おいて、 請求項３〜６に記載のプログラマブル遅延発生器に与え
   るＳ側リーク信号及びＫ側リーク信号はプログラマブル
   遅延発生器の出力信号をフィードバックして与える構成
   であることを特徴とする周波数シンセサイザ。
9. 【請求項９】 クロックおよび設定データＳを入力し、
   クロックに同期して設定データＳを累算するｎビットの
   アキュムレータと、 前記アキュムレータの出力データθおよびオーバーフロ
   ー信号を入力して（２ ^ｎ −θ）に相当する値を演算
   し、この値を設定データＫとして出力するデータ変換回
   路と、 前記アキュムレータの出力データθおよびオーバーフロ
   ー信号を入力し、そのオーバーフロー信号が立ち上がる
   １クロック周期前に立ち上がり、かつパルス幅が１クロ
   ック周期のＫ側イネーブル信号を生成する制御回路と、 前記設定データＳと、前記データ変換回路から出力され
   る設定データＫと、前記制御回路から出力されるＫ側イ
   ネーブル信号と、前記アキュムレータから出力されるオ
   ーバーフロー信号をＳ側イネーブル信号として入力する
   請求項３〜６に記載のプログラマブル遅延発生器とを備
   えたことを特徴とする周波数シンセサイザ。
10. 【請求項１０】 請求項９に記載の周波数シンセサイザ
    において、 請求項３〜６に記載のプログラマブル遅延発生器に与え
    るＳ側リーク信号及びＫ側リーク信号はプログラマブル
    遅延発生器の出力信号をフィードバックして与える構成
    であることを特徴とする周波数シンセサイザ。
11. 【請求項１１】 クロックおよび設定データＳを入力
    し、クロックに同期して設定データＳを累算するｎビッ
    トのアキュムレータと、 前記アキュムレータの出力データθおよびオーバーフロ
    ー信号を１クロック遅延させたＯＦＤ信号を入力して
    （Ｓ−θ）に相当する値を演算し、この値を設定データ
    Ｋとして出力するデータ変換回路と、 前記アキュムレータの出力データθおよびＯＦＤ信号を
    入力し、そのＯＦＤ信号が立ち上がる１クロック周期前
    に立ち上がり、かつパルス幅が１クロック周期のＫ側イ
    ネーブル信号を生成する制御回路と、 前記設定データＳと、前記データ変換回路から出力され
    る設定データＫと、前記制御回路から出力されるＫ側イ
    ネーブル信号と、前記アキュムレータから出力されるＯ
    ＦＤ信号をＳ側イネーブル信号として入力する請求項３
    〜６に記載のプログラマブル遅延発生器とを備えたこと
    を特徴とする周波数シンセサイザ。
12. 【請求項１２】 請求項１１に記載の周波数シンセサイ
    ザにおいて、 請求項１〜４に記載のプログラマブル遅延発生器に与え
    るＳ側リーク信号及びＫ側リーク信号はプログラマブル
    遅延発生器の出力信号をフィードバックして与える構成
    であることを特徴とする周波数シンセサイザ。
13. 【請求項１３】 周期Ｔの被逓倍信号を入力し、 ｄを任意の時間、Ｎを２以上の整数、Ｍを１以上の整数
    とした時に、Ｎ種類の特定の遅延時間ｄ＋（ｋ・Ｍ／
    Ｎ）Ｔ（ｋは０からＮ−１までのすべての整数）を発生
    するようにデータを設定された、もしくは上記の特定の
    遅延時間を固定的に発生するようにハード設計された、
    請求項３〜６に記載の遅延発生器（複数個）と、 前記被逓倍信号を入力し、前記遅延発生器（複数個）の
    それぞれに遅延発生のタイミングを送出する分配回路
    と、 前記遅延発生器（複数個）の出力の論理和をとるＯＲゲ
    ートと、から構成され、前記被逓倍信号のＮ／Ｍ倍の周
    波数の信号を出力する逓倍器。
14. 【請求項１４】 請求項１３の逓倍器において、 前記遅延発生器の遅延時間は、（１／４）Ｔ、（３／
    ４）Ｔの２種類である（ｄ＝（１／４）Ｔ、Ｎ＝２、Ｍ
    ＝１）ことを特徴とする、前記被逓倍信号の周波数の２
    倍の周波数を出力する逓倍器。
15. 【請求項１５】 請求項１３の逓倍器において、 前記遅延発生器の遅延時間は、（１／６）Ｔ、（３／
    ６）Ｔ、（５／６）Ｔの３種類である（ｄ＝（１／６）
    Ｔ、Ｎ＝３、Ｍ＝１）ことを特徴とする、前記被逓倍信
    号の周波数の３倍の周波数を出力する逓倍器。
16. 【請求項１６】 請求項１３の逓倍器において、 前記遅延発生器の遅延時間は、（１／６）Ｔ、（５／
    ６）Ｔ、（９／６）Ｔの３種類である（ｄ＝（１／６）
    Ｔ、Ｎ＝３、Ｍ＝２）ことを特徴とする、前記被逓倍信
    号の周波数の３／２倍の周波数を出力する逓倍器。
17. 【請求項１７】 周期Ｔのパルス信号を入力し、 請求項１３〜１４に記載の逓倍器と、 この逓倍器の出力を入力し、そのパルスが入力される毎
    にハイ、ローを切り換えて出力するトグル・フリップフ
    ロップ（Ｔ−ＦＦ）と、 を備えることを特徴とするデューティ比変換回路。
18. 【請求項１８】 周期Ｔのパルス信号を入力し、 このパルス信号を入力し、その立ち上がりまたは立ち下
    がりのタイミングを複数に分配する分配回路と、 この分配回路の出力に同期してその出力パルスをハイま
    たはローに切り換えるフリップフロップと、 前記分配回路の出力をクロックとして入力し、出力を前
    記フリップフロップに送出しその出力をローまたはハイ
    に切り換える、請求項３〜６に記載の遅延発生器と、 から構成されるデューティ比変換回路。
19. 【請求項１９】 周期Ｔのパルス信号を入力し、 このパルス信号を入力し、その立ち上がりまたは立ち下
    がりのタイミングを複数に分配する分配回路と、 この分配回路の出力をクロックとして入力する請求項３
    〜６に記載の遅延発生器と、 前記遅延発生器の出力を入力しその出力をハイまたはロ
    ーに切り換え、前記別の遅延発生器の出力を入力しその
    出力をローまたはハイに切り換えるフリップフロップ
    と、 から構成されるデューティ比変換回路。
20. 【請求項２０】 請求項１３〜１６の逓倍器において、 前記遅延発生器（複数個）にそれぞれ１個ずつ含まれる
    複数個のランプ波発生回路を、それよりも少ない個数の
    ランプ波発生回路で共有使用することを特徴とする逓倍
    器及びデューティ比変換回路。
21. 【請求項２１】 ランプ波発生回路が複数の遅延発生器
    に共通に用いられる請求項１７〜１９のひとつに記載の
    デューティ比変換回路。
22. 【請求項２２】 電圧制御発振器（ＶＣＯ）と、 このＶＣＯの出力の周波数を所定数に分周する分周器
    と、 この分周器の出力と、外部から入力する参照信号との周
    波数または位相を比較する位相（周波数）比較器と、 この比較器の出力を積分し、その出力を前記ＶＣＯに送
    出するループフィルタと、 から構成されるＰＬＬ周波数シンセサイザにおいて、 前記分周器と位相比較器の間に請求項１３〜１６に記載
    の逓倍器を挿入することを特徴とするＰＬＬ周波数シン
    セサイザ。