JPH11284512A

JPH11284512A - 信号処理装置およびその方法

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Publication number: JPH11284512A
Application number: JP8713098A
Authority: JP
Inventors: Masami Izeki; 正己井関
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1998-03-31
Filing date: 1998-03-31
Publication date: 1999-10-15

Abstract

(57)【要約】【課題】プリンタの高速化に伴い画素クロックは高周
波化する傾向にあるが、細いパルスが得られないと、画
像の最低濃度または最高濃度が制限され、階調のダイナ
ミックレンジが狭められることになる。これは電子写真
の画像再現性を悪化させ、画質の劣化を招く。【解決手段】入力クロックに基づき、その頂点の位相
が異なり、そのピーク-ピーク値およびオフセット値が
同じ二つの三角波信号TRIrおよびTRIfが、三角波発生器
9および10により生成される。コンパレータ11およびD-F
F12は二つの三角波信号を比較することによりタイミン
グ信号LCKを発生する。入力画像データは、LCKに同期し
て、ラッチ13およびDAC14によりアナログ信号DAに変換
され、コンパレータ15および16により二つの三角波信号
と比較される。そして、LCKに基づき、二つの三角波信
号の一方とDAとの比較結果を前エッジとし、二つの三角
波信号の他方とDAとの比較結果を後エッジとするパルス
信号が生成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は信号処理装置および
その方法に関し、例えば、入力画像データに応じたパル
ス信号を生成する信号処理装置およびその方法に関する
ものである。

【０００２】

【従来の技術】カラーレーザビームプリンタ(LBP)やデ
ィジタル(カラー)複写機において、8ビット程度の画像
データに応じてパルス幅変調(PWM)したパルス信号によ
りレーザの発光を制御して、一画素または数画素単位で
レーザの照射時間を制御することにより、中間調を表現
する手法がある。

【０００３】図1はLBPの画像形成部の構成例を示すブロ
ック図である。図1において、フォトダイオード(PD)
は、レーザダイオード(LD)が出力するレーザ光のモニタ
リングを行う。光量制御部は、PDの出力に基づいてLDに
供給する電流を調整して、PDの出力が所定値になるよう
に制御する。LDから出力されるレーザビームIは、モー
タの軸に連結され図の矢印の向きに回転するポリゴンミ
ラーにより偏向され、感光ドラム上を走査する。f-θレ
ンズは、偏向されたレーザビームIを感光ドラム上に集
光するためのものである。

【０００４】フォトダイオードからなるビームディテク
タ(BD)は、レーザビームIによる感光ドラムの走査開始
を検出する。水平同期信号発生回路は、BDの出力に基づ
き水平同期信号Hsyncを発生する。ブランキング回路
は、Hsyncに基づいて、次にBDがレーザビームIを検出す
べきタイミングでLDをオンさせるアンブランキング信号
UNBLを発生する。

【０００５】画素変調回路は、画素変調データ発生源に
よって発生される画素変調データDVに基づき、Hsyncに
同期して発生される画素クロックSCKに同期してパルス
幅変調された信号を発生する。オア回路は、画素変調回
路から供給されるパルス幅変調された信号、および、UN
BLを入力する。オア回路の出力は、レーザドライバに供
給され、そのオンオフに従い、光量制御部により設定さ
れる電流がLDに供給される。

【０００６】なお、画素変調データ発生源からは、SCK
に同期して、例えば8ビットで階調を表す画素変調デー
タDVが出力される。

【０００７】図2に画素変調回路の構成例を示す。ま
た、図3は画素変調回路の動作を説明するためのタイミ
ングチャートである。

【０００８】画素変調回路のクロック入力端子にはSCK
が入力されるが、SCKのデューティは保証されないの
で、まずSCKのデューティを再生する必要がある。SCK
は、三角波発生部35に入力され、そのデューティが50%
に再生され、デューティが再生されたクロックSK1のH期
間に立上がりスロープを、L期間に立下がりスロープを
もつデューティ50%の三角波信号TRIが発生される。TRI
のPP(peak to peak)レベルおよびDCオフセットはある規
定値に制御されている。

【０００９】一方、D/A変換器(DAC)37は、ラッチ(LATC
H)38を介して入力される8ビットデータDVに応じたレベ
ルをもつ信号DAを出力する。例えば、DVが0のときはレ
ベルV(00)を、DVがFFhのときはレベルV(FF)の信号が出
力される。コンパレータ36の非反転入力端子にはTRIが
入力され、その反転入力端子にはDAが入力され、コンパ
レータ36は、DAのレベルに応じて、TRIの上頂点を中心
とするパルス幅をもつ信号PWMを出力する。

【００１０】図4は三角波発生部35の構成例を示すブロ
ック図である。分周器41は、図5(a)に示すようなデュー
ティが50%ではないSCKを入力して、図5(b)に示すように
な二分周されたクロック信号を出力する。分周されたク
ロック信号は、可変遅延回路(DL)42により図5(c)に示す
ように時間td遅延される。この遅延クロック信号は、分
周されたクロック信号とともに排他的論理和ゲート(EXO
R)43に入力され、EXOR43の出力には図5(d)に示すような
クロック信号が得られる。ここで、DL42の遅延時間tdを
SCK周期の1/2に設定すると、EXOR43の出力にデューティ
50%のクロック信号が得られる。EXOR43の出力は三角波
発生回路49に入力される。

【００１１】三角波発生回路49において、Q6=Q8、2・Q1=
Q7、Q9=Q10、2・R4=R7およびR5=R6とする。ただし、トラ
ンジスタに対する等号はエミッタサイズが等しいことを
示す。この場合、キャパシタC4に流れる充電電流と放電
電流とは等しくなり、Q8によって充電と放電とが切替え
られて、キャパシタC4の両端には三角波信号が発生され
る。この三角波信号TRIは、バッファ44を介して、コン
パレータ36および40の非反転入力端子およびコンパレー
タ39の反転入力端子に入力される。

【００１２】コンパレータ40の反転入力端子には、図6
に示すような、TRIの上頂点から20%下のレベルを規定す
る電圧V1が入力される。V1は、例えばバンドギャップ電
圧から作られる、温度および電源電圧に依存しない安定
な電圧である。コンパレータ40からは、TRIのピーク値
およびオフセット値が規定どおりになっていれば、図6
(b)に示すようなデューティ20%のパルス信号P1が出力さ
れることになる。

【００１３】一方、コンパレータ39の反転入力端子には
TRIが入力され、非反転入力端子には、TRIの下頂点から
20%上のレベルを規定する電圧V2が入力される。前述し
たコンパレータ40の動作と同じく、TRIのピーク値およ
びオフセット値が規定どおりになっていれば、図6(C)に
示すようなデューティ20%のパルス信号P2が出力され
る。

【００１４】パルス信号P1およびP2は、図7に回路例を
示すチャージポンプ(CP2)47に入力される。図7におい
て、8・Q29=5・Q33、Q30=Q32=Q36、Q31=Q33、Q35=Q37、5・
R15=8・R18、R16=R17=R19とすると、Q34またはQ37がオン
したときにそれらのコレクタに流れる電流に対して、Q3
3のコレクタに流れる電流は1.6倍になる。このため、パ
ルス信号P1およびP2のHレベル期間の和がTRIの周期に対
して40%になったときのみ、図7に示すキャパシタC5の充
電電流と放電電流とが平衡してCP2の出力電圧が安定す
る。

【００１５】三角波発生回路49より発生されるTRIは、
キャパシタC4の充放電により発生されるので、三角波信
号のスロープは直線となっている。従って、CP2 47の出
力が平衡する条件下において、TRIのピーク値は所望の
値になる。

【００１６】ピーク誤差作成回路(△PP)48によって、CP
2 47の出力からピーク誤差信号が作成され、三角波信号
発生回路49の充放電電流が制御される。例えば、TRIの
ピーク値が規定値より高いと、P1およびP2のHレベル期
間の和がTRIの周期の40%より大きくなり、CP2 47の出力
電圧が上昇し、△PP48の出力電圧を降下させ、TRIのピ
ークレベルは減少する。反対に、TRIのピーク値が規定
値より低いとCP2 47の出力電圧は降下し、△PP48の出力
電圧を上昇させ、TRIのピークレベルを増加させる。従
って、TRIのPPレベルは規定値に収束されることにな
る。

【００１７】コンパレータ40の出力P1は、図8に示すCP1
45にも入力される。図8においてQ24=Q26、8・Q23=10・Q2
7、R12=R13、10・R11=8・R14を満たすようにすると、キャ
パシタC6に対する充電電流と放電電流との平均値がP1の
Hレベル期間がTRIの周期の20%になったときにのみ等し
くなり、CP1 45の出力が平衡する。もし、三角波発生回
路49に入力されるクロック信号のデューティが50%でな
いと、キャパシタC4に供給される充電電流と放電電流と
が等しくなくなるため、TRIのオフセット値は安定せ
ず、CP1 45の出力も平衡に達することができない。

【００１８】CP1 45の出力は、オフセット誤差作成回路
(△Du)46に入力され、オフセット誤差信号が作成され
る。オフセット誤差信号はDL42に入力され、DL42の遅延
量が調整されることによってクロックデューティが制御
される。従って、クロックデューティの制御は、TRIの
オフセット電圧を規定することになる。

【００１９】図9は可変遅延回路(DL)42を示す回路図、
図10はDL42の動作を説明するタイミングチャートで、図
10(a)および(b)はQ1およびQ2のベースであるQ1/Bおよび
Q2/Bに入力される差動分周クロック信号を示す。図10
(c)および(d)はQ3およびQ4のエミッタであるQ3/Eおよび
Q4/Eから出力される信号を示す。また、図10(e)および
(F)はQ9およびQ10のエミッタであるQ9/EおよびQ10/Eか
ら出力される遅延クロックを示す。遅延量tdは、C3・Io・
R1/Idlyに比例する。ここで、Idlyは△Du46から出力さ
れるオフセット誤差信号によって制御される電流源の電
流値である。従って、オフセット誤差信号により遅延量
tdが制御される。例えば、TRIのオフセット値が規定値
より大きいと、P1のHレベル期間がTRIの周期の20%より
大きくなり、CP1 45の出力電圧が下降し、△Du46の出力
が上昇し、DL42のIdlyを増加させ、三角波発生回路49に
入力されるクロック信号のデューティが小さくなる。そ
の結果、TRIのオフセット値は規定値に向かって小さく
なる。

【００２０】このため、例えば、三角波発生回路49のQ8
/Bに入力されるクロック信号のデューティが大きい場
合、TRIのオフセット電圧が安定せず上昇するので、P1
のLレベル期間がTRIの周期の20%より大きくなり、CP1 4
5の出力電圧は下降し、△Du46の出力が上昇し、DL42のI
dlyを増加させ、DL42の遅延量tdが減少することによ
り、Q8/Bに入力されるクロックのデューティが小さく補
正される。Q8/Bに入力されるクロックデューティが小さ
い場合も同様に補正される。なお、Q8/Bに入力されるク
ロックのデューティの収束値はキャパシタC6の充電電流
と放電電流との比で規定されるが、IC回路技術によれ
ば、この比を±1%以下のばらつきに抑えることが可能で
ある。

【００２１】上記の構成をもつ画素変調回路を用いれ
ば、画像データに応じてPWMされたパルス信号を高速に
生成して、高い階調性をもつ画像を形成させることがで
きる。

【００２２】

【発明が解決しようとする課題】しかしながら、上記の
技術では、三角波TRIとDACの出力DAを比較することで極
めて細いパルスを出力しようとする場合、図19(a)に示
すようにコンパレータの立上がり立下りの遅れにより理
想的な波形をもつパルスは得られない。さらに細いパル
スを得ようとする場合は図11(b)のようにコンパレータ
から差動出力を得ることができなくなる。これは、コン
パレータのゲイン不足または周波数特性の限界などに起
因する問題である。例えば、図12に示す出力レベル0.3V
ppの差動コンパレータにおいて、三角波の周波数を100M
Hz、PPレベルを0.75Vとすると、コンパレータのゲイン
が5.77(=3k/520)であることから、理想的な状態であっ
たとしても得られる最小幅のパルスは、0.3[V]/5.77/0.
75[V]×10[ns]=0.7nsまでである。実際には、半導体プ
ロセスの周波数特性が有限なためもっと太いパルスで限
界に達する。

【００２３】プリンタの高速化に伴い画素クロックは高
周波化する傾向にあるが、細いパルスが得られないとな
ると、画像の最低濃度または最高濃度が制限され、階調
のダイナミックレンジが狭められることになる。これは
電子写真の画像再現性を悪化させ、画質の劣化を招くこ
とになる。

【００２４】本発明は、上述の問題を解決するためのも
のであり、画像データに対応する細いパルス幅の信号を
得ることができる信号処理装置およびその方法を提供す
ることを目的とする。

【００２５】

【課題を解決するための手段】本発明は、前記の目的を
達成する一手段として、以下の構成を備える。

【００２６】本発明にかかる信号処理装置は、入力クロ
ックに基づき、その頂点の位相が異なり、そのピーク-
ピーク値およびオフセット値が同じ二つの三角波信号を
生成する第一の生成手段と、前記二つの三角波信号を比
較することによりタイミング信号を発生する発生手段
と、入力画像データを、前記タイミング信号に同期し
て、アナログ信号に変換する変換手段と、前記二つの三
角波信号と前記アナログ信号とを比較する比較手段と、
前記タイミング信号に基づき、前記二つの三角波信号の
一方と前記アナログ信号との比較結果を前エッジとし、
前記二つの三角波信号の他方と前記アナログ信号との比
較結果を後エッジとするパルス信号を生成する第二の生
成手段とを有することを特徴とする。

【００２７】本発明にかかる信号処理方法は、入力クロ
ックに基づき、その頂点の位相が異なり、そのピーク-
ピーク値およびオフセット値が同じ二つの三角波信号を
生成し、前記二つの三角波信号を比較することによりタ
イミング信号を発生し、入力画像データを、前記タイミ
ング信号に同期して、アナログ信号に変換し、前記二つ
の三角波信号と前記アナログ信号とを比較し、前記タイ
ミング信号に基づき、前記二つの三角波信号の一方と前
記アナログ信号との比較結果を前エッジとし、前記二つ
の三角波信号の他方と前記アナログ信号との比較結果を
後エッジとするパルス信号を生成することを特徴とす
る。

【００２８】

【発明の実施の形態】以下、本発明にかかる一実施形態
の画像処理装置を図面を参照して詳細に説明する。

【００２９】

【第1実施形態】［PWM回路の構成］図13は本発明にかか
る一実施形態のPWM回路の構成例を示すブロック図、図1
4は図13に示すPWM回路の動作を説明するための波形を示
す図である。

【００３０】図13において、デューティの保証されない
画素クロックSCKは、分周器2へ入力され、二倍の周期を
もつデューティ50%のクロック信号CK2に変換される。な
お、分周器2の詳細は上述したので説明を省略する。

【００３１】CK2は、同じ構成をもつ第一から第三の可
変遅延回路DL3、DL4およびDL5へ連続的に入力される。D
L3から5の制御端子には同じ信号が供給されるので、そ
れらの遅延量も同じになる。また、DL3の出力であるク
ロック信号DCK1が入力される第四の可変遅延回路DL6
は、DL3などと同じ構成であるが、その制御端子には別
の信号が入力される。

【００３２】EXORゲート7の入力には、CK2および5の出
力であるクロック信号DCK3が入力され、EXORゲート7の
出力CKrは、第一の三角波発生部TRIr 9のクロック入力
端子へ入力される。また、EXORゲート8の入力には、DCK
1およびDL6の出力であるクロック信号DCK2が入力され、
EXORゲート8出力CKfは、第二の三角波発生部TRIf 10の
クロック入力端子に入力される。そして、TRIr 9の三角
波出力はコンパレータ11の非反転入力端子へ、TRIf 10
の三角波出力はコンパレータ11の反転入力端子へ入力さ
れる。

【００３３】コンパレータ11の出力は、Dフリップフロ
ップ(DFF)12のクロック入力端子に入力される。DFF12の
データ入力端子にはDFF12の反転出力/Qが入力されてい
て、DFF12はトグル動作する。また、DFF12のクリア端子
にはリセット信号としてビーム検出信号BDが入力されて
いて、BDがLレベルになるとDFF12の出力QはLレベルにリ
セットされる。

【００３４】DFF12の出力端子Qから出力されるLCKは、
ラッチ(LATCH)13のクロック入力端子に入力される。ラ
ッチ13には例えば8ビットの画像データが入力され、ラ
ッチ13はLCKの立上りエッジで画像データをラッチし、
ラッチした画像データをD/Aコンバータ(DAC)14に出力す
る。

【００３５】DAC14は、ラッチ13から入力される画像デ
ータに応じたアナログ電圧DAを出力する。DAC14の出力
は、コンパレータ15および16の反転入力端子へ入力され
る。一方、コンパレータ15の非反転入力端子にはTRIr 9
の三角波出力が、コンパレータ16の非反転入力端子には
TRIf 10の三角波出力がそれぞれ入力されている。

【００３６】コンパレータ15の出力PWMR1はORゲート17
へ、コンパレータ16の出力PWMF1はORゲート18へそれぞ
れ入力される。ORゲート17のもう一方の入力端子は負論
理入力であり、LCKが入力される。LCKは、ORゲート18の
もう一方の入力端子にも入力される。ORゲート17および
18の出力PWMR2およびPWMF2は、ANDゲート19へ入力さ
れ、ANDゲート19からはパルス変調信号PWMが出力され
る。

【００３７】［三角波発生回路］図15はTRIr 9およびTR
If 10の詳細な構成例を示すブロック図である。図15に
おいて、電流源20の一方は電源に接続され、もう一方は
スイッチ(SW)22の一方に接続されている。SW22のもう一
方は電流源21に接続され、電流源21のもう一方は接地電
位に接続されている。電流源20は、SW22がオフのときキ
ャパシタCoを電流Icで充電する。電流源21は、SW22がオ
ンしたときキャパシタCoを電流(Id-Ic)で放電させる。T
RIr 9の場合はId/Ic=4が設定され、TRIf 10の場合はId/
Ic=4/3が設定される。電流源20および21の電流値はΔPP
29により制御されていて、Id/Icを一定に保ちながら電
流の絶対値を可変することができる。

【００３８】SW22は、入力クロック信号CKrまたはCKfで
制御される。CKrまたはCKfがHレベルのときSW22はオフ
しCoが充電され、LレベルのときSW22はオンしCoが放電
される。このようにしてCoを充放電することにより、Co
の両端には三角波信号が生成される。生成された三角波
信号は、バファー23を介しコンパレータ24の非反転入力
端子およびコンパレータ25の反転入力端子へ入力され
る。コンパレータ24の反転入力端子には、三角波信号の
上頂点から20%下を規定する基準電圧V1が入力される。
コンパレータ25の非反転入力端子には、三角波信号の下
頂点より20%上を規定する基準電圧V2が入力される。従
って、コンパレータ24および25は、三角波信号のPPレベ
ルおよびオフセットレベルが既定値であれば、それぞれ
20%デューティの正極性パルスを出力する。

【００３９】コンパレータ24の出力は、チャージポンプ
(CP1)26に接続されている。図16にCP1 26の回路例を示
す。CP1 26において、キャパシタC1の充放電電流の比は
デューティ20%の信号が入力されるとき出力の直流レベ
ルが安定するように、Ic1/Id1=4/5が設定されている。C
P1 26の出力の直流レベルは、入力信号のデューティが2
0%以上であると上昇し、20%以下であると下降する。

【００４０】CP1 26の出力は、オフセット誤差電流発生
回路(ΔDu)27へ入力される。ΔDu27の出力は、CP26の出
力の直流レベルが上昇すると、TRIrの場合はDL3から5の
遅延量が小さくなるように、TRIfの場合はDL6の遅延量
が小さくなるように上昇し、CP26の出力の直流レベルが
下降すると遅延量が大きくなるように下降する。

【００４１】一方、コンパレータ25の出力は、CP2 28の
一方の入力端子に入力される。CP228のもう一方の入力
端子にはコンパレータ24の出力が入力される。図17にCP
2 28の回路例を示す。CP2 28において、キャパシタC2の
充放電電流の比は、入力信号であるコンパレータ24およ
び25の出力のデューティの和が40%のとき出力の直流レ
ベルが安定するように、Ic2/Id21=6/5、ただしId21=Id2
2に設定されている。CP2 28の出力の直流レベルは、コ
ンパレータ24および25の出力のデューティの和が40%以
上であると上昇し、40%以下であると下降する。

【００４２】CP2 28の出力は、PP誤差電流発生回路(ΔP
P)29へ入力される。ΔPP29の出力は、CP2 28の出力の直
流レベルが上昇すると、三角波信号のPPレベルが小さく
なるように下降し、CP2 28の出力が下降するとPPレベル
が大きくなるように上昇する。

【００４３】図18はTRIr9の動作を、図19はTRIf10の動
作をそれぞれ説明するための波形を示す図である。これ
らの図において、P1はコンパレータ24の出力、P2はコン
パレータ25の出力である。図18および19はそれぞれ安定
点における波形を示している。安定条件は、前述したと
おり、CP1 26およびCP2 28の充放電電流の比で設定され
ていて、安定条件が満たされるときCP1 26およびCP2 28
の出力の直流レベルは安定する。

【００４４】DL3から6は、前述した図9に示される構成
をもち、その詳細な動作は前述したので省略する。三角
波信号のオフセット値が規定値より大きいと、P1（コン
パレータ24の出力）のHレベル期間が20%より大きくな
り、CP1 26の出力電圧が上昇し、ΔDu27の出力を上昇さ
せ、DL3から5またはDL6の制御電流が増加する。制御電
流の増加により、DL3から5またはDL6の遅延量が小さく
なり、TRIr9またはTRIf10に入力されるCKrまはたCKfの
デューティが小さくなる。その結果、三角波信号のオフ
セット値が規定値になるように小さくなる。三角波信号
のオフセット値が規定値になるまで、CKrおよびCKfのデ
ューティは変化するが、オフセット値が安定した後のCK
rおよびCKfのデューティは、三角波信号TRIrおよびTRIf
の安定条件によって一義的に決定される。前述の設定で
はCKrおよびCKfのデューティは、三角波発生部の充放電
電流の比で決定され、25%である。

【００４５】［PWM回路の動作］以上の安定条件が得ら
れた状態におけるPWM回路の動作を図14を用いて説明す
る。

【００４６】画素クロックSCKに同期して、画像データD
ATAが入力される。クロック信号CK2、DCK1、DCK2および
DCK4の位相差は、TRIr9およびTRIf10の充放電電流比の
設定により、位相差がSCKの周期Toの1/4に制御される。

【００４７】TRIr9が出力する三角波信号は細実線で示
され、TRIf10が出力する三角波信号は破線で示される。
TRIrおよびTRIfの上下頂点はTo/4の間隔で、そのPP値お
よびオフセット値は同値に制御される。従って、TRIrお
よびTRIfが入力されるコンパレータ11の出力CK1は、TRI
rとTRIfとの交点をエッジとするSCKの二倍の周波数をも
つデューティ50%のパルス信号になる。TRIrの立上がり
スロープと、TRIfの立下がりスロープとに着目すると、
図14に太線で示すような三角波を得ることができる。こ
れを擬似三角波信号TRIXとする。

【００４８】DFF12から出力されるLCKによりラッチされ
るDATAは、擬似三角波TRIXに同期したデータになり、DA
C14によりアナログ信号DAになる。PWM回路の出力PWMをT
RIXとDAとの関係から得る。つまり、コンパレータ15の
出力PWMR1をPMW信号の前エッジにし、コンパレータ16の
出力PWMF1をPWM信号の後エッジにすればよい。このため
に、不要なPWMR1の後エッジおよびPWMF1の前エッジを、
LCKおよびLCKの反転信号でマスクしたPWMR2およびPWMF2
を生成する。そして、PWMR2とPWMF2との論理積をとるこ
とにより、PWM信号を得ることができる。

【００４９】時刻t1からt2において、DAはTRIXの上頂点
より上にありPWM信号は出力されない。時刻t2からt3に
おいて、DAはTRIXの上頂点より僅かに下にある。このと
き、PWM信号としては極細のパルスが出力されることに
なるが、PWMR1およびPWMF1は、出力されるべきPWM信号
に比べて十分太い。つまり、使用する半導体プロセスの
周波数特性に余裕をもたせることが可能である。

【００５０】PWMR1およびPWMF1の出力エッジがTRIXの頂
上付近と中腹とで同等の品質が得られるため、擬似三角
波TRIXと同じ周波数の三角波信号を直接コンパレータに
入力する方法に比べて、より細いパルス幅のPWM信号を
得ることができる。PWM信号の最小パルス幅はANDゲート
19の限界まで細く設定することができるが、ANDゲート
は最小レベルのゲートであるので、ANDゲートの限界は
使用する半導体プロセスの限界になる。言い換えれば、
図13に示すPWM回路を用いることで、使用する半導体プ
ロセスの限界までPWM信号のパルス幅を細くすることが
できる。

【００５１】このように、PWM回路において、同じ周
期、PP値およびオフセット値をもち、互いのスロープが
交差するような二つの三角波信号を発生させ、第一およ
び第二の三角波信号とDAC出力とを比較した二つのパル
ス信号により、PWM信号の立上がりおよび立下がりタイ
ミングを設定することにより、PWM信号の最小パルス幅
を半導体プロセスの周波数特性限界まで細くすることが
できる。これにより、電子写真における中間調再現手法
であるPWMを高速化する際に、最小パルス幅から最大パ
ルス幅の変化範囲、つまり階調のダイナミックレンジを
広くとることができ、高品質な中間調画像を高速に形成
し出力することが可能になる。

【００５２】

【第2実施形態】第1実施形態では、電子写真において中
間調を再現するためのPWMを高速化するPWM回路について
説明した。他方、電子写真においては、中間調の再現と
同様に、文字や線画などを再現するために高解像度の潜
像を形成することが要求される。600dpi相当の画素クロ
ックSCKが入力され、2400dpiの二値の高解像度潜像を形
成する場合、SCKの四倍のクロック周波数が必要にな
る。仮にSCKを100MHzとすると、400MHzのクロック周波
数が必要になり実現が困難である。

【００５３】第2実施形態においては、第1実施形態で説
明したPWM回路を利用して、クロック周波数を600dpi用
のクロックから上げずに、2400dpiの高解像度潜像を形
成するためのPWM回路の構成を説明する。

【００５４】図20は第2実施形態のPWM回路の構成例を示
すブロック図であるが、図13と同じ構成には同一符号を
付し、その詳細説明を省略する。

【００５５】図13の構成に比べて、図20の構成にはAND
ゲート30から33、および、ORゲート34が追加されてい
る。ANDゲート30から33は三入力のANDゲートである。AN
Dゲート31および33の第二の入力端子、ANDゲート32およ
び33の第一の入力端子は負論理入力である。

【００５６】ANDゲート30から33の第一の入力端子にはD
FF12の出力であるLCKが、第二の入力端子にはコンパレ
ータ11の出力であるCK1がそれぞれ入力される。ANDゲー
ト30から33の第三の入力端子には、ラッチ13から出力さ
れるLDATA8からLDATA5がそれぞれ入力される。すなわ
ち、ANDゲート30から33の第三の入力端子には、DATAの
上位4ビット分のデータがパラレルに入力されることに
なる。これらANDゲート30から33の出力は、四入力のOR
ゲート34へ入力される。

【００５７】図21に第2実施形態のPWM回路の動作を説明
するタイミングチャートを示す。CK1は第一、第二の三
角波発生動作により、画素クロックの周期Toの1/4のタ
イミングにおいて立上がりおよび立下がりエッジの位相
が制御されたパルス信号になる。すなわち、ORゲート34
の出力は、4ビットパラレル-シリアル変換出力になる。

【００５８】このように、入力クロックの周期Toに対し
て、二つの三角波信号の頂点の位相をTo/4に制御し、そ
の二つの三角波信号の交点を検出した、周期がTo/2でデ
ューティ50%の検出信号の立上がりおよび立下がりタイ
ミングにより、4ビットパラレル-シリアルのデータ変換
を行う。従って、例えば、600dpiに相当する入力クロッ
クの周波数を上げずに、2400dpiの高解像度画像の出力
が可能になる。

【００５９】

【他の実施形態】なお、本発明は、複数の機器（例えば
ホストコンピュータ，インタフェイス機器，リーダ，プ
リンタなど）から構成されるシステムに適用しても、一
つの機器からなる装置（例えば、複写機，ファクシミリ
装置など）に適用してもよい。

【００６０】

【発明の効果】以上説明したように、本発明によれば、
画像データに対応する細いパルス幅の信号を生成する信
号処理装置およびその方法を提供することができ、例え
ば、プリンタの高速化に伴い画素クロックが高周波化さ
れる場合に、画像の最低濃度または最高濃度が制限され
ず、充分な階調のダイナミックレンジを維持して、電子
写真方式により画質の良好な画像を再現することができ
る。

【図面の簡単な説明】

【図１】レーザビームプリンタの画像形成部の構成例を
示すブロック図、

【図２】画素変調回路の構成例を示すブロック図、

【図３】画素変調回路の動作を説明するためのタイミン
グチャート、

【図４】図3に示す三角波発生部の構成例を示すブロッ
ク図、

【図５】三角波発生部の動作を説明するためのタイミン
グチャート、

【図６】三角波発生部の動作を説明するためのタイミン
グチャート、

【図７】図4に示すチャージポンプCP1の構成例を示す回
路図、

【図８】図4に示すチャージポンプCP1の構成例を示す回
路図、

【図９】図4に示す可変遅延回路(DL)の構成例を示す回
路図、

【図１０】可変遅延回路(DL)の動作を説明するタイミン
グチャート、

【図１１】図4に示す回路の問題点を説明するための
図、

【図１２】図4に示す回路の問題点を説明するための
図、

【図１３】本発明にかかる一実施形態のPWM回路の構成
例を示すブロック図、

【図１４】図13に示すPWM回路の動作を説明するための
波形を示す図、

【図１５】図13に示すは三角波発生回路TRIrおよびTRIf
の詳細な構成例を示すブロック図、

【図１６】図13に示すCP1の構成例を示す回路図、

【図１７】図13に示すCP2の構成例を示す回路図、

【図１８】三角波発生回路TRIrの動作を説明するための
波形を示す図、

【図１９】三角波発生回路TRIfの動作を説明するための
波形を示す図、

【図２０】本発明にかかる第2実施形態のPWM回路の構成
例を示すブロック図、

【図２１】図20に示すPWM回路の動作を説明するタイミ
ングチャートである。

Claims

【特許請求の範囲】

【請求項１】入力クロックに基づき、その頂点の位相
が異なり、そのピーク-ピーク値およびオフセット値が
同じ二つの三角波信号を生成する第一の生成手段と、前記二つの三角波信号を比較することによりタイミング
信号を発生する発生手段と、入力画像データを、前記タイミング信号に同期して、ア
ナログ信号に変換する変換手段と、前記二つの三角波信号と前記アナログ信号とを比較する
比較手段と、前記タイミング信号に基づき、前記二つの三角波信号の
一方と前記アナログ信号との比較結果を前エッジとし、
前記二つの三角波信号の他方と前記アナログ信号との比
較結果を後エッジとするパルス信号を生成する第二の生
成手段とを有することを特徴とする信号処理装置。
【請求項２】さらに、前記入力クロックに同期して、
デューティが50%超の第一のクロック信号、および、デ
ューティが50%未満の第二のクロック信号を発生させる
クロック発生手段を備え、前記二つの三角波信号はそれぞれ前記第一および第二の
クロック信号に基づき生成されることを特徴とする請求
項1に記載された信号処理装置。
【請求項３】前記前エッジのタイミングは、前記第一
のクロック信号に基づき生成された三角波信号を用いた
比較結果により決定され、前記後エッジのタイミング
は、前記第二のクロック信号に基づき生成された三角波
信号を用いた比較結果により決定されることを特徴とす
る請求項2に記載された信号処理装置。
【請求項４】前記二つの三角波信号の一方は前記入力
クロック周期Toの3/4の立上がりスロープをもち、もう
一方は前記入力クロック周期Toの1/4の立上がりスロー
プをもち、前記二つの三角波信号の頂点は前記入力クロ
ック周期Toのn/4（nは整数）に制御されることを特徴と
する請求項1から請求項3の何れかに記載された信号処理
装置。
【請求項５】さらに、前記変換手段により、前記タイ
ミング信号に同期してラッチされた前記入力画像データ
の任意のビットをシリアルデータに変換し、前記タイミ
ング信号に同期させて出力するパラレル-シリアル変換
手段を有することを特徴とする請求項1から請求項4の何
れかに記載された信号処理装置。
【請求項６】入力クロックに基づき、その頂点の位相
が異なり、そのピーク-ピーク値およびオフセット値が
同じ二つの三角波信号を生成し、前記二つの三角波信号を比較することによりタイミング
信号を発生し、入力画像データを、前記タイミング信号に同期して、ア
ナログ信号に変換し、前記二つの三角波信号と前記アナログ信号とを比較し、前記タイミング信号に基づき、前記二つの三角波信号の
一方と前記アナログ信号との比較結果を前エッジとし、
前記二つの三角波信号の他方と前記アナログ信号との比
較結果を後エッジとするパルス信号を生成することを特
徴とする信号処理方法。