JPH11288400A - Ｐｃｉブリッジデバイス - Google Patents
ＰｃｉブリッジデバイスInfo
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- JPH11288400A JPH11288400A JP9145798A JP9145798A JPH11288400A JP H11288400 A JPH11288400 A JP H11288400A JP 9145798 A JP9145798 A JP 9145798A JP 9145798 A JP9145798 A JP 9145798A JP H11288400 A JPH11288400 A JP H11288400A
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- 230000002093 peripheral effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000003213 activating effect Effects 0.000 description 1
- 239000003999 initiator Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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Abstract
(57)【要約】
【課題】 ＰＣＩブリッジデバイスの回路量の低減。
【解決手段】 ２次側疑似ＰＣＩバス７に接続されるデ
バイスのコンフィグレーション空間４，５……６を疑似
的に実現する。そのため、２次側疑似ＰＣＩインタフェ
ース部１９は、リセット直後に、上記デバイスの情報
（１次側ＰＣＩバス１に見せる機能番号）を取得する。
デコード部２０は、デバイスの情報と、２次側疑似ＰＣ
Ｉバス７に出力するＩＤＳＥＬを対応づける。そして、
１次側ＰＣＩインタフェース部１８は、コンフィグレー
ションサイクルを検知すると、２次側疑似ＰＣＩインタ
フェース部１９とともに、サイクルの中継を行うととも
に、デコード部２０はデバイスの情報の一部ビットの置
き換えを行う。
バイスのコンフィグレーション空間４，５……６を疑似
的に実現する。そのため、２次側疑似ＰＣＩインタフェ
ース部１９は、リセット直後に、上記デバイスの情報
（１次側ＰＣＩバス１に見せる機能番号）を取得する。
デコード部２０は、デバイスの情報と、２次側疑似ＰＣ
Ｉバス７に出力するＩＤＳＥＬを対応づける。そして、
１次側ＰＣＩインタフェース部１８は、コンフィグレー
ションサイクルを検知すると、２次側疑似ＰＣＩインタ
フェース部１９とともに、サイクルの中継を行うととも
に、デコード部２０はデバイスの情報の一部ビットの置
き換えを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、１次側ＰＣＩバス
と２次側ＰＣＩバスとを接続するＰＣＩブリッジデバイ
スに関する。ここに、ＰＣＩとは、Ｐｅｒｉｐｈｅｒａ
ｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔの
略語であり、ＰＣＩバスとは、米Ｉｎｔｅｌ社を中心と
したパソコン関連メーカー百数十社が参加するＰＣＩ
Ｓｐｅｃｉａｌ Ｉｎｔｅｒｅｓｔ Ｇｒｏｕｐが策定
したローカル・バス・アーキテクチャをいう。
と２次側ＰＣＩバスとを接続するＰＣＩブリッジデバイ
スに関する。ここに、ＰＣＩとは、Ｐｅｒｉｐｈｅｒａ
ｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔの
略語であり、ＰＣＩバスとは、米Ｉｎｔｅｌ社を中心と
したパソコン関連メーカー百数十社が参加するＰＣＩ
Ｓｐｅｃｉａｌ Ｉｎｔｅｒｅｓｔ Ｇｒｏｕｐが策定
したローカル・バス・アーキテクチャをいう。
【０００２】
【従来の技術】プロセッサに複数のデバイス、例えば、
モデム，アクセラレータ，サウンド等をバス接続する場
合、バス能力の関係上、接続できるデバイス数には限界
がある。そこで、従来、バスを階層化し、例えば２階層
バス構成であれば、プロセッサ側の１次側ＰＣＩバスと
デバイス側の２次側ＰＣＩバスとの間にＰＣＩブリッジ
デバイスを介在させ、接続可能なデバイスの増数を図っ
ている。
モデム，アクセラレータ，サウンド等をバス接続する場
合、バス能力の関係上、接続できるデバイス数には限界
がある。そこで、従来、バスを階層化し、例えば２階層
バス構成であれば、プロセッサ側の１次側ＰＣＩバスと
デバイス側の２次側ＰＣＩバスとの間にＰＣＩブリッジ
デバイスを介在させ、接続可能なデバイスの増数を図っ
ている。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＰＣＩブリッジデバイスでは、規格化されてい
るため、この企画に則ってＰＣＩブリッジを設計すると
回路量が多くなるという問題点がある。
た従来のＰＣＩブリッジデバイスでは、規格化されてい
るため、この企画に則ってＰＣＩブリッジを設計すると
回路量が多くなるという問題点がある。
【０００４】本発明の目的は、ＰＣＩの規格に合わせな
がらも回路量を軽減したＰＣＩブリッジデバイスを提供
することにある。
がらも回路量を軽減したＰＣＩブリッジデバイスを提供
することにある。
【０００５】本発明の他の目的は、既存のデバイスの機
能を複数有するデバイスを等価的に得ることにある。
能を複数有するデバイスを等価的に得ることにある。
【０００６】
【課題を解決するための手段】本発明のＰＣＩブリッジ
デバイスは、１次側ＰＣＩバスと２次側ＰＣＩバスとの
間に介在し、２次側ＰＣＩバスに接続されるターゲット
デバイスのコンフィグレーション空間を自己の内に疑似
的に実現する。そして、１次側ＰＣＩバスからは、２次
側ＰＣＩバスに接続されるターゲットデバイスが、１次
側ＰＣＩバスに接続されているデバイスの１つのファン
クションを有する如くに見えるように構成される。
デバイスは、１次側ＰＣＩバスと２次側ＰＣＩバスとの
間に介在し、２次側ＰＣＩバスに接続されるターゲット
デバイスのコンフィグレーション空間を自己の内に疑似
的に実現する。そして、１次側ＰＣＩバスからは、２次
側ＰＣＩバスに接続されるターゲットデバイスが、１次
側ＰＣＩバスに接続されているデバイスの１つのファン
クションを有する如くに見えるように構成される。
【０００７】好ましくは、本発明のＰＣＩブリッジデバ
イスは、リセット直後に、前記ターゲットデバイスの情
報（ターゲットデバイスの機能番号やターゲットデバイ
スが必要としているリソース等の情報等）を前記ターゲ
ットデバイスのコンフィグレーション空間から取得し
て、前記２次側ＰＣＩバス上のＩＤＳＥＬ信号に対応づ
け、またコンフィグレーションサイクルのリード時に
は、前記デバイスの情報について一部のビットの置き換
えを行うデコード部を設けたことを特徴とする。
イスは、リセット直後に、前記ターゲットデバイスの情
報（ターゲットデバイスの機能番号やターゲットデバイ
スが必要としているリソース等の情報等）を前記ターゲ
ットデバイスのコンフィグレーション空間から取得し
て、前記２次側ＰＣＩバス上のＩＤＳＥＬ信号に対応づ
け、またコンフィグレーションサイクルのリード時に
は、前記デバイスの情報について一部のビットの置き換
えを行うデコード部を設けたことを特徴とする。
【０００８】また、好ましくは、本発明のＰＣＩブリッ
ジデバイスは、複数の機能を有する前記ターゲットデバ
イスに対するＰＣＩブリッジデバイスであって、前記各
機能対応に前記疑似的なコンフィグレーション空間を実
現したことを特徴とする。
ジデバイスは、複数の機能を有する前記ターゲットデバ
イスに対するＰＣＩブリッジデバイスであって、前記各
機能対応に前記疑似的なコンフィグレーション空間を実
現したことを特徴とする。
【０００９】また、好ましくは、本発明のＰＣＩブリッ
ジデバイスは、一部のターゲットデバイスを自己の内に
実体的に備えたこと特徴とする。
ジデバイスは、一部のターゲットデバイスを自己の内に
実体的に備えたこと特徴とする。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。
て説明する。
【００１１】本発明のＰＣＩブリッジデバイスは、１次
側ＰＣＩバスと２次側ＰＣＩバスとの間に介在し、２次
側ＰＣＩバスに接続されるターゲットデバイスのコンフ
ィグレーション空間を自己の内に疑似的に実現する。そ
して、１次側ＰＣＩバスからは、２次側ＰＣＩバスに接
続されるターゲットデバイスが、１次側ＰＣＩバスに接
続されている如くに見えるように構成される。ここで、
アクセスするターゲットがどこに接続されているかを意
識するものは、ホストブリッジや現実のＰＣＩブリッジ
であったり、ソフトウェアであったりする。
側ＰＣＩバスと２次側ＰＣＩバスとの間に介在し、２次
側ＰＣＩバスに接続されるターゲットデバイスのコンフ
ィグレーション空間を自己の内に疑似的に実現する。そ
して、１次側ＰＣＩバスからは、２次側ＰＣＩバスに接
続されるターゲットデバイスが、１次側ＰＣＩバスに接
続されている如くに見えるように構成される。ここで、
アクセスするターゲットがどこに接続されているかを意
識するものは、ホストブリッジや現実のＰＣＩブリッジ
であったり、ソフトウェアであったりする。
【００１２】ここに、コンフィグレーション空間とは、
そのデバイスのデータ、例えば、デバイスＩＤ，ベンダ
ーＩＤ，サブシステムＩＤ等を保持するための空間をい
い、具体的にはレジスタやＥＥＰＲＯＭ等で実現され
る。また、イニシェータデバイスとは、マスタデバイス
ともいい、他のデバイスに対するアクセス主体となり得
るデバイス、ターゲットデバイスとは、マスタデバイス
によるアクセス客体となるデバイスを意味する。
そのデバイスのデータ、例えば、デバイスＩＤ，ベンダ
ーＩＤ，サブシステムＩＤ等を保持するための空間をい
い、具体的にはレジスタやＥＥＰＲＯＭ等で実現され
る。また、イニシェータデバイスとは、マスタデバイス
ともいい、他のデバイスに対するアクセス主体となり得
るデバイス、ターゲットデバイスとは、マスタデバイス
によるアクセス客体となるデバイスを意味する。
【００１３】以下、本発明の実施例について図面を参照
して詳細に説明する。
して詳細に説明する。
【００１４】図１は、本発明のＰＣＩブリッジデバイス
を搭載したアドインカードの一実施例であり、ＰＣＩブ
リッジデバイス３と、８つのターゲットデバイス１２，
１４〜１６とを収容したアドインカード２が１次側ＰＣ
Ｉバス１に接続されている様子を示す。なお、ブリッジ
デバイス３，ターゲットデバイス１２，１４〜１６は、
以下、デバイス３，デバイス１２，１４〜１６と記す。
を搭載したアドインカードの一実施例であり、ＰＣＩブ
リッジデバイス３と、８つのターゲットデバイス１２，
１４〜１６とを収容したアドインカード２が１次側ＰＣ
Ｉバス１に接続されている様子を示す。なお、ブリッジ
デバイス３，ターゲットデバイス１２，１４〜１６は、
以下、デバイス３，デバイス１２，１４〜１６と記す。
【００１５】デバイス３内には、デバイス３と２次側疑
似ＰＣＩバス７を介して接続されたデバイス１２，１４
〜１６の各コンフィグレーション空間１３，１５〜１７
に対応して、擬似的なコンフィグレーション空間４，５
〜６が仮想的に存在する。
似ＰＣＩバス７を介して接続されたデバイス１２，１４
〜１６の各コンフィグレーション空間１３，１５〜１７
に対応して、擬似的なコンフィグレーション空間４，５
〜６が仮想的に存在する。
【００１６】すなわち、１次側ＰＣＩバス１から見ると
２次側疑似ＰＣＩバス７に接続されているデバイス１
２，１４〜１６は、デバイス３のファンクション（機
能）の一つとして見える。要するに、１次側ＰＣＩバス
１からは、デバイス３は８つのファンクションを持つ単
一のデバイスとして見える。これによって、１次側ＰＣ
Ｉバス１上の電気的負荷の低減、またはアドインボード
２における複数デバイスの搭載環境を比較的容易に提供
することができる。
２次側疑似ＰＣＩバス７に接続されているデバイス１
２，１４〜１６は、デバイス３のファンクション（機
能）の一つとして見える。要するに、１次側ＰＣＩバス
１からは、デバイス３は８つのファンクションを持つ単
一のデバイスとして見える。これによって、１次側ＰＣ
Ｉバス１上の電気的負荷の低減、またはアドインボード
２における複数デバイスの搭載環境を比較的容易に提供
することができる。
【００１７】１次側ＰＣＩバス１からデバイス３の第０
ファンクションに対してコンフィグレーションサイクル
（初期化サイクル）のアクセスを行った場合、デバイス
３は、そのサイクルを２次側疑似ＰＣＩバス７に接続さ
れているデバイス１２に対するコンフィグレーションサ
イクルとして中継する。これにより、デバイス１２のコ
ンフィグレーション空間１３をデバイス３のコンフィグ
レーション空間４として読むことができる。この時、後
述のように、読みとり専用ビットの一部のビットデータ
を置き換える。同様にデバイス１４のコンフィグレーシ
ョン空間を第１ファンクション５として、……デバイス
１７のコンフィグレーション空間１５を第７ファンクシ
ョンとして読めるようにする。
ファンクションに対してコンフィグレーションサイクル
（初期化サイクル）のアクセスを行った場合、デバイス
３は、そのサイクルを２次側疑似ＰＣＩバス７に接続さ
れているデバイス１２に対するコンフィグレーションサ
イクルとして中継する。これにより、デバイス１２のコ
ンフィグレーション空間１３をデバイス３のコンフィグ
レーション空間４として読むことができる。この時、後
述のように、読みとり専用ビットの一部のビットデータ
を置き換える。同様にデバイス１４のコンフィグレーシ
ョン空間を第１ファンクション５として、……デバイス
１７のコンフィグレーション空間１５を第７ファンクシ
ョンとして読めるようにする。
【００１８】なお、１次側からのコンフィグレーション
以外のサイクルでは、デバイス３は、そのまま２次側に
中継する。
以外のサイクルでは、デバイス３は、そのまま２次側に
中継する。
【００１９】また、図１に示したアドインカード２に代
え、図２に示すように、デバイス３，２次側疑似ＰＣＩ
バス７およびデバイス１２，１４〜１６をマザーボー
ド、すなわち、１次側ＰＣＩバス１と同一のボードに収
容してもよい。
え、図２に示すように、デバイス３，２次側疑似ＰＣＩ
バス７およびデバイス１２，１４〜１６をマザーボー
ド、すなわち、１次側ＰＣＩバス１と同一のボードに収
容してもよい。
【００２０】さて、図３はデバイス３の詳細を示すブロ
ック図である。デバイス３は、１次側ＰＣＩバス１上の
コンフィグレーションのサイクルを２次側疑似ＰＣＩバ
スに単に中継する１次側ＰＣＩインタフェース部１８
と、２次側疑似ＰＣＩインタフェース部１９を有する。
また、デバイス３の各ファンクションに対して、コンフ
ィグレーションサイクルが発生した場合は、その各ファ
ンクションに対応するデバイスに対する２次側疑似ＰＣ
Ｉバス７のＳ＿ＩＤＳＥＬ［０−７］をアクティブにす
るデコード部２０も有する。コンフィグレーションサイ
クルを中継する際、デバイス３は、コンフィグレーショ
ンサイクルの中に存在するファンクション番号ビットを
２次側疑似ＰＣＩバス７に接続されている各デバイスに
合うように変換する機能も有する。デバイス３は、デバ
イス３の各ファンクションに対するコンフィグレーショ
ンサイクルを２次側疑似ＰＣＩバス７に接続されている
デバイスのデータを返すことによって、または、２次側
疑似ＰＣＩバス７に接続されているデバイスに書き込む
ことによって、１次側ＰＣＩバス１からは、デバイス３
の中に各ファンクションが存在するように見せる。但
し、２次側疑似ＰＣＩバス７に接続されている各デバイ
スのコンフィグレーション空間のデータをすべて、その
まま１次側ＰＣＩバス１に返すのでは、矛盾が生じてし
まうので、コンフィグレーション空間の一部のビットを
置き換えて返す機能を有する。ここで一部のビットと
は、マルチファンクションであることを示すＨｅａｄｅ
ｒ Ｔｙｐｅレジスタのビット７、デバイスが使用する
割り込みを示すＩｎｔｅｒｒｕｐｔＰｉｎレジスタや、
必要ならば、ＳｔａｔｕｓレジスタのＤＥＶＳＥＬ Ｔ
ｉｍｉｎｇビット等を指す。
ック図である。デバイス３は、１次側ＰＣＩバス１上の
コンフィグレーションのサイクルを２次側疑似ＰＣＩバ
スに単に中継する１次側ＰＣＩインタフェース部１８
と、２次側疑似ＰＣＩインタフェース部１９を有する。
また、デバイス３の各ファンクションに対して、コンフ
ィグレーションサイクルが発生した場合は、その各ファ
ンクションに対応するデバイスに対する２次側疑似ＰＣ
Ｉバス７のＳ＿ＩＤＳＥＬ［０−７］をアクティブにす
るデコード部２０も有する。コンフィグレーションサイ
クルを中継する際、デバイス３は、コンフィグレーショ
ンサイクルの中に存在するファンクション番号ビットを
２次側疑似ＰＣＩバス７に接続されている各デバイスに
合うように変換する機能も有する。デバイス３は、デバ
イス３の各ファンクションに対するコンフィグレーショ
ンサイクルを２次側疑似ＰＣＩバス７に接続されている
デバイスのデータを返すことによって、または、２次側
疑似ＰＣＩバス７に接続されているデバイスに書き込む
ことによって、１次側ＰＣＩバス１からは、デバイス３
の中に各ファンクションが存在するように見せる。但
し、２次側疑似ＰＣＩバス７に接続されている各デバイ
スのコンフィグレーション空間のデータをすべて、その
まま１次側ＰＣＩバス１に返すのでは、矛盾が生じてし
まうので、コンフィグレーション空間の一部のビットを
置き換えて返す機能を有する。ここで一部のビットと
は、マルチファンクションであることを示すＨｅａｄｅ
ｒ Ｔｙｐｅレジスタのビット７、デバイスが使用する
割り込みを示すＩｎｔｅｒｒｕｐｔＰｉｎレジスタや、
必要ならば、ＳｔａｔｕｓレジスタのＤＥＶＳＥＬ Ｔ
ｉｍｉｎｇビット等を指す。
【００２１】なお、図３中のＰＣＩバス上の各信号、コ
ンフィグレーションレジスタの各ビットについては、当
業者にとってよく知られているので、その詳細は省略す
る。
ンフィグレーションレジスタの各ビットについては、当
業者にとってよく知られているので、その詳細は省略す
る。
【００２２】次に、本実施例の動作について説明する。
【００２３】図４は、リセット直後に行われるデバイス
３の一つの動作のフロー例である。リセット信号がアク
ティブでないなら（３４）、２次側疑似ＰＣＩバス７上
に接続されている各デバイスの情報を取得する（２
５）。ここに、デバイスの情報とは、デバイス１２，１
４〜１６が行う機能の番号やデバイス１２，１４〜１６
が必要としているリソース等の情報等をいう。２６で
は、２５で得た情報を基に２次側疑似ＰＣＩ７バス７上
の各デバイス１２，１４〜１６のファンクションをデバ
イス３の中の見せかけのファンクションに割付る。これ
によって、１次側ＰＣＩ１バス上から見えるデバイス３
の各機能番号と、２次側疑似ＰＣＩバス７上のＳ＿ＩＤ
ＳＥＬ［０：７］を割り付けることができる。
３の一つの動作のフロー例である。リセット信号がアク
ティブでないなら（３４）、２次側疑似ＰＣＩバス７上
に接続されている各デバイスの情報を取得する（２
５）。ここに、デバイスの情報とは、デバイス１２，１
４〜１６が行う機能の番号やデバイス１２，１４〜１６
が必要としているリソース等の情報等をいう。２６で
は、２５で得た情報を基に２次側疑似ＰＣＩ７バス７上
の各デバイス１２，１４〜１６のファンクションをデバ
イス３の中の見せかけのファンクションに割付る。これ
によって、１次側ＰＣＩ１バス上から見えるデバイス３
の各機能番号と、２次側疑似ＰＣＩバス７上のＳ＿ＩＤ
ＳＥＬ［０：７］を割り付けることができる。
【００２４】また、図５は、デバイス３の動作例を示し
たフローチャートである。
たフローチャートである。
【００２５】先ず、リセット信号がアクティブでないな
ら（３４）、１次側ＰＣＩバス上でデバイス３に対する
サイクルが発生したかを判断する（３５）。次に、１次
側ＰＣＩバス１に対してデバイス３がターゲットである
ことを示すためにＤＥＶＳＥＬ信号をアサートし（３
６）、図４のフローが終了したかを判断する（３７）。
これがＮＯの場合、１次側ＰＣＩバス１上で発生したサ
イクルに対し、リトライで終了する（３９）。ＹＥＳな
ら、サイクルがコンフィグレーションサイクルかどうか
の判断を行う（３８）。３８でＮＯの場合、デバイス３
は単なる通常の２次側疑似ＰＣＩバス７へのサイクルの
中継を行う（４６）。
ら（３４）、１次側ＰＣＩバス上でデバイス３に対する
サイクルが発生したかを判断する（３５）。次に、１次
側ＰＣＩバス１に対してデバイス３がターゲットである
ことを示すためにＤＥＶＳＥＬ信号をアサートし（３
６）、図４のフローが終了したかを判断する（３７）。
これがＮＯの場合、１次側ＰＣＩバス１上で発生したサ
イクルに対し、リトライで終了する（３９）。ＹＥＳな
ら、サイクルがコンフィグレーションサイクルかどうか
の判断を行う（３８）。３８でＮＯの場合、デバイス３
は単なる通常の２次側疑似ＰＣＩバス７へのサイクルの
中継を行う（４６）。
【００２６】一方、３８でＹＥＳならコンフィグレーシ
ョンサイクルがリードまたはライトサイクルかを判断し
（４０）、リードサイクルの場合には、データを置き換
える必要のあるコンフィグレーションレジスタへのアク
セスかを判断する（４１）。４１がＹＥＳの場合、通常
通りサイクルの中継をすると共に、１次側ＰＣＩバス１
に返すリードデータを置き換えが必要なビットのみ、置
き換える（４３）。この時、１次側ＰＣＩバス１上のパ
リティ信号が不一致を起こす可能性があるので、図３パ
リティ生成部３３において、パリティ信号を生成する。
ョンサイクルがリードまたはライトサイクルかを判断し
（４０）、リードサイクルの場合には、データを置き換
える必要のあるコンフィグレーションレジスタへのアク
セスかを判断する（４１）。４１がＹＥＳの場合、通常
通りサイクルの中継をすると共に、１次側ＰＣＩバス１
に返すリードデータを置き換えが必要なビットのみ、置
き換える（４３）。この時、１次側ＰＣＩバス１上のパ
リティ信号が不一致を起こす可能性があるので、図３パ
リティ生成部３３において、パリティ信号を生成する。
【００２７】４０で、ライトサイクルの場合、コンフィ
グレーション空間のＢａｓｅ Ａｄｄｒｅｓｓレジスタ
へのライトサイクルかどうかを判断する（４２）。４２
がＹＥＳの場合は、通常通りサイクルの中継をすると共
に（４６）、Ｂａｓｅ Ａｄｄｒｅｓｓレジスタへのラ
イトデータをデバイス３にも保持する。このデータは３
５において、２次側疑似ＰＣＩバス７上のデバイスのリ
ソースと一致するかの判断に使われる。コンフィグレー
ションレジスタ、リトライ等については、当業者にとっ
てよく知られているので、その詳細は省略する。
グレーション空間のＢａｓｅ Ａｄｄｒｅｓｓレジスタ
へのライトサイクルかどうかを判断する（４２）。４２
がＹＥＳの場合は、通常通りサイクルの中継をすると共
に（４６）、Ｂａｓｅ Ａｄｄｒｅｓｓレジスタへのラ
イトデータをデバイス３にも保持する。このデータは３
５において、２次側疑似ＰＣＩバス７上のデバイスのリ
ソースと一致するかの判断に使われる。コンフィグレー
ションレジスタ、リトライ等については、当業者にとっ
てよく知られているので、その詳細は省略する。
【００２８】図６は、実際のサイクルの中継を示したバ
ス動作のタイミングチャートの例である。中継の基本動
作は、それぞれのバス上で受け取った信号をＰＣＩクロ
ックＣＬＫでラッチし、反対側のバスに出力することで
行われる。但し、データ転送の起こった次のクロックで
は、１次側ＰＣＩバス１上のＴＲＤＹ、２次側疑似ＰＣ
Ｉバス７上のＳ＿ＩＤＲＹをディアサートする。また、
１次側ＰＣＩバス１への出力ＤＥＶＳＥＬ信号はデバイ
ス３内で保持している２次側疑似ＰＣＩバス７上の各デ
バイス情報を基に必要ならば、２次側疑似ＰＣＩバス７
上でＳ＿ＤＥＶＳＥＬがアサートされる前に、１次側Ｐ
ＣＩバス１上でアサートする。この動作によって、サイ
クルの基本的な中継ができる。
ス動作のタイミングチャートの例である。中継の基本動
作は、それぞれのバス上で受け取った信号をＰＣＩクロ
ックＣＬＫでラッチし、反対側のバスに出力することで
行われる。但し、データ転送の起こった次のクロックで
は、１次側ＰＣＩバス１上のＴＲＤＹ、２次側疑似ＰＣ
Ｉバス７上のＳ＿ＩＤＲＹをディアサートする。また、
１次側ＰＣＩバス１への出力ＤＥＶＳＥＬ信号はデバイ
ス３内で保持している２次側疑似ＰＣＩバス７上の各デ
バイス情報を基に必要ならば、２次側疑似ＰＣＩバス７
上でＳ＿ＤＥＶＳＥＬがアサートされる前に、１次側Ｐ
ＣＩバス１上でアサートする。この動作によって、サイ
クルの基本的な中継ができる。
【００２９】以上は、２次側疑似ＰＣＩバス７上に接続
されているデバイスが８つの場合の構成例について説明
したが、本発明は、これに限定されることなく、例え
ば、２つであってもよい。
されているデバイスが８つの場合の構成例について説明
したが、本発明は、これに限定されることなく、例え
ば、２つであってもよい。
【００３０】次に、図８は、２次側疑似ＰＣＩバス７上
に複数ファンクションを持つデバイスが接続されている
場合の実施例である。この例では、デバイス５０が２つ
のファンクションをもつデバイスで、このデバイス５０
のファンクションを一つ一つデバイス３の第２ファンク
ション（コンフィグレーション４７）と第３ファンクシ
ョン（コンフィグレーション４８）に割り付けている。
に複数ファンクションを持つデバイスが接続されている
場合の実施例である。この例では、デバイス５０が２つ
のファンクションをもつデバイスで、このデバイス５０
のファンクションを一つ一つデバイス３の第２ファンク
ション（コンフィグレーション４７）と第３ファンクシ
ョン（コンフィグレーション４８）に割り付けている。
【００３１】また、図９は、図７のデバイス１２にあた
る機能をデバイス３が実体として内部に持っている場合
の実施例である。本実施例によれば、デバイス１４がす
でに存在し、デバイス１２相当の機能のデバイスを新た
に設計しようとする場合に、本発明のブリッジ機能とデ
バイス１２の機能をもつデバイス３を設計することによ
り、デバイス１４のチップをそのまま流用できるという
利点がある。
る機能をデバイス３が実体として内部に持っている場合
の実施例である。本実施例によれば、デバイス１４がす
でに存在し、デバイス１２相当の機能のデバイスを新た
に設計しようとする場合に、本発明のブリッジ機能とデ
バイス１２の機能をもつデバイス３を設計することによ
り、デバイス１４のチップをそのまま流用できるという
利点がある。
【００３２】さらに、図１０は、本発明をＰＣＩバスに
類似したバスである、カードバスに適用した場合の実施
例である。カードバスに接続できるデバイスは１つと規
格で決められている。よって、もし、複数機能を持つカ
ードを設計したい場合は、カードバス・ツー・カードバ
スブリッジを使用するか、新たに複数機能をもつ一つの
デバイスを設計する必要がある。しかし、本発明を使用
することによっても、このような要求を満たすことが可
能である。但し、カードバスにはＰＣＩバスのＩＤＳＥ
Ｌに当たる信号がなく、コンフィグレーションサイクル
をＡＤ１，ＡＤ０により、識別するので２次側疑似カー
ドバス５４上にはデバイス別にＡＤ１，ＡＤ０を用意す
る必要がある。
類似したバスである、カードバスに適用した場合の実施
例である。カードバスに接続できるデバイスは１つと規
格で決められている。よって、もし、複数機能を持つカ
ードを設計したい場合は、カードバス・ツー・カードバ
スブリッジを使用するか、新たに複数機能をもつ一つの
デバイスを設計する必要がある。しかし、本発明を使用
することによっても、このような要求を満たすことが可
能である。但し、カードバスにはＰＣＩバスのＩＤＳＥ
Ｌに当たる信号がなく、コンフィグレーションサイクル
をＡＤ１，ＡＤ０により、識別するので２次側疑似カー
ドバス５４上にはデバイス別にＡＤ１，ＡＤ０を用意す
る必要がある。
【００３３】
【発明の効果】本発明によれば、以上のような構成を採
用したため、１次側ＰＣＩバス上の電気的負荷の低減、
アドインボードにおける複数デバイスの搭載を比較的単
純な回路にて提供できる。
用したため、１次側ＰＣＩバス上の電気的負荷の低減、
アドインボードにおける複数デバイスの搭載を比較的単
純な回路にて提供できる。
【００３４】また、既存のデバイスのファンクションを
複数持ったデバイスを設計する代わりに、既存のデバイ
スチップをそのまま使用することができる。すなわち、
既存のデバイスの詳細な設計データを必要としないの
で、通常は困難な他メーカー作成のデバイスを流用して
複数ファンクションをもつ、デバイスを作成することが
できる。
複数持ったデバイスを設計する代わりに、既存のデバイ
スチップをそのまま使用することができる。すなわち、
既存のデバイスの詳細な設計データを必要としないの
で、通常は困難な他メーカー作成のデバイスを流用して
複数ファンクションをもつ、デバイスを作成することが
できる。
【００３５】本発明は、ＰＣＩバスと類似したバスであ
るカードバスにも流用できる。ノートパソコンによく使
われるカードバスではカード上に複数デバイスを搭載す
ることはできない。本発明を使用すれば、既存のデバイ
スを複数搭載することができるようになる。
るカードバスにも流用できる。ノートパソコンによく使
われるカードバスではカード上に複数デバイスを搭載す
ることはできない。本発明を使用すれば、既存のデバイ
スを複数搭載することができるようになる。
【図１】本発明のＰＣＩブリッジデバイスを使用したア
ドインカードの一実施例を示す図である。
ドインカードの一実施例を示す図である。
【図２】本発明のＰＣＩブリッジデバイスを使用したマ
ザーボードの第１の実施例を示す図である。
ザーボードの第１の実施例を示す図である。
【図３】本発明のＰＣＩブリッジデバイスの一実施例を
示す図である。
示す図である。
【図４】図３に示した実施例のリセット直後の動作を示
すフローチャートである。
すフローチャートである。
【図５】図３に示した実施例の動作を示すフローチャー
トである。
トである。
【図６】図３に示した実施例のタイミングチャートであ
る。
る。
【図７】本発明のＰＣＩブリッジデバイスを使用したマ
ザーボードの第２の実施例を示す図である。
ザーボードの第２の実施例を示す図である。
【図８】本発明のＰＣＩブリッジデバイスを使用したマ
ザーボードの第３の実施例を示す図である。
ザーボードの第３の実施例を示す図である。
【図９】本発明のＰＣＩブリッジデバイスを使用したマ
ザーボードの第４の実施例を示す図である。
ザーボードの第４の実施例を示す図である。
【図１０】本発明をカードバスに適用した実施例を示す
図である。
図である。
１ １次側ＰＣＩバス ２ アドインカード ３，１２，１４，１６，３２，５０，５５，５７ デバ
イス ４，５，６，１３，１５，１７，４７，４８，５１，５
２，５６，５８ コンフィグレーション空間 ７ ２次側疑似ＰＣＩバス １８ １次側ＰＣＩインタフェース部 １９ ２次側疑似ＰＣＩインタフェース部 ２０ デコード部 ３３ パリティ生成部
イス ４，５，６，１３，１５，１７，４７，４８，５１，５
２，５６，５８ コンフィグレーション空間 ７ ２次側疑似ＰＣＩバス １８ １次側ＰＣＩインタフェース部 １９ ２次側疑似ＰＣＩインタフェース部 ２０ デコード部 ３３ パリティ生成部
Claims (8)
- 【請求項１】１次側ＰＣＩバスと２次側ＰＣＩバスとの
間に介在し、前記２次側ＰＣＩバスに接続されるターゲ
ットデバイスのコンフィグレーション空間を自己の内に
疑似的に実現し、前記１次側ＰＣＩバスからは前記ター
ゲットデバイスが１次側ＰＣＩバスに接続されているデ
バイスの１つのファンクションを有する如く見えるよう
に構成したＰＣＩブリッジデバイス。 - 【請求項２】リセット直後に、前記ターゲットデバイス
の情報（ターゲットデバイスの機能番号やターゲットデ
バイスが必要としているリソース等の情報等）を前記タ
ーゲットデバイスのコンフィグレーション空間から取得
して、前記２次側ＰＣＩバス上のＩＤＳＥＬ信号に対応
づけ、またコンフィグレーションサイクルのリード時に
は、前記デバイスの情報について一部のビットの置き換
えを行うデコード部を設けたことを特徴とする請求項１
記載のＰＣＩブリッジデバイス。 - 【請求項３】複数の機能を有する前記ターゲットデバイ
スに対するＰＣＩブリッジデバイスであって、前記各機
能対応に前記疑似的なコンフィグレーション空間を実現
したことを特徴とする請求項１記載のＰＣＩブリッジデ
バイス。 - 【請求項４】一部のターゲットデバイスを自己の内に実
体的に備えたこと特徴とする請求項１記載のＰＣＩブリ
ッジデバイス。 - 【請求項５】前記ターゲットデバイスのコンフィグレー
ション空間がレジスタで構成されることを特徴とする請
求項１記載のＰＣＩブリッジデバイス。 - 【請求項６】前記ターゲットデバイスのコンフィグレー
ション空間がＥＥＰＲＯＭで構成されることを特徴とす
る請求項１記載のＰＣＩブリッジデバイス。 - 【請求項７】請求項１記載のＰＣＩブリッジデバイス
と、前記２次側ＰＣＩバスと、前記ターゲットデバイス
とを収容し、前記１次側ＰＣＩバスに接続されるアドイ
ンカード。 - 【請求項８】少なくとも、請求項１記載のＰＣＩブリッ
ジデバイスと、前記２次側ＰＣＩバスと、前記ターゲッ
トデバイスと、前記１次側ＰＣバスとを収容したマザー
ボード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9145798A JPH11288400A (ja) | 1998-04-03 | 1998-04-03 | Ｐｃｉブリッジデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9145798A JPH11288400A (ja) | 1998-04-03 | 1998-04-03 | Ｐｃｉブリッジデバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11288400A true JPH11288400A (ja) | 1999-10-19 |
Family
ID=14026909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9145798A Pending JPH11288400A (ja) | 1998-04-03 | 1998-04-03 | Ｐｃｉブリッジデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11288400A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPWO2023112646A1 (ja) * | 2021-12-16 | 2023-06-22 |
-
1998
- 1998-04-03 JP JP9145798A patent/JPH11288400A/ja active Pending
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| JPWO2023112646A1 (ja) * | 2021-12-16 | 2023-06-22 | ||
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