JPH11288585A - 不完全オ―バラップ磁気ｒａｍセル - Google Patents
不完全オ―バラップ磁気ｒａｍセルInfo
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- JPH11288585A JPH11288585A JP11026258A JP2625899A JPH11288585A JP H11288585 A JPH11288585 A JP H11288585A JP 11026258 A JP11026258 A JP 11026258A JP 2625899 A JP2625899 A JP 2625899A JP H11288585 A JPH11288585 A JP H11288585A
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Abstract
(57)【要約】 （修正有）
【課題】 その中で少なくとも２通りの磁気状態を課で
きる可変性磁気領域を含む磁気抵抗デバイスの提供。 【解決手段】 そのデバイスとの磁気抵抗電気相互作用
が行われると、可変性磁気領域と最も近い基準磁気領域
１２０との磁気状態の相対配向を感知でき、２進データ
記憶能力が得られる。可変性磁気領域の好ましい一部
分、たとえば、２通りの磁気状態が実質的に均一で互い
に反対になると確実に予測できる一部分だけに電気相互
作用を制限する。可変性磁気領域のこの好ましい一部分
に電気相互作用の制限用構造を開示し、それは、より小
さい相互作用領域と、可変性磁気領域の最も近くに配置
された絶縁性および導電性の相互作用領域の交互領域と
を含む。この原理は、ビット線とワード線の交点で巨大
磁気抵抗セルまたは磁気トンネル接合セルを使用する磁
気ランダム・アクセス・メモリアレイ等に、適用でき
る。
きる可変性磁気領域を含む磁気抵抗デバイスの提供。 【解決手段】 そのデバイスとの磁気抵抗電気相互作用
が行われると、可変性磁気領域と最も近い基準磁気領域
１２０との磁気状態の相対配向を感知でき、２進データ
記憶能力が得られる。可変性磁気領域の好ましい一部
分、たとえば、２通りの磁気状態が実質的に均一で互い
に反対になると確実に予測できる一部分だけに電気相互
作用を制限する。可変性磁気領域のこの好ましい一部分
に電気相互作用の制限用構造を開示し、それは、より小
さい相互作用領域と、可変性磁気領域の最も近くに配置
された絶縁性および導電性の相互作用領域の交互領域と
を含む。この原理は、ビット線とワード線の交点で巨大
磁気抵抗セルまたは磁気トンネル接合セルを使用する磁
気ランダム・アクセス・メモリアレイ等に、適用でき
る。
Description
【０００１】
【発明の属する技術分野】本発明は、たとえば、磁気ラ
ンダム・アクセス・メモリ（「ＭＲＡＭ」）内の磁気メ
モリ・セルで使用する磁気デバイスの作成およびアクセ
スに関する。
ンダム・アクセス・メモリ（「ＭＲＡＭ」）内の磁気メ
モリ・セルで使用する磁気デバイスの作成およびアクセ
スに関する。
【０００２】
【従来の技術】２件の米国特許第５，６４０，３４３号
および第５，６５０，９５８号に開示され、本出願の図
１および図２に示すタイプの磁気ランダム・アクセス・
メモリ（「ＭＲＡＭ」）アレイは、ワード線１、２、３
とビット線４、５、６との交点に位置決めされた磁気メ
モリ・セル（たとえば、セル９）のアレイを含む。各セ
ルは、磁気トンネル接合（「ＭＴＪ」）デバイス８にな
るように配置された磁気的に可変性または「自由」領域
２４と最も近い磁気基準領域２０とを含む。このような
セルでのデータの格納の基礎となる原理は、自由領域の
磁化容易軸（「ＥＡ」）に沿って磁化方向を変更するこ
とにより、自由および基準領域の磁化の相対配向を変更
できることと、その後、この相対配向の差を読みとれる
ことである。
および第５，６５０，９５８号に開示され、本出願の図
１および図２に示すタイプの磁気ランダム・アクセス・
メモリ（「ＭＲＡＭ」）アレイは、ワード線１、２、３
とビット線４、５、６との交点に位置決めされた磁気メ
モリ・セル（たとえば、セル９）のアレイを含む。各セ
ルは、磁気トンネル接合（「ＭＴＪ」）デバイス８にな
るように配置された磁気的に可変性または「自由」領域
２４と最も近い磁気基準領域２０とを含む。このような
セルでのデータの格納の基礎となる原理は、自由領域の
磁化容易軸（「ＥＡ」）に沿って磁化方向を変更するこ
とにより、自由および基準領域の磁化の相対配向を変更
できることと、その後、この相対配向の差を読みとれる
ことである。
【０００３】より具体的には、ＭＲＡＭセルは、それぞ
れのビット線とワード線を介して印加された双方向電気
刺激およびその結果の磁気刺激を使用して自由領域の磁
化を反転することによって書込みが行われ、その後、ビ
ット線とワード線との間の結果的なトンネル抵抗を測定
することによって読取りが行われ、これは基準領域に対
する自由領域の磁化の相対配向によって決まる２つの値
の一方をとる。（基準領域という用語は、自由または可
変性領域と協力して、全体としてデバイスを検出可能状
態にするような、いかなるタイプの領域も示すように、
ここでは広い意味で使用する。）自由に回転できるがそ
の磁化容易軸に沿っていずれかの方向（＋ＥＡまたは−
ＥＡ）に整列する傾向が強い磁化方向を有する単純単体
磁石として自由領域がモデル化されている場合、ならび
に基準領域が同様の要素磁石であるが＋ＥＡ方向に固定
された磁化方向を有する場合、そのセルについては、整
列（＋ＥＡ／＋ＥＡ）および逆整列（−ＥＡ／＋ＥＡ）
という２通りの状態（したがって、２通りの可能なトン
ネル抵抗値）が定義される。
れのビット線とワード線を介して印加された双方向電気
刺激およびその結果の磁気刺激を使用して自由領域の磁
化を反転することによって書込みが行われ、その後、ビ
ット線とワード線との間の結果的なトンネル抵抗を測定
することによって読取りが行われ、これは基準領域に対
する自由領域の磁化の相対配向によって決まる２つの値
の一方をとる。（基準領域という用語は、自由または可
変性領域と協力して、全体としてデバイスを検出可能状
態にするような、いかなるタイプの領域も示すように、
ここでは広い意味で使用する。）自由に回転できるがそ
の磁化容易軸に沿っていずれかの方向（＋ＥＡまたは−
ＥＡ）に整列する傾向が強い磁化方向を有する単純単体
磁石として自由領域がモデル化されている場合、ならび
に基準領域が同様の要素磁石であるが＋ＥＡ方向に固定
された磁化方向を有する場合、そのセルについては、整
列（＋ＥＡ／＋ＥＡ）および逆整列（−ＥＡ／＋ＥＡ）
という２通りの状態（したがって、２通りの可能なトン
ネル抵抗値）が定義される。
【０００４】印加されたＥＡ磁界に対するトンネル接合
抵抗の特性を示す理想的なヒステリシス・ループを図３
に示す。トンネル接合の抵抗は、領域５０で刺激が一切
加えられていない、すなわち、領域５０における磁化容
易軸フリップ磁界強度＋／−Ｈc以下の印加された磁界
に対する抵抗の感度が欠落している状態で、２つの別個
の値の一方を呈することができる。印加された磁化容易
軸磁界が＋／−Ｈcを超える場合、そのセルは強制的に
それぞれの高抵抗（基準領域に対する自由領域の逆整列
磁化）状態または低抵抗（基準領域に対する自由領域の
整列磁化）状態になる。
抵抗の特性を示す理想的なヒステリシス・ループを図３
に示す。トンネル接合の抵抗は、領域５０で刺激が一切
加えられていない、すなわち、領域５０における磁化容
易軸フリップ磁界強度＋／−Ｈc以下の印加された磁界
に対する抵抗の感度が欠落している状態で、２つの別個
の値の一方を呈することができる。印加された磁化容易
軸磁界が＋／−Ｈcを超える場合、そのセルは強制的に
それぞれの高抵抗（基準領域に対する自由領域の逆整列
磁化）状態または低抵抗（基準領域に対する自由領域の
整列磁化）状態になる。
【０００５】トンネル接合を形成する２つの領域の磁化
パターンが単純であっても、書込み中に自由領域の磁化
方向を反転すると、実際には一方または両方の領域に思
いがけない影響を及ぼす可能性がある。たとえば、書込
み中に自由領域を反転すると、欠陥またはエッジ粗さに
よって固定された磁気性渦または複合磁区壁を含む可能
性がある。接合抵抗は接合領域について平均化したドッ
ト積ｍfreeｍreferenc eによって決まるので、磁化パタ
ーン内にこのような複合微小磁性構造を含むと、読取り
中に測定したトンネル接合抵抗を実質的に崩壊する可能
性がある。
パターンが単純であっても、書込み中に自由領域の磁化
方向を反転すると、実際には一方または両方の領域に思
いがけない影響を及ぼす可能性がある。たとえば、書込
み中に自由領域を反転すると、欠陥またはエッジ粗さに
よって固定された磁気性渦または複合磁区壁を含む可能
性がある。接合抵抗は接合領域について平均化したドッ
ト積ｍfreeｍreferenc eによって決まるので、磁化パタ
ーン内にこのような複合微小磁性構造を含むと、読取り
中に測定したトンネル接合抵抗を実質的に崩壊する可能
性がある。
【０００６】たとえば、その磁化容易軸ＥＡの周りに左
右対称に形成された自由磁気領域５９内の磁化パターン
を図４に示すが、その領域では本来受け入れられる磁化
パターン領域間に複雑な壁構造がはっきり見える状態に
なっている。この磁化パターン全体は、名目上均一に磁
化されたサンプルから得られたものであり（上下の層は
どちらも元々は右を指し示している）、それに関する磁
化容易軸バイアスは＋７００Ｏｅから−７００Ｏｅへ掃
引され、＋７００Ｏｅに戻されている。磁界として複雑
な構造に発達した磁化の反転は、＋７００Ｏｅから約−
２８０Ｏｅまで掃引された。図５は、この崩壊サンプル
用の印加された磁化容易軸磁界に対するそのデバイスに
ついて平均化した正味磁化方向を示すヒステリシス・ル
ープである。領域５０は正方形ではないので、磁化容易
軸印加磁界を除去したときにセルが予想通りその２通り
の状態のうちのいずれか一方を呈しなくなるが、これは
セル内でこのような複合微小磁性構造が発達したためで
ある。
右対称に形成された自由磁気領域５９内の磁化パターン
を図４に示すが、その領域では本来受け入れられる磁化
パターン領域間に複雑な壁構造がはっきり見える状態に
なっている。この磁化パターン全体は、名目上均一に磁
化されたサンプルから得られたものであり（上下の層は
どちらも元々は右を指し示している）、それに関する磁
化容易軸バイアスは＋７００Ｏｅから−７００Ｏｅへ掃
引され、＋７００Ｏｅに戻されている。磁界として複雑
な構造に発達した磁化の反転は、＋７００Ｏｅから約−
２８０Ｏｅまで掃引された。図５は、この崩壊サンプル
用の印加された磁化容易軸磁界に対するそのデバイスに
ついて平均化した正味磁化方向を示すヒステリシス・ル
ープである。領域５０は正方形ではないので、磁化容易
軸印加磁界を除去したときにセルが予想通りその２通り
の状態のうちのいずれか一方を呈しなくなるが、これは
セル内でこのような複合微小磁性構造が発達したためで
ある。
【０００７】このような状況の改善策はいくつか可能で
ある。たとえば、米国特許出願第０９／０２１，５６９
号では、本発明者は、典型的なＭＲＡＭセル内で望まし
くない微小磁性構造の一部が発達するのを回避するため
の技法を開示している。実質的な改善策は実証されてい
るが、最善の場合、磁化を反転するために使用する磁界
の循環中にいかなる壁構造も発達しない。しかし、図６
の自由領域６９に示すように、このような改善された条
件の場合でも、依然として磁化パターンに相当なねじれ
が存在する可能性がある。このねじれは、図７に示す抵
抗対磁界のヒステリシス・ループに望ましくない丸い形
状を発生する。
ある。たとえば、米国特許出願第０９／０２１，５６９
号では、本発明者は、典型的なＭＲＡＭセル内で望まし
くない微小磁性構造の一部が発達するのを回避するため
の技法を開示している。実質的な改善策は実証されてい
るが、最善の場合、磁化を反転するために使用する磁界
の循環中にいかなる壁構造も発達しない。しかし、図６
の自由領域６９に示すように、このような改善された条
件の場合でも、依然として磁化パターンに相当なねじれ
が存在する可能性がある。このねじれは、図７に示す抵
抗対磁界のヒステリシス・ループに望ましくない丸い形
状を発生する。
【０００８】上記の問題は磁気トンネル接合デバイスに
関するものであるが、電気相互作用の基礎として磁気抵
抗効果を使用する磁気デバイス（たとえば、巨大磁気抵
抗（「ＧＭＲ」）デバイス）であれば、どのようなデバ
イスでも同様の問題が存在する。この相互作用はここで
は広い意味で磁気抵抗電気相互作用と呼ぶ。
関するものであるが、電気相互作用の基礎として磁気抵
抗効果を使用する磁気デバイス（たとえば、巨大磁気抵
抗（「ＧＭＲ」）デバイス）であれば、どのようなデバ
イスでも同様の問題が存在する。この相互作用はここで
は広い意味で磁気抵抗電気相互作用と呼ぶ。
【０００９】このようなデバイスの磁化反転プロセスの
挙動が理想的ではないので、最善の場合は有用な動作パ
ラメータ・ウィンドウが削減されるか、または最悪の場
合は記憶に必要な正方形のヒステリシス・ループが完全
に崩壊する。したがって、必要なものは、自由領域内の
磁気パターンが２通りの可能な磁化方向の１つを均一に
呈しない場合でも適切な挙動の磁気抵抗デバイスの電気
パフォーマンスを改善することである。
挙動が理想的ではないので、最善の場合は有用な動作パ
ラメータ・ウィンドウが削減されるか、または最悪の場
合は記憶に必要な正方形のヒステリシス・ループが完全
に崩壊する。したがって、必要なものは、自由領域内の
磁気パターンが２通りの可能な磁化方向の１つを均一に
呈しない場合でも適切な挙動の磁気抵抗デバイスの電気
パフォーマンスを改善することである。
【００１０】
【発明が解決しようとする課題】本発明者は、磁気抵抗
デバイスの電気特性と磁気特性がある程度まで分離可能
であることを認識している。したがって、デバイスの全
体的な磁気構造および発展パターンが実質的に変わらな
いようにしながら、その領域が多少は導電性になるよう
に、電気相互作用領域、たとえば、トンネル領域を変更
することができる。この変更により、デバイスとの電気
相互作用を自由磁気領域の好ましい一部分に制限するこ
とができ、それにより、自由領域の他の部分における上
記の望ましくない磁化パターンの効果を最小限にするか
または完全に除去することができる。
デバイスの電気特性と磁気特性がある程度まで分離可能
であることを認識している。したがって、デバイスの全
体的な磁気構造および発展パターンが実質的に変わらな
いようにしながら、その領域が多少は導電性になるよう
に、電気相互作用領域、たとえば、トンネル領域を変更
することができる。この変更により、デバイスとの電気
相互作用を自由磁気領域の好ましい一部分に制限するこ
とができ、それにより、自由領域の他の部分における上
記の望ましくない磁化パターンの効果を最小限にするか
または完全に除去することができる。
【００１１】
【課題を解決するための手段】これに関連して、本発明
の一態様は、それに対して磁気抵抗電気相互作用を行っ
たときに、その残りの一部分ではなく、第１の磁気層の
好ましい一部分のみにより、前記電気相互作用（たとえ
ば、電気トンネル）が発生するように、少なくとも１つ
の他の構造とともに形成された第１の磁気層を有する磁
気抵抗デバイスに関する。第１の磁気層はその軸に沿っ
て実質的に対向する少なくとも２通りの磁気状態の一方
に変化可能にすることができ、第１の磁気層の好ましい
一部分は軸の中心点の周りに中心を置くことができる。
第１の磁気層の好ましい一部分は、軸に対して平行な第
１の横寸法で測定した第１の磁気層のサイズの５０％未
満にすることができる。
の一態様は、それに対して磁気抵抗電気相互作用を行っ
たときに、その残りの一部分ではなく、第１の磁気層の
好ましい一部分のみにより、前記電気相互作用（たとえ
ば、電気トンネル）が発生するように、少なくとも１つ
の他の構造とともに形成された第１の磁気層を有する磁
気抵抗デバイスに関する。第１の磁気層はその軸に沿っ
て実質的に対向する少なくとも２通りの磁気状態の一方
に変化可能にすることができ、第１の磁気層の好ましい
一部分は軸の中心点の周りに中心を置くことができる。
第１の磁気層の好ましい一部分は、軸に対して平行な第
１の横寸法で測定した第１の磁気層のサイズの５０％未
満にすることができる。
【００１２】第１の磁気層の好ましい一部分だけに電気
相互作用を制限するため、デバイス内の少なくとも１つ
の他の構造は、第１の磁気層より小さい電気相互作用領
域にし、第１の磁気層の好ましい一部分に対して導電関
係になるように配置することができ、それにより、その
残りの一部分ではなく、第１の磁気層の好ましい一部分
のみにより電気相互作用を実施することができる。ま
た、デバイス内の少なくとも１つの他の構造は、その好
ましい一部分ではなく、第１の磁気層の残りの部分に対
して絶縁関係になるように配置された電気絶縁領域も含
むことができ、それにより、その残りの一部分ではな
く、第１の磁気層の好ましい一部分のみにより電気相互
作用を実施することができる。
相互作用を制限するため、デバイス内の少なくとも１つ
の他の構造は、第１の磁気層より小さい電気相互作用領
域にし、第１の磁気層の好ましい一部分に対して導電関
係になるように配置することができ、それにより、その
残りの一部分ではなく、第１の磁気層の好ましい一部分
のみにより電気相互作用を実施することができる。ま
た、デバイス内の少なくとも１つの他の構造は、その好
ましい一部分ではなく、第１の磁気層の残りの部分に対
して絶縁関係になるように配置された電気絶縁領域も含
むことができ、それにより、その残りの一部分ではな
く、第１の磁気層の好ましい一部分のみにより電気相互
作用を実施することができる。
【００１３】磁気抵抗デバイスは、磁気メモリ内の磁気
メモリ・セルとして、または磁気データ記憶媒体上のデ
ータにアクセスできるようになっているアクセス要素と
して使用することができる。
メモリ・セルとして、または磁気データ記憶媒体上のデ
ータにアクセスできるようになっているアクセス要素と
して使用することができる。
【００１４】本発明の他の態様は、２通りの磁気状態の
それぞれに変化可能な第１の磁気領域を有する磁気抵抗
デバイスにアクセスするための方法に関する。この方法
は、その残りの一部分ではなく、第１の磁気領域の好ま
しい一部分だけに電気相互作用を制限することを含む。
第１の磁気領域の好ましい一部分は、その領域が変化可
能な２通りの磁気状態のそれぞれが実質的に均一で互い
に反対になると確実に予測できる領域を含む。
それぞれに変化可能な第１の磁気領域を有する磁気抵抗
デバイスにアクセスするための方法に関する。この方法
は、その残りの一部分ではなく、第１の磁気領域の好ま
しい一部分だけに電気相互作用を制限することを含む。
第１の磁気領域の好ましい一部分は、その領域が変化可
能な２通りの磁気状態のそれぞれが実質的に均一で互い
に反対になると確実に予測できる領域を含む。
【００１５】この方法は、その残りの一部分ではなく、
第１の磁気領域の好ましい一部分のみにより電気相互作
用を実施するように形成された電気相互作用領域を使用
することを含むことができる。これは、第１の磁気領域
の好ましい一部分の最も近くで導電性になるように相互
作用領域を形成し、第１の磁気領域の残りの部分による
電気相互作用を防止するように形成された絶縁体を使用
することによって達成することができる。
第１の磁気領域の好ましい一部分のみにより電気相互作
用を実施するように形成された電気相互作用領域を使用
することを含むことができる。これは、第１の磁気領域
の好ましい一部分の最も近くで導電性になるように相互
作用領域を形成し、第１の磁気領域の残りの部分による
電気相互作用を防止するように形成された絶縁体を使用
することによって達成することができる。
【００１６】本発明のさらに他の態様は、前記デバイス
にアクセスしたときにそれにより電気相互作用が発生す
る電気相互作用領域を形成することを含む、磁気抵抗デ
バイスを形成するための方法に関する。２通りの磁気状
態のそれぞれに変化可能な第１の磁気層は、前記アクセ
スを行ったときに、その残りの一部分ではなく、その最
も近くに第１の磁気層が形成される相互作用領域の結果
的な位置によって決定される第１の磁気層の好ましい一
部分のみにより、前記電気相互作用が発生するように、
相互作用領域に最も近く、しかもそれより大きくなるよ
うに形成される。
にアクセスしたときにそれにより電気相互作用が発生す
る電気相互作用領域を形成することを含む、磁気抵抗デ
バイスを形成するための方法に関する。２通りの磁気状
態のそれぞれに変化可能な第１の磁気層は、前記アクセ
スを行ったときに、その残りの一部分ではなく、その最
も近くに第１の磁気層が形成される相互作用領域の結果
的な位置によって決定される第１の磁気層の好ましい一
部分のみにより、前記電気相互作用が発生するように、
相互作用領域に最も近く、しかもそれより大きくなるよ
うに形成される。
【００１７】相互作用領域の形成は、本来は絶縁性の領
域の所与の領域内の電気絶縁効果を低減することを含む
ことができ、それにより、所与の領域内に相互作用領域
を形成することができる。所与の領域内の電気絶縁効果
を低減することは、所与の領域内により少ない電気絶縁
体を設けることを含むことができる。
域の所与の領域内の電気絶縁効果を低減することを含む
ことができ、それにより、所与の領域内に相互作用領域
を形成することができる。所与の領域内の電気絶縁効果
を低減することは、所与の領域内により少ない電気絶縁
体を設けることを含むことができる。
【００１８】また、相互作用領域の形成は、このような
領域と、それによる第１の磁気層の残りの一部分におけ
る電気相互作用を防止するために、少なくとも部分的に
相互作用領域の周りの領域内に電気絶縁体を形成するこ
とも含むことができる。電気絶縁体は、少なくとも部分
的に相互作用領域の周りのこのような領域内に絶縁体を
付着させるか、または相互作用領域をイオン注入から分
離しながら、このような領域を本来は非絶縁性の材料か
ら絶縁性の材料に転化させるためにその領域にイオン注
入し、それにより、相互作用領域の導電特性を維持する
ことによって、形成することができる。
領域と、それによる第１の磁気層の残りの一部分におけ
る電気相互作用を防止するために、少なくとも部分的に
相互作用領域の周りの領域内に電気絶縁体を形成するこ
とも含むことができる。電気絶縁体は、少なくとも部分
的に相互作用領域の周りのこのような領域内に絶縁体を
付着させるか、または相互作用領域をイオン注入から分
離しながら、このような領域を本来は非絶縁性の材料か
ら絶縁性の材料に転化させるためにその領域にイオン注
入し、それにより、相互作用領域の導電特性を維持する
ことによって、形成することができる。
【００１９】その中で２通りの磁化状態の方向および均
一性を確実に予測できる、自由磁気領域の好ましい一部
分だけに電気相互作用を制限することにより、結果的な
抵抗応答と、それによる全体的な電気相互作用応答が改
善される。
一性を確実に予測できる、自由磁気領域の好ましい一部
分だけに電気相互作用を制限することにより、結果的な
抵抗応答と、それによる全体的な電気相互作用応答が改
善される。
【００２０】
【発明の実施の形態】自由磁気領域の好ましい一部分の
みにより電気相互作用が発生する磁気抵抗デバイス（た
とえば、磁気トンネル接合）の使用および形成に関する
本発明の原理については、図８〜図２６に関連して以下
に述べる。しかし、背景として、米国特許第５６４０３
４３号および第５６５０９５８号により、まず図１〜図
２に示す磁気メモリ・アレイの形成および動作の基礎と
なる一般原理について簡単に説明する。
みにより電気相互作用が発生する磁気抵抗デバイス（た
とえば、磁気トンネル接合）の使用および形成に関する
本発明の原理については、図８〜図２６に関連して以下
に述べる。しかし、背景として、米国特許第５６４０３
４３号および第５６５０９５８号により、まず図１〜図
２に示す磁気メモリ・アレイの形成および動作の基礎と
なる一般原理について簡単に説明する。
【００２１】図１を参照すると、ＭＲＡＭアレイの例
は、水平平面内の平行なワード線１、２、３として機能
する１組の導電線と、他の水平平面内の平行なビット線
４、５、６として機能する１組の導電線とを含む。上か
ら見たときに２組の線が交差するように、ビット線は異
なる方向に、たとえば、ワード線に対して直角に向けら
れている。図２に詳細に示す典型的なメモリ・セル９な
どのメモリ・セルは、線同士の間に垂直に間隔をあけた
交差領域内のワード線とビット線との各交差点に位置す
る。図１には３本のワード線と３本のビット線が示され
ているが、線の数は通常、これよりかなり多くなるだろ
う。メモリ・セル９は垂直スタックとして配置され、ダ
イオード７と磁気トンネル接合（「ＭＴＪ」）８とを含
むことができる。アレイの動作中、電流はセル９内を垂
直方向に流れる。電流がメモリ・セルを垂直に通ること
により、メモリ・セルが占有する表面積を非常に小さく
することができる。ワード線との接点、ＭＴＪ、ダイオ
ード、ビット線との接点は、いずれも同じ面積を占有す
る。図１には示されていないが、このアレイは、他の回
路が存在するはずのシリコン基板などの基板上に形成す
ることができる。また、公差領域以外のＭＲＡＭの領域
では、ビット線とワード線との間に通常、絶縁材料の層
が位置する。
は、水平平面内の平行なワード線１、２、３として機能
する１組の導電線と、他の水平平面内の平行なビット線
４、５、６として機能する１組の導電線とを含む。上か
ら見たときに２組の線が交差するように、ビット線は異
なる方向に、たとえば、ワード線に対して直角に向けら
れている。図２に詳細に示す典型的なメモリ・セル９な
どのメモリ・セルは、線同士の間に垂直に間隔をあけた
交差領域内のワード線とビット線との各交差点に位置す
る。図１には３本のワード線と３本のビット線が示され
ているが、線の数は通常、これよりかなり多くなるだろ
う。メモリ・セル９は垂直スタックとして配置され、ダ
イオード７と磁気トンネル接合（「ＭＴＪ」）８とを含
むことができる。アレイの動作中、電流はセル９内を垂
直方向に流れる。電流がメモリ・セルを垂直に通ること
により、メモリ・セルが占有する表面積を非常に小さく
することができる。ワード線との接点、ＭＴＪ、ダイオ
ード、ビット線との接点は、いずれも同じ面積を占有す
る。図１には示されていないが、このアレイは、他の回
路が存在するはずのシリコン基板などの基板上に形成す
ることができる。また、公差領域以外のＭＲＡＭの領域
では、ビット線とワード線との間に通常、絶縁材料の層
が位置する。
【００２２】図２を参照して、メモリ・セル９の構造に
ついて詳細に説明する。メモリ・セル９は、ワード線３
（図１）上およびワード線に接触して形成されている。
メモリ・セル９は、ダイオード状デバイスの垂直スタッ
ク、たとえば、電気的に直列接続になっているシリコン
接合ダイオード７とＭＴＪ８とを含む。ダイオード７
は、ｎ型シリコン層１０とｐ型シリコン層１１とを含む
シリコン接合ダイオードである。ダイオードのｐ型シリ
コン層１１は、タングステン・スタッド１２を介してＭ
ＴＪ８に接続されている。ダイオードのｎ型シリコン層
１０はワード線３に接続されている。
ついて詳細に説明する。メモリ・セル９は、ワード線３
（図１）上およびワード線に接触して形成されている。
メモリ・セル９は、ダイオード状デバイスの垂直スタッ
ク、たとえば、電気的に直列接続になっているシリコン
接合ダイオード７とＭＴＪ８とを含む。ダイオード７
は、ｎ型シリコン層１０とｐ型シリコン層１１とを含む
シリコン接合ダイオードである。ダイオードのｐ型シリ
コン層１１は、タングステン・スタッド１２を介してＭ
ＴＪ８に接続されている。ダイオードのｎ型シリコン層
１０はワード線３に接続されている。
【００２３】ＭＴＪ８は、交互に積み重ねられた一連の
材料層で形成することができる。図２のＭＴＪ８は、Ｐ
ｔなどのテンプレート層１５と、パーマロイ（Ｎｉ−Ｆ
ｅ）などの初期強磁性層１６と、Ｍｎ−Ｆｅなどの反強
磁性層（ＡＦ）１８と、Ｃｏ、Ｆｅ、パーマロイなどの
一定または「固定」型の基準強磁性層（ＦＭＦ）２０
と、アルミナ（Ａｌ2Ｏ3）の薄いトンネル・バリア層２
２と、薄いＣｏ−Ｆｅとパーマロイとのサンドイッチな
どの柔らかい可変性「自由」強磁性層（ＦＭＳ）２４
と、Ｐｔなどの接点層２５とを含む。
材料層で形成することができる。図２のＭＴＪ８は、Ｐ
ｔなどのテンプレート層１５と、パーマロイ（Ｎｉ−Ｆ
ｅ）などの初期強磁性層１６と、Ｍｎ−Ｆｅなどの反強
磁性層（ＡＦ）１８と、Ｃｏ、Ｆｅ、パーマロイなどの
一定または「固定」型の基準強磁性層（ＦＭＦ）２０
と、アルミナ（Ａｌ2Ｏ3）の薄いトンネル・バリア層２
２と、薄いＣｏ−Ｆｅとパーマロイとのサンドイッチな
どの柔らかい可変性「自由」強磁性層（ＦＭＳ）２４
と、Ｐｔなどの接点層２５とを含む。
【００２４】自由層は、磁化容易軸（「ＥＡ」）という
磁化方向のための好ましい軸を有するように作成されて
いる。この磁化容易軸に沿った自由層の磁化方向として
２通りの方向が可能であり、これがメモリ・セルの２通
りの状態を定義する。対照的に、基準層は、その単一方
向異方性方向という好ましい磁化方向を１つだけ有する
ように作成することができ、この方向は自由層の磁化容
易軸に平行である。自由層の所望の磁化容易軸は、ＭＴ
Ｊの固有異方性とひずみ誘導異方性と形状異方性との組
合せによって設定される。図示のＭＴＪと自由層は、長
さがＬで幅がＷの矩形として作成することができ、Ｌは
Ｗより大きい（図２）。自由層の磁気モーメントは、Ｌ
方向に沿って整列される傾向がある。
磁化方向のための好ましい軸を有するように作成されて
いる。この磁化容易軸に沿った自由層の磁化方向として
２通りの方向が可能であり、これがメモリ・セルの２通
りの状態を定義する。対照的に、基準層は、その単一方
向異方性方向という好ましい磁化方向を１つだけ有する
ように作成することができ、この方向は自由層の磁化容
易軸に平行である。自由層の所望の磁化容易軸は、ＭＴ
Ｊの固有異方性とひずみ誘導異方性と形状異方性との組
合せによって設定される。図示のＭＴＪと自由層は、長
さがＬで幅がＷの矩形として作成することができ、Ｌは
Ｗより大きい（図２）。自由層の磁気モーメントは、Ｌ
方向に沿って整列される傾向がある。
【００２５】基準層の単一方向異方性方向は、初期強磁
性層１６上にＦｅ−Ｍｎ ＡＦ層１８を成長させること
によって設定され、初期強磁性層自体は、ＰｔまたはＣ
ｕまたはＴａなどのテンプレート層１５上で成長する。
テンプレート層１５は、初期強磁性層１６内に１１１の
結晶学的組織を誘導する。これらの層は、自由層の所望
の磁化容易軸に平行に向けられた磁界内に付着され、基
準層の所望の固有単一方向異方性方向を作成する。ある
いは、ＡＦ層は、ＡＦ材料の耐ブロッキング温度より高
い温度まで基板を加熱している間に前記磁化容易軸に平
行な十分な大きさの磁界内のテンプレート層上に付着す
ることもできる。この代替実施例では、初期強磁性層１
６は不要である。また、付着中の印加磁界方向に沿って
磁化を整列する磁気異方性を処理中に発生させるために
一定層の磁気ひずみを利用することも可能である。
性層１６上にＦｅ−Ｍｎ ＡＦ層１８を成長させること
によって設定され、初期強磁性層自体は、ＰｔまたはＣ
ｕまたはＴａなどのテンプレート層１５上で成長する。
テンプレート層１５は、初期強磁性層１６内に１１１の
結晶学的組織を誘導する。これらの層は、自由層の所望
の磁化容易軸に平行に向けられた磁界内に付着され、基
準層の所望の固有単一方向異方性方向を作成する。ある
いは、ＡＦ層は、ＡＦ材料の耐ブロッキング温度より高
い温度まで基板を加熱している間に前記磁化容易軸に平
行な十分な大きさの磁界内のテンプレート層上に付着す
ることもできる。この代替実施例では、初期強磁性層１
６は不要である。また、付着中の印加磁界方向に沿って
磁化を整列する磁気異方性を処理中に発生させるために
一定層の磁気ひずみを利用することも可能である。
【００２６】基準層とＡＦ層との間は交換結合になって
いるため、基準層の磁化方向は自由層の磁化方向より変
更するのが難しい。ビット線とワード線を通る電流によ
って印加された磁界の範囲内では、この実施例では基準
層の磁化方向は一定になるかまたは固定される。基準層
の形状異方性は、ＭＴＪの形状異方性に従うものであ
り、一定層の磁化方向の安定性を追加する。メモリ・セ
ルに書き込むために印加された磁界は、基準層の方向で
はなく、自由層の磁化方向を反転させるのに十分な大き
さである。したがって、一定層を磁化しても、ＭＲＡＭ
内のメモリ・セルの動作中に方向を変更することはな
い。
いるため、基準層の磁化方向は自由層の磁化方向より変
更するのが難しい。ビット線とワード線を通る電流によ
って印加された磁界の範囲内では、この実施例では基準
層の磁化方向は一定になるかまたは固定される。基準層
の形状異方性は、ＭＴＪの形状異方性に従うものであ
り、一定層の磁化方向の安定性を追加する。メモリ・セ
ルに書き込むために印加された磁界は、基準層の方向で
はなく、自由層の磁化方向を反転させるのに十分な大き
さである。したがって、一定層を磁化しても、ＭＲＡＭ
内のメモリ・セルの動作中に方向を変更することはな
い。
【００２７】アレイ動作中に、十分な大きさの電流がＭ
ＲＡＭの書込み線とビット線の両方を通過すると、書込
み線とビット線との交点で結合された電流の自己電磁界
は、励起された書込み線とビット線の交点に位置する単
一の特定のＭＴＪの自由層の磁化を回転させることにな
る。電流レベルは、結合された自己電磁界が自由層のス
イッチング磁界を超えるように設計されている。この自
己電磁界は、基準層の磁化を回転させるために必要な磁
界よりかなり小さくなるように設計されている。セル・
アレイ・アーキテクチャは、書込み電流がＭＴＪ自体を
通過しないように設計されている。メモリ・セルは、ダ
イオードとＭＴＪを通って基準層からトンネル接合バリ
アを通り自由層まで（またはその逆）センス電流を垂直
に通過させることによって読み取られる。Ａｌ2Ｏ3トン
ネル・バリアの抵抗はＡｌ2Ｏ3層の厚さに著しく依存
し、この層の厚さに応じてほぼ指数関数的に変化するの
で、これは、電流が主にＡｌ2Ｏ3トンネル・バリアを通
って垂直に流れることを意味する。Ａｌ2Ｏ3の厚さを増
加するにつれて電荷担体がバリアを通り抜ける確率は著
しく低下するので、接合部を通り抜ける唯一の担体は接
合層に対して垂直に移動するものになる。メモリ・セル
の状態は、書込み電流よりかなり小さいセンス電流がＭ
ＴＪを垂直に通過するときにメモリ・セルの抵抗を測定
することによって決まる。このセンス電流または読取り
電流の自己電磁界はごくわずかなので、メモリ・セルの
磁気状態に影響しない。電荷担体がトンネル・バリアを
通り抜ける確率は、自由層と基準層との磁気モーメント
の相対整列に依存する。トンネル電流はスピン偏極さ
れ、強磁性層の１つ、たとえば、一定層から伝わる電流
が主に１つのスピン・タイプ（強磁性層の磁化の配向に
応じて、スピン・アップまたはスピン・ダウン）の電子
から構成されることを意味する。電流のスピン偏極の程
度は、強磁性層とトンネル・バリアとの境界面にある強
磁性層を構成する磁性材料の電子バンド構造によって決
まる。したがって、第１の強磁性層トンネル・バリアは
スピン・フィルタとして動作する。電荷担体が通り抜け
る確率は、第２の強磁性層内の電流のスピン偏極と同じ
スピン偏極の電子状態が得られるかどうかに依存する。
通常、第２の強磁性層の磁気モーメントが第１の強磁性
層の磁気モーメントに整列されると、第２の強磁性層の
磁気モーメントが第１の強磁性層の磁気モーメントに逆
整列されたときより多くの電子状態が得られる。したが
って、電化担体のトンネル確率は、両方の層の磁気モー
メントが整列されたときに最高になり、磁気モーメント
が逆整列されたときに最低になる。整列でも逆整列でも
なく、モーメントが配置されたときに、トンネル確率は
中間値を取る。したがって、セルの電気抵抗は、両方の
強磁性層の電流のスピン偏極と電子状態の両方に依存す
る。その結果、自由層の２通りの磁化方向によって、メ
モリ・セルの２通りのビット状態（０または１）が明確
に定義される。
ＲＡＭの書込み線とビット線の両方を通過すると、書込
み線とビット線との交点で結合された電流の自己電磁界
は、励起された書込み線とビット線の交点に位置する単
一の特定のＭＴＪの自由層の磁化を回転させることにな
る。電流レベルは、結合された自己電磁界が自由層のス
イッチング磁界を超えるように設計されている。この自
己電磁界は、基準層の磁化を回転させるために必要な磁
界よりかなり小さくなるように設計されている。セル・
アレイ・アーキテクチャは、書込み電流がＭＴＪ自体を
通過しないように設計されている。メモリ・セルは、ダ
イオードとＭＴＪを通って基準層からトンネル接合バリ
アを通り自由層まで（またはその逆）センス電流を垂直
に通過させることによって読み取られる。Ａｌ2Ｏ3トン
ネル・バリアの抵抗はＡｌ2Ｏ3層の厚さに著しく依存
し、この層の厚さに応じてほぼ指数関数的に変化するの
で、これは、電流が主にＡｌ2Ｏ3トンネル・バリアを通
って垂直に流れることを意味する。Ａｌ2Ｏ3の厚さを増
加するにつれて電荷担体がバリアを通り抜ける確率は著
しく低下するので、接合部を通り抜ける唯一の担体は接
合層に対して垂直に移動するものになる。メモリ・セル
の状態は、書込み電流よりかなり小さいセンス電流がＭ
ＴＪを垂直に通過するときにメモリ・セルの抵抗を測定
することによって決まる。このセンス電流または読取り
電流の自己電磁界はごくわずかなので、メモリ・セルの
磁気状態に影響しない。電荷担体がトンネル・バリアを
通り抜ける確率は、自由層と基準層との磁気モーメント
の相対整列に依存する。トンネル電流はスピン偏極さ
れ、強磁性層の１つ、たとえば、一定層から伝わる電流
が主に１つのスピン・タイプ（強磁性層の磁化の配向に
応じて、スピン・アップまたはスピン・ダウン）の電子
から構成されることを意味する。電流のスピン偏極の程
度は、強磁性層とトンネル・バリアとの境界面にある強
磁性層を構成する磁性材料の電子バンド構造によって決
まる。したがって、第１の強磁性層トンネル・バリアは
スピン・フィルタとして動作する。電荷担体が通り抜け
る確率は、第２の強磁性層内の電流のスピン偏極と同じ
スピン偏極の電子状態が得られるかどうかに依存する。
通常、第２の強磁性層の磁気モーメントが第１の強磁性
層の磁気モーメントに整列されると、第２の強磁性層の
磁気モーメントが第１の強磁性層の磁気モーメントに逆
整列されたときより多くの電子状態が得られる。したが
って、電化担体のトンネル確率は、両方の層の磁気モー
メントが整列されたときに最高になり、磁気モーメント
が逆整列されたときに最低になる。整列でも逆整列でも
なく、モーメントが配置されたときに、トンネル確率は
中間値を取る。したがって、セルの電気抵抗は、両方の
強磁性層の電流のスピン偏極と電子状態の両方に依存す
る。その結果、自由層の２通りの磁化方向によって、メ
モリ・セルの２通りのビット状態（０または１）が明確
に定義される。
【００２８】本発明により、図８を参照すると、セル６
９の自由磁気領域の好ましい一部分の例は、その磁化容
易軸に沿って測定した自由領域全体（１００％）のサイ
ズの２５％および５０％として識別され、示されてい
る。このような好ましい一部分は、図示の通り、磁化容
易軸の中心点に中心を置くことができる。磁化が反転し
始めると、自由領域の外側エッジの磁化パターンは上ま
たは下にカールし始める。しかし、図示の自由領域の好
ましい中央領域では、磁化パターンが引き続き磁化容易
軸に対して実質的に平行になっている。したがって、本
発明により、自由磁気領域の好ましい一部分、たとえ
ば、磁気パターンが磁化容易軸に対して実施的に平行
で、均一で実施的に対向する２通りの状態のうちの一方
を呈すると確実に予測できる部分のみにより電気相互作
用（たとえば、トンネル）を制限するための技法を開示
する。
９の自由磁気領域の好ましい一部分の例は、その磁化容
易軸に沿って測定した自由領域全体（１００％）のサイ
ズの２５％および５０％として識別され、示されてい
る。このような好ましい一部分は、図示の通り、磁化容
易軸の中心点に中心を置くことができる。磁化が反転し
始めると、自由領域の外側エッジの磁化パターンは上ま
たは下にカールし始める。しかし、図示の自由領域の好
ましい中央領域では、磁化パターンが引き続き磁化容易
軸に対して実質的に平行になっている。したがって、本
発明により、自由磁気領域の好ましい一部分、たとえ
ば、磁気パターンが磁化容易軸に対して実施的に平行
で、均一で実施的に対向する２通りの状態のうちの一方
を呈すると確実に予測できる部分のみにより電気相互作
用（たとえば、トンネル）を制限するための技法を開示
する。
【００２９】図８のそれぞれの領域による電気トンネル
に関する３通りの測定ヒステリシス・ループを図９に示
す。トンネルは１００％（曲線７４）から５０％（曲線
７２）に制限され、最終的に２５％（曲線７０）まで制
限されるので、ヒステリシス・ループはより正方形に近
くなり、対象領域同士は互いに離れていく。この挙動
は、動作の許容範囲を維持しなければならないような標
準的なチップ設計技法との互換性を保つために望ましい
ものである。
に関する３通りの測定ヒステリシス・ループを図９に示
す。トンネルは１００％（曲線７４）から５０％（曲線
７２）に制限され、最終的に２５％（曲線７０）まで制
限されるので、ヒステリシス・ループはより正方形に近
くなり、対象領域同士は互いに離れていく。この挙動
は、動作の許容範囲を維持しなければならないような標
準的なチップ設計技法との互換性を保つために望ましい
ものである。
【００３０】図１０を参照すると、より小さいトンネル
領域１２２を使用することにより自由磁気領域１２４の
好ましい一部分にトンネルが制限されている、磁気トン
ネル接合デバイス１０９の例が示されている。基準磁気
領域１２０はトンネル領域と同じサイズにすることがで
きる。自由領域１２４の好ましい一部分に電気相互作用
を制限するために使用する特定の構造は、本発明によっ
て企図されている。自由領域１２４の好ましい一部分の
外側にある領域内での相互作用を防止するため、（トン
ネル領域１２２および基準領域１２０に隣接して）その
好ましい一部分の外側にある層１２４の残りの部分によ
る電気トンネルを防止する絶縁領域１３０1および１３
０2を使用することができる。図１０では磁化容易軸に
平行な方向のトンネルの制限を示しているが、それによ
り自由領域の任意の位置にあるが好ましい一部分にトン
ネルを制限するために、自由領域の任意の軸に沿ったト
ンネルも同様に制限することができる。
領域１２２を使用することにより自由磁気領域１２４の
好ましい一部分にトンネルが制限されている、磁気トン
ネル接合デバイス１０９の例が示されている。基準磁気
領域１２０はトンネル領域と同じサイズにすることがで
きる。自由領域１２４の好ましい一部分に電気相互作用
を制限するために使用する特定の構造は、本発明によっ
て企図されている。自由領域１２４の好ましい一部分の
外側にある領域内での相互作用を防止するため、（トン
ネル領域１２２および基準領域１２０に隣接して）その
好ましい一部分の外側にある層１２４の残りの部分によ
る電気トンネルを防止する絶縁領域１３０1および１３
０2を使用することができる。図１０では磁化容易軸に
平行な方向のトンネルの制限を示しているが、それによ
り自由領域の任意の位置にあるが好ましい一部分にトン
ネルを制限するために、自由領域の任意の軸に沿ったト
ンネルも同様に制限することができる。
【００３１】図１１〜図２６は、本発明により、自由磁
気領域の好ましい一部分のみにより電気トンネルを制限
するために必要な構造を作成するための代替技法を表し
ている。当業者であれば、本発明から逸脱せずに磁気ト
ンネル接合デバイスの他の領域（たとえば、ダイオード
７）を形成できることが分かるだろう。明瞭にするた
め、このような領域は図１１〜図２６から省略されてい
る。（これらの図では、プロセスの完了以前に存在する
領域を示すために、「’」という符号を使用する。）
気領域の好ましい一部分のみにより電気トンネルを制限
するために必要な構造を作成するための代替技法を表し
ている。当業者であれば、本発明から逸脱せずに磁気ト
ンネル接合デバイスの他の領域（たとえば、ダイオード
７）を形成できることが分かるだろう。明瞭にするた
め、このような領域は図１１〜図２６から省略されてい
る。（これらの図では、プロセスの完了以前に存在する
領域を示すために、「’」という符号を使用する。）
【００３２】磁気トンネル接合デバイス２０９を形成す
るための第１の作成実施例を図１１〜図１５に示す。図
１１を参照すると、基準磁気領域２２０’（たとえば、
ＭｎＦｅ、ＮｉＦｅ、または適当な磁性材料）と、トン
ネル領域２２２’（たとえば、Ａｌ、Ａｌ2Ｏ3、完全ま
たは部分酸化Ａｌ、またはＳｉＯ2）と、自由領域２２
４’（たとえば、ＮｉＦｅまたは適当な磁性材料）がま
ず付着され、その上にマスク２００（適当なフォトレジ
スト材料）が置かれる。このような３つの領域の一部
が、たとえば、エッチングにより除去された状態を図１
２に示すが、同図ではマスク２００の下の領域は残され
た状態で示されている。図１３では、上に重なった絶縁
層が形成され、隣接領域２３０1’および２３０2’を形
成する。図１４は、マスク２００を除去した後の結果的
な構造と、その上に重なった絶縁体とを示している。こ
の時点で層２２０’、２２２’、２２４’は絶縁領域２
３０ 1’および２３０2’（たとえば、Ａｌ2Ｏ3またはＳ
ｉＯ2）によって囲まれている。次に最終的な自由磁気
材料層が形成されたスタックの上に付着され、それによ
り、図１５に示すように、より大きい結合磁気自由領域
２２４が得られる。したがって、結合自由領域２２４に
よるトンネルは、より小さいトンネル領域２２２と、そ
の時点で下にある絶縁領域２３０1および２３０2に応じ
て、その中央の好ましい一部分の例に制限される。
るための第１の作成実施例を図１１〜図１５に示す。図
１１を参照すると、基準磁気領域２２０’（たとえば、
ＭｎＦｅ、ＮｉＦｅ、または適当な磁性材料）と、トン
ネル領域２２２’（たとえば、Ａｌ、Ａｌ2Ｏ3、完全ま
たは部分酸化Ａｌ、またはＳｉＯ2）と、自由領域２２
４’（たとえば、ＮｉＦｅまたは適当な磁性材料）がま
ず付着され、その上にマスク２００（適当なフォトレジ
スト材料）が置かれる。このような３つの領域の一部
が、たとえば、エッチングにより除去された状態を図１
２に示すが、同図ではマスク２００の下の領域は残され
た状態で示されている。図１３では、上に重なった絶縁
層が形成され、隣接領域２３０1’および２３０2’を形
成する。図１４は、マスク２００を除去した後の結果的
な構造と、その上に重なった絶縁体とを示している。こ
の時点で層２２０’、２２２’、２２４’は絶縁領域２
３０ 1’および２３０2’（たとえば、Ａｌ2Ｏ3またはＳ
ｉＯ2）によって囲まれている。次に最終的な自由磁気
材料層が形成されたスタックの上に付着され、それによ
り、図１５に示すように、より大きい結合磁気自由領域
２２４が得られる。したがって、結合自由領域２２４に
よるトンネルは、より小さいトンネル領域２２２と、そ
の時点で下にある絶縁領域２３０1および２３０2に応じ
て、その中央の好ましい一部分の例に制限される。
【００３３】磁気トンネル接合デバイス３０９を形成す
るための第２の作成実施例を図１６〜図２０に示す。図
１６では、基準磁気領域３２０’が付着され、その上に
トンネル層３２２’が付着され、その上にマスク３００
が置かれる。図１７では、たとえば、マスク３００の周
りにエッチングを使用することにより、領域３２０’、
３２２’、３００のスタックが定義される。図１８で
は、その構造の上に絶縁層が付着され、絶縁領域３３０
1’および３３０2’を形成し、その絶縁領域が層３２
０’および３２２’のスタックを取り囲む。図１９で
は、マスク３００とその上に重なった絶縁体を除去する
と、トンネル領域３２２’が磁気基準領域３２０’の上
に残り、どちらも絶縁領域３３０1’および３３０2’に
よって囲まれている。最後に、図２０では、その構造の
上に自由磁気層３２４が付着され、基準領域３２０’お
よびトンネル領域３２２’によって定義されたスタック
のエッジを超えて延び、その結果、トンネル接合デバイ
ス３０９が得られ、自由磁気層３２４の中央の好ましい
一部分のみによりトンネルが発生する。絶縁領域３３０
1および３３０2により、中央の好ましい一部分の外側で
はトンネルが防止される。
るための第２の作成実施例を図１６〜図２０に示す。図
１６では、基準磁気領域３２０’が付着され、その上に
トンネル層３２２’が付着され、その上にマスク３００
が置かれる。図１７では、たとえば、マスク３００の周
りにエッチングを使用することにより、領域３２０’、
３２２’、３００のスタックが定義される。図１８で
は、その構造の上に絶縁層が付着され、絶縁領域３３０
1’および３３０2’を形成し、その絶縁領域が層３２
０’および３２２’のスタックを取り囲む。図１９で
は、マスク３００とその上に重なった絶縁体を除去する
と、トンネル領域３２２’が磁気基準領域３２０’の上
に残り、どちらも絶縁領域３３０1’および３３０2’に
よって囲まれている。最後に、図２０では、その構造の
上に自由磁気層３２４が付着され、基準領域３２０’お
よびトンネル領域３２２’によって定義されたスタック
のエッジを超えて延び、その結果、トンネル接合デバイ
ス３０９が得られ、自由磁気層３２４の中央の好ましい
一部分のみによりトンネルが発生する。絶縁領域３３０
1および３３０2により、中央の好ましい一部分の外側で
はトンネルが防止される。
【００３４】磁気トンネル接合デバイス４０９を形成す
るための第３の作成実施例を図２１〜図２３に示す。図
２１では、磁気基準領域４２０’が付着され、続いてト
ンネル領域４２２’を含むトンネル層と、マスク２００
によって中断され、隣接絶縁領域４３０1’および４３
０2’を形成する絶縁層とを付着する。領域４２２’な
らびに領域４３０1’および４３０2’を形成する材料は
同じ絶縁材料を含むが、４２２’として示した中央の好
ましいトンネル領域を薄くした結果、その領域の導電性
が増大する。図２２では、マスク２２０が除去され、そ
の代わり、図２３では、薄いトンネル領域４２２の上に
磁気自由領域４２４が付着され、磁気自由領域４２４の
中央の好ましい一部分のみによりトンネルが発生し、よ
り薄い絶縁領域４３０1および４３０2により、この中央
の好ましい領域の外側ではトンネルが防止されるように
なる。
るための第３の作成実施例を図２１〜図２３に示す。図
２１では、磁気基準領域４２０’が付着され、続いてト
ンネル領域４２２’を含むトンネル層と、マスク２００
によって中断され、隣接絶縁領域４３０1’および４３
０2’を形成する絶縁層とを付着する。領域４２２’な
らびに領域４３０1’および４３０2’を形成する材料は
同じ絶縁材料を含むが、４２２’として示した中央の好
ましいトンネル領域を薄くした結果、その領域の導電性
が増大する。図２２では、マスク２２０が除去され、そ
の代わり、図２３では、薄いトンネル領域４２２の上に
磁気自由領域４２４が付着され、磁気自由領域４２４の
中央の好ましい一部分のみによりトンネルが発生し、よ
り薄い絶縁領域４３０1および４３０2により、この中央
の好ましい領域の外側ではトンネルが防止されるように
なる。
【００３５】磁気トンネル接合デバイス５０９を形成す
るための第４の作成実施例を図２４〜図２６に示す。図
２４では、磁気基準領域５２０’が付着され、その上
に、たとえば、アルミニウム（Ａｌ）から形成される導
電層５２１’が付着される。次に、トンネル領域５２
２’を形成するためのもう１つの絶縁層が付着され（あ
るいは、トンネル領域５２２’を形成するためにＡｌは
部分的に酸化される）、その上に磁気自由領域５２４’
が付着される。その構造の上に保護マスク５００が定義
される。次に、酸素イオン（Ｏ2）５０１’がその構造
にイオン注入され、アニール・ステップの結果、以前は
アルミニウムの領域５３０1’および５３０2’がＡｌ2
Ｏ3の絶縁領域に転化される。しかし、マスク５００は
イオンを吸収し、アルミニウム層の小さい領域５２１が
トンネル領域５２２’内の絶縁層に転化されるのを防止
する。図２６では、マスクの除去後、磁気トンネル接合
デバイス５０９は、自由層５２４の中央の好ましい一部
分に最も近いトンネル領域５２２’と、この好ましい一
部分の外側にある薄い絶縁領域５３０1および５３０2を
有することになる。したがって、混合した導電／絶縁領
域からなるこの構造によって決定されるように、自由領
域５２４の中央の好ましい一部分のみにより電気トンネ
ルが発生する。
るための第４の作成実施例を図２４〜図２６に示す。図
２４では、磁気基準領域５２０’が付着され、その上
に、たとえば、アルミニウム（Ａｌ）から形成される導
電層５２１’が付着される。次に、トンネル領域５２
２’を形成するためのもう１つの絶縁層が付着され（あ
るいは、トンネル領域５２２’を形成するためにＡｌは
部分的に酸化される）、その上に磁気自由領域５２４’
が付着される。その構造の上に保護マスク５００が定義
される。次に、酸素イオン（Ｏ2）５０１’がその構造
にイオン注入され、アニール・ステップの結果、以前は
アルミニウムの領域５３０1’および５３０2’がＡｌ2
Ｏ3の絶縁領域に転化される。しかし、マスク５００は
イオンを吸収し、アルミニウム層の小さい領域５２１が
トンネル領域５２２’内の絶縁層に転化されるのを防止
する。図２６では、マスクの除去後、磁気トンネル接合
デバイス５０９は、自由層５２４の中央の好ましい一部
分に最も近いトンネル領域５２２’と、この好ましい一
部分の外側にある薄い絶縁領域５３０1および５３０2を
有することになる。したがって、混合した導電／絶縁領
域からなるこの構造によって決定されるように、自由領
域５２４の中央の好ましい一部分のみにより電気トンネ
ルが発生する。
【００３６】ここでは、好ましいトンネル領域の両側の
絶縁特性を増大するような加法プロセスについて記載し
ている。また、注入または照射によってトンネル接合の
好ましい一部分において導電性が増大するような減法手
法も可能である。
絶縁特性を増大するような加法プロセスについて記載し
ている。また、注入または照射によってトンネル接合の
好ましい一部分において導電性が増大するような減法手
法も可能である。
【００３７】上記のマスクは２重の目的を果たす可能性
がある。すなわち、自己マスキング構造が実現されるよ
うにビット線の一部になる可能性もある。
がある。すなわち、自己マスキング構造が実現されるよ
うにビット線の一部になる可能性もある。
【００３８】主に磁気トンネル接合（「ＭＴＪ」）デバ
イスに関連して本発明について述べてきた。しかし、本
発明の原理は、いかなるタイプの磁気抵抗デバイス、た
とえば、デバイスにアクセスするために電流散乱効果を
使用する巨大磁気抵抗（「ＧＭＲ」）デバイスにも及
ぶ。このようなデバイスで磁気領域の好ましい部分に電
流相互作用を制限すると、同様にデバイスの全体的な応
答が改善される。
イスに関連して本発明について述べてきた。しかし、本
発明の原理は、いかなるタイプの磁気抵抗デバイス、た
とえば、デバイスにアクセスするために電流散乱効果を
使用する巨大磁気抵抗（「ＧＭＲ」）デバイスにも及
ぶ。このようなデバイスで磁気領域の好ましい部分に電
流相互作用を制限すると、同様にデバイスの全体的な応
答が改善される。
【００３９】ここでは、主にＭＲＡＭに関連して本発明
を開示したが、ここに開示した改善策は、磁気抵抗デバ
イスから作成可能な他のデバイスにも適用可能である。
特に、このような改善策は、一般に、磁気記録ヘッドな
どの論理デバイスおよびセンサを含む磁気デバイスに適
用可能である。
を開示したが、ここに開示した改善策は、磁気抵抗デバ
イスから作成可能な他のデバイスにも適用可能である。
特に、このような改善策は、一般に、磁気記録ヘッドな
どの論理デバイスおよびセンサを含む磁気デバイスに適
用可能である。
【００４０】この点に関して、本発明は、一般にセン
サ、たとえば、ディスク・ドライブ・ヘッドに取り付け
られた磁気抵抗アクセス要素に適用可能である。ディス
ク・ドライブでは、アクセス要素の磁化パターンは、下
にある磁気データ記憶域がアクセス要素に対して移動す
ることによって発生する磁界に応じて変動する。次に、
アクセス要素内の結果的な磁化は電気的に感知され、ア
クセス要素内の磁化の相対配向を決定する。磁気領域の
エッジではエッジに平行な方向に磁化がロックされる傾
向があるので、センサは感度が低下する場合が多い。こ
のような領域は、センサの活動部分から電流を分路し、
その感度を低下させる。本発明の原理によれば、アクセ
ス要素内の磁気可変性領域の好ましい一部分だけを電気
トンネルに使用すると、このようなアクセス要素の全体
的な電気および磁気応答が改善される。
サ、たとえば、ディスク・ドライブ・ヘッドに取り付け
られた磁気抵抗アクセス要素に適用可能である。ディス
ク・ドライブでは、アクセス要素の磁化パターンは、下
にある磁気データ記憶域がアクセス要素に対して移動す
ることによって発生する磁界に応じて変動する。次に、
アクセス要素内の結果的な磁化は電気的に感知され、ア
クセス要素内の磁化の相対配向を決定する。磁気領域の
エッジではエッジに平行な方向に磁化がロックされる傾
向があるので、センサは感度が低下する場合が多い。こ
のような領域は、センサの活動部分から電流を分路し、
その感度を低下させる。本発明の原理によれば、アクセ
ス要素内の磁気可変性領域の好ましい一部分だけを電気
トンネルに使用すると、このようなアクセス要素の全体
的な電気および磁気応答が改善される。
【００４１】最も適切な挙動の磁気抵抗デバイスでさ
え、磁気自由領域が２通りの磁化方向の１つを均一に呈
することができない場合があるので、本発明はこのよう
な適切な挙動の磁気抵抗デバイスの電気パフォーマンス
さえも改善するものである。磁気自由領域の好ましい一
部分、たとえば、磁化が２通りの実質的に対向する方向
の１つを均一の呈すると確実に予測できる部分だけに電
気相互作用を制限することにより、デバイスのパフォー
マンスが改善される。
え、磁気自由領域が２通りの磁化方向の１つを均一に呈
することができない場合があるので、本発明はこのよう
な適切な挙動の磁気抵抗デバイスの電気パフォーマンス
さえも改善するものである。磁気自由領域の好ましい一
部分、たとえば、磁化が２通りの実質的に対向する方向
の１つを均一の呈すると確実に予測できる部分だけに電
気相互作用を制限することにより、デバイスのパフォー
マンスが改善される。
【００４２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４３】（１）第１の磁気領域の好ましい一部分の
みにより、発生する磁気抵抗電気相互作用に基づいて、
デバイス内で少なくとも１つの他の構造と協同して形成
された第１の磁気領域を含む、磁気抵抗デバイス。 （２）前記第１の磁気領域がその軸に沿って実質的に対
向する少なくとも２通りの磁気状態の一方に変化可能で
あり、前記第１の磁気領域の前記好ましい一部分が前記
軸の中心点の周りに中心を置く、上記（１）に記載の磁
気抵抗デバイス。 （３）前記第１の磁気領域の前記好ましい一部分が、前
記軸に対して平行な第１の横寸法で測定した前記第１の
磁気領域のサイズの約５０％未満である、上記（２）に
記載の磁気抵抗デバイス。 （４）前記好ましい一部分が、前記軸に対して平行な前
記第１の横寸法で測定した前記第１の磁気領域のサイズ
の約２５％である、上記（３）に記載の磁気抵抗デバイ
ス。 （５）前記デバイス内の前記少なくとも１つの他の構造
が、前記第１の磁気領域より小さく、前記第１の磁気領
域の前記好ましい一部分に対して導電関係になるように
配置された電気相互作用領域を含み、それにより、その
残りの一部分ではなく、前記第１の磁気領域の前記好ま
しい一部分のみにより前記相互作用を実施する、上記
（１）に記載の磁気抵抗デバイス。 （６）前記デバイス内の前記少なくとも１つの他の構造
が、その好ましい一部分ではなく、前記第１の磁気領域
の残りの部分に対して絶縁関係になるように配置された
電気絶縁領域を含み、それにより、その残りの一部分で
はなく、前記第１の磁気領域の前記好ましい一部分のみ
により前記相互作用を実施する、上記（１）に記載の磁
気抵抗デバイス。 （７）磁気メモリと組み合わせて、前記磁気抵抗デバイ
スが前記磁気メモリ内の磁気メモリ・セルを含み、複数
の交差領域を形成する、第１および第２の複数の交差導
電線と、それぞれが複数の交差領域のそれぞれ１つに配
置され、そのそれぞれの交差領域を形成するそれぞれの
交差線によってアクセスされ、前記磁気メモリ・セルを
含む、複数の磁気メモリ・セルとを含む、上記（１）に
記載の磁気抵抗デバイス。 （８）磁気データ記憶媒体と組み合わせて、前記磁気デ
ータ記憶媒体上のデータにアクセスできるようになって
いる磁気アクセス要素を含む、上記（１）に記載の磁気
抵抗デバイス。 （９）前記第１の磁気領域の前記好ましい一部分が、前
記第１の磁気領域が変化可能な２通りの磁気状態のそれ
ぞれが実質的に均一で互いに反対になると確実に予測で
きる領域を含む、上記（１）に記載の磁気抵抗デバイ
ス。 （１０）前記磁気抵抗デバイスが磁気トンネル接合デバ
イスを含み、前記磁気抵抗電気相互作用が電気トンネル
を含む、上記（１）に記載の磁気抵抗デバイス。 （１１）２通りの磁気状態のそれぞれに変化可能な第１
の平面磁気層と、前記第１の平面磁気層より横方向のサ
イズが小さく、前記第１の平面磁気層の好ましい一部分
のみにより磁気抵抗電気相互作用を実施するように前記
第１の平面磁気層に対して位置決めされた電気相互作用
領域とを含む、磁気抵抗デバイス。 （１２）前記電気相互作用領域が、前記第１の平面磁気
層が形成される平面に対して平行な第１の横寸法で測定
した前記第１の平面磁気層のサイズの約５０％未満であ
る、上記（１１）に記載の磁気抵抗デバイス。 （１３）前記電気相互作用領域が、前記第１の平面磁気
層が形成される平面に対して平行な前記第１の横寸法で
測定した前記第１の平面磁気層のサイズの約２５％であ
る、上記（１２）に記載の磁気抵抗デバイス。 （１４）前記第１の磁気層の前記残りの部分による前記
電気相互作用を防止するように位置決めされた電気絶縁
材料をさらに含む、上記（１１）に記載の磁気抵抗デバ
イス。 （１５）磁気メモリと組み合わせて、前記磁気デバイス
が前記磁気メモリ内の磁気メモリ・セルを含み、複数の
交差領域を形成する第１および第２の複数の交差導電線
と、それぞれが複数の交差領域のそれぞれ１つに配置さ
れ、そのそれぞれの交差領域を形成するそれぞれの交差
線によってアクセスされ、前記磁気メモリ・セルを含
む、複数の磁気メモリ・セルとを含む、上記（１１）に
記載の磁気抵抗デバイス。 （１６）磁気データ記憶媒体と組み合わせて、前記磁気
データ記憶媒体上のデータにアクセスできるようになっ
ている磁気アクセス要素を含む、上記（１１）に記載の
磁気抵抗デバイス。 （１７）前記第１の平面磁気層の前記好ましい一部分
が、２通りの正味磁気状態のそれぞれが実質的に均一で
互いに反対になると確実に予測できる領域を含む、上記
（１１）に記載の磁気抵抗デバイス。 （１８）前記磁気抵抗デバイスが磁気トンネル接合デバ
イスを含み、前記磁気抵抗電気相互作用が電気トンネル
を含む、上記（１１）に記載の磁気抵抗デバイス。 （１９）少なくとも２通りの磁気状態間で変化可能な第
１の磁気領域を有する磁気抵抗デバイスにアクセスする
ための方法であって、前記第１の磁気領域の好ましい一
部分に磁気抵抗電気相互作用を制限することを含む方
法。 （２０）前記第１の磁気領域の前記好ましい一部分が、
２通りの磁気状態のそれぞれが実質的に均一で互いに反
対になると確実に予測できる領域を含む、上記（１９）
に記載の方法。 （２１）前記制限が、その残りの一部分ではなく、前記
第１の磁気領域の前記好ましい一部分のみにより前記磁
気抵抗電気相互作用を実施するように形成された電気相
互作用領域を使用することを含む、上記（１９）に記載
の方法。 （２２）前記電気相互作用領域が、前記第１の磁気領域
の前記好ましい一部分の最も近くで導電性になるように
形成され、前記制限が、前記第１の磁気領域の前記残り
の部分による前記磁気抵抗電気相互作用を防止するよう
に形成された電気絶縁体を使用するをさらに含む、上記
（２１）に記載の方法。 （２３）磁気メモリ内の磁気メモリ・セルにアクセスす
るための方法であって、上記（１９）に記載の磁気抵抗
デバイスにアクセスするための方法を含み、前記磁気抵
抗デバイスが前記磁気メモリ・セルを含む方法。 （２４）アクセス要素により磁気データ記憶媒体にアク
セスするための方法であって、上記（１９）に記載の磁
気抵抗デバイスにアクセスするための方法を含み、前記
磁気抵抗デバイスが前記アクセス要素を含む方法。 （２５）前記磁気抵抗デバイスが磁気トンネル接合デバ
イスを含み、前記磁気抵抗電気相互作用が電気トンネル
を含む、上記（１９）に記載の方法。 （２６）磁気抵抗デバイスを形成する方法であって、前
記デバイスにアクセスしたときに磁気抵抗電気相互作用
が発生する電気相互作用領域を形成することと、前記ア
クセスを行ったときに、前記電気相互作用領域の結果的
な位置によって決定される前記第１の磁気層の好ましい
一部分のみにより前記磁気抵抗電気相互作用が発生する
ように、前記電気相互作用領域に最も近く、しかもそれ
より大きくなるように、少なくとも２通りの磁気状態の
それぞれに変化可能な第１の磁気層を形成することとを
含む方法。 （２７）前記電気相互作用領域を形成することが、本来
は絶縁性の領域の所与の領域内の電気絶縁効果を低減
し、それにより、前記所与の領域内に前記電気相互作用
領域を形成することを含む、上記（２６）に記載の方
法。 （２８）前記所与の領域内の電気絶縁効果を低減するこ
とが、前記所与の領域内により少ない電気絶縁体を設け
ることを含む、上記（２７）に記載の方法。 （２９）前記電気相互作用領域を形成することが、前記
電気相互作用領域の周りの領域における前記磁気抵抗電
気相互作用を防止するために、少なくとも部分的に前記
電気相互作用領域の周りの前記領域内に電気絶縁体を形
成することを含む、上記（２６）に記載の方法。 （３０）前記電気絶縁体を形成することが、少なくとも
部分的に前記電気相互作用領域の周りの前記領域内に前
記絶縁体を付着させることを含む、上記（２９）に記載
の方法。 （３１）前記電気絶縁体を形成することが、前記トンネ
ル領域をイオン注入から分離しながら、前記領域を本来
は非絶縁性の材料から絶縁性の材料に転化させるために
少なくとも部分的に前記領域の周りの前記領域にイオン
注入し、それにより、前記電気相互作用領域の導電特性
を維持することを含む、上記（２９）に記載の方法。 （３２）前記磁気抵抗電気相互作用が電気トンネルを含
み、前記電気相互作用領域が電気トンネル領域を含む、
上記（２６）に記載の方法。
みにより、発生する磁気抵抗電気相互作用に基づいて、
デバイス内で少なくとも１つの他の構造と協同して形成
された第１の磁気領域を含む、磁気抵抗デバイス。 （２）前記第１の磁気領域がその軸に沿って実質的に対
向する少なくとも２通りの磁気状態の一方に変化可能で
あり、前記第１の磁気領域の前記好ましい一部分が前記
軸の中心点の周りに中心を置く、上記（１）に記載の磁
気抵抗デバイス。 （３）前記第１の磁気領域の前記好ましい一部分が、前
記軸に対して平行な第１の横寸法で測定した前記第１の
磁気領域のサイズの約５０％未満である、上記（２）に
記載の磁気抵抗デバイス。 （４）前記好ましい一部分が、前記軸に対して平行な前
記第１の横寸法で測定した前記第１の磁気領域のサイズ
の約２５％である、上記（３）に記載の磁気抵抗デバイ
ス。 （５）前記デバイス内の前記少なくとも１つの他の構造
が、前記第１の磁気領域より小さく、前記第１の磁気領
域の前記好ましい一部分に対して導電関係になるように
配置された電気相互作用領域を含み、それにより、その
残りの一部分ではなく、前記第１の磁気領域の前記好ま
しい一部分のみにより前記相互作用を実施する、上記
（１）に記載の磁気抵抗デバイス。 （６）前記デバイス内の前記少なくとも１つの他の構造
が、その好ましい一部分ではなく、前記第１の磁気領域
の残りの部分に対して絶縁関係になるように配置された
電気絶縁領域を含み、それにより、その残りの一部分で
はなく、前記第１の磁気領域の前記好ましい一部分のみ
により前記相互作用を実施する、上記（１）に記載の磁
気抵抗デバイス。 （７）磁気メモリと組み合わせて、前記磁気抵抗デバイ
スが前記磁気メモリ内の磁気メモリ・セルを含み、複数
の交差領域を形成する、第１および第２の複数の交差導
電線と、それぞれが複数の交差領域のそれぞれ１つに配
置され、そのそれぞれの交差領域を形成するそれぞれの
交差線によってアクセスされ、前記磁気メモリ・セルを
含む、複数の磁気メモリ・セルとを含む、上記（１）に
記載の磁気抵抗デバイス。 （８）磁気データ記憶媒体と組み合わせて、前記磁気デ
ータ記憶媒体上のデータにアクセスできるようになって
いる磁気アクセス要素を含む、上記（１）に記載の磁気
抵抗デバイス。 （９）前記第１の磁気領域の前記好ましい一部分が、前
記第１の磁気領域が変化可能な２通りの磁気状態のそれ
ぞれが実質的に均一で互いに反対になると確実に予測で
きる領域を含む、上記（１）に記載の磁気抵抗デバイ
ス。 （１０）前記磁気抵抗デバイスが磁気トンネル接合デバ
イスを含み、前記磁気抵抗電気相互作用が電気トンネル
を含む、上記（１）に記載の磁気抵抗デバイス。 （１１）２通りの磁気状態のそれぞれに変化可能な第１
の平面磁気層と、前記第１の平面磁気層より横方向のサ
イズが小さく、前記第１の平面磁気層の好ましい一部分
のみにより磁気抵抗電気相互作用を実施するように前記
第１の平面磁気層に対して位置決めされた電気相互作用
領域とを含む、磁気抵抗デバイス。 （１２）前記電気相互作用領域が、前記第１の平面磁気
層が形成される平面に対して平行な第１の横寸法で測定
した前記第１の平面磁気層のサイズの約５０％未満であ
る、上記（１１）に記載の磁気抵抗デバイス。 （１３）前記電気相互作用領域が、前記第１の平面磁気
層が形成される平面に対して平行な前記第１の横寸法で
測定した前記第１の平面磁気層のサイズの約２５％であ
る、上記（１２）に記載の磁気抵抗デバイス。 （１４）前記第１の磁気層の前記残りの部分による前記
電気相互作用を防止するように位置決めされた電気絶縁
材料をさらに含む、上記（１１）に記載の磁気抵抗デバ
イス。 （１５）磁気メモリと組み合わせて、前記磁気デバイス
が前記磁気メモリ内の磁気メモリ・セルを含み、複数の
交差領域を形成する第１および第２の複数の交差導電線
と、それぞれが複数の交差領域のそれぞれ１つに配置さ
れ、そのそれぞれの交差領域を形成するそれぞれの交差
線によってアクセスされ、前記磁気メモリ・セルを含
む、複数の磁気メモリ・セルとを含む、上記（１１）に
記載の磁気抵抗デバイス。 （１６）磁気データ記憶媒体と組み合わせて、前記磁気
データ記憶媒体上のデータにアクセスできるようになっ
ている磁気アクセス要素を含む、上記（１１）に記載の
磁気抵抗デバイス。 （１７）前記第１の平面磁気層の前記好ましい一部分
が、２通りの正味磁気状態のそれぞれが実質的に均一で
互いに反対になると確実に予測できる領域を含む、上記
（１１）に記載の磁気抵抗デバイス。 （１８）前記磁気抵抗デバイスが磁気トンネル接合デバ
イスを含み、前記磁気抵抗電気相互作用が電気トンネル
を含む、上記（１１）に記載の磁気抵抗デバイス。 （１９）少なくとも２通りの磁気状態間で変化可能な第
１の磁気領域を有する磁気抵抗デバイスにアクセスする
ための方法であって、前記第１の磁気領域の好ましい一
部分に磁気抵抗電気相互作用を制限することを含む方
法。 （２０）前記第１の磁気領域の前記好ましい一部分が、
２通りの磁気状態のそれぞれが実質的に均一で互いに反
対になると確実に予測できる領域を含む、上記（１９）
に記載の方法。 （２１）前記制限が、その残りの一部分ではなく、前記
第１の磁気領域の前記好ましい一部分のみにより前記磁
気抵抗電気相互作用を実施するように形成された電気相
互作用領域を使用することを含む、上記（１９）に記載
の方法。 （２２）前記電気相互作用領域が、前記第１の磁気領域
の前記好ましい一部分の最も近くで導電性になるように
形成され、前記制限が、前記第１の磁気領域の前記残り
の部分による前記磁気抵抗電気相互作用を防止するよう
に形成された電気絶縁体を使用するをさらに含む、上記
（２１）に記載の方法。 （２３）磁気メモリ内の磁気メモリ・セルにアクセスす
るための方法であって、上記（１９）に記載の磁気抵抗
デバイスにアクセスするための方法を含み、前記磁気抵
抗デバイスが前記磁気メモリ・セルを含む方法。 （２４）アクセス要素により磁気データ記憶媒体にアク
セスするための方法であって、上記（１９）に記載の磁
気抵抗デバイスにアクセスするための方法を含み、前記
磁気抵抗デバイスが前記アクセス要素を含む方法。 （２５）前記磁気抵抗デバイスが磁気トンネル接合デバ
イスを含み、前記磁気抵抗電気相互作用が電気トンネル
を含む、上記（１９）に記載の方法。 （２６）磁気抵抗デバイスを形成する方法であって、前
記デバイスにアクセスしたときに磁気抵抗電気相互作用
が発生する電気相互作用領域を形成することと、前記ア
クセスを行ったときに、前記電気相互作用領域の結果的
な位置によって決定される前記第１の磁気層の好ましい
一部分のみにより前記磁気抵抗電気相互作用が発生する
ように、前記電気相互作用領域に最も近く、しかもそれ
より大きくなるように、少なくとも２通りの磁気状態の
それぞれに変化可能な第１の磁気層を形成することとを
含む方法。 （２７）前記電気相互作用領域を形成することが、本来
は絶縁性の領域の所与の領域内の電気絶縁効果を低減
し、それにより、前記所与の領域内に前記電気相互作用
領域を形成することを含む、上記（２６）に記載の方
法。 （２８）前記所与の領域内の電気絶縁効果を低減するこ
とが、前記所与の領域内により少ない電気絶縁体を設け
ることを含む、上記（２７）に記載の方法。 （２９）前記電気相互作用領域を形成することが、前記
電気相互作用領域の周りの領域における前記磁気抵抗電
気相互作用を防止するために、少なくとも部分的に前記
電気相互作用領域の周りの前記領域内に電気絶縁体を形
成することを含む、上記（２６）に記載の方法。 （３０）前記電気絶縁体を形成することが、少なくとも
部分的に前記電気相互作用領域の周りの前記領域内に前
記絶縁体を付着させることを含む、上記（２９）に記載
の方法。 （３１）前記電気絶縁体を形成することが、前記トンネ
ル領域をイオン注入から分離しながら、前記領域を本来
は非絶縁性の材料から絶縁性の材料に転化させるために
少なくとも部分的に前記領域の周りの前記領域にイオン
注入し、それにより、前記電気相互作用領域の導電特性
を維持することを含む、上記（２９）に記載の方法。 （３２）前記磁気抵抗電気相互作用が電気トンネルを含
み、前記電気相互作用領域が電気トンネル領域を含む、
上記（２６）に記載の方法。
【図１】交差するビット線とワード線との交点にある複
数の磁気メモリ・セルと、個々の磁気トンネル接合メモ
リ・セルとを有するＭＲＡＭアレイを示す図である。
数の磁気メモリ・セルと、個々の磁気トンネル接合メモ
リ・セルとを有するＭＲＡＭアレイを示す図である。
【図２】交差するビット線とワード線との交点にある複
数の磁気メモリ・セルと、個々の磁気トンネル接合メモ
リ・セルとを有するＭＲＡＭアレイを示す図である。
数の磁気メモリ・セルと、個々の磁気トンネル接合メモ
リ・セルとを有するＭＲＡＭアレイを示す図である。
【図３】理想的な磁気トンネル接合デバイスの印加され
た磁化容易軸磁界に対する測定抵抗を示す理想的なヒス
テリシス・ループを示す図である。
た磁化容易軸磁界に対する測定抵抗を示す理想的なヒス
テリシス・ループを示す図である。
【図４】その中に複合微小磁性構造を有し、左右対称に
形成された自由磁気領域サンプルの磁化パターンを示す
図である。
形成された自由磁気領域サンプルの磁化パターンを示す
図である。
【図５】図４のサンプル領域の計算ヒステリシス・ルー
プを示す図である。
プを示す図である。
【図６】関連の米国特許出願の技法を使用するサンプル
自由領域の改善された磁化パターンを示す図である。
自由領域の改善された磁化パターンを示す図である。
【図７】図６のサンプル領域の測定ヒステリシス・ルー
プを示す図である。
プを示す図である。
【図８】可能な２通りの磁気方向が実質的に均一で互い
に反対になると確実に予測できる、より小さい好ましい
一部分を表すしるしがその上に重ねられ、同じく図６の
自由領域の磁化パターンを示す図である。
に反対になると確実に予測できる、より小さい好ましい
一部分を表すしるしがその上に重ねられ、同じく図６の
自由領域の磁化パターンを示す図である。
【図９】図８に示すように重ねられた領域の３通りの測
定ヒステリシス・ループをそれぞれ示す図である。
定ヒステリシス・ループをそれぞれ示す図である。
【図１０】より小さいトンネル領域とそれに最も近く位
置決めされた絶縁体とを使用することにより自由磁気領
域の好ましい一部分に電気トンネルが制限される、本発
明により形成された磁気トンネル接合デバイスの実施例
を示す図である。
置決めされた絶縁体とを使用することにより自由磁気領
域の好ましい一部分に電気トンネルが制限される、本発
明により形成された磁気トンネル接合デバイスの実施例
を示す図である。
【図１１】本発明の原理により磁気トンネル接合デバイ
スを形成するための第１の作成プロセスを示す図であ
る。
スを形成するための第１の作成プロセスを示す図であ
る。
【図１２】本発明の原理により磁気トンネル接合デバイ
スを形成するための第１の作成プロセスを示す図であ
る。
スを形成するための第１の作成プロセスを示す図であ
る。
【図１３】本発明の原理により磁気トンネル接合デバイ
スを形成するための第１の作成プロセスを示す図であ
る。
スを形成するための第１の作成プロセスを示す図であ
る。
【図１４】本発明の原理により磁気トンネル接合デバイ
スを形成するための第１の作成プロセスを示す図であ
る。
スを形成するための第１の作成プロセスを示す図であ
る。
【図１５】本発明の原理により磁気トンネル接合デバイ
スを形成するための第１の作成プロセスを示す図であ
る。
スを形成するための第１の作成プロセスを示す図であ
る。
【図１６】本発明の原理により磁気トンネル接合デバイ
スを形成するための第２の作成プロセスを示す図であ
る。
スを形成するための第２の作成プロセスを示す図であ
る。
【図１７】本発明の原理により磁気トンネル接合デバイ
スを形成するための第２の作成プロセスを示す図であ
る。
スを形成するための第２の作成プロセスを示す図であ
る。
【図１８】本発明の原理により磁気トンネル接合デバイ
スを形成するための第２の作成プロセスを示す図であ
る。
スを形成するための第２の作成プロセスを示す図であ
る。
【図１９】本発明の原理により磁気トンネル接合デバイ
スを形成するための第２の作成プロセスを示す図であ
る。
スを形成するための第２の作成プロセスを示す図であ
る。
【図２０】本発明の原理により磁気トンネル接合デバイ
スを形成するための第２の作成プロセスを示す図であ
る。
スを形成するための第２の作成プロセスを示す図であ
る。
【図２１】本発明の原理により磁気トンネル接合デバイ
スを形成するための第３の作成プロセスを示す図であ
る。
スを形成するための第３の作成プロセスを示す図であ
る。
【図２２】本発明の原理により磁気トンネル接合デバイ
スを形成するための第３の作成プロセスを示す図であ
る。
スを形成するための第３の作成プロセスを示す図であ
る。
【図２３】本発明の原理により磁気トンネル接合デバイ
スを形成するための第３の作成プロセスを示す図であ
る。
スを形成するための第３の作成プロセスを示す図であ
る。
【図２４】本発明の原理により磁気トンネル接合デバイ
スを形成するための第４の作成プロセスを示す図であ
る。
スを形成するための第４の作成プロセスを示す図であ
る。
【図２５】本発明の原理により磁気トンネル接合デバイ
スを形成するための第４の作成プロセスを示す図であ
る。
スを形成するための第４の作成プロセスを示す図であ
る。
【図２６】本発明の原理により磁気トンネル接合デバイ
スを形成するための第４の作成プロセスを示す図であ
る。
スを形成するための第４の作成プロセスを示す図であ
る。
１０９ 磁気トンネル接合デバイス １２０ 基準磁気領域 １２２ トンネル領域 １２４ 自由磁気領域 １３０1 絶縁領域 １３０2 絶縁領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フィリップ・エドワード・バトソン アメリカ合衆国10536 ニューヨーク州カ トナ ベッドフォード・ロード ８ (72)発明者 ジョン・スロンチェフスキ アメリカ合衆国10536 ニューヨーク州カ トナ アール・アール ５ (72)発明者 フィリップ・ルイ・トルユー アメリカ合衆国07430 ニュージャージー 州マーワ チェドワース・サークル 1171
Claims (32)
- 【請求項１】第１の磁気領域の好ましい一部分のみによ
り、発生する磁気抵抗電気相互作用に基づいて、デバイ
ス内で少なくとも１つの他の構造と協同して形成された
第１の磁気領域を含む、磁気抵抗デバイス。 - 【請求項２】前記第１の磁気領域がその軸に沿って実質
的に対向する少なくとも２通りの磁気状態の一方に変化
可能であり、前記第１の磁気領域の前記好ましい一部分
が前記軸の中心点の周りに中心を置く、請求項１に記載
の磁気抵抗デバイス。 - 【請求項３】前記第１の磁気領域の前記好ましい一部分
が、前記軸に対して平行な第１の横寸法で測定した前記
第１の磁気領域のサイズの約５０％未満である、請求項
２に記載の磁気抵抗デバイス。 - 【請求項４】前記好ましい一部分が、前記軸に対して平
行な前記第１の横寸法で測定した前記第１の磁気領域の
サイズの約２５％である、請求項３に記載の磁気抵抗デ
バイス。 - 【請求項５】前記デバイス内の前記少なくとも１つの他
の構造が、前記第１の磁気領域より小さく、前記第１の
磁気領域の前記好ましい一部分に対して導電関係になる
ように配置された電気相互作用領域を含み、それによ
り、その残りの一部分ではなく、前記第１の磁気領域の
前記好ましい一部分のみにより前記相互作用を実施す
る、請求項１に記載の磁気抵抗デバイス。 - 【請求項６】前記デバイス内の前記少なくとも１つの他
の構造が、その好ましい一部分ではなく、前記第１の磁
気領域の残りの部分に対して絶縁関係になるように配置
された電気絶縁領域を含み、それにより、その残りの一
部分ではなく、前記第１の磁気領域の前記好ましい一部
分のみにより前記相互作用を実施する、請求項１に記載
の磁気抵抗デバイス。 - 【請求項７】磁気メモリと組み合わせて、前記磁気抵抗
デバイスが前記磁気メモリ内の磁気メモリ・セルを含
み、 複数の交差領域を形成する、第１および第２の複数の交
差導電線と、 それぞれが複数の交差領域のそれぞれ１つに配置され、
そのそれぞれの交差領域を形成するそれぞれの交差線に
よってアクセスされ、前記磁気メモリ・セルを含む、複
数の磁気メモリ・セルとを含む、請求項１に記載の磁気
抵抗デバイス。 - 【請求項８】磁気データ記憶媒体と組み合わせて、前記
磁気データ記憶媒体上のデータにアクセスできるように
なっている磁気アクセス要素を含む、請求項１に記載の
磁気抵抗デバイス。 - 【請求項９】前記第１の磁気領域の前記好ましい一部分
が、前記第１の磁気領域が変化可能な２通りの磁気状態
のそれぞれが実質的に均一で互いに反対になると確実に
予測できる領域を含む、請求項１に記載の磁気抵抗デバ
イス。 - 【請求項１０】前記磁気抵抗デバイスが磁気トンネル接
合デバイスを含み、前記磁気抵抗電気相互作用が電気ト
ンネルを含む、請求項１に記載の磁気抵抗デバイス。 - 【請求項１１】２通りの磁気状態のそれぞれに変化可能
な第１の平面磁気層と、 前記第１の平面磁気層より横方向のサイズが小さく、前
記第１の平面磁気層の好ましい一部分のみにより磁気抵
抗電気相互作用を実施するように前記第１の平面磁気層
に対して位置決めされた電気相互作用領域とを含む、磁
気抵抗デバイス。 - 【請求項１２】前記電気相互作用領域が、前記第１の平
面磁気層が形成される平面に対して平行な第１の横寸法
で測定した前記第１の平面磁気層のサイズの約５０％未
満である、請求項１１に記載の磁気抵抗デバイス。 - 【請求項１３】前記電気相互作用領域が、前記第１の平
面磁気層が形成される平面に対して平行な前記第１の横
寸法で測定した前記第１の平面磁気層のサイズの約２５
％である、請求項１２に記載の磁気抵抗デバイス。 - 【請求項１４】前記第１の磁気層の前記残りの部分によ
る前記電気相互作用を防止するように位置決めされた電
気絶縁材料をさらに含む、請求項１１に記載の磁気抵抗
デバイス。 - 【請求項１５】磁気メモリと組み合わせて、前記磁気デ
バイスが前記磁気メモリ内の磁気メモリ・セルを含み、 複数の交差領域を形成する第１および第２の複数の交差
導電線と、 それぞれが複数の交差領域のそれぞれ１つに配置され、
そのそれぞれの交差領域を形成するそれぞれの交差線に
よってアクセスされ、前記磁気メモリ・セルを含む、複
数の磁気メモリ・セルとを含む、請求項１１に記載の磁
気抵抗デバイス。 - 【請求項１６】磁気データ記憶媒体と組み合わせて、前
記磁気データ記憶媒体上のデータにアクセスできるよう
になっている磁気アクセス要素を含む、請求項１１に記
載の磁気抵抗デバイス。 - 【請求項１７】前記第１の平面磁気層の前記好ましい一
部分が、２通りの正味磁気状態のそれぞれが実質的に均
一で互いに反対になると確実に予測できる領域を含む、
請求項１１に記載の磁気抵抗デバイス。 - 【請求項１８】前記磁気抵抗デバイスが磁気トンネル接
合デバイスを含み、前記磁気抵抗電気相互作用が電気ト
ンネルを含む、請求項１１に記載の磁気抵抗デバイス。 - 【請求項１９】少なくとも２通りの磁気状態間で変化可
能な第１の磁気領域を有する磁気抵抗デバイスにアクセ
スするための方法であって、 前記第１の磁気領域の好ましい一部分に磁気抵抗電気相
互作用を制限することを含む方法。 - 【請求項２０】前記第１の磁気領域の前記好ましい一部
分が、２通りの磁気状態のそれぞれが実質的に均一で互
いに反対になると確実に予測できる領域を含む、請求項
１９に記載の方法。 - 【請求項２１】前記制限が、その残りの一部分ではな
く、前記第１の磁気領域の前記好ましい一部分のみによ
り前記磁気抵抗電気相互作用を実施するように形成され
た電気相互作用領域を使用することを含む、請求項１９
に記載の方法。 - 【請求項２２】前記電気相互作用領域が、前記第１の磁
気領域の前記好ましい一部分の最も近くで導電性になる
ように形成され、前記制限が、前記第１の磁気領域の前
記残りの部分による前記磁気抵抗電気相互作用を防止す
るように形成された電気絶縁体を使用するをさらに含
む、請求項２１に記載の方法。 - 【請求項２３】磁気メモリ内の磁気メモリ・セルにアク
セスするための方法であって、請求項１９に記載の磁気
抵抗デバイスにアクセスするための方法を含み、前記磁
気抵抗デバイスが前記磁気メモリ・セルを含む方法。 - 【請求項２４】アクセス要素により磁気データ記憶媒体
にアクセスするための方法であって、請求項１９に記載
の磁気抵抗デバイスにアクセスするための方法を含み、
前記磁気抵抗デバイスが前記アクセス要素を含む方法。 - 【請求項２５】前記磁気抵抗デバイスが磁気トンネル接
合デバイスを含み、前記磁気抵抗電気相互作用が電気ト
ンネルを含む、請求項１９に記載の方法。 - 【請求項２６】磁気抵抗デバイスを形成する方法であっ
て、 前記デバイスにアクセスしたときに磁気抵抗電気相互作
用が発生する電気相互作用領域を形成することと、 前記アクセスを行ったときに、前記電気相互作用領域の
結果的な位置によって決定される前記第１の磁気層の好
ましい一部分のみにより前記磁気抵抗電気相互作用が発
生するように、前記電気相互作用領域に最も近く、しか
もそれより大きくなるように、少なくとも２通りの磁気
状態のそれぞれに変化可能な第１の磁気層を形成するこ
ととを含む方法。 - 【請求項２７】前記電気相互作用領域を形成すること
が、 本来は絶縁性の領域の所与の領域内の電気絶縁効果を低
減し、それにより、前記所与の領域内に前記電気相互作
用領域を形成することを含む、請求項２６に記載の方
法。 - 【請求項２８】前記所与の領域内の電気絶縁効果を低減
することが、前記所与の領域内により少ない電気絶縁体
を設けることを含む、請求項２７に記載の方法。 - 【請求項２９】前記電気相互作用領域を形成すること
が、 前記電気相互作用領域の周りの領域における前記磁気抵
抗電気相互作用を防止するために、少なくとも部分的に
前記電気相互作用領域の周りの前記領域内に電気絶縁体
を形成することを含む、請求項２６に記載の方法。 - 【請求項３０】前記電気絶縁体を形成することが、少な
くとも部分的に前記電気相互作用領域の周りの前記領域
内に前記絶縁体を付着させることを含む、請求項２９に
記載の方法。 - 【請求項３１】前記電気絶縁体を形成することが、前記
トンネル領域をイオン注入から分離しながら、前記領域
を本来は非絶縁性の材料から絶縁性の材料に転化させる
ために少なくとも部分的に前記領域の周りの前記領域に
イオン注入し、それにより、前記電気相互作用領域の導
電特性を維持することを含む、請求項２９に記載の方
法。 - 【請求項３２】前記磁気抵抗電気相互作用が電気トンネ
ルを含み、前記電気相互作用領域が電気トンネル領域を
含む、請求項２６に記載の方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/021,352 US6590750B2 (en) | 1996-03-18 | 1998-02-10 | Limiting magnetoresistive electrical interaction to a preferred portion of a magnetic region in magnetic devices |
| US09/021352 | 1998-02-10 |
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| Publication Number | Publication Date |
|---|---|
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ID=21803722
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|---|---|---|---|
| JP02625899A Expired - Lifetime JP3368224B2 (ja) | 1998-02-10 | 1999-02-03 | 不完全オーバラップ磁気ｒａｍセル |
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| Country | Link |
|---|---|
| US (2) | US6590750B2 (ja) |
| EP (1) | EP0936624B1 (ja) |
| JP (1) | JP3368224B2 (ja) |
| KR (1) | KR100333208B1 (ja) |
| DE (1) | DE69923244T2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000353791A (ja) * | 1999-05-17 | 2000-12-19 | Motorola Inc | 磁気ランダム・アクセス・メモリおよびその製作方法 |
| JP2001175641A (ja) * | 1999-10-19 | 2001-06-29 | Motorola Inc | デュアル・リード・ポートを含む埋め込みｍｒａｍ |
| US6552926B2 (en) | 2001-04-03 | 2003-04-22 | Mitsubishi Denki Kabushiki Kaisha | Magnetic random-access memory |
| US7723827B2 (en) | 2002-05-13 | 2010-05-25 | Nec Corporation | Semiconductor storage device and production method therefor |
| KR20150004891A (ko) * | 2012-04-27 | 2015-01-13 | 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. | 자기 메모리 및 제조 방법 |
Families Citing this family (58)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11175920A (ja) * | 1997-12-05 | 1999-07-02 | Nec Corp | 磁気抵抗効果型複合ヘッドおよびその製造方法 |
| US6611405B1 (en) * | 1999-09-16 | 2003-08-26 | Kabushiki Kaisha Toshiba | Magnetoresistive element and magnetic memory device |
| US20020036876A1 (en) * | 2000-09-06 | 2002-03-28 | Yasuhiro Kawawake | Magnetoresistive element, method for manufacturing the same, and magnetic device using the same |
| DE10048420A1 (de) * | 2000-09-29 | 2002-04-18 | Infineon Technologies Ag | Verfahren zum Herstellen von integrierten Schaltungsanordnungen sowie zugehörige Schaltungsanordnungen, insbesondere Tunnelkontaktelemente |
| JP3647736B2 (ja) | 2000-09-29 | 2005-05-18 | 株式会社東芝 | 磁気抵抗効果素子、磁気ヘッド及び磁気再生装置 |
| DE10050076C2 (de) | 2000-10-10 | 2003-09-18 | Infineon Technologies Ag | Verfahren zur Herstellung einer ferromagnetischen Struktur und ferromagnetisches Bauelement |
| CN100466322C (zh) * | 2001-01-19 | 2009-03-04 | 松下电器产业株式会社 | 磁存储元件、其制造方法和驱动方法、及存储器阵列 |
| US6798599B2 (en) * | 2001-01-29 | 2004-09-28 | Seagate Technology Llc | Disc storage system employing non-volatile magnetoresistive random access memory |
| US6780652B2 (en) * | 2001-03-15 | 2004-08-24 | Micron Technology, Inc. | Self-aligned MRAM contact and method of fabrication |
| JP5013494B2 (ja) * | 2001-04-06 | 2012-08-29 | ルネサスエレクトロニクス株式会社 | 磁性メモリの製造方法 |
| JP4405103B2 (ja) | 2001-04-20 | 2010-01-27 | 株式会社東芝 | 半導体記憶装置 |
| US6633497B2 (en) * | 2001-06-22 | 2003-10-14 | Hewlett-Packard Development Company, L.P. | Resistive cross point array of short-tolerant memory cells |
| KR100433936B1 (ko) * | 2001-06-30 | 2004-06-04 | 주식회사 하이닉스반도체 | 자기저항식 랜덤 액세스 메모리의 자성 터널링 접합층 형성 방법 |
| US6576480B2 (en) * | 2001-07-26 | 2003-06-10 | Micron Technology, Inc. | Structure and method for transverse field enhancement |
| US6545906B1 (en) | 2001-10-16 | 2003-04-08 | Motorola, Inc. | Method of writing to scalable magnetoresistance random access memory element |
| JP4032695B2 (ja) * | 2001-10-23 | 2008-01-16 | ソニー株式会社 | 磁気メモリ装置 |
| TW582032B (en) | 2001-11-30 | 2004-04-01 | Toshiba Corp | Magnetic random access memory |
| US6707084B2 (en) * | 2002-02-06 | 2004-03-16 | Micron Technology, Inc. | Antiferromagnetically stabilized pseudo spin valve for memory applications |
| JP2003243630A (ja) * | 2002-02-18 | 2003-08-29 | Sony Corp | 磁気メモリ装置およびその製造方法 |
| JP3749873B2 (ja) * | 2002-03-28 | 2006-03-01 | 株式会社東芝 | 磁気抵抗効果素子、磁気ヘッド及び磁気再生装置 |
| US6903396B2 (en) * | 2002-04-12 | 2005-06-07 | Micron Technology, Inc. | Control of MTJ tunnel area |
| US6979526B2 (en) * | 2002-06-03 | 2005-12-27 | Infineon Technologies Ag | Lithography alignment and overlay measurement marks formed by resist mask blocking for MRAMs |
| US7095646B2 (en) | 2002-07-17 | 2006-08-22 | Freescale Semiconductor, Inc. | Multi-state magnetoresistance random access cell with improved memory storage density |
| GB0218418D0 (en) * | 2002-08-08 | 2002-09-18 | Seagate Technology Llc | GMR spin valve sensor with ion implanted areas |
| US6858441B2 (en) * | 2002-09-04 | 2005-02-22 | Infineon Technologies Ag | MRAM MTJ stack to conductive line alignment method |
| JP4399211B2 (ja) * | 2002-12-21 | 2010-01-13 | 株式会社ハイニックスセミコンダクター | バイオセンサー |
| US7199055B2 (en) * | 2003-03-03 | 2007-04-03 | Cypress Semiconductor Corp. | Magnetic memory cell junction and method for forming a magnetic memory cell junction |
| US6818549B2 (en) * | 2003-03-05 | 2004-11-16 | Hewlett-Packard Development Company, L.P. | Buried magnetic tunnel-junction memory cell and methods |
| US6921953B2 (en) * | 2003-04-09 | 2005-07-26 | Micron Technology, Inc. | Self-aligned, low-resistance, efficient MRAM read/write conductors |
| US6956763B2 (en) | 2003-06-27 | 2005-10-18 | Freescale Semiconductor, Inc. | MRAM element and methods for writing the MRAM element |
| KR100487927B1 (ko) * | 2003-07-21 | 2005-05-09 | 주식회사 하이닉스반도체 | 마그네틱 램의 형성방법 |
| US7183130B2 (en) * | 2003-07-29 | 2007-02-27 | International Business Machines Corporation | Magnetic random access memory and method of fabricating thereof |
| US6967366B2 (en) | 2003-08-25 | 2005-11-22 | Freescale Semiconductor, Inc. | Magnetoresistive random access memory with reduced switching field variation |
| JP2005109242A (ja) * | 2003-09-30 | 2005-04-21 | Tdk Corp | 磁気抵抗効果素子及び磁気ヘッド |
| JP2005109240A (ja) * | 2003-09-30 | 2005-04-21 | Tdk Corp | 磁気抵抗効果素子及び磁気ヘッド |
| JP2005109239A (ja) * | 2003-09-30 | 2005-04-21 | Tdk Corp | 磁気抵抗効果素子及び磁気ヘッド |
| JP2005109241A (ja) * | 2003-09-30 | 2005-04-21 | Tdk Corp | 磁気抵抗効果素子及びその製造方法並びに磁気ヘッド |
| JP2005109243A (ja) * | 2003-09-30 | 2005-04-21 | Tdk Corp | 磁気抵抗効果素子及び磁気ヘッド |
| US6794697B1 (en) | 2003-10-01 | 2004-09-21 | Hewlett-Packard Development Company, L.P. | Asymmetric patterned magnetic memory |
| JP4244312B2 (ja) * | 2003-10-02 | 2009-03-25 | 株式会社東芝 | 磁気抵抗効果素子、磁気ヘッド及び磁気再生装置 |
| US7053429B2 (en) * | 2003-11-06 | 2006-05-30 | Honeywell International Inc. | Bias-adjusted giant magnetoresistive (GMR) devices for magnetic random access memory (MRAM) applications |
| JP2005315678A (ja) * | 2004-04-28 | 2005-11-10 | Canon Inc | 検出方法、検出デバイス及び検出用キット |
| US20070279971A1 (en) * | 2004-06-04 | 2007-12-06 | Micron Technology, Inc. | Modified pseudo-spin valve (psv) for memory applications |
| US7211446B2 (en) * | 2004-06-11 | 2007-05-01 | International Business Machines Corporation | Method of patterning a magnetic tunnel junction stack for a magneto-resistive random access memory |
| US7223612B2 (en) * | 2004-07-26 | 2007-05-29 | Infineon Technologies Ag | Alignment of MTJ stack to conductive lines in the absence of topography |
| US7442624B2 (en) * | 2004-08-02 | 2008-10-28 | Infineon Technologies Ag | Deep alignment marks on edge chips for subsequent alignment of opaque layers |
| US7356909B1 (en) * | 2004-09-29 | 2008-04-15 | Headway Technologies, Inc. | Method of forming a CPP magnetic recording head with a self-stabilizing vortex configuration |
| US7129098B2 (en) | 2004-11-24 | 2006-10-31 | Freescale Semiconductor, Inc. | Reduced power magnetoresistive random access memory elements |
| US7839605B2 (en) * | 2005-11-13 | 2010-11-23 | Hitachi Global Storage Technologies Netherlands B.V. | Electrical signal-processing device integrating a flux sensor with a flux generator in a magnetic circuit |
| US7697243B1 (en) * | 2006-09-08 | 2010-04-13 | The United States Of America As Represented By The United States Department Of Energy | Method for the detection of a magnetic field utilizing a magnetic vortex |
| US7447060B2 (en) * | 2007-02-23 | 2008-11-04 | Everspin Technologies, Inc. | MRAM Memory conditioning |
| US20100315869A1 (en) * | 2009-06-15 | 2010-12-16 | Magic Technologies, Inc. | Spin torque transfer MRAM design with low switching current |
| KR101356769B1 (ko) | 2012-05-24 | 2014-01-28 | 한국과학기술연구원 | 스핀전달토크를 이용한 발진소자 |
| US10096767B2 (en) * | 2013-03-09 | 2018-10-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Elongated magnetoresistive tunnel junction structure |
| KR20150074487A (ko) | 2013-12-24 | 2015-07-02 | 삼성전자주식회사 | 식각 부산물 검출 방법 및 이를 이용한 자기 저항 메모리 장치의 제조 방법 |
| US10483460B2 (en) * | 2015-10-31 | 2019-11-19 | Everspin Technologies, Inc. | Method of manufacturing a magnetoresistive stack/ structure using plurality of encapsulation layers |
| EP3673522B1 (en) | 2017-08-23 | 2022-10-05 | Everspin Technologies, Inc. | Magnetoresistive bit fabrication by multi-step etching |
| GB2576174B (en) * | 2018-08-07 | 2021-06-16 | Ip2Ipo Innovations Ltd | Memory |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| MY108176A (en) | 1991-02-08 | 1996-08-30 | Hitachi Global Storage Tech Netherlands B V | Magnetoresistive sensor based on oscillations in the magnetoresistance |
| US6021065A (en) * | 1996-09-06 | 2000-02-01 | Nonvolatile Electronics Incorporated | Spin dependent tunneling memory |
| US5408377A (en) | 1993-10-15 | 1995-04-18 | International Business Machines Corporation | Magnetoresistive sensor with improved ferromagnetic sensing layer and magnetic recording system using the sensor |
| US5835003A (en) * | 1995-09-29 | 1998-11-10 | Hewlett-Packard Company | Colossal magnetoresistance sensor |
| JP3293437B2 (ja) * | 1995-12-19 | 2002-06-17 | 松下電器産業株式会社 | 磁気抵抗効果素子、磁気抵抗効果型ヘッド及びメモリー素子 |
| US5764567A (en) * | 1996-11-27 | 1998-06-09 | International Business Machines Corporation | Magnetic tunnel junction device with nonferromagnetic interface layer for improved magnetic field response |
| US5640343A (en) * | 1996-03-18 | 1997-06-17 | International Business Machines Corporation | Magnetic memory array using magnetic tunnel junction devices in the memory cells |
| US5650958A (en) | 1996-03-18 | 1997-07-22 | International Business Machines Corporation | Magnetic tunnel junctions with controlled magnetic response |
| US5835314A (en) * | 1996-04-17 | 1998-11-10 | Massachusetts Institute Of Technology | Tunnel junction device for storage and switching of signals |
| US5668688A (en) * | 1996-05-24 | 1997-09-16 | Quantum Peripherals Colorado, Inc. | Current perpendicular-to-the-plane spin valve type magnetoresistive transducer |
| WO1997045883A1 (en) * | 1996-05-28 | 1997-12-04 | Shimadzu Corporation | Magneto-resistance effect element, magneto-resistance effect type head, memory element, and method for manufacturing them |
| WO1997047982A2 (en) * | 1996-06-12 | 1997-12-18 | Philips Electronics N.V. | A magneto-resistive magnetic field sensor |
| US5748524A (en) | 1996-09-23 | 1998-05-05 | Motorola, Inc. | MRAM with pinned ends |
| US5757695A (en) | 1997-02-05 | 1998-05-26 | Motorola, Inc. | Mram with aligned magnetic vectors |
| JP2871670B1 (ja) * | 1997-03-26 | 1999-03-17 | 富士通株式会社 | 強磁性トンネル接合磁気センサ、その製造方法、磁気ヘッド、および磁気記録／再生装置 |
| US5828598A (en) | 1997-05-23 | 1998-10-27 | Motorola, Inc. | MRAM with high GMR ratio |
| US5838608A (en) | 1997-06-16 | 1998-11-17 | Motorola, Inc. | Multi-layer magnetic random access memory and method for fabricating thereof |
| US5898547A (en) * | 1997-10-24 | 1999-04-27 | International Business Machines Corporation | Magnetic tunnel junction magnetoresistive read head with sensing layer as flux guide |
| US5946228A (en) * | 1998-02-10 | 1999-08-31 | International Business Machines Corporation | Limiting magnetic writing fields to a preferred portion of a changeable magnetic region in magnetic devices |
-
1998
- 1998-02-10 US US09/021,352 patent/US6590750B2/en not_active Expired - Fee Related
-
1999
- 1999-01-15 KR KR1019990001021A patent/KR100333208B1/ko not_active Expired - Fee Related
- 1999-02-03 JP JP02625899A patent/JP3368224B2/ja not_active Expired - Lifetime
- 1999-02-04 DE DE69923244T patent/DE69923244T2/de not_active Expired - Lifetime
- 1999-02-04 EP EP99300848A patent/EP0936624B1/en not_active Expired - Lifetime
-
2000
- 2000-10-16 US US09/688,732 patent/US6452764B1/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000353791A (ja) * | 1999-05-17 | 2000-12-19 | Motorola Inc | 磁気ランダム・アクセス・メモリおよびその製作方法 |
| JP2001175641A (ja) * | 1999-10-19 | 2001-06-29 | Motorola Inc | デュアル・リード・ポートを含む埋め込みｍｒａｍ |
| US6552926B2 (en) | 2001-04-03 | 2003-04-22 | Mitsubishi Denki Kabushiki Kaisha | Magnetic random-access memory |
| US7723827B2 (en) | 2002-05-13 | 2010-05-25 | Nec Corporation | Semiconductor storage device and production method therefor |
| KR20150004891A (ko) * | 2012-04-27 | 2015-01-13 | 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. | 자기 메모리 및 제조 방법 |
Also Published As
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