JPH11288932A - 高品質窒化珪素の高速蒸着 - Google Patents

高品質窒化珪素の高速蒸着

Info

Publication number
JPH11288932A
JPH11288932A JP11000235A JP23599A JPH11288932A JP H11288932 A JPH11288932 A JP H11288932A JP 11000235 A JP11000235 A JP 11000235A JP 23599 A JP23599 A JP 23599A JP H11288932 A JPH11288932 A JP H11288932A
Authority
JP
Japan
Prior art keywords
gate
vapor deposition
hdp
silicon nitride
nitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11000235A
Other languages
English (en)
Inventor
Somnath S Nag
エス.ナグ ソムナス
Douglas T Grider
ティ.グリダー ダグラス
Sunil V Hattangady
ブイ.ハッタンガディ サニル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH11288932A publication Critical patent/JPH11288932A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/60Electrodes characterised by their materials
    • H10D64/66Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/671Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor having lateral variation in doping or structure
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/01Manufacture or treatment
    • H10D30/021Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01Manufacture or treatment
    • H10W10/011Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/014Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10Isolation regions comprising dielectric materials
    • H10W10/17Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • H10W74/10Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/131Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
    • H10W74/137Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations being directly on the semiconductor body
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6326Deposition processes
    • H10P14/6328Deposition from the gas or vapour phase
    • H10P14/6334Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H10P14/6336Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/66Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials
    • H10P14/668Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials the materials being characterised by the deposition precursor materials
    • H10P14/6681Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials the materials being characterised by the deposition precursor materials the precursor containing a compound comprising Si
    • H10P14/6682Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials the materials being characterised by the deposition precursor materials the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69Inorganic materials
    • H10P14/694Inorganic materials composed of nitrides
    • H10P14/6943Inorganic materials composed of nitrides containing silicon
    • H10P14/69433Inorganic materials composed of nitrides containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz

Landscapes

  • Formation Of Insulating Films (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Physical Or Chemical Processes And Apparatus (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 薄いゲート誘電体を通る硼素の拡散を減少さ
せる集積回路の製法を提供する。 【解決手段】 珪素及び窒化物を含有する層を、HDP
−CVDによって蒸着する工程を含む、集積回路の製法
であって、該蒸着工程に用いるガス供給源中のN:Hの
原子比を少なくとも1:1にし、550℃未満のサスセ
プタ温度で該蒸着工程を行う、上記製法。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、集積回路構造体及
び製造方法に関し、特に、ゲート酸化物を通る硼素の拡
散を促進しない方法で高品質窒化珪素膜を製造すること
に関する。
【0002】
【従来の技術】硼素拡散 P−型にドープしたゲートは、PMOSトランジスタの
ゲートとチャンネルとの間の仕事関数等化を与えるのに
役立つことが以前から認められている。クライン(Klei
n)その他による米国特許第3,673,471号明細
書参照。しかし、これに伴う問題は、硼素が、処理工程
中に見られる熱サイクルの下でゲート酸化物を通ってそ
の中へ拡散し、閾値電圧に望ましくないシフトを起こす
傾向を持つことである。2 Wolf, Silicon Processing f
or the VLSI Era 397〜399 (1990)参照。硼素拡散に影
響を与える多くの因子についての一般的議論は、フェア
(Fair)及びガフィトヌ(Gafiteanu)、「薄膜酸化物p+
Siゲート技術での硼素拡散模型」(Modeling boron di
ffusion in thin-oxide p+Si gate technology)、17IEE
E Electron Device Letters 497 (1996)及びそこに引
用された文献に見ることができる。これらは全て、言及
することにより本明細書に取り入れる。
【0003】本研究により、水素の存在が、望ましくな
い硼素の拡散を促進する最も重要な因子の一つであるこ
とが明らかになった。
【0004】窒化珪素膜 ゲート側壁スペーサーのようなライン前端(front-end-o
f-the-line)処理、又は自己整合性接触(SACT)エ
ッチング中のエッチング停止層のためには高品質窒化珪
素膜が必要である。プラズマ増速化学蒸着(PECV
D)窒化物のような蒸着窒化物についての歴史的問題
は、SiH及びN−Hの形で膜中に高濃度の水素が存在
することである。この過剰の水素は後の熱処理中に薄膜
ゲート誘電体を通る硼素拡散を増大する結果になること
がある。
【0005】低圧化学蒸着(LPCVD)膜は水素含有
が少ないが、その方法はSiH2 Cl2 及びNH3 のよ
うな反応物の存在下で比較的高い温度(700℃より高
い)を必要とする。この反応により生ずる水素も、ゲー
ト誘電体を通る硼素の拡散を促進し、トランジスタのV
t制御の低下をもたらすことがある。従来のLPCVD
窒化物は、大きなH濃度を有することが判明しており、
低い水素濃度を持つ場合でも、LPCVD法は極めて時
間のかかる方法である。Si3 4 膜中の水素は、硼素
侵入問題を助長すると考えられ、即ち、ポリシリコンゲ
ートからの硼素がチャンネル領域へ拡散する。約800
℃での慣用的LPCVD窒化物は、ゲートポリシリコン
からチャンネル領域へのひどい硼素侵入を起こすことが
判明している。
【0006】高密度プラズマ 高密度プラズマ(HDP)による集積回路処理は、現
在、研究の非常に活発な領域である。HDP条件と、集
積回路処理で以前から用いられているプラズマ条件との
間の重要な差は、イオン化%である。HDP条件では、
ウエーハ表面近く(暗黒部の外側)でのイオン対中性物
質の比率は、従来のプラズマ反応器での遥かに小さなイ
オン化%に比較して、典型的には10%以上になる。こ
の一層大きなイオン化分率は、ウエーハ表面には直接印
加されないイオン化のためのRF電力入力を用いて達成
されるのが典型的である。更に、第二RF電力入力を、
ウエーハ表面に(ウエーハを保持する伝導性サセプタを
通して)適用し、イオン衝突のための電圧を印加する。
(HDP条件下でのガス圧力は、従来のプラズマ処理の
場合より必ずしも高くする必要はないことに注意された
い。実際HDP条件下でのガス圧力は屡々100ミリト
ールより低い。なぜなら、低い圧力は一層長い平均自由
行程を生じ、再結合を減少するからである)。
【0007】
【発明が解決しようとする課題】高品質窒化物によるゲ
ート酸化物を通る硼素拡散の減少 本願の方法は、水素の存在量を最小にし、窒化物スペー
サー形成のための熱経費を最小にすることにより薄いゲ
ート誘電体を通る硼素の拡散を減少させることにある。
【0008】
【課題を解決するための手段】上記課題を達成するため
に、高密度プラズマ(HDP)法を用いて、ゲート側壁
スペーサーを形成する高密度窒化珪素を蒸着する。蒸着
は好ましくは550℃より低い温度、一層好ましくは4
00℃で行う。蒸着は、アンモニアを含まず、少なくと
も1:1、一層好ましくは3:1より大きく、更に好ま
しくは6:1より大きいN:Hの原子比を有する化学供
給源(source chemistry)を用いるのが好ましい。この
窒化物膜は、比較的低い水素濃度を持つのみならず、水
素及び他のドーパントの拡散が、従来の窒化珪素側壁ス
ペーサーを用いた場合よりも遅く、硼素拡散に対する一
層の防護を与える高密度マトリックスでもある。膜の緻
密な性質のために、開示したHDP窒化物は、湿分に対
する抵抗性を持ち、エッチングしにくく、効果的な保護
外側層(PO)、自己整合性接触(self-aligned conta
ct)(SACT)エッチング停止層、及び浅いトレンチ
絶縁(STI)のためのマスクとして使用することがで
きる。
【0009】開示する発明を図面を参照して説明する
が、それら図面は、本発明の重要な見本の態様を示し、
参考のため本明細書に添付するものである。
【0010】
【発明の実施の形態】本願の多くの革新的教示を、現在
好ましい態様に特に関連して記載する。しかし、この種
の態様は、ここでの革新的教示の多くの有利な利用のほ
んの僅かな例を与えているに過ぎないことを理解すべき
である。一般に、本願明細書中の記述は、種々の特許請
求する発明のいずれをも必ずしも限定するものではな
い。更に、或る記述は或る発明の特徴に適用できるが、
他のものには適用できない。
【0011】外観 Si3 4 膜の中に存在する水素の量は、窒素;シラン
(SiH4 )又はジシラン(Si2 6 );及びアルゴ
ン、ヘリウム等の不活性ガスと言った化学物質による高
密度プラズマを用いることにより減少させることができ
る。これは、簡単な前駆化学物質及び蒸着中のイオン衝
突により窒化物膜を緻密にし、不純物又は湿分を透過し
にくくする蒸着環境中で行う。更に、イオン衝突は膜か
ら水素を除去するのに役立ち、それによって取り込まれ
るHの量を減少し、SiH物質を除去する。温度は以前
の蒸着の場合よりも低く、好ましくは550℃より低
く、導入ガス中のN:Hの原子比は、好ましくは1:1
より大きく、一層好ましくは3:1より大きく、更に好
ましくは6:1より大きい。
【0012】図4A〜Cは、夫々、プラズマ増速CVD
(PECVD)、低圧CVD(LPCVD)、及び高密
度プラズマ(HDP−CVD)により夫々生成したSi
3 4膜のフーリエ変換IR分光分析(FTIR)の記
録を示す。HDP−CVDにより得られた膜は、PEC
VDにより製造した膜と比べて実際上SiHを含まず、
N−Hピークは一層小さい。
【0013】現在好ましい態様のための条件は次の通り
であり、最初に範囲を示し、好ましい値は()に入れて
ある: 窒素供給源流量: 300〜500(410)sccmのN2 珪素供給源流量: 20〜40(30)sccmのSiH4 不活性ガス流量: 200〜400(300)sccmのAr サセプタ温度: 550未満(400)℃ RF電力: 2000〜3000(2250)W/cm2 バイアスRF: 0〜500(0)W/cm2 ヘリウム圧力: 0〜2(0[クランピング電圧無し])トール 膜特性: 屈折率: 1.995 応力: 290MPaの圧縮力 蒸着速度: 110nm/分 不均質性: 1.1%未満
【0014】方法の第一の態様:側壁スペーサー 現在好ましい態様として、HDP−CVDにより形成
し、開示した窒化珪素膜を用いて、MOSトランジスタ
のゲートに側壁スペーサーを形成する。図2Aに見られ
るこの態様では、図1Aに示した工程を用いて、一般に
熱的に成長させたフィールド酸化物又は誘電体充填トレ
ンチである絶縁構造体を形成する。次にゲート誘電体1
5(例えば、酸化物、オキシ窒化物、ON積層体等)を
成長させ、ゲート構造体20の蒸着及びパターン化、及
び「ポリ−スマイル(poly-smile)」酸化物25の成長/
蒸着を行い、ゲートエッチングから生じた全ての損傷を
補修する。ゲートは、NMOSのためにはN−型ドーパ
ントで、PMOSのためにはP−型ドーパントを予めド
ープしておくか又はドープしない。僅かにドープしたド
レイン(LDD)40のためのドーピングは、もし望む
ならば、行なってもよい。この時点でHDP−CVD窒
化珪素層を蒸着し、例えば、100nmの厚さまで蒸着
し、次にプラズマエッチングにより異方性的にエッチン
グし、側壁スペーサー30を形成する。最後にソース/
ドレインのドーピングを完了し、ソース/ドレイン領域
50を形成し、誘電体を蒸着し、そしてメタライゼーシ
ョン(金属化)を行うことができる。
【0015】図3Aは、800℃及び700℃の両方
(温度が高い方が大きな生産量を維持するのに好まし
い)及び開示した高密度プラズマ(HDP)で低圧化学
蒸着により蒸着した窒化物について行なった種々の試験
による閾値電圧シフトを示すグラフである。図3Bは、
同じ三つの窒化物について硼素浸透の無い膜の閾値電圧
対スペーサースプリットを示し、HDP法自身により引
き起こされたシフトは無いことを示している。
【0016】約400℃でのHDP−CVDにより蒸着
した窒化珪素は、LPCVDにより蒸着された膜の場合
の 1/4に硼素侵入を減少している。図2Aから分かるよ
うに、硼素侵入によるVtシフトは、HDP−CVD窒
化珪素の場合に最も小さくなっている。
【0017】方法の第二の態様:パッシベーション外側
被覆 HDP窒化物膜の緻密な性質及び膜中のSiHの減少
は、それを湿分に対する良好な障壁にしている。この態
様では、図2Bに見られるように、図1Bに示した工程
を用いて活性装置を形成し(工程210)、メタライゼ
ーションを行なっている(工程220)。最後の金属層
を形成した後、HDP−CVD窒化珪素を200〜30
0nmの厚さに蒸着し(工程130)、集積回路のため
のパッシベーション外側被覆100を形成する。
【0018】方法の第三の態様:SACTエッチング停
止層 最新のCMOS法は、現在、殆ど又は全く拡散オーバー
ラップの無いコンタクト(contact,接点)を必要として
いる。このことは、コンタクトが活性フィールド境界と
一致した縁を持って形成されていることを意味してい
る。ホトリトグラフによる不整合は、フィールド領域に
乗ったコンタクト部分を与える結果になる。図2Cに示
した自己整合性接触(SACT)エッチング中、誘電体
60を除去するために必要な過度のエッチングにより基
体10及びポリシリコンゲート20から珪素の薄層が除
去されるみならず、フィールド酸化物15から酸化物が
除去されることがある。この種の損傷を防ぐため、HD
P窒化珪素70のエッチング停止層によってこれらの極
めて重要な領域を保護することができる。図1Cは、こ
の態様のための工程図を示し、この場合トランジスタの
形成(工程310)後、200〜300nmの窒化珪素
層70をHDP−CVDにより蒸着する(工程32
0)。次に、誘電体60を蒸着する(工程330)。誘
電体をエッチングした時(工程340)、層70は優れ
たエッチング停止を与え、活性領域からのフィールド酸
化物及び珪素の損失を防ぐ。これにより大きなソースと
ドレインの完全性を確実に与える。
【0019】方法の第四の態様:CMP研磨停止層 図2Dに示したように、浅いトレンチ絶縁体を製造して
いる間、活性領域を保護するために、開示したHDP窒
化物層をCMP研磨停止層として用いることができる。
図1Dは、この態様のための工程図を示しており、この
場合ウエーハを最初に薄い酸化物層80で覆い(工程4
10)、次に200〜300nmのHDP窒化珪素層9
0を蒸着する(工程420)。この窒化珪素層をパター
ン化し、エッチングし(工程430)、絶縁構造体が形
成される領域を露出する。トレンチを形成し、誘電体材
料95で過剰充填し(工程440)、図2Dに示すよう
な構造体を与える。これに続き化学的機械的研磨(CM
P)を行い(工程450)、ウエーハを平面化する。こ
のスラリーは、トレンチで用いた誘電体と窒化珪素との
間に高度の選択性が得られるように選択する。開示した
窒化物層の密度が大きいことにより、この方法で過大な
レベルの保護が与えられる。
【0020】開示した革新的部類の態様により、集積回
路を製造する方法において、HDP−CVDにより珪素
及び窒化物を含む層を蒸着し、前記蒸着工程に用いるガ
ス供給源(source gases)中のN:Hの原子比を少なく
とも1:1にし、前記蒸着工程を550℃より低いサセ
プタ温度で行う、工程を有する集積回路製造方法が与え
られる。
【0021】開示した革新的部類の更に別の態様によ
り、集積回路を製造する方法において、HDP−CVD
により珪素及び窒化物を含む層を蒸着し、然も、前記蒸
着工程に用いるガス供給源が、N2;不活性ガス;及び
シラン、ジシラン、又はシラン/ジシランの組合せから
なる群から選択されたガスであり、前記蒸着工程のため
のガス供給源としてアンモニアを用いない、工程を有す
る集積回路製造方法が与えられる。
【0022】開示した革新的部類の更に別の態様によ
り、複数のN−チャンネル電界効果トランジスタで、そ
れらの複数のものが、半導体材料からなるN−型にドー
プされた各ゲート電極部分を有する複数のN−チャンネ
ル電界効果トランジスタ;複数のP−チャンネル電界効
果トランジスタで、それらの複数のものが少なくとも1/
10ppmの硼素でドープされた半導体材料からなる各ゲ
ート電極部分を有する複数のP−チャンネル電界効果ト
ランジスタ;を具え、然も、前記P−チャンネルトラン
ジスタの複数のものの前記ゲートが側壁を有し、それら
側壁が、低い熱経費及び低い水素含有量を有する珪素及
び窒化物からなる材料により少なくとも部分的に被覆さ
れている;集積回路が与えられる。
【0023】開示した革新的部類の更に別の態様によ
り、半導体材料の少なくとも一つのブロックを有する基
体中に形成された複数のトランジスタ;前記複数のトラ
ンジスタ上に形成された誘電体層;前記誘電体層の上に
横たわり、前記誘電体層を通って伸び、前記複数のトラ
ンジスタの複数のものを接続するメタライゼーション
層;珪素及び窒化物からなるパッシベーション層で、前
記メタライゼーション層の上に横たわり、低い熱経費及
び低い水素含有量を有するパッシベーション層;を具え
た集積回路が与えられる。
【0024】修正及び変更 当業者によって認められるように、本願に記載した革新
的概念は適用の膨大な範囲に亙って修正及び変更するこ
とができ、従って、特許請求する主題の範囲は、特定の
例示した教示によって限定されるものではなく、記載の
特許請求の範囲によってのみ規定されるものである。
【0025】
【発明の効果】開示した方法及び構造体の利点には、次
のものが含まれる:窒化物近くの硼素の拡散の減少を促
進する。窒化物を通るドーパントの拡散を減少する。良
好な湿分障壁を与える。酸化物のための良好なエッチン
グ停止を与える。酸化物のための良好なCMP停止を与
える。大きな生産量を与える。スペーサー蒸着のための
熱経費を低くする。後の熱的処理中の硼素拡散を最小に
する低水素スペーサー形成法を与える。
【0026】以上の説明に関して、更に以下の項を開示
する。 (1)珪素及び窒化物を含有する層を、HDP−CVD
によって蒸着する工程を含む、集積回路の製法であっ
て、該蒸着工程に用いるガス供給源中のN:Hの原子比
を少なくとも1:1にし、550℃未満のサスセプタ温
度で該蒸着工程を行う、上記製法。 (2)原子比が3:1より大きい、第1項記載の方法。 (3)原子比が6:1より大きい、第1項記載の方法。 (4)蒸着工程を、約400℃のサセプタ温度で行う、
第1項記載の方法。 (5)第1項記載の方法により製造された集積回路。 (6)珪素及び窒化物を含有する層を、HDP−CVD
によって蒸着する工程を含む、集積回路の製法であっ
て、該蒸着工程に用いる供給源ガスは、N2 ;不活性ガ
ス;並びに、シラン、ジシラン、及びシラン/ジシラン
の組合わせから成る群から選ばれるガスであり、アンモ
ニアは、該蒸着工程のための供給源ガスとして使用しな
い、上記製法。 (7)第6項記載の方法により製造された集積回路。 (8)複数のNチャンネル電界効果トランジスタと、複
数のPチャンネル電界効果トランジスタとを含む集積回
路であって、前記Nチャンネル電界効果トランジスタは
それぞれ、半導体材料から成り且つドープトN型である
ゲート電極部分を有し;前記Pチャンネル電界効果トラ
ンジスタはそれぞれ、半導体材料から成り、且つ少なく
とも1/10ppmの硼素でドープされたゲート電極部
分を有し;前記Pチャンネル電界効果トランジスタのゲ
ートは側壁を有し;該側壁は、珪素及び窒化物から成る
材料であって、低い熱経費と低い水素含有量とを有する
該材料によって、少なくとも部分的に被覆されている、
上記集積回路。 (9)P−チャンネルトランジスタのVtシフトが、大
きな熱経費又は大きな水素含有量を有する珪素及び窒素
からなる材料で被覆された側壁を有するP−チャンネル
トランジスタのVtシフトよりも小さい、第8項記載の
集積回路。 (10)半導体材料の少なくとも一つのブロックを有す
る基体中に形成された複数のトランジスタ;該複数のト
ランジスタ上に形成された誘電体層;該誘電体層の上に
重なり、該誘電体層を通って伸び、該複数のトランジス
タと接触するメタライゼーション層;並びに珪素及び窒
化物から成るパッシベーション層であって、前記メタラ
イゼーション層の上に重なり、低い熱経費と低い水素含
有量とを有するパッシベーション層を有する、集積回
路。 (11)高密度プラズマ法を用いてゲート側壁スペーサ
ー30として用いられる高密度窒化珪素を蒸着する。こ
の材料中の水素濃度が低いことは、ゲート酸化物15を
通る硼素拡散を防ぐ働きをし、P−チャンネル装置に、
硼素をドープしたゲート20を使用し易くする。
【図面の簡単な説明】
【図1A】幾つかの態様でHDP窒化物を用いる場合の
工程図である。
【図1B】幾つかの態様でHDP窒化物を用いる場合の
工程図である。
【図1C】幾つかの態様でHDP窒化物を用いる場合の
工程図である。
【図1D】幾つかの態様でHDP窒化物を用いる場合の
工程図である。
【図2A】図1A〜図1Dの方法で用いられる開示した
層を示す図である。
【図2B】図1A〜図1Dの方法で用いられる開示した
層を示す図である。
【図2C】図1A〜図1Dの方法で用いられる開示した
層を示す図である。
【図2D】図1A〜図1Dの方法で用いられる開示した
層を示す図である。
【図3A】閾値電圧シフト対スペーサ・スプリットを示
すグラフである。
【図3B】低圧化学蒸着(800℃と700℃の両方
で)、及び開示した高密度プラズマ(HDP)によって
蒸着した窒化物についての閾値電圧対スペーサ・スプリ
ットを示すグラフである。
【図4A】プラズマ増速(PE)化学蒸着によって形成
されたSi3 4 膜についてのフーリエ変換IR分光分
析(FTIR)の記録を示す。
【図4B】低圧(LP)化学蒸着によって形成されたS
3 4 膜についてのフーリエ変換IR分光分析(FT
IR)の記録を示す。
【図4C】高密度プラズマ(HDP)化学蒸着によって
形成されたSi3 4 膜についてのフーリエ変換IR分
光分析(FTIR)の記録を示す。
【符号の説明】
10 基体 15 ゲート誘電体 20 ゲート構造体 25 酸化物 30 側壁スペーサー 40 ドレイン 50 ソース/ドレイン 60 誘電体 70 窒化珪素 80 酸化物層 90 窒化珪素層 95 誘電体材料 100 パッシベーションオーバーコート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サニル ブイ.ハッタンガディ アメリカ合衆国 テキサス州マッキニイ, セント レミイ ドライブ 2403

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 珪素及び窒化物を含有する層を、HDP
    −CVDによって蒸着する行程を含む、集積回路の製法
    であって、該蒸着工程に用いるガス供給源中のN:Hの
    原子比を少なくとも1:1にし、550℃未満のサスセ
    プタ温度で該蒸着工程を行う、上記製法。
  2. 【請求項2】 複数のNチャンネル電界効果トランジス
    タと、複数のPチャンネル電界効果トランジスタとを含
    む集積回路であって、前記Nチャンネル電界効果トラン
    ジスタはそれぞれ、半導体材料から成り且つドープトN
    型であるゲート電極部分を有し;前記Pチャンネル電界
    効果トランジスタはそれぞれ、半導体材料から成り、且
    つ少なくとも1/10ppmの硼素でドープされたゲー
    ト電極部分を有し;前記Pチャンネル電界効果トランジ
    スタのゲートは側壁を有し;該側壁は、珪素及び窒化物
    から成る材料であって、低い熱経費と低い水素含有量と
    を有する該材料によって、少なくとも部分的に被覆され
    ている、上記集積回路。
JP11000235A 1997-12-31 1999-01-04 高品質窒化珪素の高速蒸着 Pending JPH11288932A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US070227 1979-08-27
US7022797P 1997-12-31 1997-12-31

Publications (1)

Publication Number Publication Date
JPH11288932A true JPH11288932A (ja) 1999-10-19

Family

ID=22093987

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11000235A Pending JPH11288932A (ja) 1997-12-31 1999-01-04 高品質窒化珪素の高速蒸着

Country Status (2)

Country Link
EP (1) EP0928015A3 (ja)
JP (1) JPH11288932A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006517343A (ja) * 2003-01-17 2006-07-20 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 引張歪み基板を有するmosfetデバイスおよびその作製方法
JP2009538002A (ja) * 2006-05-19 2009-10-29 インターナショナル・ビジネス・マシーンズ・コーポレーション 圧縮窒化物膜及びその製造方法
JP2011508434A (ja) * 2007-12-21 2011-03-10 アプライド マテリアルズ インコーポレイテッド 低ウェットエッチング速度の窒化シリコン膜

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6225210B1 (en) * 1998-12-09 2001-05-01 Advanced Micro Devices, Inc. High density capping layers with improved adhesion to copper interconnects
DE10010286A1 (de) * 2000-02-25 2001-09-13 Infineon Technologies Ag Verfahren zum Auffüllen von Vertiefungen in einer Oberfläche einer Halbleiterstruktur und eine auf diese Weise aufgefüllte Halbleiterstruktur
US6521529B1 (en) * 2000-10-05 2003-02-18 Advanced Micro Devices, Inc. HDP treatment for reduced nickel silicide bridging
KR101027485B1 (ko) 2001-02-12 2011-04-06 에이에스엠 아메리카, 인코포레이티드 반도체 박막 증착을 위한 개선된 공정
US6940151B2 (en) 2002-09-30 2005-09-06 Agere Systems, Inc. Silicon-rich low thermal budget silicon nitride for integrated circuits
KR20230073403A (ko) * 2021-11-18 2023-05-26 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5565247A (en) * 1991-08-30 1996-10-15 Canon Kabushiki Kaisha Process for forming a functional deposited film
US5641546A (en) * 1996-05-06 1997-06-24 Hughes Aircraft Company Passivation of electronic modules using high density plasmas

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006517343A (ja) * 2003-01-17 2006-07-20 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 引張歪み基板を有するmosfetデバイスおよびその作製方法
JP2009538002A (ja) * 2006-05-19 2009-10-29 インターナショナル・ビジネス・マシーンズ・コーポレーション 圧縮窒化物膜及びその製造方法
TWI426560B (zh) * 2006-05-19 2014-02-11 萬國商業機器公司 壓縮氮化物薄膜及其製造方法
JP2011508434A (ja) * 2007-12-21 2011-03-10 アプライド マテリアルズ インコーポレイテッド 低ウェットエッチング速度の窒化シリコン膜

Also Published As

Publication number Publication date
EP0928015A2 (en) 1999-07-07
EP0928015A3 (en) 2003-07-02

Similar Documents

Publication Publication Date Title
EP0887843B1 (fr) Procédé d'obtention d'un transistor à grille en silicium-germanium
US8324038B2 (en) Method of removing a spacer, method of manufacturing a metal-oxide-semiconductor transistor device, and metal-oxide-semiconductor transistor device
US6406973B1 (en) Transistor in a semiconductor device and method of manufacturing the same
US8084787B2 (en) PMD liner nitride films and fabrication methods for improved NMOS performance
US20050253173A1 (en) Dual work-function metal gates
US8501632B2 (en) Methods of fabricating isolation regions of semiconductor devices and structures thereof
US6225171B1 (en) Shallow trench isolation process for reduced for junction leakage
JP2002198526A (ja) 半導体装置の製造方法
US20080280391A1 (en) Methods of manufacturing mos transistors with strained channel regions
US6534388B1 (en) Method to reduce variation in LDD series resistance
US20060237766A1 (en) Semiconductor device using solid phase epitaxy and method for fabricating the same
CN103545185A (zh) 一种采用伪栅极制造半导体器件的方法
TW200525751A (en) Silicide/semiconductor structure and method of fabrication
US20110012226A1 (en) Semiconductor device and method for manufacturing the same
JPH11288932A (ja) 高品質窒化珪素の高速蒸着
US20050287823A1 (en) Dual-frequency silicon nitride for spacer application
TW200403763A (en) Manufacturing method of semiconductor integrated circuit device
US6127212A (en) Method of forming a CMOS transistor
US6235654B1 (en) Process for forming PECVD nitride with a very low deposition rate
KR100718835B1 (ko) 반도체 모스 트랜지스터와 그 제조 방법
US7335610B2 (en) Ultraviolet blocking layer
JP3259535B2 (ja) Nmosトランジスタとpmosトランジスタとを有する半導体装置の製造方法
US6703282B1 (en) Method of reducing NMOS device current degradation via formation of an HTO layer as an underlying component of a nitride-oxide sidewall spacer
JP2914282B2 (ja) 半導体装置の製造方法
JP3063840B2 (ja) 半導体装置およびその製造方法