JPH11289488A - システム調整方法およびその装置 - Google Patents
システム調整方法およびその装置Info
- Publication number
- JPH11289488A JPH11289488A JP10091974A JP9197498A JPH11289488A JP H11289488 A JPH11289488 A JP H11289488A JP 10091974 A JP10091974 A JP 10091974A JP 9197498 A JP9197498 A JP 9197498A JP H11289488 A JPH11289488 A JP H11289488A
- Authority
- JP
- Japan
- Prior art keywords
- signal processing
- signal
- memory
- test
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Studio Devices (AREA)
Abstract
(57)【要約】
【課題】 低速なテスト信号発生源でも信号処理レート
のテスト信号発生を可能とし、信号処理用メモリとテス
ト信号用メモリを共用することで回路規模、消費電力を
低減することのできるシステムの実現を目的とする。 【解決手段】 システムの稼動時は、入力信号をメモリ
にディジタル信号処理レートで書き込み、ディジタル信
号処理レートで読み出し、信号処理回路において所定の
信号処理を施してリアルタイム信号処理を行い、システ
ムの調整時は、テスト信号を上記メモリにディジタル信
号処理レートより所定のレート低速に書き込み、当該デ
ィジタル信号処理レートで読み出し、上記信号処理回路
において所定の信号処理を施して、システム調整を行う
ようにしたもので、低速なテスト信号発生源での信号処
理レートのテスト信号の発生、信号処理用メモリとテス
ト信号用メモリの共用化による回路規模、消費電力の低
減が可能になる。
のテスト信号発生を可能とし、信号処理用メモリとテス
ト信号用メモリを共用することで回路規模、消費電力を
低減することのできるシステムの実現を目的とする。 【解決手段】 システムの稼動時は、入力信号をメモリ
にディジタル信号処理レートで書き込み、ディジタル信
号処理レートで読み出し、信号処理回路において所定の
信号処理を施してリアルタイム信号処理を行い、システ
ムの調整時は、テスト信号を上記メモリにディジタル信
号処理レートより所定のレート低速に書き込み、当該デ
ィジタル信号処理レートで読み出し、上記信号処理回路
において所定の信号処理を施して、システム調整を行う
ようにしたもので、低速なテスト信号発生源での信号処
理レートのテスト信号の発生、信号処理用メモリとテス
ト信号用メモリの共用化による回路規模、消費電力の低
減が可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、テレビジョンカメ
ラ装置等のシステム調整に用いられるテスト信号の発生
に関するものである。
ラ装置等のシステム調整に用いられるテスト信号の発生
に関するものである。
【０００２】
【従来の技術】従来、ディジタル信号処理を行なう、Ｎ
ＴＳＣ( National Television SystemCommittee)方式の
テレビジョンカメラ装置は、図７に示す様に、レンズ７
により撮像された映像が、ＣＣＤ( Charge Coupled Dev
ice)８により、電気信号に変換され、その電気信号はＡ
ＤＣ( Analog to Digital Converter)９によりアナログ
信号からディジタル信号に変換される。変換されたディ
ジタル信号は、画像処理回路１０により各種画像処理が
施された後、ＤＡＣ( Digital to Analog Converter)１
１により、アナログ信号に戻され、映像信号１２が出力
されるような構成になっている。この構成で、画像処理
回路１０は、図２に示すような回路構成になっており、
通常は図５に示すようなシステム稼動状態になってい
て、各種画像処理を行う。システム調整を行う場合は、
図６に示すように、図２のテスト信号発生回路１で発生
させたテストデータＴＤを、信号処理回路６に入力し、
信号処理回路６の調整や映像出力１２に接続されている
後段のシステムの調整を行うシステム調整状態になる。
ＴＳＣ( National Television SystemCommittee)方式の
テレビジョンカメラ装置は、図７に示す様に、レンズ７
により撮像された映像が、ＣＣＤ( Charge Coupled Dev
ice)８により、電気信号に変換され、その電気信号はＡ
ＤＣ( Analog to Digital Converter)９によりアナログ
信号からディジタル信号に変換される。変換されたディ
ジタル信号は、画像処理回路１０により各種画像処理が
施された後、ＤＡＣ( Digital to Analog Converter)１
１により、アナログ信号に戻され、映像信号１２が出力
されるような構成になっている。この構成で、画像処理
回路１０は、図２に示すような回路構成になっており、
通常は図５に示すようなシステム稼動状態になってい
て、各種画像処理を行う。システム調整を行う場合は、
図６に示すように、図２のテスト信号発生回路１で発生
させたテストデータＴＤを、信号処理回路６に入力し、
信号処理回路６の調整や映像出力１２に接続されている
後段のシステムの調整を行うシステム調整状態になる。
【０００３】システム稼動時は、図２，５に示すよう
に、フレームシンクロ制御回路２は、入力同期信号ＩＰ
と入力クロックＩＣから、入力データＩＤをフレームメ
モリ５に書き込む制御信号(図５のタイミングとなる ラ
イトクロックＦＫ、ライトイネーブルＦＥ、ライトリセ
ットＦＲ)を生成し、入力データＩＤを書き込む。また
信号処理回路６は、システム同期信号ＳＰとシステムク
ロックＳＣから、読み出し制御信号(図５のタイミング
となる リードクロックＲＫ、リードイネーブルＲＥ、
リードリセットＲＲ)を 生成し、フレームメモリ５か
ら、保持データＭＯを読み出す。この時、選択回路３で
は、出力に保持データＭＯが選択され、この選択データ
ＭＩは、信号処理回路６にて信号処理が施された後、出
力データＯＤとして出力される。その結果、入力データ
信号ＩＤは、フレームメモリ５でシステム同期信号ＳＰ
に同期化されてから、信号処理回路６で各種画像処理さ
れる。
に、フレームシンクロ制御回路２は、入力同期信号ＩＰ
と入力クロックＩＣから、入力データＩＤをフレームメ
モリ５に書き込む制御信号(図５のタイミングとなる ラ
イトクロックＦＫ、ライトイネーブルＦＥ、ライトリセ
ットＦＲ)を生成し、入力データＩＤを書き込む。また
信号処理回路６は、システム同期信号ＳＰとシステムク
ロックＳＣから、読み出し制御信号(図５のタイミング
となる リードクロックＲＫ、リードイネーブルＲＥ、
リードリセットＲＲ)を 生成し、フレームメモリ５か
ら、保持データＭＯを読み出す。この時、選択回路３で
は、出力に保持データＭＯが選択され、この選択データ
ＭＩは、信号処理回路６にて信号処理が施された後、出
力データＯＤとして出力される。その結果、入力データ
信号ＩＤは、フレームメモリ５でシステム同期信号ＳＰ
に同期化されてから、信号処理回路６で各種画像処理さ
れる。
【０００４】一方、システム調整時は、図２，６に示す
ように、システム同期信号ＳＰ、システムクロックＳＣ
から図６のタイミングとなるテストデータＴＤを生成す
る。この時、選択回路３では、出力にテストデータＴＤ
が選択され、該選択データＭＩは、信号処理回路６にて
信号処理が施された後、出力データＯＤとして出力さ
れ、調整が行われる。このようにテスト信号発生回路１
は、システムクロックＳＣが供給され、動作する構成と
なっている。ここで、４０万画素ＣＣＤ( Charge Coupl
ed Device)を駆動し動作するようなシステムの場合、シ
ステムクロックＳＣ及び入力クロックＩＣは、１４.318
MHzとなる。近年は、ＨＤＴＶ(High Definition Telev
ision)方式での撮像が可能なテレビジョンカメラ装置が
出てきており、２００万画素ＣＣＤを駆動し動作するよ
うなシステムの場合は、システムクロックＳＣ、入力ク
ロックＩＣは、７４.25 MHzとなり、今後もシステムク
ロックＳＣ、入力クロックＩＣが、高速になると予想さ
れている。
ように、システム同期信号ＳＰ、システムクロックＳＣ
から図６のタイミングとなるテストデータＴＤを生成す
る。この時、選択回路３では、出力にテストデータＴＤ
が選択され、該選択データＭＩは、信号処理回路６にて
信号処理が施された後、出力データＯＤとして出力さ
れ、調整が行われる。このようにテスト信号発生回路１
は、システムクロックＳＣが供給され、動作する構成と
なっている。ここで、４０万画素ＣＣＤ( Charge Coupl
ed Device)を駆動し動作するようなシステムの場合、シ
ステムクロックＳＣ及び入力クロックＩＣは、１４.318
MHzとなる。近年は、ＨＤＴＶ(High Definition Telev
ision)方式での撮像が可能なテレビジョンカメラ装置が
出てきており、２００万画素ＣＣＤを駆動し動作するよ
うなシステムの場合は、システムクロックＳＣ、入力ク
ロックＩＣは、７４.25 MHzとなり、今後もシステムク
ロックＳＣ、入力クロックＩＣが、高速になると予想さ
れている。
【０００５】
【発明が解決しようとする課題】上記の従来装置で、Ｈ
ＤＴＶ方式を実現しようとした場合、入力クロックＩＣ
が７４.25 MHz となるため、テスト信号発生回路１も、
７４.25 MHz で動作させなければならない。このため、
テスト信号発生回路１を高速化せねばならず、回路規模
が増大し、コストおよび基板面積が増大するといった問
題や、クロックの高速化と回路規模の増大により、消費
電力が増大するといった問題が生じる。本発明は、従来
の方法に改良を加え、これらの問題点を解決し、低速な
テスト信号発生源でも、信号処理レートのテスト信号発
生を可能とし、また信号処理用メモリとテスト信号用メ
モリを共用することで、回路規模、消費電力を低減する
ことのできるシステムの実現を目的とするものである。
ＤＴＶ方式を実現しようとした場合、入力クロックＩＣ
が７４.25 MHz となるため、テスト信号発生回路１も、
７４.25 MHz で動作させなければならない。このため、
テスト信号発生回路１を高速化せねばならず、回路規模
が増大し、コストおよび基板面積が増大するといった問
題や、クロックの高速化と回路規模の増大により、消費
電力が増大するといった問題が生じる。本発明は、従来
の方法に改良を加え、これらの問題点を解決し、低速な
テスト信号発生源でも、信号処理レートのテスト信号発
生を可能とし、また信号処理用メモリとテスト信号用メ
モリを共用することで、回路規模、消費電力を低減する
ことのできるシステムの実現を目的とするものである。
【０００６】
【課題を解決するための手段】本発明は上記の目的を達
成するため、システムの稼動時は、入力信号をメモリに
ディジタル信号処理レートで書き込み、ディジタル信号
処理レートで読み出し、信号処理回路において所定の信
号処理を施してリアルタイム信号処理を行い、システム
の調整時は、テスト信号を上記メモリにディジタル信号
処理レートより所定のレート低速に書き込み、当該ディ
ジタル信号処理レートで読み出し、上記信号処理回路に
おいて所定の信号処理を施して、システム調整を行うよ
うにしたものである。また、システムの状態に応じて入
力信号とテスト信号の何れかを選択して出力する手段
と、当該選択された出力信号を保持するメモリ手段と、
上記入力信号をディジタル信号処理レートで上記メモリ
手段に書き込み、上記テスト信号をディジタル信号処理
レートより所定レート低速に発生して上記メモリ手段に
書き込む手段と、上記メモリ手段に保持された信号をデ
ィジタル信号処理レートで読み出してディジタル信号処
理をする信号処理手段を有し、システム稼動時は、上記
メモリ手段に保持された上記入力信号をディジタル信号
処理レートで読み出し信号処理を施すリアルタイム信号
処理を行い、システム調整時は、上記メモリ手段に保持
された上記テスト信号をディジタル信号処理レートで読
み出し信号処理を施すシステム調整を行うようにしたも
のである。その結果、低速なテスト信号発生源での信号
処理レートのテスト信号の発生、信号処理用メモリとテ
スト信号用メモリの共用化が可能となり、回路規模、消
費電力を低減することが可能になる。
成するため、システムの稼動時は、入力信号をメモリに
ディジタル信号処理レートで書き込み、ディジタル信号
処理レートで読み出し、信号処理回路において所定の信
号処理を施してリアルタイム信号処理を行い、システム
の調整時は、テスト信号を上記メモリにディジタル信号
処理レートより所定のレート低速に書き込み、当該ディ
ジタル信号処理レートで読み出し、上記信号処理回路に
おいて所定の信号処理を施して、システム調整を行うよ
うにしたものである。また、システムの状態に応じて入
力信号とテスト信号の何れかを選択して出力する手段
と、当該選択された出力信号を保持するメモリ手段と、
上記入力信号をディジタル信号処理レートで上記メモリ
手段に書き込み、上記テスト信号をディジタル信号処理
レートより所定レート低速に発生して上記メモリ手段に
書き込む手段と、上記メモリ手段に保持された信号をデ
ィジタル信号処理レートで読み出してディジタル信号処
理をする信号処理手段を有し、システム稼動時は、上記
メモリ手段に保持された上記入力信号をディジタル信号
処理レートで読み出し信号処理を施すリアルタイム信号
処理を行い、システム調整時は、上記メモリ手段に保持
された上記テスト信号をディジタル信号処理レートで読
み出し信号処理を施すシステム調整を行うようにしたも
のである。その結果、低速なテスト信号発生源での信号
処理レートのテスト信号の発生、信号処理用メモリとテ
スト信号用メモリの共用化が可能となり、回路規模、消
費電力を低減することが可能になる。
【０００７】
【発明の実施の形態】以下、本発明の一実施例として、
当該システムの構成及び動作を、図１により説明する。
１はシステム同期信号ＳＰとテストクロックＴＣによ
り、テストデータＴＤとメモリ制御用ライトクロックＴ
Ｋ、ライトイネーブルＴＥ、ライトリセットＴＲを生成
するテスト信号発生回路、２は入力同期信号ＩＰと入力
クロックＩＣにより、メモリ制御用ライトクロックＦ
Ｋ、ライトイネーブルＦＥ、ライトリセットＦＲを生成
するフレームシンクロ制御回路、３は入力データＩＤと
テストデータＴＤのどちらか一方をテスト制御信号ＴＰ
で選択し、選択データＭＩとして出力する選択回路、４
はライトクロックＦＫ、ライトイネーブルＦＥ、ライト
リセットＦＲからなるメモリ制御用の信号と、ライトク
ロックＴＫ、ライトイネーブルＴＥ、ライトリセットＴ
Ｒからなるメモリ制御用の信号のどちらか一方をテスト
制御信号ＴＰで選択し、メモリ制御用のライトクロック
ＷＫ、ライトイネーブルＷＥ、ライトリセットＷＲとし
て出力する選択回路、５は選択データＭＩをライトクロ
ックＷＫ、ライトイネーブルＷＥ、ライトリセットＷＲ
で保持し、メモリ制御用リードクロックＲＫ、リードイ
ネーブルＲＥ、リードリセットＲＲにより保持データＭ
Ｏを出力するフレームメモリ、６は各種の信号処理を施
す信号処理回路である。
当該システムの構成及び動作を、図１により説明する。
１はシステム同期信号ＳＰとテストクロックＴＣによ
り、テストデータＴＤとメモリ制御用ライトクロックＴ
Ｋ、ライトイネーブルＴＥ、ライトリセットＴＲを生成
するテスト信号発生回路、２は入力同期信号ＩＰと入力
クロックＩＣにより、メモリ制御用ライトクロックＦ
Ｋ、ライトイネーブルＦＥ、ライトリセットＦＲを生成
するフレームシンクロ制御回路、３は入力データＩＤと
テストデータＴＤのどちらか一方をテスト制御信号ＴＰ
で選択し、選択データＭＩとして出力する選択回路、４
はライトクロックＦＫ、ライトイネーブルＦＥ、ライト
リセットＦＲからなるメモリ制御用の信号と、ライトク
ロックＴＫ、ライトイネーブルＴＥ、ライトリセットＴ
Ｒからなるメモリ制御用の信号のどちらか一方をテスト
制御信号ＴＰで選択し、メモリ制御用のライトクロック
ＷＫ、ライトイネーブルＷＥ、ライトリセットＷＲとし
て出力する選択回路、５は選択データＭＩをライトクロ
ックＷＫ、ライトイネーブルＷＥ、ライトリセットＷＲ
で保持し、メモリ制御用リードクロックＲＫ、リードイ
ネーブルＲＥ、リードリセットＲＲにより保持データＭ
Ｏを出力するフレームメモリ、６は各種の信号処理を施
す信号処理回路である。
【０００８】ＩＤは入力される映像のデータ、ＩＰは入
力される映像の同期信号、ＩＣは入力される映像のサン
プリングクロック、ＴＣはテスト信号発生回路１を駆動
するためのクロック、ＴＰはシステムを稼動モード又は
調整モードにするための制御信号、ＴＤはシステムを調
整するためのテストデータ、ＴＫはテストデータＴＤを
メモリに書き込み制御するクロック信号、ＴＥはテスト
データＴＤをメモリに書き込み制御するイネーブル信
号、ＴＲはテストデータＴＤをメモリに書き込み制御す
るリセット信号、ＦＫは入力データＩＤをメモリに書込
み制御するクロック信号、ＦＥは入力データＩＤをメモ
リに書き込み制御するイネーブル信号、ＦＲは入力デー
タＩＤをメモリに書き込み制御するリセット信号、ＭＩ
は選択回路３で選択された選択データ、ＷＫは選択デー
タＭＩをメモリに書き込み制御するクロック信号、ＷＥ
は選択データＭＩをメモリに書き込み制御するイネーブ
ル信号、ＷＲは選択データＭＩをメモリに書き込み制御
するリセット信号、ＭＯはフレームメモリ５に保持され
た保持データ、ＲＫは保持データＭＯをメモリから読み
出し制御するクロック信号、ＲＥは保持データＭＯをメ
モリから読み出し制御するイネーブル信号、ＲＲは保持
データＭＯをメモリから読み出し制御するリセット信
号、ＯＤは信号処理回路６で各種信号処理を施された映
像の出力データ、ＳＰはシステムを駆動するためのシス
テム同期信号、ＳＣはシステムを駆動するためのシステ
ムクロックである。
力される映像の同期信号、ＩＣは入力される映像のサン
プリングクロック、ＴＣはテスト信号発生回路１を駆動
するためのクロック、ＴＰはシステムを稼動モード又は
調整モードにするための制御信号、ＴＤはシステムを調
整するためのテストデータ、ＴＫはテストデータＴＤを
メモリに書き込み制御するクロック信号、ＴＥはテスト
データＴＤをメモリに書き込み制御するイネーブル信
号、ＴＲはテストデータＴＤをメモリに書き込み制御す
るリセット信号、ＦＫは入力データＩＤをメモリに書込
み制御するクロック信号、ＦＥは入力データＩＤをメモ
リに書き込み制御するイネーブル信号、ＦＲは入力デー
タＩＤをメモリに書き込み制御するリセット信号、ＭＩ
は選択回路３で選択された選択データ、ＷＫは選択デー
タＭＩをメモリに書き込み制御するクロック信号、ＷＥ
は選択データＭＩをメモリに書き込み制御するイネーブ
ル信号、ＷＲは選択データＭＩをメモリに書き込み制御
するリセット信号、ＭＯはフレームメモリ５に保持され
た保持データ、ＲＫは保持データＭＯをメモリから読み
出し制御するクロック信号、ＲＥは保持データＭＯをメ
モリから読み出し制御するイネーブル信号、ＲＲは保持
データＭＯをメモリから読み出し制御するリセット信
号、ＯＤは信号処理回路６で各種信号処理を施された映
像の出力データ、ＳＰはシステムを駆動するためのシス
テム同期信号、ＳＣはシステムを駆動するためのシステ
ムクロックである。
【０００９】テスト信号発生回路１は、システム同期信
号ＳＰとテストクロックＴＣによりテストデータＴＤを
生成し、同時にテストデータＴＤをフレームメモリ５に
書き込み制御するライトクロックＴＫ、ライトイネーブ
ルＴＥ、ライトリセットＴＲを生成する。フレームシン
クロ制御回路２は、入力同期信号ＩＰと入力クロックＩ
Ｃにより入力データＩＤをフレームメモリ５に書き込み
制御するライトクロックＦＫ、ライトイネーブルＦＥ、
ライトリセットＦＲを生成する。選択回路３，４は、テ
スト制御信号ＴＰがシステムの稼動モードを示している
場合は、選択データＭＩには入力データＩＤ、ライトク
ロックＷＫにはライトクロックＦＫ、ライトイネーブル
ＷＥにはライトイネーブルＦＥ、ライトリセットＷＲに
はライトリセットＦＲを出力し、テスト制御信号ＴＰが
システムの調整モードを示している場合は、選択データ
ＭＩにテストデータＴＤ、ライトクロックＷＫにはライ
トクロックＴＫ、ライトイネーブルＷＥにはライトイネ
ーブルＴＥ、ライトリセットＷＲにはライトリセットＴ
Ｒを出力する。フレームメモリ５は、選択された選択デ
ータＭＩを、選択回路４からのライトクロックＷＫ、ラ
イトイネーブルＷＥ、ライトリセットＷＲにより書き込
む。信号処理回路６は、システム同期信号ＳＰとシステ
ムクロックＳＣに基づき、メモリ制御用リードクロック
ＲＫ、リードイネーブルＲＥ、リードリセットＲＲを生
成し、保持データＭＯをフレームメモリ５から読み出
し、これに各種の画像処理を施し、出力データＯＤを出
力する。
号ＳＰとテストクロックＴＣによりテストデータＴＤを
生成し、同時にテストデータＴＤをフレームメモリ５に
書き込み制御するライトクロックＴＫ、ライトイネーブ
ルＴＥ、ライトリセットＴＲを生成する。フレームシン
クロ制御回路２は、入力同期信号ＩＰと入力クロックＩ
Ｃにより入力データＩＤをフレームメモリ５に書き込み
制御するライトクロックＦＫ、ライトイネーブルＦＥ、
ライトリセットＦＲを生成する。選択回路３，４は、テ
スト制御信号ＴＰがシステムの稼動モードを示している
場合は、選択データＭＩには入力データＩＤ、ライトク
ロックＷＫにはライトクロックＦＫ、ライトイネーブル
ＷＥにはライトイネーブルＦＥ、ライトリセットＷＲに
はライトリセットＦＲを出力し、テスト制御信号ＴＰが
システムの調整モードを示している場合は、選択データ
ＭＩにテストデータＴＤ、ライトクロックＷＫにはライ
トクロックＴＫ、ライトイネーブルＷＥにはライトイネ
ーブルＴＥ、ライトリセットＷＲにはライトリセットＴ
Ｒを出力する。フレームメモリ５は、選択された選択デ
ータＭＩを、選択回路４からのライトクロックＷＫ、ラ
イトイネーブルＷＥ、ライトリセットＷＲにより書き込
む。信号処理回路６は、システム同期信号ＳＰとシステ
ムクロックＳＣに基づき、メモリ制御用リードクロック
ＲＫ、リードイネーブルＲＥ、リードリセットＲＲを生
成し、保持データＭＯをフレームメモリ５から読み出
し、これに各種の画像処理を施し、出力データＯＤを出
力する。
【００１０】ここで、システム稼動時は、図３に示すよ
うに、入力データ(映像データ)ＩＤが選択回路３で選択
され、フレームメモリ５に選択データ(映像データ)ＭＩ
として入力される。 この時、フレームシンクロ制御回
路２は、入力同期信号ＩＰと入力クロックＩＣにより、
入力データＩＤをフレームメモリ５に書き込むための制
御用ライトクロックＦＫ、ライトイネーブルＦＥ、ライ
トリセットＦＲを生成し、選択回路４から対応するライ
トクロックＷＫ、ライトイネーブルＷＥ、ライトリセッ
トＷＲが選択・出力され、フレームメモリ５に入力デー
タ(映像データ)ＩＤが書き込まれる。信号処理回路６
は、システム同期信号ＳＰ、システムクロックＳＣに基
づき、読み出し制御用のリードクロックＲＫ、リードイ
ネーブルＲＥ、リードリセットＲＲを生成し、フレーム
メモリ５から保持データ(映像データ)ＭＯを読み出し、
各種の信号処理を施した後、出力データ(映像データ)Ｏ
Ｄとして出力することで信号処理を行う。
うに、入力データ(映像データ)ＩＤが選択回路３で選択
され、フレームメモリ５に選択データ(映像データ)ＭＩ
として入力される。 この時、フレームシンクロ制御回
路２は、入力同期信号ＩＰと入力クロックＩＣにより、
入力データＩＤをフレームメモリ５に書き込むための制
御用ライトクロックＦＫ、ライトイネーブルＦＥ、ライ
トリセットＦＲを生成し、選択回路４から対応するライ
トクロックＷＫ、ライトイネーブルＷＥ、ライトリセッ
トＷＲが選択・出力され、フレームメモリ５に入力デー
タ(映像データ)ＩＤが書き込まれる。信号処理回路６
は、システム同期信号ＳＰ、システムクロックＳＣに基
づき、読み出し制御用のリードクロックＲＫ、リードイ
ネーブルＲＥ、リードリセットＲＲを生成し、フレーム
メモリ５から保持データ(映像データ)ＭＯを読み出し、
各種の信号処理を施した後、出力データ(映像データ)Ｏ
Ｄとして出力することで信号処理を行う。
【００１１】一方、システム調整時は、図４に示すよう
に、テスト信号発生回路１は、システム同期信号ＳＰ、
テストクロックＴＣにより、テストデータＴＤ、ライト
クロックＴＫ、ライトイネーブルＴＥ、ライトリセット
ＴＲを生成し、選択回路３でテストデータＴＤが選択さ
れ、フレームメモリ５に選択データＭＩとして入力され
る。この時、選択回路４では、入力されるライトクロッ
クＴＫ、ライトイネーブルＴＥ、ライトリセットＴＲ
を、対応するライトクロックＷＫ、ライトイネーブルＷ
Ｅ、ライトリセットＷＲとして出力し、フレームメモリ
５にテストデータＴＤが書き込まれる。ここで、信号処
理回路６は、システム同期信号ＳＰ、システムクロック
ＳＣに基づき、読み出し制御用のリードクロックＲＫ、
リードイネーブルＲＥ、リードリセットＲＲを生成し、
フレームメモリ５から保持データ(テストデータ)ＭＯを
読み出し、これに各種の信号処理を施して出力データＯ
Ｄを出力することによりシステムの調整を行う。このよ
うに、テスト信号発生回路１は、テストクロックＴＣに
基づき動作する構成となっており、このテストクロック
ＴＣをシステムクロックＳＣより低速なクロック(例え
ば、システムクロック：74.25MHz、テストクロック：1
4.318MHz)を用いフレームメモリ５に書き込んでも、フ
レームメモリ５の読み出しは、システムクロックＳＣで
行うことができる。
に、テスト信号発生回路１は、システム同期信号ＳＰ、
テストクロックＴＣにより、テストデータＴＤ、ライト
クロックＴＫ、ライトイネーブルＴＥ、ライトリセット
ＴＲを生成し、選択回路３でテストデータＴＤが選択さ
れ、フレームメモリ５に選択データＭＩとして入力され
る。この時、選択回路４では、入力されるライトクロッ
クＴＫ、ライトイネーブルＴＥ、ライトリセットＴＲ
を、対応するライトクロックＷＫ、ライトイネーブルＷ
Ｅ、ライトリセットＷＲとして出力し、フレームメモリ
５にテストデータＴＤが書き込まれる。ここで、信号処
理回路６は、システム同期信号ＳＰ、システムクロック
ＳＣに基づき、読み出し制御用のリードクロックＲＫ、
リードイネーブルＲＥ、リードリセットＲＲを生成し、
フレームメモリ５から保持データ(テストデータ)ＭＯを
読み出し、これに各種の信号処理を施して出力データＯ
Ｄを出力することによりシステムの調整を行う。このよ
うに、テスト信号発生回路１は、テストクロックＴＣに
基づき動作する構成となっており、このテストクロック
ＴＣをシステムクロックＳＣより低速なクロック(例え
ば、システムクロック：74.25MHz、テストクロック：1
4.318MHz)を用いフレームメモリ５に書き込んでも、フ
レームメモリ５の読み出しは、システムクロックＳＣで
行うことができる。
【００１２】以上述べた如く、システム稼動時は、フレ
ームメモリに入力信号を書き込み、ディジタル信号処理
レートでフレームメモリから読み出しながら信号処理を
施すことでリアルタイム信号処理を行い、システム調整
時は、フレームメモリに信号処理レートより所定レート
低速にテスト信号を書き込み、信号処理レートでフレー
ムメモリから読み出しながら信号処理を施して、システ
ム調整を行えるようにすることで、低速なテスト信号発
生源で信号処理レートのテスト信号発生を可能とし、信
号処理用フレームメモリとテスト信号用フレームメモリ
を共用することで、回路規模、消費電力を低減すること
を特徴とする。なお、本実施例においては、カメラシス
テムを例とし、ＨＤＴＶ方式で２００万画素ＣＣＤを駆
動し動作するシステムについて説明したが、これに限定
されることなく、高画素ＣＣＤを駆動するＮＴＳＣ方式
や、ＥＤＴＶ２方式、今後予想されるＨＤＴＶ方式より
も高精細な方式にも、同様に適応できるし、またカメラ
システム以外でメモリを使用し信号処理するシステムへ
も適応できる。
ームメモリに入力信号を書き込み、ディジタル信号処理
レートでフレームメモリから読み出しながら信号処理を
施すことでリアルタイム信号処理を行い、システム調整
時は、フレームメモリに信号処理レートより所定レート
低速にテスト信号を書き込み、信号処理レートでフレー
ムメモリから読み出しながら信号処理を施して、システ
ム調整を行えるようにすることで、低速なテスト信号発
生源で信号処理レートのテスト信号発生を可能とし、信
号処理用フレームメモリとテスト信号用フレームメモリ
を共用することで、回路規模、消費電力を低減すること
を特徴とする。なお、本実施例においては、カメラシス
テムを例とし、ＨＤＴＶ方式で２００万画素ＣＣＤを駆
動し動作するシステムについて説明したが、これに限定
されることなく、高画素ＣＣＤを駆動するＮＴＳＣ方式
や、ＥＤＴＶ２方式、今後予想されるＨＤＴＶ方式より
も高精細な方式にも、同様に適応できるし、またカメラ
システム以外でメモリを使用し信号処理するシステムへ
も適応できる。
【００１３】
【発明の効果】本発明によれば、低速なテスト信号発生
源でも、信号処理レートのテスト信号発生を可能とし、
また信号処理用メモリとテスト信号用メモリを共用する
ことで、回路規模、消費電力を低減することができる。
源でも、信号処理レートのテスト信号発生を可能とし、
また信号処理用メモリとテスト信号用メモリを共用する
ことで、回路規模、消費電力を低減することができる。
【図１】本発明の一実施例の構成を示すブロック図。
【図２】従来の構成を示すブロック図。
【図３】本発明のシステム稼動時の動作タイミングを示
すタイミングチャート。
すタイミングチャート。
【図４】本発明のシステム調整時の動作タイミングを示
すタイミングチャート。
すタイミングチャート。
【図５】従来のシステム稼動時の動作タイミングを示す
タイミングチャート。
タイミングチャート。
【図６】従来のシステム調整時の動作タイミングを示す
タイミングチャート。
タイミングチャート。
【図７】一般的なカメラシステムの構成を示すブロック
図。
図。
１：テスト信号発生回路、２：フレームシンクロ制御回
路、３，４：選択回路、５：フレームメモリ、６：信号
処理回路、ＩＤ：入力データ、ＩＰ：入力同期信号、Ｉ
Ｃ：入力クロック、ＴＣ：テストクロック、ＴＰ：テス
ト制御信号、ＴＤ：テストデータ、ＴＫ：ライトクロッ
ク、ＴＥ：ライトイネーブル、ＴＲ：ライトリセット、
ＦＫ：ライトクロック、ＦＥ：ライトイネーブル、Ｆ
Ｒ：ライトリセット、ＭＩ：選択データ、ＷＫ：ライト
クロック、ＷＥ：ライトイネーブル、ＷＲ：ライトリセ
ット、ＭＯ：保持データ、ＲＫ：リードクロック、Ｒ
Ｅ：リードイネーブル、ＲＲ：リードリセット、ＯＤ：
出力データ、ＳＰ：システム同期信号、ＳＣ：システム
クロック。
路、３，４：選択回路、５：フレームメモリ、６：信号
処理回路、ＩＤ：入力データ、ＩＰ：入力同期信号、Ｉ
Ｃ：入力クロック、ＴＣ：テストクロック、ＴＰ：テス
ト制御信号、ＴＤ：テストデータ、ＴＫ：ライトクロッ
ク、ＴＥ：ライトイネーブル、ＴＲ：ライトリセット、
ＦＫ：ライトクロック、ＦＥ：ライトイネーブル、Ｆ
Ｒ：ライトリセット、ＭＩ：選択データ、ＷＫ：ライト
クロック、ＷＥ：ライトイネーブル、ＷＲ：ライトリセ
ット、ＭＯ：保持データ、ＲＫ：リードクロック、Ｒ
Ｅ：リードイネーブル、ＲＲ：リードリセット、ＯＤ：
出力データ、ＳＰ：システム同期信号、ＳＣ：システム
クロック。
Claims (3)
- 【請求項１】 システムの稼動時は、入力信号をメモリ
にディジタル信号処理レートで書き込み、ディジタル信
号処理レートで読み出し、信号処理回路において所定の
信号処理を施してリアルタイム信号処理を行い、システ
ムの調整時は、テスト信号を上記メモリにディジタル信
号処理レートより所定のレート低速に書き込み、当該デ
ィジタル信号処理レートで読み出し、上記信号処理回路
において所定の信号処理を施して、システム調整を行う
ことを特徴とするシステム調整方法。 - 【請求項２】 システムの状態に応じて入力信号とテス
ト信号の何れかを選択して出力する手段と、当該選択さ
れた出力信号を保持するメモリ手段と、上記入力信号を
ディジタル信号処理レートで上記メモリ手段に書き込
み、上記テスト信号をディジタル信号処理レートより所
定レート低速に発生して上記メモリ手段に書き込む手段
と、上記メモリ手段に保持された信号をディジタル信号
処理レートで読み出してディジタル信号処理をする信号
処理手段を有し、システム稼動時は、上記メモリ手段に
保持された上記入力信号をディジタル信号処理レートで
読み出し信号処理を施すリアルタイム信号処理を行い、
システム調整時は、上記メモリ手段に保持された上記テ
スト信号をディジタル信号処理レートで読み出し信号処
理を施すシステム調整を行うようにしたことをシステム
調整装置。 - 【請求項３】 請求項２において、テレビジョンカメラ
装置のシステム調整に適用したことを特徴とするシステ
ム調整装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10091974A JPH11289488A (ja) | 1998-04-03 | 1998-04-03 | システム調整方法およびその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10091974A JPH11289488A (ja) | 1998-04-03 | 1998-04-03 | システム調整方法およびその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11289488A true JPH11289488A (ja) | 1999-10-19 |
Family
ID=14041504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10091974A Pending JPH11289488A (ja) | 1998-04-03 | 1998-04-03 | システム調整方法およびその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11289488A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339768A (ja) * | 2005-05-31 | 2006-12-14 | Rohm Co Ltd | 画像処理回路、電子機器 |
-
1998
- 1998-04-03 JP JP10091974A patent/JPH11289488A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339768A (ja) * | 2005-05-31 | 2006-12-14 | Rohm Co Ltd | 画像処理回路、電子機器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6903770B1 (en) | Digital camera which produces a single image based on two exposures | |
| US7626629B2 (en) | Device and method for generating timing signals of different kinds | |
| US5444483A (en) | Digital electronic camera apparatus for recording still video images and motion video images | |
| US7030920B1 (en) | Image pickup apparatus using a selector circuit | |
| JP3740235B2 (ja) | 撮像装置及び撮像記録再生装置 | |
| US20110205398A1 (en) | Imaging processing system and digital camera | |
| US6683642B1 (en) | Digital camera using separate buses for transferring DMA processed data and CPU processed data | |
| KR20050000163A (ko) | 화상 센서와 영상 처리기 간의 인터페이스 장치 및 방법 | |
| US5581301A (en) | Image processing apparatus with adjustable low-pass optical filter characteristics | |
| KR100363354B1 (ko) | 촬상장치의제어방법 | |
| US6618085B2 (en) | Image pickup apparatus for controlling the discharge of information charges in the image pickup apparatus | |
| JP2005326528A (ja) | 画像表示装置 | |
| JPH11289488A (ja) | システム調整方法およびその装置 | |
| US6803951B1 (en) | Apparatus and method for video image information processing | |
| JP2007104623A (ja) | 映像信号伝送システム、撮像装置、信号処理装置および映像信号伝送方法 | |
| JP3917379B2 (ja) | タイミング信号発生装置およびその発生方法 | |
| CN101277384B (zh) | 摄像装置和摄像方法 | |
| JPH11296155A (ja) | 表示装置およびその制御方法 | |
| US5822013A (en) | Selective projection image freeze device | |
| US8411181B2 (en) | Image pick-up apparatus for controlling generation of an electronic shutter pulse signal based on one of a detected brightness of an imaging object and an obtained current exposure value, and method and non-transitory computer readable recording medium therefor | |
| JP4697094B2 (ja) | 画像信号出力装置及びその制御方法 | |
| JPH10210424A (ja) | レート変換装置及び撮像装置 | |
| JP4264602B2 (ja) | 画像処理装置 | |
| JP3400583B2 (ja) | 画像信号処理装置 | |
| JPH066724A (ja) | 画像表示装置 |