JPH11296129A - 画素駆動回路および駆動回路一体型画素集積装置 - Google Patents

画素駆動回路および駆動回路一体型画素集積装置

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JPH11296129A
JPH11296129A JP10094508A JP9450898A JPH11296129A JP H11296129 A JPH11296129 A JP H11296129A JP 10094508 A JP10094508 A JP 10094508A JP 9450898 A JP9450898 A JP 9450898A JP H11296129 A JPH11296129 A JP H11296129A
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Abstract

(57)【要約】 【課題】 画素ピッチの狭小化と画素数の増大とを容易
に実現可能とする。 【解決手段】 液晶パネルの画素部を構成する２つの水
平方向の画素ラインａ１，ａ２に対して１つのパルス転
送段１４１−１を対応付けるようにしてＶシフトレジス
タ１４１を構成する。さらに、このＶシフトレジスタ１
４１の各パルス転送段１４１−１〜１４１−ｍからの出
力をデコーダ部１４２によりデコードして、画素ライン
ａj （ｊ＝１〜Ｍ）を個別に駆動するためのゲートパル
スＧＰｊを作成する。Ｖシフトレジスタ１４１の構成段
数が従来の２分の１となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えばマトリクス
状に配置された画素を選択的に駆動するための画素駆動
回路、およびそのような画素駆動回路を含んで構成され
た駆動回路一体型画素集積装置に関する。
【０００２】
【従来の技術】近年、ＣＲＴ（陰極線管）に並ぶ画像表
示装置として、液晶表示装置の普及が著しい。この装置
は、水平方向および垂直方向に画素をマトリクス状に配
置すると共に、水平および垂直方向のそれぞれについて
シフトレジスタを配置して構成したもので、垂直方向の
シフトレジスタから垂直方向選択パルスを垂直方向に順
次転送しながら出力して画素ライン（水平方向に並んだ
画素配列）を選択するごとに、水平方向のシフトレジス
タから水平方向選択パルスを水平方向に順次転送しなが
ら出力して垂直方向選択パルスにより選択された画素ラ
インの画素を水平方向に走査しながら順次選択するとい
う動作を繰り返すことにより、全画素に信号を書き込む
ようになっている。
【０００３】ところで、この種の画像表示装置において
は、ＣＲＴを用いた画像表示装置と同様に様々な規格の
画像信号に対応し得るようにすべく、画像信号の種類に
応じて表示領域のサイズを変化させることができるよう
にしたマルチスキャン対応の表示装置が知られている。
この種の装置で用いられる方法には、全画面のうち表示
を行わない非表示領域（例えば画面の上下部分）につい
ては、垂直方向選択パルスを供給しないようにして黒く
することにより、表示領域サイズを調整する方法があ
る。この方法によれば、画像信号自体に手を加える必要
がないので、画像信号処理のための制御回路や画像メモ
リ等が不要であり、さほどコストアップを伴わずに済む
という利点がある。
【０００４】
【発明が解決しようとする課題】上記した従来の画像表
示装置では、垂直方向のシフトレジスタにおける各転送
段は垂直方向の各画素ラインにそれぞれ対応して設けら
れており、垂直方向に１段ずつパルスを転送しながらこ
れを出力する構成となっていた。しかしながら、最近で
は、表示画像の高精細化の要請に伴って画素ピッチの一
層の狭小化が求められると、従来のように１画素ライン
分の幅のなかにシフトレジスタの１つの転送段の回路を
配置しようとしても面積が不十分となり、実現は困難で
ある。仮に、半導体素子の微細化技術の向上により、そ
のような高密度配置が可能になったとしても、各画素ラ
インごとにシフトレジスタの転送段を配置するようにし
た場合には、シフトレジスタ全体として必要なトランジ
スタ等の半導体素子の数を削減できないので、消費電流
を低減できない。さらに、従来のように各画素ラインご
とにシフトレジスタのパルス転送を行うようにした場合
には、画素ラインの数を増加しようとするとシフトレジ
スタの各転送段間の転送速度を高速化する必要が生じる
ため、各転送段の回路やその他の部分の回路を構成する
半導体素子の動作速度をより高速化する（駆動周波数を
より高くする）必要が生じる。
【０００５】また、上記した従来のマルチスキャン対応
の表示装置では、全画面のうち非表示領域の画素ライン
への選択パルス供給を停止させるために、各画素ライン
ごとに開閉用のスイッチ素子を設けるようになっていた
ので、各段ごとの素子数が増大し、駆動回路全体として
の消費電流が増大する。特に、画素ピッチの一層の狭小
化が求められている状況下では、上記のように１画素ラ
イン分の幅のなかにシフトレジスタの１つの転送段の回
路を配置することさえ困難であるところ、さらにスイッ
チ素子を各画素ラインごとに配置することは不可能に近
い。
【０００６】このように、従来の画像表示装置では、現
状以上に画素ピッチの狭小化と画素数の増大とを図るこ
とが困難であると共に、駆動回路を構成する素子を高速
化する必要があるという問題があった。
【０００７】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、駆動用の構成素子の数の増加と動作
速度のさらなる高速化とを必要とせずに、画素ピッチの
狭小化と画素数の増大とを容易に実現することができる
画素駆動回路および駆動回路一体型画素集積装置を提供
することにある。
【０００８】
【課題を解決するための手段】本発明の画素駆動回路
は、異なる２つの方向に配列された複数の画素を駆動す
るための回路であって、２つの方向のうちの１の方向に
沿って第１のパルス信号を複数画素分ずつ移動させなが
ら順次出力するパルス移動手段と、パルス移動手段から
出力された第１のパルス信号を基に、２つの方向のうち
の他の方向に沿って配列された画素列を個別に駆動する
ためのより多くの第２のパルス信号を生成する駆動パル
ス生成手段とを備えている。ここで、画素駆動回路が、
さらに、パルス駆動手段と個別駆動パルス生成手段との
間に、パルス移動手段から個別駆動パルス生成手段に対
して第１のパルスを供給するか否かを切替可能な切替手
段を備えるように構成することが可能である。
【０００９】本発明の駆動回路一体型画素集積装置は、
異なる２つの方向に配列された複数の画素と、２つの方
向のうちの１の方向に沿って第１のパルス信号を複数画
素分ずつ移動させながら順次出力するパルス移動手段
と、パルス移動手段から出力された第１のパルス信号を
基に、２つの方向のうちの他の方向に沿って配列された
画素列を個別に駆動するためのより多くの第２のパルス
信号を生成する個別駆動パルス生成手段とを備えてい
る。ここで、駆動回路一体型画素集積装置が、さらに、
パルス駆動手段と個別駆動パルス生成手段との間に、パ
ルス移動手段から個別駆動パルス生成手段に対して第１
のパルスを供給するか否かを切替可能な切替手段を備え
るように構成することが可能である。
【００１０】本発明の画素駆動回路または駆動回路一体
型画素集積装置では、パルス移動手段によって１の方向
に沿って第１のパルス信号が複数画素分ずつ移動しなが
ら順次出力されると共に、個別駆動パルス生成手段によ
って第１のパルス信号を基に２つの方向のうちの他の方
向に沿って配列された画素列を個別に駆動するための第
２のパルス信号が生成される。ここで、さらに、パルス
駆動手段と個別駆動パルス生成手段との間に切替手段を
備えることにより、パルス移動手段から個別駆動パルス
生成手段に対して第１のパルスを供給するか否かを切り
替えることが可能となり、これにより、上記の他の方向
に沿って配列された画素列のうちの有効な画素列の範
囲、すなわち、表示可能領域の切り替えが可能となる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。なお、以下の説明で
は、本発明を、画素部と画素駆動回路とを同一基板上に
一体に形成したカラー液晶表示装置に適用する場合につ
いて説明する。
【００１２】［第１の実施の形態］図１は本発明の一実
施の形態に係るカラー液晶表示装置（以下、単に液晶表
示装置という。）の概略構成を表すもので、いわゆるア
クティブマトリクス方式で駆動されるものである。図１
に示したように、この装置は、液晶パネル１０と、信号
ドライバ２０と、タイミング発生部３０とを備えてい
る。液晶パネル１０には、後述する画素部１１（図２）
等が搭載されている。信号ドライバ２０は、入力される
ビデオ入力信号ＢＳIN，ＲＳIN，ＧＳINに所定の信号変
換を行って、液晶パネル１０におけるＢ（青），Ｒ
（赤），Ｇ（緑）の各色用画素（本図では図示せず）を
駆動するためのビデオ信号ＢＳ，ＲＳ，ＧＳを出力する
と共に、液晶パネル１０の図示しない対向電極に印加さ
れる共通電位信号ＶＣＯＭを出力するようになってい
る。タイミング発生部３０は、複合同期信号等の同期信
号ＳＹＮＣに基づいて各種のタイミング信号ＨＳＴ，Ｈ
ＣＫ，ＶＳＴ，ＶＣＫ，ＦＲＰ，ＳＨＳを発生するよう
になっている。
【００１３】ここで、ＨＳＴは、液晶パネル１０の後述
する水平方向シフトレジスタのスタートパルス（以下、
Ｈスタートパルスという。）を示し、ＨＣＫは、水平方
向シフトレジスタを駆動するクロックパルス（以下、Ｈ
クロックパルスという。）を示す。２ＶＳＴは、液晶パ
ネル１０の後述する垂直方向シフトレジスタのスタート
パルス（以下、Ｖスタートパルスという。）を示し、２
ＶＣＫは、垂直方向シフトレジスタを駆動するクロック
パルス（以下、Ｖクロックパルスという。）を示す。ま
た、ＦＲＰは、信号ドライバ２０がビデオ入力信号ＢＳ
IN，ＲＳIN，ＧＳINを所定の直流電圧を中心とする交流
のビデオ信号ＢＳ，ＲＳ，ＧＳに変換するのに用いられ
る反転・非反転選択信号を示し、ＳＨＳは，信号ドライ
バ２０がビデオ信号ＢＳ，ＲＳ，ＧＳの位相を設定する
のに用いるサンプルホールド信号を示す。
【００１４】図２は液晶パネル１０の一構成例を表すも
のである。この図に示したように、液晶パネル１０は、
画素部１１と、水平スイッチ部１２および水平方向シフ
トレジスタ１３（以下、Ｈシフトレジスタ１３とい
う。）を含む水平駆動回路と、垂直方向シフトレジスタ
１４１（以下、Ｖシフトレジスタ１４１という。本図で
は図示せず）を含む垂直駆動回路１４とを備えている。
Ｈシフトレジスタ１３には、図１に示したＨスタートパ
ルスＨＳＴおよびＨクロックパルスＨＣＫが入力され、
垂直駆動回路１４のＶシフトレジスタには、図１に示し
たＶスタートパルス２ＶＳＴおよびＶクロックパルス２
ＶＣＫが入力されるようになっている。
【００１５】画素部１１は、液晶セルやスイッチング素
子等からなる画素をマトリクス状に配列して構成され、
これらの各画素を選択的に駆動することにより画像を表
示できるようになっている。スイッチング素子として
は、例えば薄膜トランジスタ（ＴＦＴ）等が用いられ
る。図２に示した例では、画素部１１は、水平方向にＮ
個の画素ＢＤ（１，ｊ），ＲＤ（２，ｊ），ＧＤ（３，
ｊ），……，ＧＤ（Ｎ，ｊ）〔ｊ＝１〜Ｍ〕を配列する
と共に、垂直方向にＭ個の画素ＢＤ（１，１）〜（１，
Ｍ），ＲＤ（２，１）〜（２，Ｍ），ＧＤ（３，１）〜
（３，Ｍ），……，ＧＤ（Ｎ，１）〜（Ｎ，Ｍ）を配列
して構成されている。ここで、ＢＤ，ＲＤ，ＧＤはそれ
ぞれ青，赤，緑用の画素であることを示す。
【００１６】水平スイッチ部１２は、Ｎ個の水平スイッ
チ１２（１）〜１２（Ｎ）を含んで構成され、信号ドラ
イバ２０（図１）から入力されたビデオ信号ＢＳ，Ｒ
Ｓ，ＧＳを画素部１１に選択的に供給する機能を有して
いる。Ｎ個の水平スイッチ１２（１）〜１２（Ｎ）は３
個ずつのグループに分けられている。各グループの３個
の水平スイッチはＨシフトレジスタ１３の各転送段に共
通（並列）接続されている。そして、これらのグループ
のそれぞれに対して、Ｈシフトレジスタ１３の各転送段
から所定の時間間隔で水平方向選択パルスが順次供給さ
れるようになっている。ここにいう所定の時間間隔は、
タイミング発生部３０（図１）からＨシフトレジスタ１
３に供給されるＨクロックパルスＨＣＫの周期によって
定まるものである。各グループの３個の水平スイッチに
は、それぞれに対応して、図１のタイミング発生部３０
からビデオ信号ＢＳ，ＲＳ，ＧＳが供給されるようにな
っている。
【００１７】Ｈシフトレジスタ１３は複数のパルス転送
段からなり、各段から順次出力する水平方向選択パルス
によって駆動対象の画素列（垂直方向に延びる画素配
列）を選択可能である。より具体的には、Ｈシフトレジ
スタ１３は、タイミング発生部３０から供給されるＨス
タートパルスＨＳＴをトリガとして動作を開始し、Ｈク
ロックパルスＨＣＫによって定まる時間間隔で水平方向
選択パルスを各転送段から順次出力することにより水平
方向の画素選択走査を行うようになっている。水平スイ
ッチ部１２における各グループ内の３個の水平スイッチ
は、Ｈシフトレジスタ１３から水平方向選択パルスが供
給されるごとに同時に開状態となり、ビデオ信号ＢＳ，
ＲＳ，ＧＳを画素部１１の対応する３つの画素列に並列
に供給する。
【００１８】次に、図３〜図５を参照して、垂直駆動回
路１４の構成について説明する。ここで、図３は垂直駆
動回路１４の全体構成を表し、図４は図３のＶシフトレ
ジスタ１４１の構成を表し、図５は垂直駆動回路１４に
おける各種信号波形を表す。図３に示したように、垂直
駆動回路１４は、Ｖシフトレジスタ１４１と、デコーダ
部１４２と、バッファ部１４３とを含んで構成されてい
る。
【００１９】Ｖシフトレジスタ１４１は複数のパルス転
送段１４１−１〜１４１−ｍから構成される。ここで、
後述するように、ｍ＝Ｍ／２である。先頭のパルス転送
段１４１−１には、図１のタイミング発生部３０から、
図５（ｂ）に示したようなＶスタートパルス２ＶＳＴが
供給され、また、各パルス転送段１４１−１〜１４１−
ｍには、タイミング発生部３０から、図５（ｃ）に示し
たようなＶクロックパルス２ＶＣＫが並列に入力される
ようになっている。各パルス転送段１４１−１〜１４１
−ｍは、後述するように、１個のインバータとＶクロッ
クパルスＶＣＫに同期して動作する２個のクロックトイ
ンバータとを用いて構成され、相互に直列接続されてい
る。図示のように、１つのパルス転送段は、画素部１１
（図２）における２つの画素ラインに対応して設けられ
ている。より具体的には、パルス転送段１４１−１は画
素ラインａ1 ，ａ2 に対応し、パルス転送段１４１−２
は画素ラインａ3 ，ａ4 に対応し、パルス転送段１４１
−ｍは画素ラインａ(M-1)，ａM に対応している。ここ
で、画素ラインａj （ｊ＝１〜Ｍ）は、画素部１１にお
ける画素ＢＤ（１，ｊ）〜ＧＤ（Ｎ，ｊ）からなる画素
配列を示す。このような構成のＶシフトレジスタ１４１
は、タイミング発生部３０から供給されるＶスタートパ
ルス２ＶＳＴをトリガとして各転送段間のパルス転送動
作を開始し、Ｖクロックパルス２ＶＣＫによって定まる
時間間隔で、各パルス転送段１４１−１〜１４１−ｍか
ら、それぞれ、図５（ｄ）〜（ｆ）に示したようなシフ
トレジスタパルスＳＲＰ１〜ＳＲＰｍ（但し、図５では
ＳＲＰ１〜ＳＲＰ３のみを図示）を順次出力するように
なっている。ここで、Ｖシフトレジスタ１４１が本発明
における「パルス移動手段」に対応し、シフトレジスタ
パルスＳＲＰ１〜ＳＲＰｍが本発明における「第１のパ
ルス信号」に対応する。
【００２０】図４に示したように、Ｖシフトレジスタ１
４１のパルス転送段１４１−１は、クロックトインバー
タ１４１１と、クロックトインバータ１４１１の出力端
側に設けられたインバータ１４１２およびクロックトイ
ンバータ１４１３からなるラッチ回路とを含んでいる。
【００２１】クロックトインバータ１４１１は、２つの
ＰＭＯＳ型のトランジスタ１４１１ａ，１４１１ｂと、
２つのＮＭＯＳ型のトランジスタ１４１１ｃ，１４１１
ｄとを含んで構成されている。トランジスタ１４１１
ａ，１４１１ｂのソース・ドレイン間は相互に接続さ
れ、また、トランジスタ１４１１ｃ，１４１１ｄのソー
ス・ドレイン間も相互に接続されている。トランジスタ
１４１１ｂ，１４１１ｃはＣＭＯＳ構造をなし、両者の
ゲートにはＶスタートパルス２ＶＳＴが入力されるよう
になっている。両者のドレインは相互に接続され、出力
端として、次段のパルス転送段の入力端（パルス転送段
１４１−２のトランジスタ１４１１ｂ，１４１１ｃのゲ
ート）に接続されている。トランジスタ１４１１ａのソ
ースは電源ラインＶDDに接続され、トランジスタ１４１
１ｄのソースは接地接続されている。トランジスタ１４
１１ａのゲートにはＶクロックパルス２ＶＣＫの反転信
号である／２ＶＣＫが入力され、トランジスタ１４１１
ｄのゲートにはＶクロックパルス２ＶＣＫが入力される
ようになっている。
【００２２】インバータ１４１２は、ＣＭＯＳ構成のト
ランジスタ１４１２ａ，１４１２ｂによって構成されて
おり、その入力端（トランジスタ１４１２ａ，１４１２
ｂのゲート）は、クロックトインバータ１４１１の出力
端（トランジスタ１４１１ｂ，１４１１ｃのドレイン）
に接続されている。トランジスタ１４１２ａのソースは
電源ラインＶDDに接続され、トランジスタ１４１２ｂの
ソースは接地接続されている。
【００２３】クロックトインバータ１４１３は、クロッ
クトインバータ１４１１と同様の構成であり、２つのＰ
ＭＯＳ型のトランジスタ１４１３ａ，１４１３ｂと、２
つのＮＭＯＳ型のトランジスタ１４１３ｃ，１４１３ｄ
とを含んで構成されている。このクロックトインバータ
１４１３の入力端（ＣＭＯＳ構成をなすトランジスタ１
４１３ｂ，１４１３ｃのゲート）は、インバータ１４１
２の出力端（トランジスタ１４１２ａ，１４１２ｂのド
レイン）に接続される一方、出力端（トランジスタ１４
１３ｂ，１４１３ｃのドレイン）はインバータ１４１２
の入力端（トランジスタ１４１２ａ，１４１２ｂのゲー
ト）に接続されている。
【００２４】このような構成のパルス転送段１４１−１
において、クロックトインバータ１４１１の出力端（ト
ランジスタ１４１１ｂ，１４１１ｃのドレイン）から
は、シフトレジスタパルスＳＲＰ１が出力され、次段の
パルス転送段１４１−２に転送されると共に、デコーダ
部１４２に入力されるようになっている。他のパルス転
送段１４１−２〜１４１−ｍについても同様の構成であ
る。
【００２５】再び図３を参照して説明する。この図に示
したように、デコーダ部１４２は、画素部１１の各画素
ラインａj ごとに設けられたナンドゲート１４２−ｊ
（ｊ＝１〜Ｍ）を含んでいる。奇数番目のナンドゲート
１４２−１，１４２−３等の各一方の入力端には、図５
（ｇ）に示したようなデコードパルスＶＣＫ−Ａが入力
され、偶数番目のナンドゲート１４２−２，１４２−４
等の各一方の入力端には、図５（ｈ）に示したようなデ
コードパルスＶＣＫ−Ｂが入力されている。ここで、デ
コードパルスＶＣＫ−Ａは、Ｖクロックパルス２ＶＣＫ
の２分の１の周期を有し、デコードパルスＶＣＫ−Ｂは
デコードパルスＶＣＫ−Ａを反転した波形を有する。
【００２６】デコーダ部１４２のナンドゲート１４２−
（２ｋ−１），１４２−２ｋの各々他の入力端には、Ｖ
シフトレジスタ１４１のパルス転送段１４１−ｋからの
シフトレジスタパルスＳＲＰｋが入力されるようになっ
ている。ここで、ｋ＝１〜ｍである。これらのナンドゲ
ート１４２−（２ｋ−１），１４２−２ｋは、それぞ
れ、Ｖシフトレジスタ１４１からのシフトレジスタパル
スＳＲＰｋをデコードパルスＶＣＫ−ＡまたはＶＣＫ−
Ｂによってデコードして出力するようになっている。こ
こで、デコーダ部１４２が本発明における「駆動パルス
生成手段」に対応する。
【００２７】バッファ部１４３は、画素部１１の各画素
ラインａj ごとに設けられたバッファ１４３−ｊ（ｊ＝
１〜Ｍ）を含んでいる。各バッファ１４３−ｊの入力端
はデコーダ部１４２の各ナンドゲート１４２−ｊの出力
端に接続され、出力端は画素ラインａj の各画素を構成
するＴＦＴ（図示せず）のゲートに接続されている。各
バッファ１４３−ｊは、対応するナンドゲート１４２−
ｊからの出力信号の論理を反転し、図５（ｉ）〜（ｎ）
に示したようなゲートパルスＧＰj を出力する。これら
のゲートパルスＧＰj は、画素部１１の対応する画素ラ
インａj の各画素を構成するＴＦＴトランジスタのゲー
ト（図示せず）に供給され、各画素を駆動するようにな
っている。各バッファ１４３−ｊはまた、デコーダ部１
４２やＶシフトレジスタ１４１が、画素部１１の対応す
る画素ラインａj における配線容量の影響を受けないう
ように、両者を隔離する機能をも有している。ここで、
ゲートパルスＧＰj が本発明における「第２のパルス信
号」に対応する。
【００２８】次に、以上のような構成のカラー液晶表示
装置の動作を説明する。
【００２９】図３において、タイミング発生部３０（図
１）から出力されるＶスタートパルス２ＶＳＴはＶシフ
トレジスタ１４１のパルス転送段１４１−１に入力さ
れ、Ｖクロックパルス２ＶＣＫは、Ｖシフトレジスタ１
４の各パルス転送段１４１−１〜１４１−ｍに供給され
る。これらの各パルス転送段１４１−１〜１４１−ｍ
は、Ｖクロックパルス２ＶＣＫに従って順次パルス転送
を行うと共に、図５（ｄ）〜（ｆ）に示したようなシフ
トレジスタパルスＳＲＰ１〜ＳＲＰｍを順次出力する。
【００３０】Ｖシフトレジスタ１４１の各パルス転送段
１４１−１〜１４１−ｍから出力されたシフトレジスタ
パルスＳＲＰ１〜ＳＲＰｍは、デコーダ部１４２におけ
るそれぞれ対応するナンドゲートの組に入力される。よ
り具体的には、シフトレジスタパルスＳＲＰｋ（ｋ＝１
〜ｍ）は、対応するナンドゲート１４２−（２ｋ−
１），１４２−２ｋに入力される。これらのナンドゲー
ト１４２−（２ｋ−１），１４２−２ｋは、それぞれ、
図５（ｇ），（ｈ）に示したようなデコードパルスＶＣ
Ｋ−Ａ，ＶＣＫ−ＢによってシフトレジスタパルスＳＲ
Ｐｋをデコードして出力する。ナンドゲート１４２−ｊ
（ｊ＝１〜Ｍ）の出力は、それぞれ、バッファ部１４３
のバッファ１４３−ｊによってそれぞれ反転されて、図
５（ｉ）〜（ｎ）に示したようなゲートパルスＧＰj と
して出力される。ゲートパルスＧＰjは、画素部１１
（図２）の対応する画素ラインａj における各画素のＴ
ＦＴトランジスタのゲートに供給され、各トランジスタ
をオン（開）状態にする。
【００３１】一方、タイミング発生部３０（図１）から
出力されるＨスタートパルスＨＳＴおよびＨクロックパ
ルスＨＣＫは、Ｈシフトレジスタ１３（図１）に供給さ
れる。Ｈシフトレジスタ１３は、これらの信号ＨＳＴ，
ＨＣＫに従って水平選択パルスを順次シフトしながら出
力する。これらの水平選択パルスは、それぞれ、水平ス
イッチ部１２の上記した各水平スイッチグループに順次
入力され、各グループ内の水平スイッチを開状態にす
る。その結果、第１列から第Ｎ列までの各画素列が３列
ずつ順次選択される。
【００３２】バッファ部１４３からのゲートパルスＧＰ
1 によって画素ラインａ1 が選択されている期間におい
て、Ｈシフトレジスタ１３からの水平選択パルスによっ
て１列から第３列までの画素列が選択されると、信号ド
ライバ２０から入力されるビデオ信号ＢＳ，ＲＳ，ＧＳ
は、それぞれ、画素ラインａ1 の画素ＢＤ（１，１）〜
ＧＤ（３，１）に供給される。次に、第４列から第６列
までの画素列が選択されることにより、ビデオ信号Ｂ
Ｓ，ＲＳ，ＧＳはそれぞれ画素ＢＤ（４，１）〜ＧＤ
（６，１）に供給される。以下同様に、画素ラインａ1
の画素が順次３個ずつ選択され、それぞれに対してビデ
オ信号ＢＳ，ＲＳ，ＧＳが同時に供給される。
【００３３】画素ラインａ1 のＮ個の画素に対するビデ
オ信号の書込みが終了すると、次に、ゲートパルスＧＰ
2 によって画素ラインａ2 が選択され、ここでも画素ラ
インａ1 の場合と同様にして３個ずつの画素が選択され
て同時にビデオ信号ＢＳ，ＲＳ，ＧＳが供給される。以
下同様にして、１画素ライン分のビデオ信号の供給が終
了するたびにゲートパルスＧＰj によって次の画素ライ
ンが選択される。これにより、１フィールド分の処理が
終了する。さらに、１フィールド分の処理が終了する
と、次のフィールドにおいても同様の処理が行われる。
【００３４】ここで、図６および図７を参照して、本実
施の形態に対する比較例について説明する。
【００３５】図６は本実施の形態における垂直駆動回路
１４に対する比較例としての垂直駆動回路１１４の概略
構成を表し、図７は、この垂直駆動回路１１４における
各種信号のタイミングを表すものである。なお、これら
の図で本実施の形態（図３，図５）と同一構成部分には
同一の符号を付す。図６に示したように、本比較例の垂
直駆動回路１１４は、Ｖシフトレジスタ１１４１と、デ
コーダ部１１４２と、バッファ部１４３とを含んで構成
されている。Ｖシフトレジスタ１１４１は、上記実施の
形態におけるＶシフトレジスタ１４１と異なり、画素部
１１の各画素ラインａj に対応して設けられた合計Ｍ
（＝２ｍ）個のパルス転送段１１４１−ｊ（ｊ＝１〜
Ｍ）から構成されている。ここで、各パルス転送段１１
４１−ｊは、上記実施の形態の図４に示した回路と同じ
回路構成であり、２つのクロックトインバータと、１つ
のインバータとによって構成される。Ｖシフトレジスタ
１１４１には、図７（ａ）に示したようなＶスタートパ
ルスＶＳＴと、図７（ｂ）に示したようなＶクロックパ
ルスＶＣＫとが入力される。ここで、Ｖスタートパルス
ＶＳＴおよびＶクロックパルスＶＣＫは、それぞれ、上
記実施の形態におけるＶスタートパルス２ＶＳＴおよび
Ｖクロックパルス２ＶＣＫのそれぞれ２倍の周波数（２
分の１の周期）をもつパルス信号である。
【００３６】Ｖシフトレジスタ１１４１の各パルス転送
段１１４１−ｊは、ＶスタートパルスＶＳＴおよびＶク
ロックパルスＶＣＫに従ってパルス転送を行い、図７
（ｃ）〜（ｈ）に示したようなシフトレジスタパルスＳ
ＲＰｊ″（この図ではＳＰＲ１″〜ＳＰＲ６″のみを図
示）を順次出力して、デコーダ部１１４２における対応
するナンドゲート１１４２−ｊに供給するようになって
いる。デコーダ部１１４２の各ナンドゲート１１４２−
ｊは、対応するパルス転送段１１４１−ｊから供給され
たシフトレジスタパルスＳＲＰｊ″を、前段のパルス転
送段１１４１−（ｊ−１）からのシフトレジスタパルス
ＳＲＰ（ｊ−１）″によってデコードして出力する。バ
ッファ部１４３の各バッファ１４３−ｊは、対応するナ
ンドゲート１１４２−ｊの出力を反転して、図７（ｉ）
〜（ｎ）に示したようなゲートパルスＧＰj を出力し、
対応する画素ラインａj に供給するようになっている。
【００３７】このように、本比較例の垂直駆動回路１１
４においては、Ｖシフトレジスタ１１４１のパルス転送
段１１４１−ｊが画素部１１の各画素ラインａj ごとに
一つずつ設けられている。ここで、１つのパルス転送段
１１４１−ｊを構成するには、図４に示したように、合
計１０個のトランジスタ素子が必要であり、各トランジ
スタ素子間の複雑な配線が必要であることをも考慮する
と、かなりの配置面積が必要となる。このため、画素部
１１の高精細化のために画素ピッチを狭くしようとした
場合には、１画素ラインａj の幅に対応する領域に１つ
のパルス転送段１１４１−ｊを形成することが困難とな
る。例えば、Ｖシフトレジスタ１１４１の１つの転送段
を図４のように構成する場合には、１画素ライン分の幅
領域に１０個のトランジスタ素子を配置しなければなら
ず、画素ピッチの狭小化に対応することができない。ま
た、仮に、製造技術の向上に伴うトランジスタ素子のサ
イズや配線幅の縮小化によって、１画素ラインａj 分の
幅領域に１つのパルス転送段１１４１−ｊを形成できた
としても、それを製造コストのアップを伴わずに実現す
ることは困難であり、また、画素部１１の画素ラインａ
j の数（＝ｊ）を増加した場合には、それに比例してＶ
シフトレジスタ１１４１の構成に必要な素子数が増加す
るため、垂直駆動回路１１４の消費電流が著しく増大す
ることは必至である。さらに、Ｖシフトレジスタ１１４
１を動作させるためのＶスタートパルスＶＳＴやＶクロ
ックパルスＶＣＫは、図７（ａ），（ｂ）に示したよう
に、周波数の高いパルス信号であることから、Ｖシフト
レジスタ１１４１の各パルス転送段を構成するトランジ
スタ素子は周波数特性がよいものでなければならず、こ
の点でも構成上の難点がある。
【００３８】これに対して、本実施の形態の垂直駆動回
路１４によれば、２つの画素ラインに対して１つのパル
ス転送段を対応付けると共に、各パルス転送段からの出
力をデコーダ部１４２によりデコードして各画素ライン
ａj 用のゲートパルスＧＰjを作成するようにしたの
で、画素ラインの総数が同じであれば、Ｖシフトレジス
タ１４１の構成段数を上記比較例の２分の１とすること
ができる。したがって、Ｖシフトレジスタ１４１の構成
に必要な全素子数を約２分の１にすることが可能であ
り、消費電流を低減することができる。また、２画素ラ
イン分の幅領域に１つのパルス転送段を形成すればよい
ことから、画素ピッチを相当狭くしたとしても、現状の
製造技術レベルでも十分対応可能である。例えば、Ｖシ
フトレジスタ１４１の１つの転送段を図４のように構成
する場合には、２画素ライン分の幅領域に１０個のトラ
ンジスタ素子を配置すればよく、１画素ライン当たりに
すれば５個のトランジスタ素子を配置すればよいことと
なるので、製造が容易である。さらに、Ｖシフトレジス
タ１４１を動作させるためのＶスタートパルス２ＶＳＴ
やＶクロックパルス２ＶＣＫは、図５（ｂ），（ｃ）に
示したように、比較例で用いたＶスタートパルスＶＳＴ
およびＶクロックパルスＶＣＫ（図７（ａ），（ｂ））
と比べて周波数の低いパルス信号であることから、Ｖシ
フトレジスタ１４１の各パルス転送段を構成するトラン
ジスタ素子は、周波数特性がさほどよいものである必要
はなく、通常の特性の素子を使用可能である。
【００３９】なお、本実施の形態では、図３に示したよ
うに、デコーダ部１４２で用いるデコードパルスＶＣＫ
−Ａ，ＶＣＫ−Ｂを、各ナンドゲートごとに交互にＡ，
Ｂ，Ａ，Ｂ…という順序で割り当てて入力するようにし
たが、このほか、図８および図９に示したように、上記
のデコードパルスＶＣＫ−Ａ，ＶＣＫ−Ｂの２倍のパル
ス幅（２分の１の周波数）をもつデコードパルス２ＶＣ
Ｋ−Ａ，２ＶＣＫ−Ｂを用意して、これらをデコーダ部
１４２′の各ナンドゲートにＡ，Ｂ，Ｂ，Ａ，Ａ，Ｂ，
…という順序で割り当てて入力するように変形してもよ
い。なお、図８は本実施の形態の変形例としての垂直駆
動回路１４′の概略構成を表し、図９は図８の垂直駆動
回路１４′の各種信号のタイミングを表すものである。
これらの図で、上記の図３および図５に示した各構成部
分と同一の構成部分には同一の符号を付し、説明を省略
する。図８および図９のうち、デコードパルス２ＶＣＫ
−Ａ，２ＶＣＫ−Ｂの波形、およびデコーダ部１４２′
の各ナンドゲートに対するデコードパルス２ＶＣＫ−
Ａ，２ＶＣＫ−Ｂの割り当て方法以外の部分の構成は図
３および図５と同様である。
【００４０】図８に示した変形例では、図９（ｇ），
（ｈ）に示したように、デコードパルス２ＶＣＫ−Ａ，
２ＶＣＫ−Ｂの周波数を上記の図５（ｇ），（ｈ）に示
したデコードパルスＶＣＫ−Ａ，ＶＣＫ−Ｂの２分の１
にすることができるので、ナンドゲートを構成するトラ
ンジスタ素子は高い周波数特性をもつものでなくてもよ
い。また、図５の例では、例えばタイミングｔ１，ｔ２
において、シフトレジスタパルスＳＲＰ１とデコードパ
ルスＶＣＫ−ＡまたはＶＣＫ−Ｂとが同じタイミングで
立ち上がり、または立ち下がっているので、両者間にわ
ずかなタイミングずれがあると、ナンドゲートの出力に
ヒゲ状のスパイクノイズが発生する可能性がある。これ
に対して、図８に示した変形例では、図９（ｇ），
（ｈ）に示したように、シフトレジスタパルスＳＲＰ１
とデコードパルス２ＶＣＫ−Ａまたは２ＶＣＫ−Ｂとの
間で、立ち上がりおよび立ち下がりのタイミングは完全
に異なっているので、上記のようなヒゲ状のスパイクノ
イズが発生するおそれは少ない。
【００４１】［第２の実施の形態］次に、本発明の第２
の実施の形態を説明する。
【００４２】図１０は本発明の第２の実施の形態に係る
カラー液晶表示装置に適用される垂直駆動回路２４の概
略構成を表すものである。この垂直駆動回路２４は、上
記第１の実施の形態（図３）におけるＶシフトレジスタ
１４１およびデコーダ部１４２に代えて、それぞれ、Ｖ
シフトレジスタ２４１およびデコーダ部２４２を備える
ようにしたものである。このＶシフトレジスタ２４１
は、ｍ1 個のパルス転送段２４１−１〜２４１−ｍ1 を
含んで構成されている。各パルス転送段２４１−ｐ（こ
こで、ｐ＝１〜ｍ1 ）は、画素部１１（図２）の３つの
画素ラインａ(3p-2), ａ(3p-1)，ａ(3p)に対して１つず
つ設けられており、その内部構成は図４に示したものと
同様である。ここで、ｍ1 ＝Ｍ／３（＝自然数）であ
る。
【００４３】Ｖシフトレジスタ２４１には、図１１
（ｂ），（ｃ）に示したように、上記比較例（図７
（ａ），（ｂ））におけるＶスタートパルスＶＳＴおよ
びＶクロックパルスＶＣＫのそれぞれ３倍の周期をもつ
Ｖスタートパルス３ＶＳＴおよびＶクロックパルス３Ｖ
ＣＫがタイミング発生部３０（図１）から供給されるよ
うになっている。ここで、Ｖシフトレジスタ２４１が本
発明における「パルス移動手段」に対応する。
【００４４】デコーダ部２４２には、図１１（ｇ）〜
（ｉ）に示したような互いに異なる位相をもつ３つのデ
コードパルスＶＣＫ−Ａ′，ＶＣＫ−Ｂ′，ＶＣＫ−
Ｃ′が供給され、それぞれ、パルス転送段２４１−ｐに
対応するナンドゲート２４２−（３ｐ−２），２４２−
（３ｐ−１），２４２−３ｐの各々一方の入力端に入力
されるようになっている。これらの３個のナンドゲート
２４２−（３ｐ−２），２４２−（３ｐ−１），２４２
−３ｐの各々他の入力端には、Ｖシフトレジスタ２４１
のパルス転送段２４１−ｐからシフトレジスタパルスＳ
ＲＰｐが入力されるようになっている。デコーダ部２４
２が本発明における「駆動パルス生成手段」に対応し、
シフトレジスタパルスＳＲＰｐが本発明における「第１
のパルス信号」に対応する。
【００４５】次に、このような構成の垂直駆動回路２４
の動作を説明する。図１のタイミング配線部３０から出
力されたＶスタートパルス３ＶＳＴはＶシフトレジスタ
２４１のパルス転送段２４１−１に入力され、Ｖクロッ
クパルス３ＶＣＫは、Ｖシフトレジスタ２４の各パルス
転送段２４１−１〜２４１−ｍ1 に供給される。これら
の各パルス転送段２４１−１〜２４１−ｍ1 は、Ｖクロ
ックパルス３ＶＣＫに従って順次パルス転送を行うと共
に、図１１（ｄ）〜（ｆ）に示したようなシフトレジス
タパルスＳＲＰ１′〜ＳＲＰｍ1 ′を順次出力する。こ
れらのシフトレジスタパルスＳＲＰ１〜ＳＲＰｍ1 ′
は、デコーダ部２４２におけるそれぞれ対応する３個の
ナンドゲートの組に入力される。より具体的には、シフ
トレジスタパルスＳＲＰｐは３つのナンドゲート２４２
−（３ｐ−２），２４２−（３ｐ−１），２４２−３ｐ
に入力される。但し、ｐ＝１〜ｍ1 である。ナンドゲー
ト２４２−（３ｐ−２），２４２−（３ｐ−１），２４
２−３ｐは、デコードパルスＶＣＫ−Ａ，ＶＣＫ−Ｂ，
ＶＣＫ−ＣによってシフトレジスタパルスＳＲＰｐをそ
れぞれデコードして出力する。これらの各ナンドゲート
の出力は、それぞれ、バッファ部１４３のバッファ１４
３−ｊによってそれぞれ反転されて、図１１（ｊ）〜
（ｏ）に示したようなゲートパルスＧＰj として出力さ
れる。ゲートパルスＧＰj は、画素部１１（図２）の対
応する画素ラインａj における各画素のＴＦＴトランジ
スタのゲートに供給され、各トランジスタをオン（開）
状態にする。
【００４６】このように、本実施の形態によれば、画素
部１１の３つの画素ラインに対して１つのパルス転送段
２４１−ｐを設けるようにしたので、Ｖシフトレジスタ
２４１の構成に必要な全素子数を上記第１の実施の形態
の場合よりもさらに低減することができ、消費電流をよ
り一層低減することができる。また、３画素ライン分の
幅領域に１つのパルス転送段を形成すればよいことか
ら、画素ピッチをさらに狭くしたとしても、現状の製造
技術レベルで十分対応可能である。例えば、Ｖシフトレ
ジスタ２４１の１つの転送段を図４のように構成する場
合には、３画素ライン分の幅領域に１０個のトランジス
タ素子を配置すればよく、１画素ライン当たりにすれば
約３個のトランジスタ素子を配置すればよいことから、
製造がさらに容易になる。さらに、Ｖシフトレジスタ２
４１を動作させるためのＶスタートパルス３ＶＳＴやＶ
クロックパルス３ＶＣＫは、図１１（ｂ），（ｃ）に示
したように、第１の実施の形態で用いるＶスタートパル
ス２ＶＳＴおよびＶクロックパルス２ＶＣＫと比べてよ
り周波数の低いパルス信号であることから、Ｖシフトレ
ジスタ２４１の各パルス転送段を構成するトランジスタ
素子に要求される周波数特性は、より緩やかなものとな
る。
【００４７】［第３の実施の形態］次に、本発明の第３
の実施の形態を説明する。
【００４８】図１０は本発明の第３の実施の形態に係る
カラー液晶表示装置に適用される垂直駆動回路３４の概
略構成を表すものである。この垂直駆動回路３４は、上
記第１の実施の形態（図３）で示した垂直駆動回路１４
におけるＶシフトレジスタ１４１とデコーダ部１４２と
の間に、入力されるビデオ信号の種類（規格）に応じて
画素部１１（図２）の表示領域をαまたはβに切り替え
ることを可能とする表示切替回路３４４を設けたもので
ある。ここで、表示領域αは、画素部１１のすべての画
素ラインａ1 〜ａM を表示可能にしたときの表示領域で
あり、表示領域βは、画素部１１の画素ラインのうちａ
2 〜ａ(M-1) のみを表示可能にしたときの表示領域であ
る。
【００４９】図１２に示したように、表示切替回路３４
４はｍ個（但し、ｍ＝Ｍ／２）のナンドゲート３４４−
１〜３４４−ｍを含んでいる。各ナンドゲート３４４−
ｋ（但し、ｋ＝１〜ｍ）は、Ｖシフトレジスタ１４１の
各パルス転送段１４１−ｋから出力されたシフトレジス
タパルスＳＲＰｋを後段のデコーダ部１４２における対
応するナンドゲート１４２−（２ｋ−１），１４２−２
ｋに入力するか否かを制御するためのものである。ナン
ドゲート３４４−ｋの各々一方の入力端には、シフトレ
ジスタパルスＳＲＰｋが入力されるようになっている。
また、最上段のナンドゲート３４４−１および最下段の
ナンドゲート３４４−ｍにおける各々他の入力端には、
“Ｈ”または“Ｌ”レベルのいずれかの値をとる表示切
替信号ＳＷが入力されている。その他のナンドゲート３
４４−２〜３４４−（ｍ−１）における各々他の入力端
はすべて“Ｈ”レベルに固定されている。その他の構成
は図３の場合と同様である。ここで、表示切替回路３４
４が本発明における「切替手段」に対応する。
【００５０】次に、以上のような構成の垂直駆動回路３
４の動作を説明する。
【００５１】まず、表示領域αを表示可能にする場合に
は、表示切替回路３４４のナンドゲート３４４−１およ
び３４４−ｍに入力する表示切替信号ＳＷを“Ｈ”レベ
ルにする。これにより、すべてのナンドゲート３４４−
１〜３４４−ｍがゲート開状態となり、Ｖシフトレジス
タ１４１からのすべてのシフトレジスタパルスＳＲＰ１
〜ＳＲＰｍがそのままデコーダ部１４２に供給される。
すなわち、この状態では、図３に示した回路状態と等し
くなる。画素部１１の全体である表示領域αがアクティ
ブ状態となり、ここに画像が表示されることとなる。
【００５２】一方、表示領域βを表示可能にする場合に
は、表示切替回路３４４のナンドゲート３４４−１およ
び３４４−ｍに入力する表示切替信号ＳＷを“Ｌ”レベ
ルにする。これにより、ナンドゲート３４４−２〜３４
４−（ｍ−１）のみがゲート開状態となり、ナンドゲー
ト３４４−１および３４４−ｍはゲート閉状態となる。
このため、Ｖシフトレジスタ１４１からのシフトレジス
タパルスＳＲＰ１およびＳＲＰｍはデコーダ部１４２に
供給されず、シフトレジスタパルスＳＲＰ２〜ＳＲＰ
（ｍ−１）のみがそのままデコーダ部１４２に供給され
る。これにより、画素部１１のうちの表示領域βのみが
アクティブ状態となり、ここに画像が表示される。この
とき、画素ラインａ1 ，ａ2 ，ａ(M-1) ，ａM の部分は
黒く表示される。
【００５３】ここで、本実施の形態の垂直駆動回路３４
に対する比較例を説明する。
【００５４】図１３は本実施の形態に対する比較例とし
ての垂直駆動回路２１４の概略構成を表すものである。
この垂直駆動回路２１４は、上記第１の実施の形態に対
する比較例（図６）で示した垂直駆動回路１１４におけ
るデコーダ部１１４２とバッファ部１４３との間に、入
力されるビデオ信号の種類（規格）に応じて画素部１１
（図２）の表示領域をαまたはβに切り替えることを可
能とする表示切替回路１１４４を設けたものである。こ
こで、表示領域α，βは、本実施の形態（図１２）にお
けるものと同じである。表示切替回路１１４４は、Ｍ個
のナンドゲート１１４４−１〜１１４４−Ｍから構成さ
れている。これらの各ナンドゲート１１４４−ｊ（ｊ＝
１〜Ｍ）は画素部１１の各画素ラインａj に対応して設
けられている。
【００５５】各ナンドゲート１１４４−ｊは、デコーダ
部１１４２の各ナンドゲート１１４２−ｊの出力を後段
のバッファ部１４３における対応するバッファ１４３−
ｊに入力するか否かを制御するためのものである。ナン
ドゲート１１４４−ｊの各々一方の入力端には、デコー
ダ部１１４２の各ナンドゲート１１４２−ｊの出力が入
力されるようになっている。また、最上段側の２つのナ
ンドゲート１１４４−１，１１４４−２および最下段側
の２つのナンドゲート１１４４−（Ｍ−１），１１４４
−Ｍにおける各々他の入力端には、“Ｈ”または“Ｌ”
レベルのいずれかの値をとる表示切替信号ＳＷが入力さ
れるようになっている。その他のナンドゲート１１４４
−３〜１１４４−（Ｍ−２）における各々他の入力端は
すべて“Ｈ”レベルに固定されている。その他の構成は
図６の場合と同様である。
【００５６】このような構成の垂直駆動回路２１４にお
いて、表示領域αを表示可能にするには、表示切替信号
ＳＷを“Ｈ”レベルにすることにより、すべてのナンド
ゲート１１４４−１〜１１４４−Ｍをゲート開状態にす
る。これにより、デコーダ部１１４２のすべてのナンド
ゲート１１４２−ｊの出力がそのままバッファ部１４３
の対応するバッファ１４３−ｊに供給され、表示領域α
がアクティブ状態となる。一方、表示領域βを表示可能
にするには、表示切替信号ＳＷを“Ｌ”レベルにするこ
とにより、最上段側の２つのナンドゲート１１４４−
１，１１４４−２および最下段側の２つのナンドゲート
１１４４−（Ｍ−１），１１４４−Ｍのみをゲート閉状
態にする。これにより、これらの４つのナンドゲートの
出力はバッファ部１４３に供給されず、ナンドゲート１
１４４−３〜１１４４−（Ｍ−２）の出力のみがそのま
まデコーダ部１４２に供給される。これにより、表示領
域βのみがアクティブ状態となり、画素ラインａ1 ，ａ
２，ａ(M-1) ，ａM の部分は黒く表示される。
【００５７】このように、本比較例では、画素部１１に
おける各画素ラインａj ごとに表示切替用のナンドゲー
ト１１４４−１〜１１４４−Ｍを設けて表示切替回路１
１４４を構成しているので、画素ピッチの狭小化に対応
することが上記第１の実施の形態の場合（図３）よりも
さらに困難になる。また、表示切替回路１１４４の構成
に必要なトランジスタ素子数が多いので、消費電流が大
きくなる。
【００５８】これに対して、本実施の形態の垂直駆動回
路３４（図１２）では、２つの画素ラインａ(2k-1)，ａ
(2k)の組に対して設けたパルス転送段１４１−ｋに対応
してナンドゲート１１４４−ｋを設けることで表示切替
回路３４４を構成しているので、画素ピッチの狭小化に
対応することが上記比較例（図１３）の場合よりもさら
に容易となる。また、表示切替回路３４４の構成に必要
なトランジスタ素子数を削減できるので、上記比較例
（図１３）の場合よりも消費電流をさらに低減すること
ができる。
【００５９】なお、本実施の形態では、上記第１の実施
の形態に示した垂直駆動回路１４に表示切替回路３４４
を設けて表示領域の切り替えを行う場合について説明し
たが、上記第２の実施の形態に示した垂直駆動回路２４
（図１０）に表示切替回路を設けて表示領域の切り替え
を行うことも可能である。この場合には、図１０の垂直
駆動回路２４において、Ｖシフトレジスタ２４１のパル
ス転送段１４１−ｐ（ｐ＝１〜ｍ1 ）とデコーダ部２４
２の対応する３個のナンドゲート２４２−（３ｐ−
２），２４２−（３ｐ−１），２４２−３ｐの組との間
に１つのナンドゲートを設けるようにして表示切替回路
を構成すればよい。
【００６０】以上、いくつかの実施の形態を挙げて本発
明を説明したが、本発明はこれらの実施の形態に限定さ
れるものではなく、種々変形可能である。例えば、上記
第２の実施の形態では、画素部１１における３つの画素
ラインａ(3p-2)，ａ(3p-1)，ａ(3p)に対して１つのパル
ス転送段２４１−ｐを設けるようにしてＶシフトレジス
タ２４１を構成するようにしたが、４つ以上の画素ライ
ンに対して１つのパルス転送段を設けるようにしてもよ
い。
【００６１】また、上記各実施の形態では、水平方向の
駆動方式を３ドット同時サンプリングとしたが、これに
限らず、より多くの画素を同時駆動する多ドット同時サ
ンプリングとしてもよく、あるいは１画素ずつ駆動する
ようにしてもよい。
【００６２】また、本実施の形態ではカラー液晶表示装
置について説明したが、本発明はこれに限定されるもの
ではなく、白黒の液晶表示装置にも適用できる。さら
に、液晶表示装置以外の表示装置、例えばＰＤ（プラズ
マディスプレイ）素子やＥＬ（エレクトロ・ルミネセン
ス）素子、さらには、ＦＥＤ(Field Emission Display)
素子等にも適用可能である。なお、このＦＥＤとは、多
数の微細な電子源を陰極としてアレイ上に配列すると共
に、各陰極に高電圧を印加することにより各陰極から電
子を引き出し、これらの電子を陽極に塗布した蛍光体に
衝突させて発光させるようにしたものである。
【００６３】
【発明の効果】以上説明したように、請求項１もしくは
請求項２記載の画素駆動回路、または請求項３もしくは
請求項４記載の駆動回路一体型画素集積装置によれば、
画素配列の２つの方向のうちの１の方向に沿って第１の
パルス信号を複数画素分ずつ移動させながら順次出力す
るパルス移動手段を設けると共に、個別駆動パルス生成
手段によって、第１のパルス信号を基に、２つの方向の
うちの他の方向に沿って配列された画素列を個別に駆動
するためのより多くの第２のパルス信号を生成するよう
にしたので、パルス移動手段を構成する回路素子の数を
削減することができる。このため、パルス移動手段を構
成する回路の配置面積を縮小できると共に、消費電力の
低減が可能になる。また、パルス移動手段は、複数の画
素列に対応して１つの第１のパルス信号を出力すればよ
いので、このパルス移動手段を構成する回路素子に対す
る周波数特性の要求を緩和することができる。
【００６４】特に、請求項３または請求項４記載の駆動
回路一体型画素集積装置によれば、パルス移動手段を構
成する回路素子の数を削減して回路面積を縮小できるこ
とから、画素部とその駆動回路とを一体に構成する場合
であっても、画素ピッチの狭小化に十分対応することが
できるという効果がある。
【００６５】また、請求項２記載の画素駆動回路または
請求項４記載の駆動回路一体型画素集積装置によれば、
さらに、パルス駆動手段と個別駆動パルス生成手段との
間に、パルス移動手段から個別駆動パルス生成手段に対
して第１のパルスを供給するか否かを切替可能な切替手
段を備えるように構成したので、従来のように個別駆動
パルス生成手段と各画素列との間に切替手段を設けるよ
うに構成した場合と比べると、切替回路の構成素子数を
削減することができ、回路サイズがよりコンパクトとな
る。したがって、切替回路によって全画素のうちの一部
を選択的に非駆動状態にして表示領域サイズを切り替え
可能にする場合においても、従来に比べて消費電力を低
減でき、また、画素ピッチの狭小化に対応することがで
きるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るカラー液晶表
示装置の概略構成を表すブロック図である。
【図２】図１における液晶パネルの概略構成を表す図で
ある。
【図３】図１における垂直駆動回路の概略構成を表す回
路図である。
【図４】図３におけるシフトレジスタの各転送段の構成
を表す回路図である。
【図５】図３の垂直駆動回路の動作を説明するためのタ
イミング図である。
【図６】本発明の第１の実施の形態に対する比較例とし
ての垂直駆動回路の概略構成を表す回路図である。
【図７】図６の垂直駆動回路の動作を説明するためのタ
イミング図である。
【図８】図３の垂直駆動回路に対する変形例を表す回路
図である。
【図９】図８の垂直駆動回路の動作を説明するためのタ
イミング図である。
【図１０】本発明の第２の実施の形態に係るカラー液晶
表示装置に用いられる垂直駆動回路の概略構成を表すブ
ロック図である。
【図１１】図１０の垂直駆動回路の動作を説明するため
のタイミング図である。
【図１２】本発明の第３の実施の形態に係るカラー液晶
表示装置に用いられる垂直駆動回路の概略構成を表すブ
ロック図である。
【図１３】本発明の第３の実施の形態に対する比較例と
しての垂直駆動回路の概略構成を表す回路図である。
【符号の説明】
１０…液晶パネル、１１…画素部、１２…水平スイッチ
部、１３…Ｈシフトレジスタ、１４，１４′，２４，３
４…垂直駆動回路、１４１，２４１…Ｖシフトレジス
タ、１４１−１〜１４１−ｍ，２４１−１〜２４１−ｍ
1 …パルス転送段、１４２、１４２′，２４２…デコー
ダ部、１４３…バッファ部、３４４…表示切替回路、ａ
1 〜ａM …画素ライン、ＢＳ，ＲＳ，ＧＳ…ビデオ信
号、２ＶＳＴ，３ＶＳＴ…Ｖスタートパルス、２ＶＣ
Ｋ，３ＶＣＫ…Ｖクロックパルス、ＶＣＫ−Ａ，ＶＣＫ
−Ｂ，２ＶＣＫ−Ａ，２ＶＣＫ−Ｂ，ＶＣＫ−Ａ′，Ｖ
ＣＫ−Ｂ′，ＶＣＫ−Ｃ′…デコードパルス、ＳＲＰ１
〜ＳＲＰｍ，ＳＲＰ１〜ＳＲＰｍ1 …シフトレジスタパ
ルス、ＧＰ1 〜ＧＰM …ゲートパルス。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/36 Ｈ０４Ｎ 5/66 Ｈ０４Ｎ 5/66 Ｂ １０２ １０２Ｂ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 異なる２つの方向に配列された複数の画
    素を駆動するための回路であって、 前記２つの方向のうちの１の方向に沿って第１のパルス
    信号を複数画素分ずつ移動させながら順次出力するパル
    ス移動手段と、 前記パルス移動手段から出力された第１のパルス信号を
    基に、前記２つの方向のうちの他の方向に沿って配列さ
    れた画素列を個別に駆動するためのより多くの第２のパ
    ルス信号を生成する駆動パルス生成手段とを備えたこと
    を特徴とする画素駆動回路。
  2. 【請求項２】 さらに、 前記パルス駆動手段と前記個別駆動パルス生成手段との
    間に設けられ、パルス移動手段から個別駆動パルス生成
    手段に対して前記第１のパルスを供給するか否かを切替
    可能な切替手段を備えたことを特徴とする請求項１記載
    の画素駆動回路。
  3. 【請求項３】 異なる２つの方向に配列された複数の画
    素と、 前記２つの方向のうちの１の方向に沿って第１のパルス
    信号を複数画素分ずつ移動させながら順次出力するパル
    ス移動手段と、 前記パルス移動手段から出力された第１のパルス信号を
    基に、前記２つの方向のうちの他の方向に沿って配列さ
    れた画素列を個別に駆動するためのより多くの第２のパ
    ルス信号を生成する個別駆動パルス生成手段とを備えた
    ことを特徴とする駆動回路一体型画素集積装置。
  4. 【請求項４】 さらに、 前記パルス移動手段と前記個別駆動パルス生成手段との
    間に設けられ、パルス移動手段から個別駆動パルス生成
    手段に対して前記第１のパルスを供給するか否かを切替
    可能な切替手段を備えたことを特徴とする請求項１記載
    の駆動回路一体型画素集積装置。
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