JPH11296143A - アナログバッファおよび表示装置 - Google Patents
アナログバッファおよび表示装置Info
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- JPH11296143A JPH11296143A JP9453798A JP9453798A JPH11296143A JP H11296143 A JPH11296143 A JP H11296143A JP 9453798 A JP9453798 A JP 9453798A JP 9453798 A JP9453798 A JP 9453798A JP H11296143 A JPH11296143 A JP H11296143A
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Abstract
(57)【要約】
【課題】 トランジスタのしきい値電圧のばらつきによ
り出力が影響を受けないようにしたアナログバッファと
表示装置を提供する。 【解決手段】 本発明のアナログバッファは、画素デー
タと信号線電圧との差電圧に応じた電圧を出力する比較
器21を有する。比較器21は、正相アンプ22と、キャパシ
タC1，C2と、スイッチSW1〜SW7と、PMOSトランジスタQ1
とを有する。スイッチSW3，SW4をオンしてキャパシタ
C1，C2の蓄積電荷を放電する。スイッチSW3〜SW5をオ
ンしてキャパシタC2を充電し、正相アンプの入力電圧を
その動作点電圧にする。スイッチSW1，SW2をオンして
キャパシタの両端に画素データの電圧と信号線電圧との
差電圧を印加する。スイッチSW3，SW6をオンし、正相
アンプ22の入力電圧を、差電圧と正相アンプの動作点電
圧とを加算した電圧にする。以降、の動作を繰り返
すことで、動作点電圧の影響を受けなくなる。
り出力が影響を受けないようにしたアナログバッファと
表示装置を提供する。 【解決手段】 本発明のアナログバッファは、画素デー
タと信号線電圧との差電圧に応じた電圧を出力する比較
器21を有する。比較器21は、正相アンプ22と、キャパシ
タC1，C2と、スイッチSW1〜SW7と、PMOSトランジスタQ1
とを有する。スイッチSW3，SW4をオンしてキャパシタ
C1，C2の蓄積電荷を放電する。スイッチSW3〜SW5をオ
ンしてキャパシタC2を充電し、正相アンプの入力電圧を
その動作点電圧にする。スイッチSW1，SW2をオンして
キャパシタの両端に画素データの電圧と信号線電圧との
差電圧を印加する。スイッチSW3，SW6をオンし、正相
アンプ22の入力電圧を、差電圧と正相アンプの動作点電
圧とを加算した電圧にする。以降、の動作を繰り返
すことで、動作点電圧の影響を受けなくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、容量性負荷を駆動
するアナログバッファ等の回路構成に関し、例えば、表
示素子に画素データを供給する信号線の駆動回路等に用
いられる回路を対象とする。
するアナログバッファ等の回路構成に関し、例えば、表
示素子に画素データを供給する信号線の駆動回路等に用
いられる回路を対象とする。
【０００２】
【従来の技術】液晶表示装置は、信号線および走査線が
縦横に配置された画素アレイ部と、信号線の駆動を行う
信号線駆動回路と、走査線の駆動を行う走査線駆動回路
とを備える。
縦横に配置された画素アレイ部と、信号線の駆動を行う
信号線駆動回路と、走査線の駆動を行う走査線駆動回路
とを備える。
【０００３】信号線駆動回路の出力段には、画素データ
を増幅するアナログバッファが設けられ、このアナログ
バッファで増幅された画素データが各信号線に供給され
る。信号線は容量性負荷であるため、各信号線に信号電
圧を供給すると、その電圧が各信号線の容量に保持され
る。
を増幅するアナログバッファが設けられ、このアナログ
バッファで増幅された画素データが各信号線に供給され
る。信号線は容量性負荷であるため、各信号線に信号電
圧を供給すると、その電圧が各信号線の容量に保持され
る。
【０００４】ところで、最近、液晶表示装置のコストダ
ウンと小型化を図るために、画素アレイ部と駆動回路と
を同一の透明絶縁基板上に一体に形成する技術が検討さ
れている。この場合、画素アレイ部と駆動回路を構成す
る各トランジスタは同一の製造工程で形成されるため、
製造工程を簡略化することができる。
ウンと小型化を図るために、画素アレイ部と駆動回路と
を同一の透明絶縁基板上に一体に形成する技術が検討さ
れている。この場合、画素アレイ部と駆動回路を構成す
る各トランジスタは同一の製造工程で形成されるため、
製造工程を簡略化することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、基板上
に形成されるトランジスタは、必ずしも均一な電気的特
性を有しているとは限らず、特に、トランジスタのしき
い値電圧はばらつきが大きい。上述した信号線駆動回路
内のアナログバッファはトランジスタを用いて構成され
るため、トランジスタのしきい値電圧が変動すると、ア
ナログバッファ自体の動作点電圧も変動してしまう。信
号線駆動回路内には、各信号線に対応してアナログバッ
ファが設けられるため、アナログバッファの動作点電圧
が変動すると、同じ画素データを入力しても、画面の表
示位置により異なる輝度で表示され、液晶パネル内の画
質の均一性が損なわれてしまう。
に形成されるトランジスタは、必ずしも均一な電気的特
性を有しているとは限らず、特に、トランジスタのしき
い値電圧はばらつきが大きい。上述した信号線駆動回路
内のアナログバッファはトランジスタを用いて構成され
るため、トランジスタのしきい値電圧が変動すると、ア
ナログバッファ自体の動作点電圧も変動してしまう。信
号線駆動回路内には、各信号線に対応してアナログバッ
ファが設けられるため、アナログバッファの動作点電圧
が変動すると、同じ画素データを入力しても、画面の表
示位置により異なる輝度で表示され、液晶パネル内の画
質の均一性が損なわれてしまう。
【０００６】本発明は、このような点に鑑みてなされた
ものであり、その目的は、トランジスタのしきい値電圧
のばらつきにより出力が影響を受けないようにしたアナ
ログバッファと表示装置を提供することにある。
ものであり、その目的は、トランジスタのしきい値電圧
のばらつきにより出力が影響を受けないようにしたアナ
ログバッファと表示装置を提供することにある。
【０００７】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、入力電圧に応じた電圧を容
量性負荷に供給するアナログバッファにおいて、入力電
圧と容量性負荷に供給される電圧との差電圧に応じた電
荷を蓄積する第１のキャパシタと、所定の動作点電圧を
有し入力信号を同相出力する正相アンプと、前記第１の
キャパシタの一端と前記正相アンプの入力端子との間に
接続された第２のキャパシタと、前記正相アンプの入力
電圧が前記動作点電圧に略等しくなるように前記第１の
キャパシタを放電させた状態で前記第２のキャパシタに
前記動作点電圧に応じた電荷を蓄積し、その後、前記第
１のキャパシタに前記差電圧に応じた電荷を蓄積して、
前記正相アンプの入力電圧を前記第１のキャパシタの両
端電圧に前記動作点電圧を加えた電圧に略等しくする電
圧制御回路と、を備える。
ために、請求項１の発明は、入力電圧に応じた電圧を容
量性負荷に供給するアナログバッファにおいて、入力電
圧と容量性負荷に供給される電圧との差電圧に応じた電
荷を蓄積する第１のキャパシタと、所定の動作点電圧を
有し入力信号を同相出力する正相アンプと、前記第１の
キャパシタの一端と前記正相アンプの入力端子との間に
接続された第２のキャパシタと、前記正相アンプの入力
電圧が前記動作点電圧に略等しくなるように前記第１の
キャパシタを放電させた状態で前記第２のキャパシタに
前記動作点電圧に応じた電荷を蓄積し、その後、前記第
１のキャパシタに前記差電圧に応じた電荷を蓄積して、
前記正相アンプの入力電圧を前記第１のキャパシタの両
端電圧に前記動作点電圧を加えた電圧に略等しくする電
圧制御回路と、を備える。
【０００８】請求項２の発明は、表示素子と、前記表示
素子に画素データを供給する信号線と、信号線を駆動す
る信号線駆動回路と、を備え、前記信号線駆動回路によ
り駆動される信号線が容量性負荷である表示装置におい
て、入力された画素データと信号線の電圧との差電圧に
応じた電荷を蓄積する第１のキャパシタと、所定の動作
点電圧を有し入力信号を同相出力する正相アンプと、前
記第１のキャパシタの一端と前記正相アンプの入力端子
との間に接続された第２のキャパシタと、前記正相アン
プの入力電圧が前記動作点電圧に略等しくなるように前
記第１のキャパシタを放電させた状態で前記第２のキャ
パシタに前記動作点電圧に応じた電荷を蓄積し、その
後、前記第１のキャパシタに前記差電圧に応じた電荷を
蓄積して、前記正相アンプの入力電圧を前記第１のキャ
パシタの両端電圧に前記動作点電圧を加えた電圧に略等
しくする電圧制御回路と、を備える。
素子に画素データを供給する信号線と、信号線を駆動す
る信号線駆動回路と、を備え、前記信号線駆動回路によ
り駆動される信号線が容量性負荷である表示装置におい
て、入力された画素データと信号線の電圧との差電圧に
応じた電荷を蓄積する第１のキャパシタと、所定の動作
点電圧を有し入力信号を同相出力する正相アンプと、前
記第１のキャパシタの一端と前記正相アンプの入力端子
との間に接続された第２のキャパシタと、前記正相アン
プの入力電圧が前記動作点電圧に略等しくなるように前
記第１のキャパシタを放電させた状態で前記第２のキャ
パシタに前記動作点電圧に応じた電荷を蓄積し、その
後、前記第１のキャパシタに前記差電圧に応じた電荷を
蓄積して、前記正相アンプの入力電圧を前記第１のキャ
パシタの両端電圧に前記動作点電圧を加えた電圧に略等
しくする電圧制御回路と、を備える。
【０００９】請求項１の発明を、例えば図４に対応づけ
て説明すると、「第１のキャパシタ」はキャパシタＣ１
に、「正相アンプ」は正相アンプ２２に、「第２のキャ
パシタ」はキャパシタＣ２に、「電圧制御回路」はスイ
ッチＳＷ１〜ＳＷ７とPMOSトランジスタＱ１に、それぞ
れ対応する。
て説明すると、「第１のキャパシタ」はキャパシタＣ１
に、「正相アンプ」は正相アンプ２２に、「第２のキャ
パシタ」はキャパシタＣ２に、「電圧制御回路」はスイ
ッチＳＷ１〜ＳＷ７とPMOSトランジスタＱ１に、それぞ
れ対応する。
【００１０】請求項２の発明を、例えば図１〜図４に対
応づけて説明すると、「表示素子」は図１のＴＦＴ１
に、「信号線駆動回路」は図１の信号線駆動回路３に、
それぞれ対応する。
応づけて説明すると、「表示素子」は図１のＴＦＴ１
に、「信号線駆動回路」は図１の信号線駆動回路３に、
それぞれ対応する。
【００１１】請求項３の発明を、例えば図４に対応づけ
て説明すると、「第１の切換手段」はスイッチＳＷ１
に、「第２の切換手段」はスイッチＳＷ２に、「第３の
切換手段」はスイッチＳＷ３に、「第４の切換手段」は
スイッチＳＷ４に、「第５の切換手段」はスイッチＳＷ
５に、「第６の切換手段」はスイッチＳＷ６に、「第７
の切換手段」はスイッチＳＷ７に、「スイッチング素
子」はPMOSトランジスタＱ１に、それぞれ対応する。
て説明すると、「第１の切換手段」はスイッチＳＷ１
に、「第２の切換手段」はスイッチＳＷ２に、「第３の
切換手段」はスイッチＳＷ３に、「第４の切換手段」は
スイッチＳＷ４に、「第５の切換手段」はスイッチＳＷ
５に、「第６の切換手段」はスイッチＳＷ６に、「第７
の切換手段」はスイッチＳＷ７に、「スイッチング素
子」はPMOSトランジスタＱ１に、それぞれ対応する。
【００１２】
【発明の実施の形態】以下、本発明に係る表示装置につ
いて、図面を参照しながら具体的に説明する。図１は本
発明に係る表示装置の概略構成を示すブロック図であ
る。図１の表示装置は、縦横に配置された信号線Ｓ1〜
Ｓnおよび走査線Ｇ1〜Ｇnの交点付近に配置された画素
表示用のＴＦＴ１を有する画素アレイ部２と、各信号線
Ｓ1〜Ｓnを駆動する信号線駆動回路３と、各走査線Ｇ1
〜Ｇnを駆動する走査線駆動回路４とを備える。
いて、図面を参照しながら具体的に説明する。図１は本
発明に係る表示装置の概略構成を示すブロック図であ
る。図１の表示装置は、縦横に配置された信号線Ｓ1〜
Ｓnおよび走査線Ｇ1〜Ｇnの交点付近に配置された画素
表示用のＴＦＴ１を有する画素アレイ部２と、各信号線
Ｓ1〜Ｓnを駆動する信号線駆動回路３と、各走査線Ｇ1
〜Ｇnを駆動する走査線駆動回路４とを備える。
【００１３】図２は信号線駆動回路３内の詳細構成を示
すブロック図である。図２の信号線駆動回路３は、各信
号線を駆動するためのパルスを出力するシフトレジスタ
１１と、シフトレジスタ１１の各出力端子に接続される
第１のアナログスイッチ１２と、第１のアナログスイッ
チ１２を通過したデータをラッチする第１のラッチ回路
１３と、第１のラッチ回路１３の各出力端子に接続され
る第２のアナログスイッチ１４と、第１のラッチ回路１
３でラッチした画素データを１水平ライン分まとめてラ
ッチする第２のラッチ回路１５と、第２のラッチ回路１
５でラッチしたデータを増幅するアナログバッファ１６
とを備える。各アナログバッファ１６の出力は、対応す
る信号線に供給される。
すブロック図である。図２の信号線駆動回路３は、各信
号線を駆動するためのパルスを出力するシフトレジスタ
１１と、シフトレジスタ１１の各出力端子に接続される
第１のアナログスイッチ１２と、第１のアナログスイッ
チ１２を通過したデータをラッチする第１のラッチ回路
１３と、第１のラッチ回路１３の各出力端子に接続され
る第２のアナログスイッチ１４と、第１のラッチ回路１
３でラッチした画素データを１水平ライン分まとめてラ
ッチする第２のラッチ回路１５と、第２のラッチ回路１
５でラッチしたデータを増幅するアナログバッファ１６
とを備える。各アナログバッファ１６の出力は、対応す
る信号線に供給される。
【００１４】第２のラッチ回路１５を設けることによ
り、１水平ライン表示期間内に余裕をもって各信号線を
駆動することができる。
り、１水平ライン表示期間内に余裕をもって各信号線を
駆動することができる。
【００１５】図３はアナログバッファ１６の内部構成を
示すブロック図である。図示のように、アナログバッフ
ァ１６は比較器２１を用いて構成される。比較器２１の
一方の入力端子(in+)には、図２の第２のラッチ回路１
５から出力された画素データが入力され、他方の入力端
子(in-)には、容量負荷である信号線の電圧が入力され
る。
示すブロック図である。図示のように、アナログバッフ
ァ１６は比較器２１を用いて構成される。比較器２１の
一方の入力端子(in+)には、図２の第２のラッチ回路１
５から出力された画素データが入力され、他方の入力端
子(in-)には、容量負荷である信号線の電圧が入力され
る。
【００１６】このように、比較器２１は、画素データと
信号線電圧とを比較して、その差電圧に応じた電圧を出
力する。これにより、画素データに応じたアナログ電圧
が各信号線に供給される。
信号線電圧とを比較して、その差電圧に応じた電圧を出
力する。これにより、画素データに応じたアナログ電圧
が各信号線に供給される。
【００１７】図４は比較器２１の内部構成を示す回路図
である。図４に示すように、比較器２１は、インバータ
２段からなる正相アンプ２２と、キャパシタＣ１，Ｃ２
と、スイッチＳＷ１〜ＳＷ７と、PMOSトランジスタＱ１
とを有する。正相アンプ２２とスイッチＳＷ１〜ＳＷ７
は、NMOSトランジスタやPMOSトランジスタを用いて構成
される。
である。図４に示すように、比較器２１は、インバータ
２段からなる正相アンプ２２と、キャパシタＣ１，Ｃ２
と、スイッチＳＷ１〜ＳＷ７と、PMOSトランジスタＱ１
とを有する。正相アンプ２２とスイッチＳＷ１〜ＳＷ７
は、NMOSトランジスタやPMOSトランジスタを用いて構成
される。
【００１８】キャパシタＣ１の一端には、スイッチＳＷ
１，ＳＷ４とキャパシタＣ２の各一端が接続される。キ
ャパシタＣ１の他端には、スイッチＳＷ２，ＳＷ３の各
一端が接続される。スイッチＳＷ１の他端には図２に示
した第２のラッチ回路１５から出力された画素データが
入力され、スイッチＳＷ２の他端には比較器２１の出力
端子out、すなわち信号線が接続される。キャパシタＣ
２の他端にはスイッチＳＷ５，ＳＷ７の各一端と正相ア
ンプ２２の入力端子が接続され、スイッチＳＷ３，ＳＷ
４，ＳＷ７の各他端は接地されている。正相アンプ２２
の出力端には、スイッチＳＷ６の一端とPMOSトランジス
タＱ１のゲート端子が接続され、そのソース端子には電
源端子ＶDDが接続され、そのドレイン端子にはスイッチ
ＳＷ５の他端が接続される。
１，ＳＷ４とキャパシタＣ２の各一端が接続される。キ
ャパシタＣ１の他端には、スイッチＳＷ２，ＳＷ３の各
一端が接続される。スイッチＳＷ１の他端には図２に示
した第２のラッチ回路１５から出力された画素データが
入力され、スイッチＳＷ２の他端には比較器２１の出力
端子out、すなわち信号線が接続される。キャパシタＣ
２の他端にはスイッチＳＷ５，ＳＷ７の各一端と正相ア
ンプ２２の入力端子が接続され、スイッチＳＷ３，ＳＷ
４，ＳＷ７の各他端は接地されている。正相アンプ２２
の出力端には、スイッチＳＷ６の一端とPMOSトランジス
タＱ１のゲート端子が接続され、そのソース端子には電
源端子ＶDDが接続され、そのドレイン端子にはスイッチ
ＳＷ５の他端が接続される。
【００１９】図５は図４に示したスイッチＳＷ１〜ＳＷ
７の切換タイミングを示す図であり、スイッチがオン状
態のときを「ON」、オフ状態のときを「OFF」と表示し
ている。また、図５には、図４中の入力端子(in+,in-)
と出力端子outと〜の波形が示されている。以下、
図５を用いて、図４の比較器２１の動作を説明する。
７の切換タイミングを示す図であり、スイッチがオン状
態のときを「ON」、オフ状態のときを「OFF」と表示し
ている。また、図５には、図４中の入力端子(in+,in-)
と出力端子outと〜の波形が示されている。以下、
図５を用いて、図４の比較器２１の動作を説明する。
【００２０】時刻ｔ１になると、スイッチＳＷ３，ＳＷ
４，ＳＷ７がオンし、それ以外のスイッチがオフする。
これにより、キャパシタＣ１，Ｃ２に蓄積されている電
荷がすべて放電される。
４，ＳＷ７がオンし、それ以外のスイッチがオフする。
これにより、キャパシタＣ１，Ｃ２に蓄積されている電
荷がすべて放電される。
【００２１】次に、時刻ｔ２になると、スイッチＳＷ３
〜ＳＷ５がオンし、それ以外のスイッチがオフする。こ
れにより、正相アンプ２２の出力に応じてPMOSトランジ
スタＱ１はオン・オフする。
〜ＳＷ５がオンし、それ以外のスイッチがオフする。こ
れにより、正相アンプ２２の出力に応じてPMOSトランジ
スタＱ１はオン・オフする。
【００２２】例えば、正相アンプ２２の出力が所定レベ
ル未満になるとPMOSトランジスタＱ１はオンし、電源端
子ＶDDからPMOSトランジスタＱ１のソース−ドレイン間
を通ってキャパシタＣ２に向けて電流が流れ、キャパシ
タＣ２が充電される。キャパシタＣ２の充電に伴って、
正相アンプ２２の入力電圧は徐々に上昇する。
ル未満になるとPMOSトランジスタＱ１はオンし、電源端
子ＶDDからPMOSトランジスタＱ１のソース−ドレイン間
を通ってキャパシタＣ２に向けて電流が流れ、キャパシ
タＣ２が充電される。キャパシタＣ２の充電に伴って、
正相アンプ２２の入力電圧は徐々に上昇する。
【００２３】やがて、正相アンプ２２の入力電圧がその
動作点電圧を越えると、正相アンプ２２の出力はハイレ
ベルになり、PMOSトランジスタＱ１はオフする。これに
より、正相アンプ２２の入力電圧は、正相アンプ２２の
動作点電圧になる。この電圧は、正相アンプ２２のハイ
レベル電圧とローレベル電圧の略中間の電圧である。
動作点電圧を越えると、正相アンプ２２の出力はハイレ
ベルになり、PMOSトランジスタＱ１はオフする。これに
より、正相アンプ２２の入力電圧は、正相アンプ２２の
動作点電圧になる。この電圧は、正相アンプ２２のハイ
レベル電圧とローレベル電圧の略中間の電圧である。
【００２４】次に、時刻ｔ３になると、スイッチＳＷ
１，ＳＷ２がオンし、それ以外のスイッチがオフする。
これにより、キャパシタＣ１の両端電圧は、図２に示す
第２のラッチ回路１５から出力された画素データの電圧
と信号線電圧との差電圧になる。
１，ＳＷ２がオンし、それ以外のスイッチがオフする。
これにより、キャパシタＣ１の両端電圧は、図２に示す
第２のラッチ回路１５から出力された画素データの電圧
と信号線電圧との差電圧になる。
【００２５】次に、時刻ｔ４になると、スイッチＳＷ
３，ＳＷ６がオンする。この時点では、キャパシタＣ２
には正相アンプ２２の動作点電圧に応じた電荷が蓄積さ
れているため、正相アンプ２２の入力電圧は、画素デー
タの電圧と信号線電圧との差電圧と、正相アンプ２２の
動作点電圧とを加算した電圧になる。すなわち、正相ア
ンプ２２の入力電圧は、正相アンプ２２の動作点電圧を
基準として、画素データと信号線電圧に応じて変化する
電圧になる。
３，ＳＷ６がオンする。この時点では、キャパシタＣ２
には正相アンプ２２の動作点電圧に応じた電荷が蓄積さ
れているため、正相アンプ２２の入力電圧は、画素デー
タの電圧と信号線電圧との差電圧と、正相アンプ２２の
動作点電圧とを加算した電圧になる。すなわち、正相ア
ンプ２２の入力電圧は、正相アンプ２２の動作点電圧を
基準として、画素データと信号線電圧に応じて変化する
電圧になる。
【００２６】図６は図１の液晶表示装置の表示タイミン
グ図であり、１水平ラインの表示期間内のスイッチＳＷ
１〜ＳＷ７の切換タイミングを示している。図示のよう
に、１水平ラインの表示期間内に、まず図５に示した時
刻ｔ１，ｔ２のスイッチ切り換えが行われ、その後に、
時刻ｔ３，ｔ４のスイッチ切り換えが交互に繰り返され
る。
グ図であり、１水平ラインの表示期間内のスイッチＳＷ
１〜ＳＷ７の切換タイミングを示している。図示のよう
に、１水平ラインの表示期間内に、まず図５に示した時
刻ｔ１，ｔ２のスイッチ切り換えが行われ、その後に、
時刻ｔ３，ｔ４のスイッチ切り換えが交互に繰り返され
る。
【００２７】なお、１水平ラインを表示するたびに時刻
ｔ１，ｔ２のスイッチ切り換えを行ってもよいが、電源
投入後の最初の１回のみ、時刻ｔ１，ｔ２のスイッチ切
り換えを行ってもよい。
ｔ１，ｔ２のスイッチ切り換えを行ってもよいが、電源
投入後の最初の１回のみ、時刻ｔ１，ｔ２のスイッチ切
り換えを行ってもよい。
【００２８】このように、図３のアナログバッファ１６
は、画素データを入力する前に、正相アンプ２２の動作
点電圧に応じた電荷をキャパシタに充電した後、画素デ
ータと信号線電圧との差電圧に正相アンプ２２の動作点
電圧を加算した電圧を各信号線に供給するようにしたた
め、正相アンプ２２の動作点電圧が変動しても、表示パ
ネルの輝度がばらつかなくなる。
は、画素データを入力する前に、正相アンプ２２の動作
点電圧に応じた電荷をキャパシタに充電した後、画素デ
ータと信号線電圧との差電圧に正相アンプ２２の動作点
電圧を加算した電圧を各信号線に供給するようにしたた
め、正相アンプ２２の動作点電圧が変動しても、表示パ
ネルの輝度がばらつかなくなる。
【００２９】図４ではインバータ２段で正相アンプ２２
を構成する例を示したが、正相アンプ２２の構成は図示
されたものに限定されない。例えば、４段以上のインバ
ータや正相のバッファ１段以上で正相アンプ２２を構成
してもよい。
を構成する例を示したが、正相アンプ２２の構成は図示
されたものに限定されない。例えば、４段以上のインバ
ータや正相のバッファ１段以上で正相アンプ２２を構成
してもよい。
【００３０】また、図４では、PMOSトランジスタＱ１を
用いる例を示したが、NMOSトランジスタを用いてもよ
い。この場合、電源端子ＶDDと接地端子との接続を図４
と逆にすればよい。
用いる例を示したが、NMOSトランジスタを用いてもよ
い。この場合、電源端子ＶDDと接地端子との接続を図４
と逆にすればよい。
【００３１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、アナログバッファに入力電圧を供給する前に、正
相アンプの入力電圧を予め正相アンプの動作点電圧に設
定しておくため、アナログバッファの出力は正相アンプ
の動作点電圧のばらつきの影響を受けなくなる。
れば、アナログバッファに入力電圧を供給する前に、正
相アンプの入力電圧を予め正相アンプの動作点電圧に設
定しておくため、アナログバッファの出力は正相アンプ
の動作点電圧のばらつきの影響を受けなくなる。
【００３２】したがって、本発明を表示装置の信号線駆
動に適用した場合には、正相アンプ内の動作点電圧のば
らつきを原因とする輝度むらが起きなくなる。
動に適用した場合には、正相アンプ内の動作点電圧のば
らつきを原因とする輝度むらが起きなくなる。
【図１】本発明に係る表示装置の概略構成を示すブロッ
ク図。
ク図。
【図２】信号線駆動回路内の詳細構成を示すブロック
図。
図。
【図３】アナログバッファの内部構成を示すブロック
図。
図。
【図４】比較器の内部構成を示す回路図。
【図５】図４に示したスイッチの切換タイミングを示す
図。
図。
【図６】図１の液晶表示装置の表示タイミング図。
１ ＴＦＴ ２ 画素アレイ部 ３ 信号線駆動回路 ４ 走査線駆動回路 １１ シフトレジスタ １２ 第１のアナログスイッチ １３ 第１のラッチ回路 １４ 第２のアナログスイッチ １５ 第２のラッチ回路 １６ アナログバッファ ２１ 比較器 ２２ 正相アンプ ＳＷ１〜ＳＷ７ スイッチ Ｑ１ PMOSトランジスタ
Claims (3)
- 【請求項１】入力電圧に応じた電圧を容量性負荷に供給
するアナログバッファにおいて、 入力電圧と容量性負荷に供給される電圧との差電圧に応
じた電荷を蓄積する第１のキャパシタと、 所定の動作点電圧を有し入力信号を同相出力する正相ア
ンプと、 前記第１のキャパシタの一端と前記正相アンプの入力端
子との間に接続された第２のキャパシタと、 前記正相アンプの入力電圧が前記動作点電圧に略等しく
なるように前記第１のキャパシタを放電させた状態で前
記第２のキャパシタに前記動作点電圧に応じた電荷を蓄
積し、その後、前記第１のキャパシタに前記差電圧に応
じた電荷を蓄積して、前記正相アンプの入力電圧を前記
第１のキャパシタの両端電圧に前記動作点電圧を加えた
電圧に略等しくする電圧制御回路と、を備えることを特
徴とするアナログバッファ。 - 【請求項２】表示素子と、 前記表示素子に画素データを供給する信号線と、 信号線を駆動する信号線駆動回路と、を備え、 前記信号線駆動回路により駆動される信号線が容量性負
荷である表示装置において、 入力された画素データと信号線の電圧との差電圧に応じ
た電荷を蓄積する第１のキャパシタと、 所定の動作点電圧を有し入力信号を同相出力する正相ア
ンプと、 前記第１のキャパシタの一端と前記正相アンプの入力端
子との間に接続された第２のキャパシタと、 前記正相アンプの入力電圧が前記動作点電圧に略等しく
なるように前記第１のキャパシタを放電させた状態で前
記第２のキャパシタに前記動作点電圧に応じた電荷を蓄
積し、その後、前記第１のキャパシタに前記差電圧に応
じた電荷を蓄積して、前記正相アンプの入力電圧を前記
第１のキャパシタの両端電圧に前記動作点電圧を加えた
電圧に略等しくする電圧制御回路と、を備えることを特
徴とする表示装置。 - 【請求項３】前記電圧制御回路は、 一端に画素データが入力され他端に前記第１のキャパシ
タの一端が接続される第１の切換手段と、 一端に信号線が接続され他端に前記第１のキャパシタの
他端が接続される第２の切換手段と、 前記第１のキャパシタの他端と接地端子との間に接続さ
れる第３の切換手段と、 前記第１のキャパシタの一端と接地端子との間に接続さ
れる第４の切換手段と、 前記正相アンプの出力電圧が高くなると前記正相アンプ
の入力電圧が低くなるような制御を行い、かつ、前記正
相アンプの出力電圧が低くなると前記正相アンプの入力
電圧が高くなるような制御を行うスイッチング素子と、 前記スイッチング素子の出力端と前記正相アンプの入力
端子との間に接続された第５の切換手段と、 前記正相アンプの出力端子と信号線との間に接続される
第６の切換手段と、 前記正相アンプの入力端子と接地端子との間に接続され
る第７の切換手段と、を備え、 第１の時刻になると、前記第１および第２のキャパシタ
の蓄積電荷がすべて放電されるように前記第３および第
４の切換手段をオンして他の切換手段をオフし、 前記第１の時刻より後の第２の時刻になると、前記正相
アンプの入力電圧が前記動作点電圧に略等しくなるよう
に前記第３および第５の切換手段をオンして他の切換手
段をオフし、 前記第２の時刻より後の第３の時刻になると、前記第１
のキャパシタの両端に前記画素データと信号線の電圧と
の差電圧が印加されるように前記第１および第２の切換
手段をオンして他の切換手段をオフし、 前記第３の時刻より後の第４の時刻になると、前記正相
アンプの入力電圧が前記第１のキャパシタの両端電圧に
前記動作点電圧を加えた電圧になるように前記第３およ
び第６の切換手段をオンして他の切換手段をオフし、 前記第４の時刻以降は、少なくとも全信号線の駆動が一
巡するまでの間、前記第３の時刻と前記第４の時刻の動
作を交互に繰り返すことを特徴とする請求項２に記載の
表示装置。
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|---|---|---|---|
| JP09453798A JP4145988B2 (ja) | 1998-04-07 | 1998-04-07 | アナログバッファおよび表示装置 |
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| JPH11296143A true JPH11296143A (ja) | 1999-10-29 |
| JP4145988B2 JP4145988B2 (ja) | 2008-09-03 |
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