JPH11296493A - デ―タ処理システム用再構成可能コプロセッサ - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 データ処理用コプロセッサを提供する。 【解決手段】 複数対の乗算器のそれぞれの積出力を受
信する複数の第１加算器、およびその一対からの和出力
を受信する第２加算器を有している。各乗算器出力の符
号拡張回路は積出力を符号拡張してその乗算器の入力幅
の２倍以上とする。各対の一方の乗算器は、予め定めら
れたビット数だけ積出力を左方シフトさせる固定長左方
シフト回路を有し、他方の乗算器は積出力を前記ビット
数だけ右方シフトさせる右方シフト回路を有する。各対
中の第１乗算器の出力におけるマルチプレクサは、符号
拡張されたあるいは左方シフトされた積を選択する。各
対中の第２乗算器の出力におけるマルチプレクサは、積
または右方シフトされた積を選択するか、あるいはその
入力を通過させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明の技術分野はデジタル
信号処理であって、更に詳細にはコアとなるデータプロ
セッサおよび再構成可能コプロセッサを備えるデジタル
信号プロセッサである。

【０００２】

【従来の技術】デジタル信号処理は、音声および映像処
理用として益々普及している。多くの場合、従来の個別
アナログ部品の一群をデジタルプロセッサで置換するこ
とができる。デジタル信号プロセッサによってもたらさ
れる処理容量の増大のお陰で、益々多くの種類、多くの
機能の従来技術デバイスが実現されるようになってき
た。この傾向は、現状のデバイスに対して更に複雑な機
能や特徴を加えること、あるいは新しい種類のデバイス
を生成することに対する要求を喚起するようになってき
た。いくつかのケースでは、この要求は、完全にプログ
ラム可能なデジタル信号プロセッサで以て、所望の関数
をコスト効率的に実現する能力を凌駕するまでになって
いる。

【０００３】この需要に対する１つの対応は、デジタル
信号プロセッサを特定用途向け集積回路（ＡＳＩＣ）と
組み合わせるものである。デジタル信号プロセッサは制
御関数およびいくつかの信号処理を取り扱うようにプロ
グラムされる。デジタル信号プロセッサの完全なプログ
ラム可能性は、プログラムを変更することによって製品
を差別化することを可能とする。ＡＳＩＣは、普通に実
行される、時間的に厳しい特定のコア関数に対する処理
ハードウエアを提供するように構築される。集積回路の
密度が向上するにつれて、今やデジタル信号プロセッサ
とＡＳＩＣハードウエアコプロセッサ（ｃｏ−ｐｒｏｃ
ｅｓｓｏｒ）とを同一チップ上へ配置することが可能と
なっている。

【０００４】

【発明の解決しようとする課題】この方式には２つの問
題がある。この方式では、ハードウエアコプロセッサＡ
ＳＩＣとデジタル信号プロセッサとの間に効率的な接続
が得られることが希有である。デジタル信号プロセッサ
をプログラムすることによってインターフェースのほと
んどを取り扱うことが普通である。多くの場合、デジタ
ル信号プロセッサは、ハードウエアコプロセッサが動作
するのにあわせて実時間で、データポインタおよびコマ
ンドを供給しなければならない。安全な設計とするため
に、デジタル信号プロセッサがハードウエアコプロセッ
サに対してサービスを提供するための予備の時間を設け
ることが普通である。このことは、ハードウエアコプロ
セッサが完全には利用されていないということを意味す
る。第２の問題は設計に要する時間の問題から発生す
る。異なる機能性を設計する能力が増大するにつれて、
製品サイクルが減少する。このことは、新しい機能を迅
速に設計することに対してプレミアムを与えることにな
る。プログラムおよびインターフェースを再利用するこ
とができれば、設計サイクルを短縮するのに役立つはず
である。しかし、ＡＳＩＣハードウエアコプロセッサ中
に組み込まれた固定された関数は容易には再利用できな
い。典型的なＡＳＩＣハードウエアコプロセッサは、狭
い範囲の問題に適した限定された関数セットしかもたな
い。それらの設計は、密接に関連する関数を実現するた
めにさえ、迅速に再利用することが不可能である。加え
て、デジタル信号プロセッサとＡＳＩＣハードウエアコ
プロセッサとの間のインターフェースは、特定の製品に
対して固有の、その場しのぎの技術を利用する傾向があ
る。

【０００５】

【課題を解決するための手段】本発明は多重乗算累算動
作用として適合化された再構成可能なコプロセッサであ
る。本コプロセッサには複数対の乗算器、複数対の乗算
器からそれぞれの積出力を受信する複数の第１加算器、
および第１加算器の対応する一対からの和出力を受信す
る少なくとも１個の第２加算器が含まれている。コプロ
セッサには、各乗算器出力に符号拡張回路が含まれてい
る。符号拡張回路は積出力を符号拡張して、その乗算器
の入力幅の２倍以上とする。各対の一方の乗算器は、予
め定められたビット数だけ積出力を左方シフトさせる固
定長左方シフト回路を有する。各対の中の他方の乗算器
は積出力を前記ビット数だけ右方シフトさせる右方シフ
ト回路を含む。各対中の第１乗算器の出力におけるマル
チプレクサは、符号拡張されたあるいは左方シフトされ
た積を選択する。各対中の第２乗算器の出力におけるマ
ルチプレクサは、積または右方シフトされた積を選択す
るか、あるいはその入力を通過させる。入力の通過を選
択する場合には、Ａ＋Ｂ＊Ｃ計算が許可される。これは
乗算器の１個をバイパスすることによって、係数更新に
おいて有用である。第２乗算器用の符号拡張回路がこの
マルチプレクサに続いている。

【０００６】第３の加算器が第２加算器の和出力を受信
して、第３和出力を生成する。これら第３加算器には、
それらの出力において、複数選択が可能な出力累算器お
よび可変長右方シフタが含まれている。第３加算器は４
個の乗算器の各々からの積の和を別々に加算することが
できる。あるいは、第３加算器は８個の乗算器の積を累
算することができる。

【０００７】高速フーリエ変換のために特別な構成が採
用される。一対の付加的入力および一対の付加的加算器
が設けられる。第１の付加的入力は対応する第２和と一
緒に一対の加算器へ供給される。第２の付加的入力は別
の第２和と一緒に加算器の第２の対へ供給される。

【０００８】本構成によって、同じ基本的ハードウエア
を、実数および複素数の有限インパルス応答（ＦＩＲ）
フィルタが、光速フーリエ変換（ＦＦＴ）、および係数
更新のいずれか用として構成することが可能となる。

【０００９】本発明のこれらおよびその他の態様が図面
に示されている。

【００１０】

【発明の実施の形態】図１は、デジタル信号プロセッサ
コア１１０と再構成可能ハードウエアコプロセッサ１４
０とを含む回路１００を示している。本発明の好適実施
例に従えば、これらの部品は単一の集積回路中に形成さ
れる。デジタル信号プロセッサコア１１０は従来設計の
ものでよい。好適実施例において、デジタル信号プロセ
ッサコア１１０は、ダイレクトメモリアクセス回路１２
０がデジタル信号プロセッサコア１１０に関係なく自主
的にデータ転送を行うように制御するように適合化され
ている。外部メモリインターフェース１３０は、内部デ
ータバス１０１およびアドレスバス１０３と、それぞれ
それらの外部対応バスである外部データバス１３１およ
び外部アドレスバス１３３との間のインターフェースと
して働く。外部メモリインターフェース１３０は従来構
成のものである。集積回路１００は、オプションとして
付加的な従来構造を備え、また従来回路を含むことがで
きる。特に注意して欲しいのは、集積回路１００に対し
てキャッシュメモリを付加することが性能向上に本質的
に寄与するということである。図１に示される部品は、
その他の従来部品の装備を排除することを意図していな
い。図１に示されるこれらの従来部品は、単に、再構成
可能ハードウエアコプロセッサ１４０の付加によって最
も影響を受ける部品であるというだけである。

【００１１】再構成可能ハードウエアコプロセッサ１４
０は、データバス１０１およびアドレスバス１０３を介
して集積回路１００のその他の部品とつながっている。
再構成可能ハードウエアコプロセッサ１４０は、コマン
ドメモリ１４１、コプロセッサ論理コア１４３、データ
メモリ１４５、および係数メモリ１４７を含む。コマン
ドメモリ１４１は、デジタル信号プロセッサコア１１０
がそれを通して再構成可能ハードウエアコプロセッサ１
４０の動作を制御するためのコンジット（ｃｏｎｄｕｉ
ｔ）として働く。この特徴については図２において再度
説明する。コプロセッサ論理コア１４３は、コマンドメ
モリ１４１中に記憶されているコマンドに応答してコプ
ロセッサ関数を実行する。それらのコプロセッサ関数に
は、コプロセッサ論理コア１４３とデータメモリ１４５
と係数メモリ１４７の相互間でのデータ交換が含まれ
る。データメモリ１４５は、再構成可能ハードウエアコ
プロセッサ１４０によって処理される入力データを記憶
し、更に、再構成可能ハードウエアコプロセッサ１４０
の演算結果を記憶する。このデータを記憶するやり方に
ついては、更に、図２に関連して後に説明する。係数メ
モリ１４７は、係数と呼ばれコプロセッサ論理コア１４
３によって使用される、変化しないあるいは比較的変化
しない処理パラメータを記憶する。データメモリ１４５
および係数メモリ１４７を別々の部品として説明した
が、これらを、単一の統合化されたメモリの単に異なる
部分として採用することも容易である。後に述べるよう
に、以下に述べる多重乗算累算コプロセッサ用として
は、もしもそのような単一の統合されたメモリがデータ
および係数用の読み出しポートを２つと、出力データ書
き込み用の書き込みポート２つとを有していれば、それ
が最良である。再構成可能ハードウエアコプロセッサ１
４０によってアクセス可能なメモリが、コプロセッサ論
理コア１４３に物理的に近接して同一集積回路上に配置
されているのが最良であると考えられている。この物理
的な接近は、コプロセッサ論理コア１４３の好ましいデ
ータスループットを実現するために必要とされる幅広い
メモリバスを使用するために必要である。

【００１２】図２はデジタル信号プロセッサコア１１０
と再構成可能ハードウエアコプロセッサ１４０との間の
メモリマッピングされたインターフェースを示す。デジ
タル信号プロセッサコア１１０はコマンドメモリ１４１
を介して再構成可能ハードウエアコプロセッサ１４０を
制御する。好適実施例では、コマンドメモリ１４１は先
入れ先出し（ＦＩＦＯ）メモリである。コマンドメモリ
１４１の書き込みポートは、デジタル信号プロセッサコ
ア１１０のアドレス空間内の単一のメモリ場所へメモリ
マッピングされている。こうして、デジタル信号プロセ
ッサコア１１０は、コマンドメモリ１４１への入力とし
て働くアドレスへコマンドを書き込むことによって再構
成可能ハードウエアコプロセッサ１４０を制御する。コ
マンドメモリ１４１は２つの循環指向ポインタを含むこ
とが好ましい。書き込みポインタ１５１は、コマンドメ
モリ１４１内の、次に受信されるコマンドを記憶してお
く場所を指す。コマンドメモリ１４１の予め定められた
アドレスへ書き込みが行われる度に、書き込みポインタ
はそのデータを受信する物理的場所を選択する。そのよ
うなデータ書き込みに続いて、書き込みポインタ１５１
は、コマンドメモリ１４１中の次の物理的場所を指すよ
うに更新される。書き込みポインタ１５１は循環指向で
あって、最後の物理的場所から最初の物理的場所へと循
環する。再構成可能ハードウエアコプロセッサ１４０は
コマンドメモリ１４１からコマンドを、それらが読み出
しポインタ１５３を使用して受信された（ＦＩＦＯ）の
と同じ順序で読み出す。読み出しポインタ１５３は次に
読み出されるコマンドを記憶するコマンドメモリ１４１
中の物理的場所を指す。読み出しポインタ１５３は、そ
のような各々の読み出しに続いてコマンドメモリ１４１
中の次の物理的場所を参照するように更新される。注意
すべきことは、読み出しポインタ１５３もまた循環指向
であって、最後の物理的場所から最初の物理的場所へ循
環するようになっているということである。コマンドメ
モリ１４１は、書き込みポインタ１５１が読み出しポイ
ンタ１５３を追い越すことを防止するという仕組みを含
む。このことは、例えば、書き込みポインタ１５１と読
み出しポインタ１５３とが同じ物理的場所を参照してい
る時に、書き込みを拒否して、デジタル信号プロセッサ
コア１１０に対してメモリ故障信号を送り返すことによ
って発生する。すると、コマンドメモリ１４１のＦＩＦ
Ｏバッファはフル状態となってそれ以上のコマンドを受
け入れることができない。

【００１３】データメモリ１４５および係数メモリ１４
７は両方ともに、デジタル信号プロセッサコア１１０の
アドレス空間内にマッピングされている。図２に示され
るように、データバス１０１はメモリ１４９と双方向的
につながれている。上に述べた代替え実施例に従えば、
データメモリ１４５と係数メモリ１４７は両方ともに、
メモリ１４７の一部として形成されている。メモリ１４
７もまた、コプロセッサ論理コア１４３（図２には示さ
れていない）によってアクセス可能である。図２はメモ
リ１４９内の３つの区分されたメモリエリアを示してい
る。以下で詳しく説明するように、再構成可能ハードウ
エアコプロセッサ１４０は、好ましくは異なるメモリエ
リアを用いていくつかの関数を実行する。

【００１４】集積回路１００は次のように動作する。デ
ジタル信号プロセッサコア１１０は、再構成可能ハード
ウエアコプロセッサ１４０によって用いられるデータお
よび係数を、そのデータはデータメモリ１４５へ、また
係数は係数メモリ１４７へロードすることによって制御
する。あるいは、デジタル信号プロセッサコア１１０は
データおよび係数を統合メモリ１４９中へロードする。
デジタル信号プロセッサコア１１０は、このデータ転送
を直接実行するようにプログラムすることができる。デ
ジタル信号プロセッサコア１１０は、あるいは、このデ
ータ転送を実行するために、ダイレクトメモリアクセス
回路１２０を制御するようにプログラムすることもでき
る。特に音声または映像処理の応用においては、データ
フローは予期できる速度で、予期できる入力装置から受
信される。従って、外部メモリから、再構成可能ハード
ウエアコプロセッサ１４０によってアクセス可能なメモ
リへの転送を実行させるようにダイレクトメモリアクセ
ス回路１２０を制御することが、デジタル信号プロセッ
サコア１１０にとって一般に効率的であろう。

【００１５】処理すべきデータの転送に続いて、デジタ
ル信号プロセッサコア１１０は再構成可能ハードウエア
コプロセッサ１４０に対して、所望される信号処理アル
ゴリズムに関するコマンドを信号として供給する。既に
述べたように、コマンドは予め定められたアドレスへの
メモリ書き込みによって、再構成可能ハードウエアコプ
ロセッサ１４０へ送られる。受信されたコマンドは先入
れ先出し方式でコマンドメモリ１４１中へ記憶される。

【００１６】再構成可能ハードウエアコプロセッサ１４
０の各計算コマンドには、実行すべきその特定の関数を
指定するやり方が含まれていることが好ましい。好適実
施例では、再構成可能ハードウエアコプロセッサ１４０
は再構成可能なように構築される。再構成可能ハードウ
エアコプロセッサ１４０は、異なるが関連のある関数を
実行するように互いに異なるやり方で接続することので
きる乗算器や加算器等の関数ユニットの組を有する。各
再構成可能ハードウエアコプロセッサに対して選ばれる
そのような関連関数の組は、それらの関数の数学的類似
性に基づいていよう。この数学的類似性によって、類似
したハードウエアを複数の関数用として再構成すること
が可能となる。コマンドは、データプロセッサ命令と同
じように、演算コードを介してその特定の計算を指示す
ることができる。

【００１７】各計算コマンドには、その計算で使用され
るはずのデータの場所を指定するやり方が含まれてい
る。データ空間を指定するのには、いくつかの適した方
法が存在する。例えば、コマンドは、開始アドレスおよ
びそのブロック内のデータワードまたはサンプルの個数
を指定することができる。データサイズを１つのパラメ
ータとして指定することができる。あるいはデータサイ
ズは計算タイプを定義する演算コードによって指定する
こともできる。それ以外の例として、コマンドによって
データサイズ、入力データの開始アドレスおよび終了ア
ドレスを指定してもよい。注意すべきことは、入力デー
タがどこに記憶されているかを指定するために、間接的
な方法を使用しても構わないということである。コマン
ドは、開始アドレス、データサイズ、データブロック中
のサンプル数、および終了アドレスのようなそれらのパ
ラメータの任意のものを記憶するメモリ場所またはレジ
スタへのポインタを含むことができる。

【００１８】各計算コマンドは、更に、その特別なコマ
ンドに関するデータを記憶するメモリアドレスの範囲を
指示する必要がある。この指示は上で入力データの記憶
場所に関して挙げたもののうちの任意の方法によって行
うことができる。多くの場合、計算関数はフィルタ関数
であろうから、処理の後の出力データ量は入力データ量
とほぼ等しい。その他の場合には、出力データ量は入力
データ量よりも多かったり少なかったりする。いずれに
しろ、結果のデータ量は、入力データ量と要求される計
算関数のタイプとから知ることができる。こうして、単
に開始アドレスを指定するだけで、すべての結果データ
をどこに記憶すべきかを指示するのに十分な情報が提供
される。処理の間に入力データを上書きする破壊的なや
り方で出力データを記憶することも可能である。あるい
は、出力データをメモリの異なる部分へ書き込んで、入
力データを少なくとも一次的に保存しておくようにする
こともできる。それらのいくつかのやり方からどれを選
ぶかは、入力データが再利用されるかどうかに依存す
る。

【００１９】図３は２つのメモリエリアを交互に使用す
ることを含む１つの有用な方法を示している。１つのメ
モリエリア１４４はそのコプロセッサ関数のために必要
とされる入力データを記憶する。比較的変更されない係
数は係数メモリ１４７に記憶される。このデータは、コ
プロセッサ論理コア１４３によって使用するために呼び
出される（読み出し１）。出力データは第２のメモリエ
リア１４６へ書き込まれる（書き込み１）。データメモ
リエリア１４４の利用に続いて、ダイレクトメモリアク
セス回路１２０が次のブロックのためのデータを、以前
に使用されたデータ上へ上書きで書き込む（書き込み
２）。同時に、ダイレクトメモリアクセス回路１２０
は、メモリエリア１４６からのデータを、それが再構成
可能ハードウエアコプロセッサ１４０によって上書きさ
れる前に読み出す（読み出し２）。入力データおよび結
果データのためのこれら２つのメモリエリアは環状バッ
ファとして構築できよう。複数の関連関数を要求する製
品では、環状バッファとして定義される個別的メモリエ
リアを採用することができる。環状バッファとして構築
された１つのメモリエリアを各々の個別関数に割り当て
ることができる。

【００２０】計算コマンドのフォーマットは高級言語で
のサブルーチン呼び出し命令のフォーマットに密接に類
似することが好ましい。すなわち、コマンドはサブルー
チン名と類似の機能を持つコマンド名を含み、それによ
って実行すべき特定の計算関数を指定する。各コマンド
はまた、そのコマンドタイプの内部で利用可能なオプシ
ョンを指定する１組のパラメータを含む。これらのパラ
メータは直接量あるいは変数の形をとることができ、そ
れらは所望量を記憶するメモリ場所あるいはレジスタへ
のポインタである。それらパラメータの数とタイプとは
コマンドタイプに依存する。このサブルーチン呼び出し
フォーマットは、デジタル信号プロセッサコア１１０用
に書かれたプログラムを再利用するうえで重要である。
使用にあたって、プログラマーあるいはコンパイラー
は、再構成可能ハードウエアコプロセッサ１４０を駆動
するためのスタブ（ｓｔｕｂ）サブルーチンを提供す
る。このスタブサブルーチンは、単にサブルーチンパラ
メータを受信して、それらのパラメータを使用して対応
するコプロセッサコマンドを作成する。スタブサブルー
チンは、次に、再構成可能ハードウエアコプロセッサ１
４０への転送コマンド用に確保されている予め定められ
たメモリアドレスへこのコマンドを書き込み、そして戻
る。本発明は、デジタル信号プロセッサコアの計算容量
が時代とともに順調に増大することを想定している。従
って、１つの特別な製品の処理要求は、時代のその時点
における再構成可能ハードウエアコプロセッサ１４０と
デジタル信号プロセッサコア１１０との組み合わせを要
求することになろう。時代の後の時点において、命令セ
ット互換デジタル信号プロセッサコアの利用可能な計算
容量は増大し、それとともに、以前には再構成可能ハー
ドウエアコプロセッサを必要とした関数はデジタル信号
プロセッサコアによってソフト的に実行できるかもしれ
ない。その製品用の以前のプログラムコードは、新しい
より強力なデジタル信号プロセッサへ容易に変換できよ
う。このことは、置換される再構成可能ハードウエアコ
プロセッサによってサポートされるコマンドの各々に対
して独立したサブルーチンを提供することによって実現
される。従って、元々のプログラムが再構成可能ハード
ウエアコプロセッサへコマンドを送信するためにサブル
ーチンスタブを採用している各々の箇所は、対応するサ
ブルーチン呼び出しで以て置き換えられる。こうするこ
とで膨大な再プログラミングが回避される。

【００２１】データの１ブロックに対する処理が完了し
た後で、そのデータはデータメモリ１４５または統合メ
モリ１４９から外部へ転送される。この第２の転送は、
出力メモリ場所に記憶されているデータを読み出すデジ
タル信号プロセッサコア１１０の直接的な動作によっ
て、あるいはダイレクトメモリアクセス回路１２０の助
けをかりて発生し得る。この出力データはこの処理の出
力を表すものであろう。この場合に、データは利用装置
へ転送される。あるいは、再構成可能ハードウエアコプ
ロセッサ１４０の出力データで以て、進行中の作業を表
すことができる。この場合には、一般的に、データは一
時的に集積回路１００の外部にあるメモリ中に記憶され
て、後に取り出され、更に処理が続けられる。

【００２２】再構成可能ハードウエアコプロセッサ１４
０は、次に、さらなる利用に対しての準備ができてい
る。このさらなる利用というのは、同じ関数の付加的な
処理でも構わない。その場合には、新しいデータブロッ
クに対して、上で述べた処理が同じように繰り返され
る。このさらなる利用は別の関数の処理であっても構わ
ない。その場合には、再構成可能ハードウエアコプロセ
ッサ１４０によってアクセス可能なメモリ中へ新しいデ
ータをロードし、新しいコマンドをロードし、更に処理
されたデータを出力あるいはさらなる処理のために読み
出さなければならない。

【００２３】再構成可能ハードウエアコプロセッサ１４
０は、その製品アルゴリズムの２以上の関数を実行でき
ることが好ましい。多くのデジタル信号処理タスクは同
様な関数の複数のインスタンスを使用するであろう。例
えば、その処理は多くの同様なフィルタ関数を含むかも
しれない。再構成可能ハードウエアコプロセッサ１４０
は、これらすべてのフィルタ関数を実時間で実行するの
に十分な処理容量を有することが好ましい。個別的なサ
ンプルよりも、データの複数ブロックに対して演算を施
すことの利点は、再構成可能ハードウエアコプロセッサ
１４０がそのようなシステムにおいて動作する時に明か
となろう。一例として、再構成可能ハードウエアコプロ
セッサ１４０が３つの関数Ａ、Ｂ、およびＣを実行する
場合を考えてみよう。これらの関数は逐次的であっても
よいが、デジタル信号プロセッサコア１１０によって実
行される関数とインターリーブ的に実行してもよい。再
構成可能ハードウエアコプロセッサ１４０は、データの
１つのブロックに対して関数Ａをまず実行する。この関
数は上で概略を説明したように実行される。デジタル信
号プロセッサコア１１０は、直接的に、あるいはダイレ
クトメモリアクセス回路１２０の制御によって、メモリ
１４９のメモリエリア１５５へデータをロードする。処
理すべきデータ量を指定する、関数Ａ用として再構成さ
せるためのコマンドの発行によって、再構成可能ハード
ウエアコプロセッサ１４０は関数Ａを実行し、結果のデ
ータをコマンドによって指定されるメモリエリア１５５
の一部分へ記憶する。同様な処理が発生して、再構成可
能ハードウエアコプロセッサ１４０にメモリエリア１５
７中に記憶されているデータに対して関数Ｂを実行させ
て、結果をメモリエリア１５７へ戻させる。関数Ｂ用の
データブロックサイズとは関係のないサイズを有するデ
ータブロックに対して関数実行が発生しよう。最後に、
再構成可能ハードウエアコプロセッサ１４０は、メモリ
エリア１５９内のデータに対して関数Ｃを実行して、結
果をメモリエリア１５９へ戻すようにコマンドを与えら
れる。関数Ｃを実行するブロックサイズは関数Ａおよび
Ｂ用に選ばれたブロックサイズとは独立である。

【００２４】ブロック処理の有効性はこの例から分か
る。３つの関数Ａ、Ｂ、およびＣは、一般に、独立した
データフローレートを有しており、それらは必ずしも等
しくない。各関数用に対して特殊なハードウエアを提供
することは、再構成可能ハードウエアの関数能および再
利用性の汎用さを犠牲にしよう。更に、バランスをとり
ハードウエアの最適な利用を図るために、ハードウエア
中で各関数に許容される資源を整合させることは困難で
あろう。再構成可能ハードウエアが使用される時は、構
成間の切り替えを行うためのオーバーヘッドコストが不
可欠である。サンプル毎の演算方式の場合は、３つの関
数をすべて通して実行するために、そのような再構成の
切り替えの最大回数が必要になろう。これは明らかに最
適とは言い難い。従って、関数間で切り替えを行うため
の再構成の前にブロックデータに対して各関数を実行す
ることでこのオーバーヘッドを減らすことができるはず
である。更に、その場合、各関数に当てられる時間量を
選択することによって関数間で資源を割り当てることは
比較的容易であろう。最後に、そのようなブロック処理
は、一般に、サンプルレベルで関数間の切り替えを行う
よりも、デジタル信号プロセッサコアからのより少ない
制御オーバーヘッドを要求することになろう。

【００２５】各種関数Ａ、Ｂ、およびＣのために選ばれ
るブロックサイズは、要求される相対的なデータレート
およびデータサイズに依存しよう。加えて、デジタル信
号プロセッサコア１１０に対して割り当てられるタスク
およびそれら各々の計算要求も考慮しなければならな
い。デジタル信号プロセッサコア１１０および再構成可
能ハードウエアコプロセッサ１４０の両方がほぼ完全に
フル状態にロードされるのが理想的である。その結果、
資源の最適な利用が図られる。デジタル信号プロセッサ
コア１１０および再構成可能ハードウエアコプロセッサ
１４０のそのようなバランスのとれたローディングは、
再構成可能ハードウエアコプロセッサ１４０を計算の約
５０％で使用することのできる製品アルゴリズムにおい
てのみ達成されよう。再構成可能ハードウエアコプロセ
ッサ１４０が最小要求計算の半分以上を実行できる場合
には、ローディングの整合をとるために、デジタル信号
プロセッサコア１１０で実現される付加的な構造を加え
ることができる。この結果、デジタル信号プロセッサコ
ア１１０中で予備の計算資源が使用されることになろ
う。計算プロセスのローディングは静的に決定されよ
う。そのような静的な計算割り当ては、デジタル信号プ
ロセッサコア１１０と再構成可能ハードウエアコプロセ
ッサ１４０の両方が、固定された既知の関数を実行する
時に最も良く行われる。もし計算負荷が時間とともに変
化することが予想されれば、デジタル信号プロセッサコ
ア１１０と再構成可能ハードウエアコプロセッサ１４０
との間で計算資源を動的に割り当てるのが多分最良であ
ろう。再構成可能ハードウエアコプロセッサ１４０によ
って実行されるプロセスは比較的安定なままに留まり、
デジタル信号プロセッサコア１１０によって実行される
プロセスだけが変動するだろうと予想される。

【００２６】図４は動作をより良くインタラプトさせる
ためのメモリ管理技法を示している。データブロック４
０１、４０２、および４０３を含むデータ４００は有限
インパルスフィルタの窓４１０を通過する。そのような
フィルタはデータの時間履歴（ｔｉｍｅｈｉｓｔｏｒ
ｙ）に対して作用する。３つの処理Ａ、Ｂ、およびＣ
は、データメモリ１４５内のそれぞれ環状バッファ４２
１、４３１、および４４１中で実行される。そのような
環状バッファは履歴の保存を許容する。こうして、他の
処理に続いて次のブロックを処理する時に、予測可能な
アドレスにおいて履歴データが得られ使用できる。この
履歴データは次のブロックのために新たに書き込まれる
データの直前にある。

【００２７】この技法は、別のタスクを許可するために
メモリ空間をクリアする必要がある時を除いて、うまく
働く。この場合には、履歴データはフラッシュされて、
フィルタ処理が再び施されることによって再ロードされ
よう。あるいは、次のブロックで必要とされる履歴デー
タはメモリ１４５の別のエリアへ、あるいは外部メモリ
インターフェース１３０へ取り付けられた外部メモリへ
移動されよう。これらのいずれの方法も、それがデータ
の移動に時間を食うため不利である。このいずれの方法
も、インタラプトサービス提供あるいは元のタスクへの
復帰で遅れがでる。

【００２８】好適実施例の代替え案が図４に模式的に示
されている。結果のデータをメモリ中のそれの場所へ書
き込む間に、現在のサンプルがメモリのより小さいエリ
アへ書き込まれる。例えば、環状バッファ４２１からの
入力データが履歴バッファ４２３中へ書き込まれ、環状
バッファ４３１からの入力データが履歴バッファ４３３
中へ書き込まれ、更に、環状バッファ４４１からの入力
データが履歴バッファ４４３中へ書き込まれる。履歴バ
ッファ４２３、４３３、および４４３の各々は、フィル
タ窓４１０のような対応するフィルタ窓の幅に従って、
履歴を記憶するのに必要なちょうどのサイズとなってい
る。データの１ブロックに対する処理が完了すると、最
新の履歴がこの制限されたエリアに記憶される。コプロ
セッサをインタラプトしなければならない時は、環状バ
ッファ４２１、４３１、および４４１内のデータは、履
歴バッファ４２３、４３３、および４４３中に記憶され
ている履歴データを消去することなしにクリアされよ
う。この方法は、インタラプトタスクを開始するのに先
だって、別の場所へデータを記憶するか、あるいはデー
タを再ロードする必要をなくする。多くのフィルタタス
クにおいて、追加のサイクルを必要とすることなしに、
履歴バッファへの書き込みを達成するのに十分な書き込
みメモリバンド幅が利用可能である。この方法の別の利
点は、以前よりも少ないメモリを環状バッファ４２１、
４３１、および４４１に対して割り当てする必要しかな
いということである。以前の方法では、環状バッファは
データの全ブロックと、必要な履歴データに等しい付加
的な量を含むのに十分大きい必要があった。図４に示さ
れる方法は、環状バッファ４２１、４３１、および４４
１のサイズを１つのデータブロックを記憶するのにちょ
うど十分なだけまで減らすことを可能とする。

【００２９】音声および映像信号処理に有用な多くのア
ルゴリズムでは係数の適合化が行われる。すなわち、時
間軸で実行される関数を変化させる何らかのフィードバ
ック経路が存在する。そのようなアルゴリズムの一例
は、採用された特別なラインおよび遠隔端モデムの動作
に適合するための時間を必要とするモデムである。最
初、それはブロックモードでそのような適合的な関数を
実行することがそれらの適合性関数の収束に悪い影響を
及ぼすのではないかと思われるかもしれない。多くのそ
のような関数に含まれる数学を再調査した結果はそれと
違う。特定の一時に実行できる適合化の量は、適合化を
計算するために利用可能なデータ量に依存する。この利
用可能なデータ量は、そのデータがサンプル毎に処理さ
れるのか、あるいはサンプルのブロック毎に処理される
のかに依存しない。実際には、適合化の速度はほとんど
同じである。サンプル毎に適合化を行う方式では、多く
の小さいステップで、完全に適合化された係数に向かっ
て収束するという結果が得られる。データブロック毎に
適合化を行う方式では、より少数のより大きいステップ
で収束する。これは利用可能なデータ量が多ければ、ブ
ロック処理の場合に、修正のためのより大きいエラー項
が生ずるであろうためである。しかし、平均した収束の
勾配は２つの場合で同じであろう。例えば、先のモデム
の例のように、適合化のほとんどが初期化時に発生する
場合、そしてほとんどの処理が安定した状態において発
生する場合には、実際上の差はほとんどない。適合性フ
ィルタが移動標的を追随しなければならない場合に、サ
ンプル毎の適合化がブロック毎の適合化よりも優れてい
るかどうかは分からない。もし、例えば、続く処理がブ
ロックサイズの時間の逆数よりも高い周波数で変化すれ
ば、サンプル毎の適合化に比べてブロック毎の適合化は
小さいステップでの無用のハンチング（ｈｕｎｔｉｎ
ｇ）を阻止することができる。このように、ブロック毎
の適合性フィルタリングは、サンプル毎の適合性フィル
タリングと比べて何等普遍的な欠点を有するわけではな
い。

【００３０】再構成可能ハードウエアコプロセッサ１４
０のコマンドセットには制御関数のための非計算命令が
いくつか含まれていることが好ましい。それらの制御関
数はデジタル信号プロセッサコア１１０と再構成可能ハ
ードウエアコプロセッサ１４０との協力時に有用であろ
う。それらの非計算コマンドの最初のものは受信データ
同期コマンドである。このコマンドは、ダイレクトメモ
リアクセス回路１２０によって取り扱われるデータ転送
に関連して使用されるのが普通である。デジタル信号プ
ロセッサコア１１０は、ダイレクトメモリアクセス回路
１２０を通して入力データ転送をセットアップすること
によってこのプロセスを制御するであろう。デジタル信
号プロセッサコア１１０は再構成可能ハードウエアコプ
ロセッサ１４０に対して２つのコマンドを送信しよう。
最初のコマンドは受信データ同期コマンドである。第２
のコマンドは所望される計算コマンドである。

【００３１】再構成可能ハードウエアコプロセッサ１４
０は、先入れ先出し方式でコマンドメモリ１４１に記憶
されているコマンドに対して作用する。受信データ同期
コマンドに到達すると、再構成可能ハードウエアコプロ
セッサは停止しよう。再構成可能ハードウエアコプロセ
ッサは、それが入力データ転送の完了を表示するダイレ
クトメモリアクセス回路１２０からの制御信号を受信す
るまではアイドル状態に留まるであろう。注意すべきこ
とは、この入力データ転送のそのような完了時には、次
のブロックのためのデータがデータメモリ１４５または
統合メモリ１４９中に記憶されているということであ
る。ダイレクトメモリアクセス回路１２０は複数の待機
中の（ｑｕｅｕｅｄ）データ転送を取り扱うことができ
よう。これは当業者には多重（ｐｌｕｒａｌ）ＤＭＡチ
ャンネルとして知られている。この場合には、受信デー
タ同期コマンドは対応するＤＭＡチャンネルを知らなけ
ればならず、それは受信データ同期コマンドの送信前に
デジタル信号プロセッサコア１１０には既知のはずであ
る。ダイレクトメモリアクセス回路１２０は各々の完了
したデータ転送のチャンネル番号を送信しよう。このこ
とで、再構成可能ハードウエアコプロセッサ１４０が、
完了したダイレクトメモリアクセスと、対応する受信デ
ータ同期コマンドとの整合をとることが許可される。再
構成可能ハードウエアコプロセッサは、完了したダイレ
クトメモリアクセス信号が受信データ同期コマンドの中
で指定されたのと同じＤＭＡチャンネルを指示する時だ
け、次のコマンドへと処理を継続しよう。

【００３２】この完了信号に続いて、再構成可能ハード
ウエアコプロセッサ１４０はコマンドメモリ１４１中の
次のコマンドへと進む。この場合、この次のコマンドは
ちょうどロードされたばかりのデータを使用する計算コ
マンドである。この計算コマンドは前の受信データ同期
コマンドが完了するまでスタートできないので、これは
正しいデータがロードされることを保証することにな
る。

【００３３】受信データ同期コマンドと計算コマンドと
のこの組み合わせは、デジタル信号プロセッサコア１１
０に対する制御負担を軽減する。デジタル信号プロセッ
サコア１１０は、入力データ転送を行い、そのコマンド
対を再構成可能ハードウエアコプロセッサ１４０へ送る
ためにダイレクトメモリアクセス回路１２０をセットア
ップするだけでよい。このことが、入力データ転送が計
算動作の開始前に完了することを保証する。これは再構
成可能ハードウエアコプロセッサ１４０の関数を制御す
るためにデジタル信号プロセッサコア１１０によって必
要とされるソフトウエアオーバーヘッド量を大幅に減ら
す。そうでなければ、デジタル信号プロセッサコアは、
入力データローディング動作の完了を表示する、ダイレ
クトメモリアクセス回路１２０からのインタラプト信号
を受信する必要があろう。このインタラプトサービスを
提供するためには、インタラプトサービスルーチンを書
き込んでおく必要がある。加えて、そのようなインタラ
プトは、コマンドメモリへコプロセッサコマンドを送る
コンテクスト切り替えと、そのインタラプトから戻るた
めの別のコンテクスト切り替えとを必要としよう。従っ
て、受信データ同期コマンドはデジタル信号プロセッサ
コア内のかなりの容量をより生産的な用途のために解放
する。

【００３４】別の非計算コマンドは送信データ同期コマ
ンドである。送信データ同期コマンドはほぼ受信データ
同期コマンドの逆である。送信データ同期コマンドに到
達すると、再構成可能ハードウエアコプロセッサ１４０
はダイレクトメモリアクセスをトリガーする。このダイ
レクトメモリアクセス動作は、別のシステム場所へ記憶
するために、データメモリ１４５または統合メモリ１４
９からデータを読み出す。このダイレクトメモリアクセ
ス動作はデジタル信号プロセッサコア１１０によってプ
リセットしてもよく、送信データ同期コマンドに遭遇す
ることによって再構成可能ハードウエアコプロセッサ１
４０から信号を単に受信することによって開始させられ
る。ダイレクトメモリアクセス回路１２０が多重ＤＭＡ
チャンネルをサポートする場合には、送信データ同期コ
マンドはトリガーされたＤＭＡチャンネルを指定しなけ
ればならない。あるいは、送信データ同期コマンドは、
もし２以上のチャンネルがサポートされていればそのＤ
ＭＡチャンネルを含む、ダイレクトメモリアクセス回路
１２０のための制御パラメータを指定するであろう。そ
のような送信データ同期コマンドに遭遇すると、再構成
可能ハードウエアコプロセッサはダイレクトメモリアク
セス回路１２０と直接交信して、適切なダイレクトメモ
リアクセス動作をセットアップおよび開始させる。

【００３５】別の可能な非計算コマンドは同期完了コマ
ンドである。同期完了コマンドに遭遇すると、再構成可
能ハードウエアコプロセッサ１４０はデジタル信号プロ
セッサコア１１０に対してインタラプトを送信する。そ
のようなインタラプトを受信すると、デジタル信号プロ
セッサコア１１０は、それまでに再構成可能ハードウエ
アコプロセッサ１４０へ送られたすべてのコマンドが完
了したことが保証される。応用に依存して、送信および
受信データ同期コマンドを介するよりも、インタラプト
を介して制御するほうが優れているかもしれない。送信
および受信データ同期コマンドを使用して、再構成可能
ハードウエアコプロセッサ１４０のためのいくつかの動
作を待機させて、その後に待ち行列の最後においてデジ
タル信号プロセッサコア１１０をインタラプトするほう
が優れているかもしれない。これは再構成可能ハードウ
エアコプロセッサによる待機動作に続く、デジタル信号
プロセッサコア１１０によるより高レベルの制御関数の
ために有用であるかもしれない。

【００３６】図５は回路１００の別の可能な構成を示し
ている。図５に示される回路１００は２つの再構成可能
ハードウエアコプロセッサを含んでいる。デジタル信号
プロセッサコア１１０は第１の再構成可能ハードウエア
コプロセッサ１４０および第２の再構成可能ハードウエ
アコプロセッサ１８１と一緒に動作する。第１の再構成
可能ハードウエアコプロセッサ１４０と第２の再構成可
能ハードウエアコプロセッサ１８１とを専用バス（ｐｒ
ｉｖａｔｅｂｕｓ）１８５がつないでいる。これらのコ
プロセッサはデジタル信号プロセッサコア１１０のメモ
リ空間を共有する専用メモリを有する。データは、他方
のコプロセッサの専用メモリに含まれるアドレス範囲へ
書き込みを行う一方のコプロセッサによって、専用バス
１８５を経由して転送することができる。あるいは、各
コプロセッサは他方のコプロセッサの入力ポートへ向け
られた出力ポートを有することができて、コプロセッサ
間には専用バス１８５に含まれるリンクが設けられてい
る。この構成は、１つのコプロセッサによって取り扱わ
れる１つのタイプの動作から、第２のコプロセッサによ
って取り扱われる別のタイプの動作へ向かってデータが
流れるようになった製品に対して特に有効であろう。こ
の専用バスは、直接に、あるいはダイレクトメモリアク
セス回路１２０を介して、データハンドオフ（ｈａｎｄ
ｏｆｆ）の取扱いからデジタル信号プロセッサコア１１
０を解放する。

【００３７】図６ないし図９は再構成可能ハードウエア
コプロセッサの一例の構成を示す。この特別なコプロセ
ッサは多重乗算累算器と呼ばれる。乗算累算動作は、そ
こで複数の積の和が生成されるが、信号処理において広
く用いられている。多くのフィルタルゴリズムがそれら
の関数の周辺に構築されている。

【００３８】図６は多重乗算累算器１４０全体の一般的
な構造を示す。データメモリ１４５および係数メモリ１
４７はワード当たり１２８ビットで書き込まれよう。こ
の書き込み動作はデジタル信号プロセッサコア１１０ま
たはダイレクトメモリアクセス回路１２０によって制御
される。アドレス発生器１５０が、コプロセッサによっ
て使用されるデータおよび係数の呼び出しのためのアド
レスを生成する。この読み出し動作は各メモリからの１
２８ビットのデータワードに対して作用する。

【００３９】これらの呼び出されたデータワードは入力
フォーマッタ１６０へ供給される。入力フォーマッタ１
６０は、一般に１２８ビットの入力データワードを、所
望の計算で必要とされる順序に揃えるための各種移動や
位置合わせ操作を実行する。入力フォーマッタは、１２
８ビット（８×１６ビット）のＤａｔａＸ、１２８ビッ
ト（８×１６ビット）のＤａｔａＹ、および６４ビット
（２×３２ビット）のＤａｔａＺを出力する。

【００４０】これら３つのデータフローはデータ経路
（ｄａｔａｐａｔｈ）１７０へ供給される。データ経路
１７０はコプロセッサの演算部分である。後で詳しく説
明するが、データ経路１７０は複数のハードウエア乗算
器および加算器を含み、それらは多様な乗算累算動作を
実行できるように各種のやり方で接続できるようになっ
ている。データ経路１７０は２つの加算器データストリ
ームを出力する。それらの各々は４個の３２ビットデー
タワードである。

【００４１】これらの２つのデータストリームが出力フ
ォーマッタ１８０への入力を供給する。出力フォーマッ
タ１８０は、２つのデータストリームを、２つのメモリ
中へ書き戻すために２個の１２８ビットデータワードへ
再アレンジする。これらの書き込み動作のためのアドレ
スはアドレス発生器１５０によって計算される。この再
アレンジはメモリのワード境界での位置合わせの作業を
含むことができる。

【００４２】コプロセッサ１４０の動作は制御ユニット
１９０の制御下にある。制御ユニット１９０はコマンド
メモリ１４１からコマンドを呼び出して、コプロセッサ
１４０内の対応する制御を提供する。

【００４３】入力フォーマッタ１６０の構造が図７に示
されている。１２８ビットの２つのデータストリームの
各々はマルチプレクサ２０５および２０７の入力へ供給
される。各マルチプレクサは独立的に、それに対応する
レジスタ２１５および２１７中への記憶のために１つの
入力を選択する。マルチプレクサ２０５はレジスタ２１
５の内容をリサイクルすることを選んでもよくまたいず
れかのデータストリームを選ぶことができる。マルチプ
レクサ２０７は入力データストリームの一方を選択でき
るのみである。マルチプレクサ２０１および２０３はレ
ジスタ２１５の内容を選択するか、あるいはそれら各々
のレジスタ２１１および２１３の内容のリサイクルを選
択することができる。マルチプレクサ２１９はレジスタ
２１１か２１３のいずれかの内容を選択して、シフタ２
２１の上位ビットへ供給することができる。下位ビット
はレジスタ２１５から供給される。シフタ２２１はそれ
の２５６個の入力ビットのうちの１２８ビットだけをシ
フトおよび選択する。それら１２８ビットは複写／交換
ユニット２２３へ供給される。複写／交換ユニット２２
３はそれの入力の一部を１２８フルビットへ複写する
か、あるいはデータの順序を再アレンジする。このよう
に分類されて、データは一時的にレジスタ２２５中に記
憶される。これはデータ経路１７０へのＤａｔａＸ入力
を供給する。マルチプレクサ２０７の出力はマルチプレ
クサ２３３へ直接供給され、他方、レジスタ２１７を介
しても供給される。マルチプレクサ２３３はそれへ供給
されるビットから１９２ビットを選択する。上位の１２
８ビットはデータ経路１７０へのＤａｔａＹ入力を形成
する。これらのビットはマルチプレクサ２３５を経由し
て再循環させることができる。下位の６４ビットはデー
タ経路１７０へのＤａｔａＺ入力を形成する。

【００４４】図８はデータ経路１７０の構造をブロック
図の形で示す。入力フォーマッタから供給されるＤａｔ
ａＸおよびＤａｔａＹ入力の各セグメントは二重乗算加
算器３１０、３２０、３３０、および３４０へ供給され
る。図示のように、第１および第２の１６ビットデータ
ワードＤａｔａＸ［０：１］およびＤａｔａＹ［０：
１］は二重乗算加算器３１０へつながれ、第３および第
４の１６ビットデータワードＤａｔａＸ［２：３］およ
びＤａｔａＹ［２：３］は二重乗算加算器３２０へつな
がれ、第５および第６の１６ビットデータワードＤａｔ
ａＸ［４：５］およびＤａｔａＹ［４：５］は二重乗算
加算器３３０へつながれ、そして第７および第８の１６
ビットデータワードＤａｔａＸ［６：７］およびＤａｔ
ａＹ［６：７］は二重乗算加算器３４０へつながれてい
る。これらのユニットの各々は同じもので、二重乗算加
算器３１０のみについて詳細に説明することにしよう。
最下位の１６個のＤａｔａＸビットおよびＤａｔａＹビ
ットは乗算器３１１への入力を供給する。乗算器３１１
は１６ビット入力の対を受信して、３２ビットの積を生
成する。この積はパイプライン出力レジスタの対に記憶
される。３２ビット出力は符号拡張ユニット３１３およ
び８ビット左方シフタ３１４の両方へ供給される。符号
拡張ユニット３１３は最上位ビットである積の符号ビッ
トを繰り返して４０ビットとする。８ビット左方シフタ
３１４は３２ビットの積を左へシフトして、空席の下位
ビットをゼロで埋める。これらの２つの４０ビット量の
一方はマルチプレクサ３１６中で選ばれて４０ビット加
算器３１９の第１入力へ与えられる。同様にして、次の
最上位の１６個のＤａｔａＸビットおよびＤａｔａＹビ
ットが乗算器３１２の各々の入力へ供給される。乗算器
３１２は２つの１６ビット入力を受信して、３２ビット
の積を生成する。この積は一対のパイプラインレジスタ
中に記憶される。８ビット右方シフタ３１５はこの積を
右へ８ビットだけシフトして、空席の最上位ビットをゼ
ロで埋める。マルチプレクサ３１７は３つの量の中から
選択を行う。第１量は入力における１６個のＤａｔａＸ
ビットと１６個のＤａｔａＹビットとの連結である。こ
の入力は乗算器３１２がバイパスされることを許容す
る。もし選ばれれば、３２ビット（符号拡張器３１８に
よって符号拡張されている）が、乗算器３１１によって
生成される積に対して加えられる。第２量は乗算器３１
２によって供給される積である。第３量は８ビット右方
シフタ３１５のシフトされた出力である。マルチプレク
サ３１７から選ばれる量は、符号拡張ユニット３１８に
よって４０ビットに符号拡張される。符号拡張された４
０ビット量は４０ビットの加算器３１９への第２入力で
ある。１６ビット入力因子は多重乗算累算器のダイナミ
ックレンジを提供するために３２ビットしか生成しない
にも拘らず、加算器３１９には４０ビットが供給され
る。

【００４５】二重乗算加算器ユニット３１０、３２０、
３３０、および３４０の各々の中にある加算器３１９の
出力は第１加算器ステージ出力ａｄｄｅｒ＿ｓｔ１＿ｏ
ｕｔｐとして提供される。出力へは３２個の最上位加算
器出力ビットだけがつながっている。これは４×３２ビ
ット即ち１２８ビット出力を提供する。

【００４６】４０ビット加算器の第２ステージは加算器
３５３および３５５を含む。加算器３５３は二重乗算加
算器ユニット３１０および３２０の出力を加算する。加
算器３５５は二重乗算加算器ユニット３３０および３４
０の出力を加算する。２つの他のデータ経路も第２の加
算器ステージで結合する。ＤａｔａＺ入力の最下位３２
ビットは一時的にパイプラインレジスタ３５１中に記憶
される。この３２ビット量は符号拡張ユニット３５２中
で４０ビットへ符号拡張される。同様にして、Ｄａｔａ
Ｚ入力の最上位ビットは一時的にパイプラインレジスタ
３５７中に記憶される。この量は符号拡張ユニット３５
８中で４０ビットへ符号拡張される。

【００４７】第３の加算器ステージは加算器３６１、３
６３、３６７、および３６８を含む。加算器３６１は４
０ビット幅である。それは加算器３５３の出力と符号拡
張された最下位ＤａｔａＺビットとを加算する。この和
のうちの３２個の最上位ビットは第３ステージ出力ａｄ
ｄｅｒ＿ｓｔ３＿ｏｕｔｐの一部として供給される。同
様に、加算器３６３は４０ビット幅であって、加算器３
５５の出力と符号拡張された最上位ＤａｔａＺビットと
を加算する。この和のうちの３２個の最上位ビットが第
３ステージ出力ａｄｄｅｒ＿ｓｔ３＿ｏｕｔｐの一部と
して供給される。加算器３６７および３６８への接続は
これよりもずっと複雑である。加算器３６７への第１入
力は第２ステージの加算器３５３の出力か、あるいはマ
ルチプレクサ３６４によって選ばれる再循環出力のいず
れかである。マルチプレクサ３７１は再循環量として８
個のパイプラインレジスタの内から選択する。加算器３
６７への第２入力はマルチプレクサ３６５によって選ば
れる。これは符号拡張ユニット３５３によって符号拡張
された最下位ＤａｔａＺ入力か、あるいは加算器３６８
の直接出力か、あるいは加算器３５５の出力か、それと
も固定された丸め量（ｒｏｕｎｄｉｎｇｑｕａｎｔｉｔ
ｙ）ｒｎｄ＿ａｄｄのいずれかである。固定された丸め
量ｒｎｄ＿ａｄｄを加えることは、その加算器がその量
を他方の入力で丸めることを引き起こす。加算器３６７
の出力は可変長右方シフタ３７５への入力を供給する。
可変長右方シフタ３７５は、その和を右へ０から１５ビ
ットのうちの選ばれた量だけシフトする。その出力の３
２個の最上位ビットは第３ステージ出力ａｄｄｅｒ＿ｓ
ｔ３＿ｏｕｔｐの一部を形成する。加算器３６８への第
１入力は加算器３５５の出力である。加算器３６８への
第２入力はマルチプレクサ３６６によって選ばれる。マ
ルチプレクサ３６６は、加算器３５３の出力、符号拡張
ユニット３５８によって符号拡張された最上位Ｄａｔａ
Ｚ入力、再循環入力、あるいは固定された丸め量ｒｎｄ
＿ａｄｄのいずれかを選択する。マルチプレクサ３７３
は加算器３６８の出力における８個のパイプラインレジ
スタのうちから再循環量を選択する。加算器３６８の出
力は可変長右方シフタ３７７への入力を供給する。可変
長右方シフタ３７７はその和を０から１５ビットのうち
の選ばれた量だけ右へシフトする。それの出力の３２個
の最上位ビットは第３ステージ出力ａｄｄｅｒ＿ｓｔ３
−ｏｕｔｐの別の一部を形成する。

【００４８】図９は図６に示された出力フォーマッタの
構造を示す。

【００４９】図１０ないし図１３は多重乗算累算コプロ
セッサ１６０を構成するいくつかのやり方を示す。これ
らの例の各々で、データフローはデータ経路１７０内の
マルチプレクサを正しく選択することによって実現でき
る。以下の説明は、所望のデータフローを実現するため
に適したものとした場合の、対応するマルチプレクサの
選択について述べている。

【００５０】図１０は実数の有限インパルスフィルタ
（ＦＩＲ）でのデータフローを示している。データＤ０
ないしＤ７および係数Ｃ０ないしＣ７が各々の乗算器３
１１、３１２、３２１、３２２、３３１、３３２、３４
１、および３４２へ供給される。この場合、二重乗算加
算器ユニット３１０中のマルチプレクサ３１７に対応す
るマルチプレクサはそれぞれ乗算器３１２、３２２、３
３２、および３４２の積を選択する。積の対同志の加算
が加算器３１９、３２９、３３９、および３４９中で求
められる。これらの和の対が更に加算器３５３および３
５５中で加算される。加算器３５３および３５５によっ
て得られる和が加算器３６８中で加算される。この場
合、マルチプレクサ３６６が加算器３５３によって得ら
れる和を選択して加算器３６８への第２入力とする。加
算器３６７が累算演算を行う。マルチプレクサ３６４が
再循環のためのパイプラインレジスタを選択して、加算
器３６３への第１入力としてマルチプレクサ３７１の出
力を選択する。マルチプレクサ３６５は、加算器３６８
の出力と加算器３６３への第２入力を選択する。加算器
３６７がフィルタ出力を生成する。このデータフロー
が、先に加算された積によって形成される８個の積の和
を生成することに注意されたい。この動作は一般に乗算
累算として知られており、フィルタ関数では広く用いら
れている。図７に示されるようなデータ経路１７０の構
成は、８個の積の累算された和の計算を許容する。これ
はデジタル信号プロセッサコア１１０によって提供され
る典型的には単一の積累算と比べて、このデータフロー
におけるスループットを大幅に増大させた。

【００５１】図１１は複素数ＦＩＲフィルタのデータフ
ローを示す。このデータフローは図７に示される実数Ｆ
ＩＲフィルタのそれと類似している。図８のデータフロ
ーは計算の実数部および虚数部に対して同時に作用す
る。データおよび係数はそれぞれ乗算器３１１、３１
２、３２１、３２２、３３１、３３２、３４１および３
４２へ供給される。二重乗算加算器ユニット３１０中の
マルチプレクサ３１７に対応するマルチプレクサはそれ
ぞれ乗算器３１２、３２２、３３２、および３４２の積
を選択する。積の対が加算器３１９、３２９、３３９、
および３４９中で加算される。これらの和の対が更に加
算器３５３および３５５中で加算される。実数部と虚数
部は加算器３６７と３６８中で別々に取り扱われる。マ
ルチプレクサ３６５は加算器３６７への第２入力として
加算器３５３の和を選択する。マルチプレクサ３６４は
再循環のためのパイプラインレジスタを選択して、マル
チプレクサ３７１の出力を加算器３６３への第１入力と
して選択する。加算器３６８はそれの第１入力として加
算器３５５の和を受信する。マルチプレクサ３６６は加
算器３６８への第２入力としてマルチプレクサ３７３の
再循環出力を選択する。このように、加算器３６７およ
び３６８の対が、乗算累算動作の実数部および虚数部を
生成する。

【００５２】図１２は係数更新動作におけるデータフロ
ーを示す。エラー項Ｅ０ないしＥ３は、乗算器３１１、
３２１、３３１、および３４１中で対応する重み付け項
Ｗ０ないしＷ３を乗ぜられる。更新すべき現在の係数Ｃ
０ないしＣ３は、マルチプレクサ３１７、３２７、３３
７、および３４７によって選択されて、加算器３１９、
３２９、３３９、および３４９へ直接入力される。それ
ぞれの積が加算器３１９、３２９、３３９、および３４
９中で現在の値に対して加算される。この場合、加算器
３１９、３２９、３３９、および３４９によって、加算
器ステージ１出力ａｄｄｅｒ＿ｓｔ１＿ｏｕｔｐとして
出力が生成される。

【００５３】図１３は高速フーリエ変換（ＦＦＴ）演算
におけるデータフローを示す。ＦＦＴ演算は１６ビット
×３２ビットの乗算演算から開始する。このことは次の
ように行われる。各二重乗算加算器３１０、３２０、３
３０、および３４０が、対になった乗算器３１１と３１
２、３２１と３２２、３３１と３３２、および３４１と
３４２の各々の１つの入力においてそれぞれ１６ビット
量Ａ０ないしＡ３を受信する。乗算器３１１、３２１、
３３１、および３４１は３２ビット量Ｂ０ＨないしＢ３
Ｈの最上位１６ビットを受信する。乗算器３１２、３２
２、３３２、および３４２は３２ビット量Ｂ０Ｌないし
Ｂ３Ｌの最下位１６ビットを受信する。シフタ３１４、
３１５、３２４、３２５、３３４、３３５、３４４、お
よび３４５を使用してこれらの積が揃えられる。マルチ
プレクサ３１６、３２６、３３６、および３４６はそれ
ぞれ加算器３１９、３２９、３３９、および３４９への
第１入力として、それぞれ８ビット左方シフタ３１４、
３２４、３３４、および３４４からの左へシフトされた
量を選択する。マルチプレクサ３１７、３２７、３３
７、および３４７はそれぞれ加算器３１９、３２９、３
３９、および３４９への第２入力として、それぞれ８ビ
ット右方シフタ３１５、３２５、３３５、および３４５
からの右へシフトされた量を選択する。これら互いに逆
向きの８ビットシフトは、１６ビット×３２ビット乗算
に対して部分積を揃えるための効果的な１６ビットシフ
トを提供する。これらの和の対は更に加算器２５３およ
び２５５中で加算される。加算器２６１はＤａｔａＺ０
入力と加算器２５３からの出力とを加算する。マルチプ
レクサ３６４は加算器２６７への第１入力として加算器
２５３の和を選択する。マルチプレクサ３６５は加算器
２６７への第２入力としてＤａｔａＺ０入力を選択す
る。加算器２６８はそれの第１入力として加算器２５５
の和を受信する。マルチプレクサ３６６は加算器２６８
への第２入力としてＤａｔａＺ１入力を選択する。加算
器２６３は加算器２５５の和とＤａｔａＺ１入力とを加
算する。ＦＦＴ演算の出力は加算器２６１、２６７、２
６８、および２６３の和出力によって与えられる。

【００５４】次のリストは図３ないし図６に示される多
重乗算累算ユニット１４０のデータ経路１７０によって
実行することのできるコマンドのうちのいくつかを含む
部分的リストである。

【００５５】Vector_add_16b(len,pdata,pcoeff,pout) Vector_add_32b(len,pdata,pcoeff,pout) Vector_mpy_16b(len,pdata,pcoeff,pout) Vector_mpy_1632b(len,pdata,pcoeff,pout) Vector_mpy_32b(len,pdata,pcoeff,pout) Scalar_vector_add_16b(len,pdata,pcoeff,pout) Scalar_vector_add_32b(len,pdata,pcoeff,pout) Scalar_vector_mpy_16b(len,pdata,pcoeff,pout) Scalar_vector_mpy_1632b(len,pdata,pcoeff,pout) Scalar_vector_mpy_32b(len,pdata,pcoeff,pout)

【００５６】これらの演算に関して、演算の名称がデー
タサイズを示している。パラメータフィールド“ｌｅ
ｎ”は関数の長さを示す。パラメータフィールド“ｐｄ
ａｔａ”は入力データを含む開始メモリアドレスへのポ
インタである。パラメータフィールド“ｐｃｏｅｆｆ”
はフィルタの係数を含む開始メモリアドレスへのポイン
タである。パラメータフィールド“ｐｏｕｔ”は出力を
受信するための開始メモリアドレスへのポインタであ
る。既に述べたように、これらのポインタは、データメ
モリ１４５および係数メモリ１４７または統合メモリ１
４９内のそれぞれの場所を指すことが好ましい。

【００５７】FFT_real(fft_size,pdata,pcoeff,pout) FFT_complex(fft_size,pdata,pcoeff,pout)

【００５８】高速フーリエ変換演算は、先に図１０に関
連して述べたように、すべて３２ビットデータと１６ビ
ット係数とを含むことが好ましい。パラメータフィール
ド“ｆｆｔ＿ｓｉｚｅ”は関数のサイズを定義する。他
のパラメータフィールドは上で説明した通りである。

【００５９】 FIR_real(us,ds,len,blocksize,pdata,pcoeff,pout) FIR_complex_real(us,ds,len,blocksize,pdata,pcoeff,
pout) FIR_complex_real_sum(us,ds,len,blocksize,pdata,pco
eff,pout) FIR_complex(us,ds,len,blocksize,pdata,pcoeff,pout)

【００６０】有限インパルス応答フィルタ動作はデータ
および係数のタイプが異なる。ＦＩＲ＿ｒｅａｌ演算は
実数のデータと実数の係数とを採用する。ＦＩＲ＿ｃｏ
ｍｐｌｅｘ＿ｒｅａｌ演算は複素数データと実数係数と
を採用する。ＦＩＲ＿ｃｏｍｐｌｅｘ＿ｒｅａｌ＿ｓｕ
ｍ演算は複素数データと実数係数とを採用しながら、複
素数部と実数部とを別々に加算する。ＦＩＲ＿ｃｏｍｐ
ｌｅｘ演算は両方とも複素数の複素数データと複素数係
数を採用する。パラメータフィールド“ｕｓ”はアップ
サンプリング比（ｕｐｓａｍｐｌｉｎｇｒａｔｉｏ）を
示す。パラメータフィールド“ｄｓ”はダウンサンプリ
ング比（ｄｏｗｎｓａｍｐｌｉｎｇｒａｔｉｏ）を示
す。パラメータフィールド“ｂｌｏｃｋｓｉｚｅ”は採
用された演算ブロックのサイズを示す。その他のパラメ
ータフィールドは既に述べた通りである。

【００６１】これらすべてのコマンドのパラメータは実
際の値であるかあるいはデータ、係数、および出力場所
に関してはコプロセッサメモリへの１６ビットアドレス
ポインタであるかのいずれかである。この選択は、最も
長い有限インパルスフィルタコマンドが約５個の１６ビ
ットコマンドワードを要求するであろうことを意味す
る。これはバス伝送量としてさほど大きな混雑をもたら
すものではない。あるいは、これらのパラメータフィー
ルドは間接的なもの、すなわち、各パラメータに対して
限られたレジスタセットから１つのレジスタを指定する
ものでもよい。各パラメータに対して８個のレジスタ組
があってもコマンドワードの中で各々３ビットしか要求
しない。ほんの限られた数の特別なフィルタセッティン
グしか必要としないため、これは実現可能である。

【００６２】以上の説明に関して更に以下の項を開示す
る。 （１）再構成可能コプロセッサであって、複数対の乗算
器であって、各対の各乗算器が、第１の予め定められた
ビット数を有するそれぞれ第１および第２入力を受信す
る第１および第２入力を有しており、また積出力を生成
する出力を有している、複数対の乗算器、複数の第１加
算器であって、各第１加算器が、前記複数対の乗算器の
うちの一対中の各乗算器のそれぞれの積出力を受信する
第１および第２入力を有しており、また第１和出力を生
成するようになっている、複数の第１加算器、および少
なくとも１個の第２加算器であって、各第２加算器が、
第１加算器の対応する対からのそれぞれ第１和出力を受
信する第１および第２入力を有しており、また第２和出
力を生成するようになっている、少なくとも１個の第２
加算器、を含む再構成可能コプロセッサ。

【００６３】（２）第１項記載の再構成可能コプロセッ
サであって、更に、複数の符号拡張回路であって、各符
号拡張回路が、前記複数対の対応する一対中の各乗算器
の積出力を受信する入力と、前記対応する第１加算器の
前記対応する入力へつながれる符号拡張された出力を生
成する出力とを有しており、前記符号拡張出力が前記対
応する積出力であって、その最上位の１ビットが複製さ
れて最上位のビットのうち第２の予め定められたビット
数を埋めており、前記第２の予め定められたビット数が
前記第１の予め定められたビット数の２倍よりも大きい
ような、複数の符号拡張回路、を含む再構成可能コプロ
セッサ。

【００６４】（３）第１項記載の再構成可能コプロセッ
サであって、更に、複数の固定長左方シフト回路であっ
て、各固定長左方シフト回路が、前記複数対の乗算器の
うちの対応する一対の第１乗算器の積出力を受信する入
力と、前記対応する第１加算器の前記対応する入力へつ
ながれる左方シフトされた出力を生成する出力とを有し
ており、前記左方シフトされた出力が予め定められた左
方シフトビット数だけ左方シフトされた前記対応する積
出力である、複数の固定長左方シフト回路、を含む再構
成可能コプロセッサ。

【００６５】（４）第１項記載の再構成可能コプロセッ
サであって、更に、複数の固定長右方シフト回路であっ
て、各固定長右方シフト回路が、前記複数対の各対の中
の前記第１乗算器とは異なる前記複数対の乗算器の対応
する一対中の第２乗算器の積出力を受信する入力と、前
記対応する第１加算器の前記対応する入力へつながれる
右方シフトされた出力を生成する出力とを有しており、
前記右方シフトされた出力が前記予め定められたシフト
ビット数だけ右方シフトされた前記対応する積出力であ
る、複数の固定長右方シフト回路、を含む再構成可能コ
プロセッサ。

【００６６】（５）第４項記載の再構成可能コプロセッ
サであって、ここにおいて、前記第１の予め定められた
ビット数が１６ビットであり、前記第２の予め定められ
たビット数が４０ビットであり、更に前記予め定められ
たシフトビット数が８ビットである、再構成可能コプロ
セッサ。

【００６７】（６）第１項記載の再構成可能コプロセッ
サであって、更に、複数のマルチプレクサであって、各
マルチプレクサが、前記複数対の乗算器の対応する一対
の第１乗算器の前記積出力を受信する第１入力と、前記
対応する乗算器対の前記対応する第１乗算器への前記第
１および第２入力を受信する第２入力とを有しており、
また各マルチプレクサが、前記対応する第１乗算器の前
記積出力または前記対応する第１乗算器への前記第１お
よび第２入力のうちの選ばれた１つと等しい前記対応す
る第１加算器の前記対応する入力へつながれる出力を生
成している、複数のマルチプレクサ、を含む再構成可能
コプロセッサ。

【００６８】（７）第６項記載の再構成可能コプロセッ
サであって、更に、前記第２加算器の各々の出力に対応
する複数のコプロセッサ出力、を含む再構成可能コプロ
セッサ。

【００６９】（８）第１項記載の再構成可能コプロセッ
サであって、更に、複数の第１符号拡張回路であって、
各符号拡張回路が、前記複数対の乗算器の対応する一対
中の第１乗算器の積出力を受信する入力と、第１の符号
拡張された出力を生成する出力とを有しており、前記符
号拡張出力が前記対応する積出力であって、その最上位
の１ビットが複製されて最上位のビットのうち第２の予
め定められたビット数を埋めており、前記第２の予め定
められたビット数が前記第１の予め定められたビット数
の２倍よりも大きいような、複数の第１符号拡張回路、
複数の固定長左方シフト回路であって、各固定長左方シ
フト回路が、前記複数対の乗算器の前記対応する一対の
前記第１乗算器の積出力を受信する入力と、左方シフト
された出力を生成する出力とを有しており、前記左方シ
フトされた出力が予め定められた左方シフトビット数だ
け左方シフトされた前記対応する積出力である、複数の
固定長左方シフト回路、複数の第１マルチプレクサであ
って、各第１マルチプレクサが、対応する第１符号拡張
回路の前記第１の符号拡張された出力を受信する第１入
力、対応する固定長左方シフタの前記左方シフトされた
出力を受信する第２入力とを有しており、各第１マルチ
プレクサが、前記符号拡張された出力または前記左方シ
フトされた出力の選ばれた１つと等しい前記対応する第
１加算器の前記対応する入力へつながれる出力を生成す
るようになっている、複数の第１マルチプレクサ、複数
の固定長右方シフト回路であって、各固定長右方シフト
回路が、前記複数対の各対の中の前記第１乗算器とは異
なる前記複数対の乗算器の対応する一対中の第２乗算器
の積出力を受信する入力と、右方シフトされた出力を生
成する出力とを有しており、前記右方シフトされた出力
が前記予め定められたシフトビット数だけ右方シフトさ
れた前記対応する積出力である、複数の固定長右方シフ
ト回路、複数の第２マルチプレクサであって、各第２マ
ルチプレクサが、前記複数対の乗算器の対応する一対の
前記乗算器の前記積出力を受信する第１入力、前記右方
シフトされた出力を受信する第２入力、および前記対応
する乗算器対のうちの前記対応する第１乗算器への前記
第１および第２入力を受信する第３入力を有しており、
各第２マルチプレクサが、前記対応する第２乗算器の前
記積出力、前記右方シフトされた出力、または前記対応
する第１乗算器への前記第１および第２入力のうちの選
ばれた１つと等しい出力を生成するようになっている、
複数の第２マルチプレクサ、および複数の第２符号拡張
回路であって、各第２符号拡張回路が、対応する第２マ
ルチプレクサの出力を受信する入力と、対応する第１加
算器の対応する入力へつながれる第２の符号拡張された
出力を生成する出力とを有しており、前記符号拡張され
た出力が前記第２マルチプレクサの前記対応する出力で
あって、その最上位の１ビットが複製されて最上位のビ
ットのうち前記第２の予め定められたビット数を埋めて
いる、複数の第２符号拡張回路、を含む再構成可能コプ
ロセッサ。

【００７０】（９）第１項記載の再構成可能コプロセッ
サであって、更に、少なくとも１個の第３加算器であっ
て、前記第２加算器の第１の対応する１個から前記第２
和出力を受信する第１入力、前記第２加算器の第２の対
応する１個から前記和出力を受信する第２入力とを有し
ており、更に第３和出力を生成する、少なくとも１個の
第３加算器、を含む再構成可能コプロセッサ。

【００７１】（１０）第９項記載の再構成可能コプロセ
ッサであって、更に、少なくとも１個の累算レジスタで
あって、その各々が、前記少なくとも１個の第３加算器
の対応する１個の前記第３和出力を受信する入力を有し
ており、また累算出力を生成する、少なくとも１個の累
算レジスタ、および前記第２加算器の前記第１の対応す
る１個から前記第２和出力を受信する第１入力、前記対
応する累算レジスタの前記累算出力を受信する第２入
力、および対応する第３加算器の前記第１入力へつなが
れる出力を有するマルチプレクサであって、また前記対
応する累算レジスタの前記累算出力または前記対応する
第２加算器の前記第２和出力のうちの選ばれた１つと等
しい出力を生成するマルチプレクサ、を含む再構成可能
コプロセッサ。

【００７２】（１１）第１０項記載の再構成可能コプロ
セッサであって、ここにおいて、前記少なくとも１個の
累算レジスタが、各第３加算器に対応する複数の累算レ
ジスタを含んでおり、また更に、各第３加算器に対応す
る累算レジスタマルチプレクサであって、各累算レジス
タマルチプレクサが、前記第３加算器に対応する前記複
数の累算レジスタのそれぞれの累算出力を受信する複数
入力を有しており、また前記第３加算器に対応する前記
累算レジスタの選ばれた１つの前記累算出力と等しい出
力を生成する、累算レジスタ乗算器を含む、再構成可能
コプロセッサ。

【００７３】（１２）第９項記載の再構成可能コプロセ
ッサであって、更に、少なくとも１個の可変右方シフタ
であって、各可変右方シフタが、前記少なくとも１個の
第３加算器の対応する１個の前記第３和出力を受信する
入力と、可変右方シフトされた出力とを有しており、前
記可変右方シフトされた出力が選ばれたビット数だけ右
方シフトされた前記対応する第３和出力である、少なく
とも１個の可変右方シフタ、を含む再構成可能コプロセ
ッサ。

【００７４】（１３）第１項記載の再構成可能コプロセ
ッサであって、更に、第２加算器の各対に対応する一対
の第３加算器であって、各第３加算器が、第１および第
２入力と、前記第１および第２入力の第３和出力を生成
する出力とを有している一対の第３加算器、各第３加算
器に対応する累算レジスタであって、各々が、前記対応
する第３加算器の前記第３和出力を受信する入力を有し
ており、また累算出力を生成するようになっている累算
レジスタ、第１マルチプレクサであって、第２加算器の
前記対応する対の第１の第２加算器の前記第２和出力を
受信する第１入力、前記対応する累算レジスタの前記累
算出力を受信する第２入力、および第３加算器の前記対
応する対の第１の第３加算器の第１入力へつながれる出
力を有しており、また前記対応する第２和出力または前
記対応する累算出力の選ばれた１つと等しい出力を生成
する第１マルチプレクサ、第２マルチプレクサであっ
て、第２加算器の前記対応する対の前記第１の第２加算
器とは異なる第２加算器の前記対応する対の第２の第２
加算器の前記第２和出力を受信する第１入力、第３加算
器の前記対応する対の前記第１の第３加算器とは異なる
第３加算器の前記対応する対の第２の第３加算器の前記
第３和出力を受信する第２入力、および前記第１の第３
加算器の前記第２入力へつながれる出力を有しており、
また前記第２の第２加算器の前記第２和出力または前記
第２の第３加算器の前記第３和出力の選ばれた１つと等
しい出力を生成する第２マルチプレクサ、前記第２の第
３加算器の各々の前記第１入力が、前記第２の第２加算
器の前記第２和出力を受信しており、第３のマルチプレ
クサであって、前記第１の第２加算器の前記第２和出力
を受信する第１入力、前記対応する累算レジスタの前記
累算出力を受信する第２入力、および前記第２の第３加
算器の前記第２入力へつながれる出力を有しており、ま
た前記第１の第２加算器の前記第２和出力または前記対
応する累算レジスタの前記累算出力の選ばれた１つと等
しい出力を生成する第３マルチプレクサ。を含む再構成
可能コプロセッサ。

【００７５】（１４）第１３項記載の再構成可能コプロ
セッサであって、更に、第２加算器の各対に対応する第
１および第２の付加的入力、第１の第４加算器であっ
て、前記第１の付加的入力を受信する第１入力、前記第
１の第２加算器の前記第２和出力を受信する第２入力、
および第１の第４和出力を生成する出力を有する第１の
第４加算器、第２の第４加算器であって、前記第２の付
加的入力を受信する第１入力、前記第２の第２加算器の
前記第２和出力を受信する第２入力、および第２の第４
和出力を生成する出力を有する第２の第４加算器、を含
み、ここにおいて、前記第２マルチプレクサが、更に、
前記第１の付加的入力を受信する第３入力を含んでお
り、また前記第１の付加的入力と等しいであろう前記出
力を生成するようになっており、更に、ここにおいて、
前記第３マルチプレクサが、更に、前記第２の付加的入
力を受信する第３入力を含んでおり、また前記第２の付
加的入力と等しいであろう前記出力を生成するようにな
っている、再構成可能コプロセッサ。

【００７６】（１５）データ処理システムはデジタル信
号プロセッサコア（１１０）およびコプロセッサ（１４
０）を含む。コプロセッサ（１４０）は前記デジタル信
号プロセッサコア（１１０）のアドレス空間内にローカ
ルメモリ（１４１、１４５、１４７）を有している。コ
プロセッサ（１４０）はデジタル信号プロセッサコア
（１１０）からのコマンドに応答する。ダイレクトメモ
リアクセス回路（１２０）はコプロセッサ（１４０）の
ローカルメモリ（１４１、１４５、１４７）との間で自
主的にデータのやりとりを行う。コプロセッサコマンド
は予め定められたメモリアドレスへマッピングされたコ
マンド用ＦＩＦＯメモリ（１４１）に記憶される。制御
コマンドには、ローカルメモリ（１４１、１４５、１４
７）へのメモリ転送が完了するまでコプロセッサ（１４
０）を機能停止させる受信データ同期コマンドが含まれ
る。送信データ同期コマンドは、コプロセッサ（１４
０）に、ローカルメモリ（１４１、１４５、１４７）か
ら外部へのメモリ転送をトリガーさせる信号をダイレク
トメモリアクセス回路（１２０）に対して発生させる。
インタラプトコマンドはコプロセッサ（１４０）にデジ
タル信号プロセッサコア（１１０）を中断させる。

【図面の簡単な説明】

【図１】本発明に従う、デジタル信号プロセッサコアと
再構成可能ハードウエアコプロセッサとの組み合わせ。

【図２】本発明の、デジタル信号プロセッサコアと再構
成可能ハードウエアコプロセッサとの間をつなぐメモリ
マップ論理。

【図３】再構成可能ハードウエアコプロセッサメモリの
利用法。

【図４】フィルタルゴリズムとして有用なメモリ管理技
法。

【図５】図１の組み合わせの別の実施例であって、専用
バスを挟んで２つのコプロセッサを含む実施例。

【図６】多様なフィルタ関数を実現するように再構成可
能なハードウエアコプロセッサの構造。

【図７】図６に示された再構成可能ハードウエアコプロ
セッサの入力フォーマッタ。

【図８】図６に示された再構成可能ハードウエアコプロ
セッサの再構成可能なデータ経路コア。

【図９】図６に示された再構成可能ハードウエアコプロ
セッサの出力フォーマッタ。

【図１０】実数の有限インパルス応答フィルタを実現す
るための、データ経路コアを通るデータフロー接続。

【図１１】複素数の有限インパルス応答フィルタを実現
するための、データ経路コアを通るデータフロー接続。

【図１２】係数更新関数を実行するための、データ経路
コアを通るデータフロー接続。

【図１３】高速フーリエ変換を実行するための、データ
経路コアを通るデータフロー接続。

【符号の説明】

１００ データ処理システム １１０ デジタル信号プロセッサコア １２０ ダイレクトメモリアクセス回路 １３０ メモリインターフェース １０１ データバス １０３ アドレスバス １３１ 外部データバス １３３ 外部アドレスバス １４０ 再構成可能ハードウエアコプロセッサ １４１ コマンド用ＦＩＦＯメモリ １４３ コプロセッサ論理コア １４４ メモリエリア １４５ データメモリ再構成 １４６ メモリエリア １４７ 係数メモリ １４９ 統合メモリ １５０ アドレス発生器 １５１ 書き込みポインタ １５３ 読み出しポインタ １５５，１５７，１５９ メモリエリア １６０ 入力フォーマッタ １７０ データ経路 １８０ 再構成可能ハードウエアコプロセッサ １８１ 出力フォーマッタ １８５ 専用バス １９０ 制御ユニット ２０１，２０３ マルチプレクサ ２０５，２０７ マルチプレクサ ２１１，２１３ レジスタ ２１５，２１７ レジスタ ２１９ マルチプレクサ ２２１ シフタ ２２３ 複写／交換ユニット ２２５ レジスタ ２３３，２３５ マルチプレクサ ３１０，３２０，３３０，３４０ 二重乗算加算器 ３１１，３１２，３２１，３２２，３３１，３３２，３
４１，３４２ 乗算器 ３１３ 符号拡張ユニット ３１４，３１５，３２４，３２５，３３４，３３５，３
４４，３４５ シフタ ３１５，３２５，３３５，３４５ シフタ ３１６，３２６，３３６，３４６ マルチプレクサ ３１７，３２７，３３７，３４７ マルチプレクサ ３１８ 符号拡張器 ３１９，３２９，３３９，３４９ 加算器 ３５１ パイプラインレジスタ ３５２ 符号拡張ユニット ３５７ パイプラインレジスタ ３５８ ４０ビット符号拡張ユニット ３５３，３５５ 加算器 ３６１，３６３，３６７，３６８ 加算器 ３６４，３６５，３６６ マルチプレクサ ３７１，３７３ マルチプレクサ ３７５，３７７ 可変長右方シフタ ４００ データ ４０１，４０２，４０３ データブロック ４２１，４３１，４４１ 環状バッファ ４２３，４３３，４４３ 履歴バッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 デール イー．ホースバー アメリカ合衆国 テキサス州プラノ，シャ ーリイ ドライブ 3408 (72)発明者 チン − ユー フン アメリカ合衆国 テキサス州プラノ，ボー ルドウィン レーン 4633

Claims (1)

【特許請求の範囲】
1. 【請求項１】 再構成可能コプロセッサであって、 複数対の乗算器であって、各対の各乗算器が、第１の予
   め定められたビット数を有するそれぞれ第１および第２
   入力を受信する第１および第２入力を有しており、また
   積出力を生成する出力を有している、複数対の乗算器、 複数の第１加算器であって、各第１加算器が、前記複数
   対の乗算器のうちの一対中の各乗算器のそれぞれの積出
   力を受信する第１および第２入力を有しており、また第
   １和出力を生成するようになっている、複数の第１加算
   器、および少なくとも１個の第２加算器であって、各第
   ２加算器が、第１加算器の対応する対からのそれぞれ第
   １和出力を受信する第１および第２入力を有しており、
   また第２和出力を生成するようになっている、少なくと
   も１個の第２加算器、を含む再構成可能コプロセッサ。