JPH11296560A - 配線設計装置およびその方法 - Google Patents
配線設計装置およびその方法Info
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- JPH11296560A JPH11296560A JP10069677A JP6967798A JPH11296560A JP H11296560 A JPH11296560 A JP H11296560A JP 10069677 A JP10069677 A JP 10069677A JP 6967798 A JP6967798 A JP 6967798A JP H11296560 A JPH11296560 A JP H11296560A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】デザインルールを守り、かつ、局所的な配線集
中を抑えて配線設計を行なうことができる配線設計装置
およびその方法を提供する。 【解決手段】配線設計ソフトウェア3は、デザイン情報
を読み込み、解析して配線問題を作成し、半導体パッケ
ージのボンディグパッドおよびピンを互いに対応付ける
(S102,S104)。次に、経路の監視に用いる監視辺Eを任
意のシンク要素および配線禁止領域の間に作成する(S10
6,S108)。次に、ダイクストラ法等により配線経路の探
索を交差を許して行ない、監視辺Eと交差する場合には
候補経路の長さを係数Wにより重み付けした評価値を算
出し、評価値が最低の値をとる候補経路を部分経路とし
て選択する(S110)。最後に、配線結果を出力する(S11
2)。
中を抑えて配線設計を行なうことができる配線設計装置
およびその方法を提供する。 【解決手段】配線設計ソフトウェア3は、デザイン情報
を読み込み、解析して配線問題を作成し、半導体パッケ
ージのボンディグパッドおよびピンを互いに対応付ける
(S102,S104)。次に、経路の監視に用いる監視辺Eを任
意のシンク要素および配線禁止領域の間に作成する(S10
6,S108)。次に、ダイクストラ法等により配線経路の探
索を交差を許して行ない、監視辺Eと交差する場合には
候補経路の長さを係数Wにより重み付けした評価値を算
出し、評価値が最低の値をとる候補経路を部分経路とし
て選択する(S110)。最後に、配線結果を出力する(S11
2)。
Description
【0001】
【産業上の利用分野】本発明は、例えば、半導体チップ
に設けられたボンディングパッドと、半導体パッケージ
に設けられたピン(端子)との間で最適な配線の経路を
設計する配線設計装置およびその方法に関する。
に設けられたボンディングパッドと、半導体パッケージ
に設けられたピン(端子)との間で最適な配線の経路を
設計する配線設計装置およびその方法に関する。
【0002】
【従来の技術】電子機器に用いられるプリント基板の配
線、あるいは、半導体チップのボンディングパットと半
導体パッケージのピン(端子)との間等の配線設計を、
自動的または半自動的に行なう配線設計装置が、「特開
平5−143689号公報(文献1)」等に開示されて
いる。これらの従来技術を用いると、半導体パッケージ
の配線等を、ピンの間隔およびピンの間に占める配線幅
の上限等を示すデザインルールに従って、自動的または
半自動的に行なうことができる。
線、あるいは、半導体チップのボンディングパットと半
導体パッケージのピン(端子)との間等の配線設計を、
自動的または半自動的に行なう配線設計装置が、「特開
平5−143689号公報(文献1)」等に開示されて
いる。これらの従来技術を用いると、半導体パッケージ
の配線等を、ピンの間隔およびピンの間に占める配線幅
の上限等を示すデザインルールに従って、自動的または
半自動的に行なうことができる。
【0003】しかしながら、これらの従来技術による配
線設計の結果には、部品の配置およびピンの位置関係等
の条件に起因して、局所的な配線の集中が含まれてしま
うことがある。局所的な配線集中は、製品の電気的特性
を低下させることがあるので、解消されなければならな
い。このような配線集中を解消するためには、人手によ
る配線の修正あるいは部品配置等の変更等の方法が従
来、採られていた。
線設計の結果には、部品の配置およびピンの位置関係等
の条件に起因して、局所的な配線の集中が含まれてしま
うことがある。局所的な配線集中は、製品の電気的特性
を低下させることがあるので、解消されなければならな
い。このような配線集中を解消するためには、人手によ
る配線の修正あるいは部品配置等の変更等の方法が従
来、採られていた。
【0004】
【発明が解決しようとする課題】本発明は、上述した従
来技術の問題点に鑑みてなされたものであり、デザイン
ルールを守り、しかも、局所的な配線集中を含まない配
線設計を、自動的に行なうことができ、人手による配線
および部品配置の修正を不要にする配線設計装置および
その方法を提供することを目的とする。
来技術の問題点に鑑みてなされたものであり、デザイン
ルールを守り、しかも、局所的な配線集中を含まない配
線設計を、自動的に行なうことができ、人手による配線
および部品配置の修正を不要にする配線設計装置および
その方法を提供することを目的とする。
【0005】また、本発明は、部品配置および相互に接
続されるピンの位置関係等のネット情報によらず、デザ
インルールを守り、かつ、局所的な配線集中を抑えて配
線設計を行なうことができる配線設計装置およびその方
法を提供することを目的とする。
続されるピンの位置関係等のネット情報によらず、デザ
インルールを守り、かつ、局所的な配線集中を抑えて配
線設計を行なうことができる配線設計装置およびその方
法を提供することを目的とする。
【0006】
【課題を達成するための手段】[配線設計装置]上記目
的を達成するために、本発明にかかる配線設計装置は、
1つの面上に設けられた複数の端点同士を、前記面上の
配線禁止領域以外を通る経路で接続する配線を設計する
配線設計装置であって、前記端点および前記面上の配線
禁止領域(要素)の任意の2つの間それぞれに仮想的な
配線密度監視用の辺(監視辺)を作成する監視辺作成手
段と、前記監視辺それぞれと交差する配線の幅に基づい
て、前記端点同士を接続する配線の経路(配線経路)を
設計する配線設計手段とを有する。
的を達成するために、本発明にかかる配線設計装置は、
1つの面上に設けられた複数の端点同士を、前記面上の
配線禁止領域以外を通る経路で接続する配線を設計する
配線設計装置であって、前記端点および前記面上の配線
禁止領域(要素)の任意の2つの間それぞれに仮想的な
配線密度監視用の辺(監視辺)を作成する監視辺作成手
段と、前記監視辺それぞれと交差する配線の幅に基づい
て、前記端点同士を接続する配線の経路(配線経路)を
設計する配線設計手段とを有する。
【0007】好適には、前記配線設計手段は、少なくと
も前記要素の間隔、前記要素の間に占める前記配線の幅
の割合(配線密度)、前記要素間隔前記配線の間隔およ
び前記配線の幅を示すデザインルールに従って配線経路
を作成する。
も前記要素の間隔、前記要素の間に占める前記配線の幅
の割合(配線密度)、前記要素間隔前記配線の間隔およ
び前記配線の幅を示すデザインルールに従って配線経路
を作成する。
【0008】好適には、前記配線設計手段は、前記配線
それぞれが始まる端点から、前記配線それぞれが終わる
端点まで、前記配線それぞれの経路を1つ以上に分けた
部分(部分経路)ごとに、前記デザインルールに従って
前記配線それぞれの経路を順次、探索し、1つ以上の前
記部分経路の候補(候補経路)を作成する候補経路作成
手段と、作成された前記候補経路それぞれの経路長と、
前記候補経路と交差する監視辺の配線密度とに基づい
て、前記候補経路それぞれの経路長が長ければ長いほ
ど、前記候補経路それぞれが交差する前記監視辺と交差
する配線の幅が広ければ広いほど大きな値をとる前記候
補経路それぞれの経路長評価値を算出する経路長評価手
段と、作成された前記候補経路の内、算出された前記経
路長評価値が最小になるいずれかを前記部分経路として
選択する経路選択手段と、選択された前記部分経路を接
続して、前記配線それぞれの経路を設計する部分経路接
続手段とを有する。
それぞれが始まる端点から、前記配線それぞれが終わる
端点まで、前記配線それぞれの経路を1つ以上に分けた
部分(部分経路)ごとに、前記デザインルールに従って
前記配線それぞれの経路を順次、探索し、1つ以上の前
記部分経路の候補(候補経路)を作成する候補経路作成
手段と、作成された前記候補経路それぞれの経路長と、
前記候補経路と交差する監視辺の配線密度とに基づい
て、前記候補経路それぞれの経路長が長ければ長いほ
ど、前記候補経路それぞれが交差する前記監視辺と交差
する配線の幅が広ければ広いほど大きな値をとる前記候
補経路それぞれの経路長評価値を算出する経路長評価手
段と、作成された前記候補経路の内、算出された前記経
路長評価値が最小になるいずれかを前記部分経路として
選択する経路選択手段と、選択された前記部分経路を接
続して、前記配線それぞれの経路を設計する部分経路接
続手段とを有する。
【0009】好適には、前記経路長評価手段は、作成さ
れた前記候補経路それぞれと交差する前記監視辺の配線
密度が大きければ大きいほど大きい値をとる重み付け係
数と、前記候補経路それぞれの経路長とを乗算して、前
記経路長評価値を算出する。
れた前記候補経路それぞれと交差する前記監視辺の配線
密度が大きければ大きいほど大きい値をとる重み付け係
数と、前記候補経路それぞれの経路長とを乗算して、前
記経路長評価値を算出する。
【0010】好適には、前記候補経路作成手段は、他の
配線経路との交差を許して前記候補経路を作成し、前記
経路長評価算出手段は、交差を許して作成された前記候
補経路の経路長評価値を算出し、前記経路選択手段は、
選択した前記部分経路と他の配線経路とが交差する場
合、交差が解消するように選択した前記部分経路と他の
配線経路とを変更する。
配線経路との交差を許して前記候補経路を作成し、前記
経路長評価算出手段は、交差を許して作成された前記候
補経路の経路長評価値を算出し、前記経路選択手段は、
選択した前記部分経路と他の配線経路とが交差する場
合、交差が解消するように選択した前記部分経路と他の
配線経路とを変更する。
【0011】[配線設計装置の作用]本発明にかかる配
線設計装置は、監視辺上の配線密度を考慮して配線経路
を導出することにより、例えば、半導体チップのボンデ
ィングパッドと、半導体パッケージのピン(端子)との
間を、半導体パッケージの配線禁止領域を避け、デザイ
ンルールを守り、しかも、配線の局所的集中を抑えつ
つ、半導体パッケージの配線面上を通る経路で接続する
配線を設計する。以下、半導体チップのピンと半導体パ
ッケージの(端子)ピンとの接続を例として説明する。
線設計装置は、監視辺上の配線密度を考慮して配線経路
を導出することにより、例えば、半導体チップのボンデ
ィングパッドと、半導体パッケージのピン(端子)との
間を、半導体パッケージの配線禁止領域を避け、デザイ
ンルールを守り、しかも、配線の局所的集中を抑えつ
つ、半導体パッケージの配線面上を通る経路で接続する
配線を設計する。以下、半導体チップのピンと半導体パ
ッケージの(端子)ピンとの接続を例として説明する。
【0012】[監視辺作成手段]監視辺作成手段は、例
えば、半導体パッケージの配線面の内、経験的に配線が
集中しがちな部分、例えばピングリッドアレイのピンの
配列の角の部分に配置された隣接する端子ピンの間、あ
るいは、隣接するピンと禁止領域との間に、配線集中が
発生しているか否かを判定するために用いる仮想的な辺
(監視辺)を作成する。
えば、半導体パッケージの配線面の内、経験的に配線が
集中しがちな部分、例えばピングリッドアレイのピンの
配列の角の部分に配置された隣接する端子ピンの間、あ
るいは、隣接するピンと禁止領域との間に、配線集中が
発生しているか否かを判定するために用いる仮想的な辺
(監視辺)を作成する。
【0013】[配線設計手段]配線設計手段は、半導体
パッケージのピンと半導体チップのボンディングパッド
との接続関係を示すデザイン情報、および、ピンおよび
禁止領域(これらをまとめて要素とも記す)の2つの間
の配線密度(要素の間隔に占める配線幅)に基づいて、
ボンディングパッドから順次、部分経路を伸ばす。さら
に、配線設計手段は、監視辺上の配線密度を緩和するよ
うに部分経路を順次、選択し、ピンとボンディングパッ
ドとの間の配線経路を設計する。
パッケージのピンと半導体チップのボンディングパッド
との接続関係を示すデザイン情報、および、ピンおよび
禁止領域(これらをまとめて要素とも記す)の2つの間
の配線密度(要素の間隔に占める配線幅)に基づいて、
ボンディングパッドから順次、部分経路を伸ばす。さら
に、配線設計手段は、監視辺上の配線密度を緩和するよ
うに部分経路を順次、選択し、ピンとボンディングパッ
ドとの間の配線経路を設計する。
【0014】[候補経路設計手段]配線設計手段におい
て、候補経路設計手段は、例えば、デザインルールに従
って、ダイクストラ(Dijkstra)法等の探索アルゴリズム
により、配線の始点から終点に向けて、節点と次の節点
とを繋ぎ得る経路の候補を、他の配線との交差を許して
1つ以上、作成する。つまり、候補経路設計手段は、順
次、ボンディングパッドから最初の節点まで、節点から
次の節点まで、あるいは、節点からピンまでをつなく経
路を可能なかぎり多く作成し、これらを候補経路とす
る。
て、候補経路設計手段は、例えば、デザインルールに従
って、ダイクストラ(Dijkstra)法等の探索アルゴリズム
により、配線の始点から終点に向けて、節点と次の節点
とを繋ぎ得る経路の候補を、他の配線との交差を許して
1つ以上、作成する。つまり、候補経路設計手段は、順
次、ボンディングパッドから最初の節点まで、節点から
次の節点まで、あるいは、節点からピンまでをつなく経
路を可能なかぎり多く作成し、これらを候補経路とす
る。
【0015】[経路長評価手段]経路長評価手段は、候
補経路が監視辺と交差しない場合には、その候補経路の
長さをそのまま経路長評価値とし、候補経路が監視辺と
交差する場合には、それまでに監視辺を交差する経路を
通るように引かれた配線の監視辺における配線密度に応
じた係数を、その候補経路の長さに乗算して経路評価値
とする。例えば、経路長評価手段は、他に全く配線が交
差しない監視辺と候補経路が交差した場合には係数を1
とし、配線密度が50%以上の監視辺と候補経路が交差
した場合には係数を10とするなど、候補経路の長さが
ければ長いほど、また、候補経路と交差する監視辺の配
線密度が高ければ高いほど高い値をとる経路評価値を算
出する。
補経路が監視辺と交差しない場合には、その候補経路の
長さをそのまま経路長評価値とし、候補経路が監視辺と
交差する場合には、それまでに監視辺を交差する経路を
通るように引かれた配線の監視辺における配線密度に応
じた係数を、その候補経路の長さに乗算して経路評価値
とする。例えば、経路長評価手段は、他に全く配線が交
差しない監視辺と候補経路が交差した場合には係数を1
とし、配線密度が50%以上の監視辺と候補経路が交差
した場合には係数を10とするなど、候補経路の長さが
ければ長いほど、また、候補経路と交差する監視辺の配
線密度が高ければ高いほど高い値をとる経路評価値を算
出する。
【0016】[経路選択手段]経路選択手段は、最も経
路評価値が低い値をとる候補経路を、その節点(ピン,
ボンディングパッド)間における部分経路として選択す
る。つまり、経路選択手段は、長さが短く、かつ、配線
密度が低い監視辺を通る候補経路をその区間における部
分経路として選択し、異常に長い候補経路、および、長
さが短くても局所的に配線が集中している部分を通る部
分経路を排除することにより、配線長と配線密度との最
適化を図る。さらに、経路選択手段は、選択した候補経
路が他の配線と交差している場合には、この交差を解消
しうるようにデザイン情報を自動的に修正する。
路評価値が低い値をとる候補経路を、その節点(ピン,
ボンディングパッド)間における部分経路として選択す
る。つまり、経路選択手段は、長さが短く、かつ、配線
密度が低い監視辺を通る候補経路をその区間における部
分経路として選択し、異常に長い候補経路、および、長
さが短くても局所的に配線が集中している部分を通る部
分経路を排除することにより、配線長と配線密度との最
適化を図る。さらに、経路選択手段は、選択した候補経
路が他の配線と交差している場合には、この交差を解消
しうるようにデザイン情報を自動的に修正する。
【0017】[配線設計方法]また、本発明にかかる配
線設計方法は、1つの面上に設けられた複数の端点同士
を、前記面上の配線禁止領域以外を通る経路で接続する
配線を設計する配線設計方法であって、前記端点および
前記面上の配線禁止領域(要素)の任意の2つの間それ
ぞれに仮想的な配線密度監視用の辺(監視辺)を作成
し、少なくとも前記要素の間隔、前記要素の間隔に占め
る前記配線の幅の割合(配線密度)、前記要素間隔前記
配線の間隔および前記配線の幅を示すデザインルールに
従って、前記配線それぞれが始まる端点から、前記配線
それぞれが終わる端点まで、前記配線それぞれの経路を
1つ以上に分けた部分(部分経路)ごとに、前記配線そ
れぞれの経路を順次、探索し、1つ以上の前記部分経路
の候補(候補経路)を作成し、作成された前記候補経路
それぞれの経路長と、前記候補経路と交差する監視辺の
配線密度とに基づいて、前記候補経路それぞれの経路長
が長ければ長いほど、前記候補経路それぞれが交差する
前記監視辺と交差する配線の幅が広ければ広いほど大き
な値をとる前記候補経路それぞれの経路長評価値を算出
し、作成された前記候補経路の内、算出された前記経路
長評価値が最小になるいずれかを前記部分経路として選
択し、選択された前記部分経路を接続して、前記配線そ
れぞれの経路を設計する。
線設計方法は、1つの面上に設けられた複数の端点同士
を、前記面上の配線禁止領域以外を通る経路で接続する
配線を設計する配線設計方法であって、前記端点および
前記面上の配線禁止領域(要素)の任意の2つの間それ
ぞれに仮想的な配線密度監視用の辺(監視辺)を作成
し、少なくとも前記要素の間隔、前記要素の間隔に占め
る前記配線の幅の割合(配線密度)、前記要素間隔前記
配線の間隔および前記配線の幅を示すデザインルールに
従って、前記配線それぞれが始まる端点から、前記配線
それぞれが終わる端点まで、前記配線それぞれの経路を
1つ以上に分けた部分(部分経路)ごとに、前記配線そ
れぞれの経路を順次、探索し、1つ以上の前記部分経路
の候補(候補経路)を作成し、作成された前記候補経路
それぞれの経路長と、前記候補経路と交差する監視辺の
配線密度とに基づいて、前記候補経路それぞれの経路長
が長ければ長いほど、前記候補経路それぞれが交差する
前記監視辺と交差する配線の幅が広ければ広いほど大き
な値をとる前記候補経路それぞれの経路長評価値を算出
し、作成された前記候補経路の内、算出された前記経路
長評価値が最小になるいずれかを前記部分経路として選
択し、選択された前記部分経路を接続して、前記配線そ
れぞれの経路を設計する。
【0018】[記録媒体]また、本発明にかかる記録媒
体は、1つの面上に設けられた複数の端点同士を、前記
面上の配線禁止領域以外を通る経路で接続する配線を設
計するプログラムであって、前記端点および前記面上の
配線禁止領域(要素)の任意の2つの間それぞれに仮想
的な配線密度監視用の辺(監視辺)を作成する監視辺作
成ステップと、前記監視辺それぞれと交差する配線の幅
に基づいて、前記端点同士を接続する配線の経路(配線
経路)を設計する配線設計ステップとを含むプログラム
を記録する。
体は、1つの面上に設けられた複数の端点同士を、前記
面上の配線禁止領域以外を通る経路で接続する配線を設
計するプログラムであって、前記端点および前記面上の
配線禁止領域(要素)の任意の2つの間それぞれに仮想
的な配線密度監視用の辺(監視辺)を作成する監視辺作
成ステップと、前記監視辺それぞれと交差する配線の幅
に基づいて、前記端点同士を接続する配線の経路(配線
経路)を設計する配線設計ステップとを含むプログラム
を記録する。
【0019】
【発明の実施の形態】以下、本発明の実施形態を説明す
る。なお、以下、本発明を半導体パッケージの配線に応
用する場合を例として説明するが、本発明はこれ以外
に、プリント基板の設計等、広い用途に応用可能であ
る。
る。なお、以下、本発明を半導体パッケージの配線に応
用する場合を例として説明するが、本発明はこれ以外
に、プリント基板の設計等、広い用途に応用可能であ
る。
【0020】[コンピュータネットワーク1]以下、本
発明にかかる配線設計方法および配線判定方法が適応さ
れるコンピュータネットワーク1を説明する。図1は、
本発明が適応されるコンピュータネットワーク1の構成
を例示する図である。図1に示すように、コンピュータ
ネットワーク1は、n台のクライアントコンピュータ1
0、通信回線18およびサーバコンピュータ20から構
成される(但し、図1はn=1の場合を例示)。
発明にかかる配線設計方法および配線判定方法が適応さ
れるコンピュータネットワーク1を説明する。図1は、
本発明が適応されるコンピュータネットワーク1の構成
を例示する図である。図1に示すように、コンピュータ
ネットワーク1は、n台のクライアントコンピュータ1
0、通信回線18およびサーバコンピュータ20から構
成される(但し、図1はn=1の場合を例示)。
【0021】図2は、図1に示したクライアントコンピ
ュータ10とサーバコンピュータ20との間の機能分担
を例示する図である。また、図2に例示するように、コ
ンピュータネットワーク1において、クライアントコン
ピュータ10は、半導体チップの設計を行なうCAD(c
omputer aided design)ソフトウェア120を実行し、
サーバコンピュータ20は、半導体チップのボンディン
グパッドと半導体パッケージのピンとの間の配線を設計
する配線設計ソフトウェア3を実行する。なお、本発明
にかかる配線設計方法は、図2に例示した構成の他、同
一のコンピュータが、CADソフトウェア120と配線
設計ソフトウェア3とを実行する構成によっても実現さ
れうる。
ュータ10とサーバコンピュータ20との間の機能分担
を例示する図である。また、図2に例示するように、コ
ンピュータネットワーク1において、クライアントコン
ピュータ10は、半導体チップの設計を行なうCAD(c
omputer aided design)ソフトウェア120を実行し、
サーバコンピュータ20は、半導体チップのボンディン
グパッドと半導体パッケージのピンとの間の配線を設計
する配線設計ソフトウェア3を実行する。なお、本発明
にかかる配線設計方法は、図2に例示した構成の他、同
一のコンピュータが、CADソフトウェア120と配線
設計ソフトウェア3とを実行する構成によっても実現さ
れうる。
【0022】コンピュータネットワーク1は、これらの
構成部分により、半導体チップのボンディングパッドの
位置を示す情報(パッド位置情報)、半導体パッケージ
の端子(ピン)の位置を示す情報(ピン位置情報)、ボ
ンディングパッドとピンとの接続関係を示す情報(配線
情報)、および、半導体パッケージの配線面において、
配線を通すことが禁じられる領域(配線禁止領域)を示
す情報(配線禁止領域情報)に基づいて、ボンディング
パッドとピンとの間を、配線長がなるべく短くなり、し
かも、配線が局所的に集中しないような経路で接続する
配線を設計する。なお、以下、パッド位置情報、ピン位
置情報および配線情報を総称して、「デザイン情報」と
も記す。なお、デザイン情報は、例えば、下表1に示す
ような形式で、配線(NET)と、ボンディングパッド
(Pad)と、ピン(Pin)とを対応付けたデータ構
造をとる。
構成部分により、半導体チップのボンディングパッドの
位置を示す情報(パッド位置情報)、半導体パッケージ
の端子(ピン)の位置を示す情報(ピン位置情報)、ボ
ンディングパッドとピンとの接続関係を示す情報(配線
情報)、および、半導体パッケージの配線面において、
配線を通すことが禁じられる領域(配線禁止領域)を示
す情報(配線禁止領域情報)に基づいて、ボンディング
パッドとピンとの間を、配線長がなるべく短くなり、し
かも、配線が局所的に集中しないような経路で接続する
配線を設計する。なお、以下、パッド位置情報、ピン位
置情報および配線情報を総称して、「デザイン情報」と
も記す。なお、デザイン情報は、例えば、下表1に示す
ような形式で、配線(NET)と、ボンディングパッド
(Pad)と、ピン(Pin)とを対応付けたデータ構
造をとる。
【0023】
【表1】 (表1:デザイン情報の例) NET−A, Pad1 ,Pin20 NET−B, Pad13,Pin4 NET−C, Pad25,Pin15 NET−D, Pad11,Pin94 ・ ・
【0024】[通信回線18]通信回線18は、データ
通信が可能なLAN、データ専用回線、ISDN回線あ
るいは電話回線等あって、クライアントコンピュータ1
0とサーバコンピュータ20との間でデータを伝送す
る。
通信が可能なLAN、データ専用回線、ISDN回線あ
るいは電話回線等あって、クライアントコンピュータ1
0とサーバコンピュータ20との間でデータを伝送す
る。
【0025】[クライアントコンピュータ10]クライ
アントコンピュータ10は、図1に示すように、コンピ
ュータ本体100、CRT表示装置あるいは液晶表示装
置等のディスプレイ装置102、入力装置104、プリ
ンタ装置およびプロッタ装置等を含む出力装置110、
ハードディスク装置あるいは光磁気(MO)ディスク装
置等の記憶装置112、および、通信装置114から構
成される。
アントコンピュータ10は、図1に示すように、コンピ
ュータ本体100、CRT表示装置あるいは液晶表示装
置等のディスプレイ装置102、入力装置104、プリ
ンタ装置およびプロッタ装置等を含む出力装置110、
ハードディスク装置あるいは光磁気(MO)ディスク装
置等の記憶装置112、および、通信装置114から構
成される。
【0026】[入力装置104]入力装置104は、キ
ーボード106およびマウス108等を含み、ユーザの
操作に応じて半導体回路の設計あるいは設計変更に必要
な情報、および、半導体パッケージのピン配置に関する
情報を受け入れ、コンピュータ本体100に対して出力
する。
ーボード106およびマウス108等を含み、ユーザの
操作に応じて半導体回路の設計あるいは設計変更に必要
な情報、および、半導体パッケージのピン配置に関する
情報を受け入れ、コンピュータ本体100に対して出力
する。
【0027】[記憶装置112]記憶装置112は、図
2に示したCADソフトウェア120、入力装置104
を介して入力された情報、CADソフトウェア120に
より設計された半導体回路を示す情報、設計した半導体
回路を実際の半導体チップとして実現した場合の回路配
置およびボンディングパッドの配置を示す情報、およ
び、サーバコンピュータ20から伝送されてきた半導体
チップのピンとボンディングパッドとの間の配線を示す
情報等のデータを記憶し、記憶したデータを、要求に応
じてコンピュータ本体100に対して出力する。
2に示したCADソフトウェア120、入力装置104
を介して入力された情報、CADソフトウェア120に
より設計された半導体回路を示す情報、設計した半導体
回路を実際の半導体チップとして実現した場合の回路配
置およびボンディングパッドの配置を示す情報、およ
び、サーバコンピュータ20から伝送されてきた半導体
チップのピンとボンディングパッドとの間の配線を示す
情報等のデータを記憶し、記憶したデータを、要求に応
じてコンピュータ本体100に対して出力する。
【0028】[通信装置114]通信装置114は、イ
−サネットアダプタ、トークンリングアダプタ、FDD
I、TA(terminal adapter)あるいはモデム等であっ
て、コンピュータ本体100の制御に従って、通信回線
18を介して、クライアントコンピュータ10とサーバ
コンピュータ20との間のデータ伝送を行なう。
−サネットアダプタ、トークンリングアダプタ、FDD
I、TA(terminal adapter)あるいはモデム等であっ
て、コンピュータ本体100の制御に従って、通信回線
18を介して、クライアントコンピュータ10とサーバ
コンピュータ20との間のデータ伝送を行なう。
【0029】[コンピュータ本体100]コンピュータ
本体100は、CPU、メモリおよびこれらの周辺回路
等から構成され、いわゆるパーソナルコンピュータある
いはワークステーションとしての機能を有し、クライア
ントコンピュータ10の各構成部分を制御する。
本体100は、CPU、メモリおよびこれらの周辺回路
等から構成され、いわゆるパーソナルコンピュータある
いはワークステーションとしての機能を有し、クライア
ントコンピュータ10の各構成部分を制御する。
【0030】[CADソフトウェア120の処理]ま
た、コンピュータ本体100は、図2に示したCADソ
フトウェア120を記憶装置112からメモリにロード
して実行し、以下の各処理を行なう。コンピュータ本体
100は、入力装置104を介して入力された半導体回
路の設計に必要な情報に基づいて半導体回路を設計し、
さらに、設計した半導体回路の回路配置およびボンディ
ングパッドの配置を設計し、ディスプレイ装置102、
出力装置110および記憶装置112に対して出力す
る。
た、コンピュータ本体100は、図2に示したCADソ
フトウェア120を記憶装置112からメモリにロード
して実行し、以下の各処理を行なう。コンピュータ本体
100は、入力装置104を介して入力された半導体回
路の設計に必要な情報に基づいて半導体回路を設計し、
さらに、設計した半導体回路の回路配置およびボンディ
ングパッドの配置を設計し、ディスプレイ装置102、
出力装置110および記憶装置112に対して出力す
る。
【0031】また、コンピュータ本体100は、設計し
た半導体回路のボンディングパッドの配置、および、ボ
ンディングパッドそれぞれを、半導体パッケージのピン
のいずれに接続するか等を示すデザイン情報を生成し、
サーバコンピュータ20に対して伝送する(デザイン情
報生成処理)。また、コンピュータ本体100は、サー
バコンピュータ20から入力された半導体パッケージの
ピンとビンディングパッドとの間の配線結果をディスプ
レイ装置102等に表示してユーザに示す。
た半導体回路のボンディングパッドの配置、および、ボ
ンディングパッドそれぞれを、半導体パッケージのピン
のいずれに接続するか等を示すデザイン情報を生成し、
サーバコンピュータ20に対して伝送する(デザイン情
報生成処理)。また、コンピュータ本体100は、サー
バコンピュータ20から入力された半導体パッケージの
ピンとビンディングパッドとの間の配線結果をディスプ
レイ装置102等に表示してユーザに示す。
【0032】なお、ディスプレイ装置102等に表示さ
れた配線結果が、ピンとボンディングパッドとの間を交
差なく全て配線できない(結線解がない)等の失敗に終
わった場合には、ユーザは、半導体回路およびボンディ
ングパッドの配置を変更し、配線の不正を解消するため
に、入力装置104を操作して設計変更情報の入力を行
なう。コンピュータ本体100は、ユーザが入力した設
計変更情報に基づいて、半導体回路、および/または、
その回路およびボンディングパッドの配置を設計変更
し、さらに、設計結果に基づいて新たなデザイン情報を
生成し、新たなデザイン情報をサーバコンピュータ20
に対して出力する。
れた配線結果が、ピンとボンディングパッドとの間を交
差なく全て配線できない(結線解がない)等の失敗に終
わった場合には、ユーザは、半導体回路およびボンディ
ングパッドの配置を変更し、配線の不正を解消するため
に、入力装置104を操作して設計変更情報の入力を行
なう。コンピュータ本体100は、ユーザが入力した設
計変更情報に基づいて、半導体回路、および/または、
その回路およびボンディングパッドの配置を設計変更
し、さらに、設計結果に基づいて新たなデザイン情報を
生成し、新たなデザイン情報をサーバコンピュータ20
に対して出力する。
【0033】[サーバコンピュータ20]サーバコンピ
ュータ20は、図1に示すように、コンピュータ本体2
00、記憶装置202および通信装置204から構成さ
れる。
ュータ20は、図1に示すように、コンピュータ本体2
00、記憶装置202および通信装置204から構成さ
れる。
【0034】[記憶装置202]記憶装置202は、図
2に示した配線設計ソフトウェア3、半導体チップのボ
ンディングパッドと半導体パッケージのピンとの間の配
線の設計に必要な情報、および、配線結果等を示すデー
タを記憶し、記憶したデータを、要求に応じてコンピュ
ータ本体200に対して出力する。
2に示した配線設計ソフトウェア3、半導体チップのボ
ンディングパッドと半導体パッケージのピンとの間の配
線の設計に必要な情報、および、配線結果等を示すデー
タを記憶し、記憶したデータを、要求に応じてコンピュ
ータ本体200に対して出力する。
【0035】[通信装置204]通信装置204は、通
信装置114と同様に、コンピュータ本体200の制御
に従って、通信回線18を介して、クライアントコンピ
ュータ10とサーバコンピュータ20との間のデータ伝
送を行なう。
信装置114と同様に、コンピュータ本体200の制御
に従って、通信回線18を介して、クライアントコンピ
ュータ10とサーバコンピュータ20との間のデータ伝
送を行なう。
【0036】[コンピュータ本体200]コンピュータ
本体200は、コンピュータ本体100と同様にCP
U、メモリおよびこれらの周辺回路等から構成され、サ
ーバコンピュータ20の各構成部分を制御する。
本体200は、コンピュータ本体100と同様にCP
U、メモリおよびこれらの周辺回路等から構成され、サ
ーバコンピュータ20の各構成部分を制御する。
【0037】[配線設計ソフトウェア3の処理]また、
コンピュータ本体200は、図2に示した配線設計ソフ
トウェア3を記憶装置202からメモリにロードして実
行し、以下に説明するように、クライアントコンピュー
タ10側から伝送されてきたデザイン情報に基づいて、
半導体チップのボンディングパッドそれぞれと、半導体
パッケージのピンそれぞれとを接続する配線を設計す
る。
コンピュータ本体200は、図2に示した配線設計ソフ
トウェア3を記憶装置202からメモリにロードして実
行し、以下に説明するように、クライアントコンピュー
タ10側から伝送されてきたデザイン情報に基づいて、
半導体チップのボンディングパッドそれぞれと、半導体
パッケージのピンそれぞれとを接続する配線を設計す
る。
【0038】また、コンピュータ本体200は、接続解
の有無、どのような不正な配線の有無および不正な配線
が、いずれのボンディングパッドとピンとの間に生じる
か等を示すデータを生成し、配線結果としてクライアン
トコンピュータ10に対して出力する。
の有無、どのような不正な配線の有無および不正な配線
が、いずれのボンディングパッドとピンとの間に生じる
か等を示すデータを生成し、配線結果としてクライアン
トコンピュータ10に対して出力する。
【0039】図3は、図2に示した配線設計ソフトウェ
ア3の処理を示すフローチャートである。図3に示すよ
うに、ステップ102(S102)において、配線設計
ソフトウェア3は、コンピュータ本体200がクライア
ントコンピュータ10から受信したデザイン情報を読み
込む。
ア3の処理を示すフローチャートである。図3に示すよ
うに、ステップ102(S102)において、配線設計
ソフトウェア3は、コンピュータ本体200がクライア
ントコンピュータ10から受信したデザイン情報を読み
込む。
【0040】ステップ104(S104)において、配
線設計ソフトウェア3は、読み込んだデザイン情報を解
析し、ボンディングパッドおよびピンを半導体パッケー
ジの配線面上の点に置き換え、これらの位置関係を示す
データ(以下、このデータを、配線設計ソフトウェア3
が解いて接続解を求める問題として捉えて、「配線問
題」とも記す)を作成する。
線設計ソフトウェア3は、読み込んだデザイン情報を解
析し、ボンディングパッドおよびピンを半導体パッケー
ジの配線面上の点に置き換え、これらの位置関係を示す
データ(以下、このデータを、配線設計ソフトウェア3
が解いて接続解を求める問題として捉えて、「配線問
題」とも記す)を作成する。
【0041】図4は、図3に示したソース要素・シンク
要素の分類および対応付け処理(S106)を例示する
図である。ステップ106(S106;図3)におい
て、配線設計ソフトウェア3は、図4の左側に示すよう
に、配線問題の半導体パッケージ上のボンディグパッド
およびピンに対応する点を、それぞれ、配線が引き出さ
れるソース要素、および、ソース要素の周囲に位置し
[例えば、半導体パッケージがピングリッドアレイ(P
GA)の場合]、ピンに対応する点を、配線が引き込ま
れるシンク要素に分類し、さらに、図4の右側に示すよ
うに、相互に接続されるソース要素とシンク要素とを対
応付けて順次、取り出して記憶する。
要素の分類および対応付け処理(S106)を例示する
図である。ステップ106(S106;図3)におい
て、配線設計ソフトウェア3は、図4の左側に示すよう
に、配線問題の半導体パッケージ上のボンディグパッド
およびピンに対応する点を、それぞれ、配線が引き出さ
れるソース要素、および、ソース要素の周囲に位置し
[例えば、半導体パッケージがピングリッドアレイ(P
GA)の場合]、ピンに対応する点を、配線が引き込ま
れるシンク要素に分類し、さらに、図4の右側に示すよ
うに、相互に接続されるソース要素とシンク要素とを対
応付けて順次、取り出して記憶する。
【0042】なお、このソース要素およびシンク要素の
名称は便宜的なものであって、上記とは逆に、ボンディ
ングパッドおよびピンに対応する点を、それぞれシンク
要素およびソース要素と名付けてもよい。また、シンク
要素,ソース要素の名称は、信号の方向と、なんら関係
ない。また、ソース要素およびシンク要素の分類は、ク
ライアントコンピュータ10側で行なうようにしてもよ
く、さらに、配線設計ソフトウェア3が、S106の処
理において、クライアントコンピュータ10側で行なわ
れた分類を修正するようにしてもよい。
名称は便宜的なものであって、上記とは逆に、ボンディ
ングパッドおよびピンに対応する点を、それぞれシンク
要素およびソース要素と名付けてもよい。また、シンク
要素,ソース要素の名称は、信号の方向と、なんら関係
ない。また、ソース要素およびシンク要素の分類は、ク
ライアントコンピュータ10側で行なうようにしてもよ
く、さらに、配線設計ソフトウェア3が、S106の処
理において、クライアントコンピュータ10側で行なわ
れた分類を修正するようにしてもよい。
【0043】図5は、図3に示した監視辺Eの作成処理
を例示する図である。なお、図5において、白丸はシン
ク要素を示し、黒丸は配線禁止領域を示し、点線は配線
経路探索中の配線を示し、"CROSS"は監視辺Eと配線と
が交差していることを示す。
を例示する図である。なお、図5において、白丸はシン
ク要素を示し、黒丸は配線禁止領域を示し、点線は配線
経路探索中の配線を示し、"CROSS"は監視辺Eと配線と
が交差していることを示す。
【0044】ステップ108(S108;図3)におい
て、配線設計ソフトウェア3は、図5に例示するよう
に、配線の局所的な集中を回避するために、配線経路の
監視に用いる仮想的な辺(監視辺E)を1つ以上、任意
の2つのシンク要素の間それぞれ、および/または、任
意のシンク要素と配線禁止領域との間に作成する。な
お、監視辺Eを全ての隣接する要素の間に作成する必要
はなく、例えば、半導体パッケージの配線面において経
験上、配線が集中しやすいことが判明している部分、お
よび、高い周波数の信号が通る配線が多く、配線集中が
半導体装置の性能を低下させやすい部分等に配置された
隣接する2つのシンク要素および配線禁止領域(これら
を総称して単に要素とも記す)間に作成するとよい。ま
た、監視辺Eは、経路探索で使用する探索グラフ、ある
いは、配線設計の結果について容量チェックを行なうた
めに用いられるデータ等で代用することも可能である。
て、配線設計ソフトウェア3は、図5に例示するよう
に、配線の局所的な集中を回避するために、配線経路の
監視に用いる仮想的な辺(監視辺E)を1つ以上、任意
の2つのシンク要素の間それぞれ、および/または、任
意のシンク要素と配線禁止領域との間に作成する。な
お、監視辺Eを全ての隣接する要素の間に作成する必要
はなく、例えば、半導体パッケージの配線面において経
験上、配線が集中しやすいことが判明している部分、お
よび、高い周波数の信号が通る配線が多く、配線集中が
半導体装置の性能を低下させやすい部分等に配置された
隣接する2つのシンク要素および配線禁止領域(これら
を総称して単に要素とも記す)間に作成するとよい。ま
た、監視辺Eは、経路探索で使用する探索グラフ、ある
いは、配線設計の結果について容量チェックを行なうた
めに用いられるデータ等で代用することも可能である。
【0045】監視辺Eが満たすべき条件をまとめると、
下表に示す通りとなる。
下表に示す通りとなる。
【0046】
【表2】 (表2:監視辺Eが満たすべき条件) (1)監視辺Eは、長さを持つ (2)監視辺Eの両端には2つの要素が、個別に識別可能
に位置する。 (3)監視辺Eの両端には、配線経路の探索処理に利用可
能なデザインルールが設定されている。 (4)配線経路探索処理において、監視辺Eと部分経路と
が交差するか否かを判定することができる。 (5)部分経路を選択する際に、監視辺Eと交差する配線
の幅(複数の配線が交差する場合には配線の幅の総和)を
利用することができる。
に位置する。 (3)監視辺Eの両端には、配線経路の探索処理に利用可
能なデザインルールが設定されている。 (4)配線経路探索処理において、監視辺Eと部分経路と
が交差するか否かを判定することができる。 (5)部分経路を選択する際に、監視辺Eと交差する配線
の幅(複数の配線が交差する場合には配線の幅の総和)を
利用することができる。
【0047】ステップ110(S110;図3)におい
て、配線設計ソフトウェア3は互いに対応するソース要
素とシンク要素との間をそれぞれ接続する配線を設計す
る(ネット発生)。なお、S110の処理において、全
てのソース要素とシンク要素との接続が終了した場合、
および、デザインルールに従った配線が導出できなかっ
たときには、処理を終了し、その旨を示す情報をクライ
アントコンピュータ10に対して出力する。
て、配線設計ソフトウェア3は互いに対応するソース要
素とシンク要素との間をそれぞれ接続する配線を設計す
る(ネット発生)。なお、S110の処理において、全
てのソース要素とシンク要素との接続が終了した場合、
および、デザインルールに従った配線が導出できなかっ
たときには、処理を終了し、その旨を示す情報をクライ
アントコンピュータ10に対して出力する。
【0048】図6および図7を参照してネット発生処理
をさらに説明する。図6は、図3に示したネット発生処
理(S110)を示すフローチャートである。図7は、
図6に示した交差を許す重み付け探索処理(S122)
を示すフローチャートである。
をさらに説明する。図6は、図3に示したネット発生処
理(S110)を示すフローチャートである。図7は、
図6に示した交差を許す重み付け探索処理(S122)
を示すフローチャートである。
【0049】図6に示すように、ステップ120(S1
20)において、配線設計ソフトウェア3は、監視辺E
に関する情報、つまり、S108の処理において作成さ
れた監視辺Eそれぞれと、いずれの配線とが交差するか
等を示す情報を初期化する。
20)において、配線設計ソフトウェア3は、監視辺E
に関する情報、つまり、S108の処理において作成さ
れた監視辺Eそれぞれと、いずれの配線とが交差するか
等を示す情報を初期化する。
【0050】ステップ122(S122)において、配
線設計ソフトウェア3は、図7に示す交差を許す重み付
け探索処理を行なう。
線設計ソフトウェア3は、図7に示す交差を許す重み付
け探索処理を行なう。
【0051】ここで、以下の説明を明確化するために、
節点、部分経路および候補経路を説明する。節点とは、
例えば、配線の経路を探索するときに、半導体パッケー
ジに仮想的に作成される矩形の格子メッシュの格子辺と
配線経路との交点として定義される。配線設計ソフトウ
ェア3における配線経路の探索は、まず、ソース要素
(半導体チップのボンディングパッド)と最も近い格子
辺上とを結ぶ1つ以上の配線経路を探索し、さらに、格
子辺上の節点から最も近い他の格子辺上の節点へと配線
経路を順次、伸ばすように探索し、最後に、シンク要素
から最も近い格子辺上の節点からシンク要素への配線経
路を探索することにより行なわれる。このように、節点
は配線経路の探索において重要な役割を果たす。
節点、部分経路および候補経路を説明する。節点とは、
例えば、配線の経路を探索するときに、半導体パッケー
ジに仮想的に作成される矩形の格子メッシュの格子辺と
配線経路との交点として定義される。配線設計ソフトウ
ェア3における配線経路の探索は、まず、ソース要素
(半導体チップのボンディングパッド)と最も近い格子
辺上とを結ぶ1つ以上の配線経路を探索し、さらに、格
子辺上の節点から最も近い他の格子辺上の節点へと配線
経路を順次、伸ばすように探索し、最後に、シンク要素
から最も近い格子辺上の節点からシンク要素への配線経
路を探索することにより行なわれる。このように、節点
は配線経路の探索において重要な役割を果たす。
【0052】また、ソース要素と節点、節点同士、およ
び、節点とシンク要素とを接続する配線経路それぞれを
部分経路と呼び、また、実際に部分経路と選択されるか
否かを問わず、部分経路となりうる配線経路として探索
された配線経路を部分経路と呼ぶ。
び、節点とシンク要素とを接続する配線経路それぞれを
部分経路と呼び、また、実際に部分経路と選択されるか
否かを問わず、部分経路となりうる配線経路として探索
された配線経路を部分経路と呼ぶ。
【0053】ステップ140(S140)において、配
線設計ソフトウェア3は、最後にソース要素と接続され
た節点(最新の節点)と、配線容量の条件を満たして接
続可能な次の節点があるか否かを判断する。接続可能な
節点がある場合には、配線容量がデザインルールを満た
すか否かのチェックを行なうダイクストラ法等を用い
て、最新の節点と次の節点とを接続し得るあらゆる経路
を探索してS142の処理に進み、接続可能な節点がな
い場合には処理を終了し、次の配線の経路探索処理に進
む。なお、格子メッシュと配線との交点を節点としたダ
イクストラ法を適用することにより、効率よく最短経路
探索を行なうことができる。また、この時に既に探索済
みとなっている他の配線経路と、新たに探索された配線
経路との交差は許されうる。
線設計ソフトウェア3は、最後にソース要素と接続され
た節点(最新の節点)と、配線容量の条件を満たして接
続可能な次の節点があるか否かを判断する。接続可能な
節点がある場合には、配線容量がデザインルールを満た
すか否かのチェックを行なうダイクストラ法等を用い
て、最新の節点と次の節点とを接続し得るあらゆる経路
を探索してS142の処理に進み、接続可能な節点がな
い場合には処理を終了し、次の配線の経路探索処理に進
む。なお、格子メッシュと配線との交点を節点としたダ
イクストラ法を適用することにより、効率よく最短経路
探索を行なうことができる。また、この時に既に探索済
みとなっている他の配線経路と、新たに探索された配線
経路との交差は許されうる。
【0054】ステップ142(S142)において、配
線設計ソフトウェア3は、S140の処理において探索
された候補経路のいずれかと監視辺Eとが交差するか否
かを判断し、交差しない場合にはS152の処理に進
み、交差する場合にはS144の処理に進む。
線設計ソフトウェア3は、S140の処理において探索
された候補経路のいずれかと監視辺Eとが交差するか否
かを判断し、交差しない場合にはS152の処理に進
み、交差する場合にはS144の処理に進む。
【0055】ステップ144(S144)において、配
線設計ソフトウェア3は、処理の対象となっている配線
と、S142の処理において交差が判定された監視辺E
と交差する他の配線の幅の総和が、監視辺Eの長さに占
める割合(配線密度)に応じた重み付け係数Wを導出す
る。
線設計ソフトウェア3は、処理の対象となっている配線
と、S142の処理において交差が判定された監視辺E
と交差する他の配線の幅の総和が、監視辺Eの長さに占
める割合(配線密度)に応じた重み付け係数Wを導出す
る。
【0056】なお、重み付け係数Wの値は、1以上の実
数であって、候補経路と交差する監視辺の配線密度が高
ければ高いほど大きい値をとる。また、配線設計ソフト
ウェア3は、例えば、配線密度を所定の関数に代入する
ことにより導出しても、あるいは、予め実験等により、
各配線密度の値に対して最適な値として求められた重み
付け係数Wと配線密度の値とを対応付けたテーブルを参
照することにより導出してもよい。この重み付け係数と
配線密度とのテーブルを下表に例示する。この重み付け
係数は、デザイン情報によって最適値が異なることが予
想されるので、配線問題の内容あるいは処理結果に応じ
て重み付け係数も変更できるようにしておくことが好ま
しい。
数であって、候補経路と交差する監視辺の配線密度が高
ければ高いほど大きい値をとる。また、配線設計ソフト
ウェア3は、例えば、配線密度を所定の関数に代入する
ことにより導出しても、あるいは、予め実験等により、
各配線密度の値に対して最適な値として求められた重み
付け係数Wと配線密度の値とを対応付けたテーブルを参
照することにより導出してもよい。この重み付け係数と
配線密度とのテーブルを下表に例示する。この重み付け
係数は、デザイン情報によって最適値が異なることが予
想されるので、配線問題の内容あるいは処理結果に応じ
て重み付け係数も変更できるようにしておくことが好ま
しい。
【0057】
【表3】 (表3:重み付け係数と配線密度との対応テーブル) 監視辺E上の配線密度(%): 重み付け係数W(倍) 0(以上)〜50(未満) : 1 50〜70 : 5 70〜80 : 10 80〜90 : 20 90〜100 : 40 100 : 当該監視辺上を配線不可能と判定する
【0058】ステップ146(S146)において、配
線設計ソフトウェア3は、候補経路の長さとS144に
おいて導出された重み付け係数Wとを乗算することによ
り、その候補経路の経路長評価値を算出する。
線設計ソフトウェア3は、候補経路の長さとS144に
おいて導出された重み付け係数Wとを乗算することによ
り、その候補経路の経路長評価値を算出する。
【0059】ステップ148(S148)において、配
線設計ソフトウェア3は、監視辺と交差しない候補経路
の長さをそのまま経路長評価値とする。
線設計ソフトウェア3は、監視辺と交差しない候補経路
の長さをそのまま経路長評価値とする。
【0060】ステップ150(S150)において、配
線設計ソフトウェア3は、最新の節点と次の節点の間に
探索された全ての候補経路について配線長評価値を算出
したか否かを判断し、全ての候補経路について配線長評
価値を算出した場合にはS152の処理に進み、これ以
外の場合にはS142の処理に戻る。
線設計ソフトウェア3は、最新の節点と次の節点の間に
探索された全ての候補経路について配線長評価値を算出
したか否かを判断し、全ての候補経路について配線長評
価値を算出した場合にはS152の処理に進み、これ以
外の場合にはS142の処理に戻る。
【0061】ステップ152(S152)において、配
線設計ソフトウェア3は、S146までの処理におい
て、配線評価値が最低の値をとる候補経路を選択し、最
新の節点と次の節点との間の部分経路とし、この処理ル
ープにおける「次の節点」を次回の処理ループにおける
「最新の節点」としてS140の処理に進む。
線設計ソフトウェア3は、S146までの処理におい
て、配線評価値が最低の値をとる候補経路を選択し、最
新の節点と次の節点との間の部分経路とし、この処理ル
ープにおける「次の節点」を次回の処理ループにおける
「最新の節点」としてS140の処理に進む。
【0062】以上説明した重み付け探索処理を、図8〜
図10を参照してさらに説明する。図8〜図10は、図
6および図7に示した重み付け探索処理(S122)の
処理を例示する第1〜第3の図である。以下、図8に例
示するように、S140(図7)の処理において、最新
の節点sからシンク要素Nまで、交差を許す配線経路探
索により2つの候補経路A,Bが探索され、候補経路
A,Bが、同じ長さの監視辺E1,E2にそれぞれ交差
している場合を具体例とする。
図10を参照してさらに説明する。図8〜図10は、図
6および図7に示した重み付け探索処理(S122)の
処理を例示する第1〜第3の図である。以下、図8に例
示するように、S140(図7)の処理において、最新
の節点sからシンク要素Nまで、交差を許す配線経路探
索により2つの候補経路A,Bが探索され、候補経路
A,Bが、同じ長さの監視辺E1,E2にそれぞれ交差
している場合を具体例とする。
【0063】図8を参照してわかるように、候補経路A
は候補経路Bに比べて短いが、候補経路Bが交差する監
視経路E2に既に交差している配線は1本であるのに対
し、候補経路Aが交差する監視辺E1には既に2本の配
線が交差している。このような場合に、図9に示すよう
に、S122の処理において、単純に長さが短い候補経
路Aを部分経路として選択すると、監視経路E2と交差
する配線は1本だけであるのに対し、監視経路E1と交
差する配線は3本となり、局所的な配線の集中が発生す
る。
は候補経路Bに比べて短いが、候補経路Bが交差する監
視経路E2に既に交差している配線は1本であるのに対
し、候補経路Aが交差する監視辺E1には既に2本の配
線が交差している。このような場合に、図9に示すよう
に、S122の処理において、単純に長さが短い候補経
路Aを部分経路として選択すると、監視経路E2と交差
する配線は1本だけであるのに対し、監視経路E1と交
差する配線は3本となり、局所的な配線の集中が発生す
る。
【0064】一方、図10に示すように、S122の処
理において、候補経路Bを部分経路として選択すると、
候補経路Aを選択した場合に比べて配線長は少し長くな
るものの、配線の集中を防ぐことができるので、この部
分の電気的特性を全体として向上させることができる。
つまり、S146(図7)において、候補経路の長さ
に、この候補経路と交差する監視辺の配線密度が高けれ
ば高いほど値が大きくなる重み付け係数Wを乗算して重
み付けし、S152の処理において、重み付けした配線
長評価値が最小となる候補経路を部分経路として選択す
ることにより、配線の長さと配線密度の両方を最適化す
ることができる。
理において、候補経路Bを部分経路として選択すると、
候補経路Aを選択した場合に比べて配線長は少し長くな
るものの、配線の集中を防ぐことができるので、この部
分の電気的特性を全体として向上させることができる。
つまり、S146(図7)において、候補経路の長さ
に、この候補経路と交差する監視辺の配線密度が高けれ
ば高いほど値が大きくなる重み付け係数Wを乗算して重
み付けし、S152の処理において、重み付けした配線
長評価値が最小となる候補経路を部分経路として選択す
ることにより、配線の長さと配線密度の両方を最適化す
ることができる。
【0065】再び図6を参照する。ステップ124(S
124;図6)において、配線設計ソフトウェア3は、
S122の処理において、互いに対応するソース要素と
シンク要素との間の配線を導出できたか否かを判断す
る。配線を導出できた場合にはS126の処理に進み、
導出できなかった場合にはその旨をクライアントコンピ
ュータ10に対して通知し、処理を終了する。
124;図6)において、配線設計ソフトウェア3は、
S122の処理において、互いに対応するソース要素と
シンク要素との間の配線を導出できたか否かを判断す
る。配線を導出できた場合にはS126の処理に進み、
導出できなかった場合にはその旨をクライアントコンピ
ュータ10に対して通知し、処理を終了する。
【0066】図11は、図6に示した配線の交差の解消
の処理(S124)を例示する図である。ステップ12
6(S126;図6)において、配線設計ソフトウェア
3は、図11に示すように、配線の交差を解消する。S
122の処理においては、交差を許して配線経路を探索
するため、図11の中央に点線で例示するように、互い
に対応するソース要素Aとシンク要素aとを結ぶ配線
が、他の配線と交差した状態で導出される。このように
交差した配線を、図11の左側に示すように交点それぞ
れにおいて分離し、図11右側に示すように交差を解消
した配線を得る。
の処理(S124)を例示する図である。ステップ12
6(S126;図6)において、配線設計ソフトウェア
3は、図11に示すように、配線の交差を解消する。S
122の処理においては、交差を許して配線経路を探索
するため、図11の中央に点線で例示するように、互い
に対応するソース要素Aとシンク要素aとを結ぶ配線
が、他の配線と交差した状態で導出される。このように
交差した配線を、図11の左側に示すように交点それぞ
れにおいて分離し、図11右側に示すように交差を解消
した配線を得る。
【0067】図12を参照してさらに配線の交差の解消
方法を説明する。図12は、図11に示した配線の交差
部分を拡大して例示する図である。図12の左側に例示
するように、S122の処理において、ソース要素(節
点)Aとシンク要素(節点)bとを接続する配線Ab
と、ソース要素(節点)Bとシンク要素(節点)aとを
接続する配線Baとが交差節点で交差している場合、配
線設計ソフトウェア3は、これらのいずれかの配線が、
経路の進行方向(ソース要素からシンク要素の方向)沿
って、いずれの方向に抜けていくかをテストする。
方法を説明する。図12は、図11に示した配線の交差
部分を拡大して例示する図である。図12の左側に例示
するように、S122の処理において、ソース要素(節
点)Aとシンク要素(節点)bとを接続する配線Ab
と、ソース要素(節点)Bとシンク要素(節点)aとを
接続する配線Baとが交差節点で交差している場合、配
線設計ソフトウェア3は、これらのいずれかの配線が、
経路の進行方向(ソース要素からシンク要素の方向)沿
って、いずれの方向に抜けていくかをテストする。
【0068】配線設計ソフトウェア3は、例えば、図1
2の左側に例示する場合において、配線Abが交差節点
に対して右から左に抜けていると判定すると、配線設計
ソフトウェア3は、図12の右側に例示するように、交
差節点を分離し、配線経路の入れ替えを行なって配線の
交差を解消する。従って、配線Ab,Baは、それぞれ
配線Aa,Bbに変更される。
2の左側に例示する場合において、配線Abが交差節点
に対して右から左に抜けていると判定すると、配線設計
ソフトウェア3は、図12の右側に例示するように、交
差節点を分離し、配線経路の入れ替えを行なって配線の
交差を解消する。従って、配線Ab,Baは、それぞれ
配線Aa,Bbに変更される。
【0069】ステップ128(S128)において、配
線設計ソフトウェア3は、S126における配線の交差
の解消処理によって変更された配線と、いずれの監視辺
とが交差するかを検出し、配線と監視辺との交差の状態
を示す交差情報を更新する。
線設計ソフトウェア3は、S126における配線の交差
の解消処理によって変更された配線と、いずれの監視辺
とが交差するかを検出し、配線と監視辺との交差の状態
を示す交差情報を更新する。
【0070】ステップ130(S130)において、配
線設計ソフトウェア3は、ソース要素およびシンク要素
のいずれかの全てに対して処理が終了し、残りの要素が
空であるか否かを判断し、要素が空である場合には配線
設計処理が終了したことをクライアントコンピュータ1
0に通知し、処理を終了してS112(図3)の処理に
戻り、これ以外の場合にはS122の処理に戻る。
線設計ソフトウェア3は、ソース要素およびシンク要素
のいずれかの全てに対して処理が終了し、残りの要素が
空であるか否かを判断し、要素が空である場合には配線
設計処理が終了したことをクライアントコンピュータ1
0に通知し、処理を終了してS112(図3)の処理に
戻り、これ以外の場合にはS122の処理に戻る。
【0071】再び図3を参照する。ステップ112(S
112)において、配線設計ソフトウェア3は、以上の
処理により得られた配線設計の結果をクライアントコン
ピュータ10に対して出力する。
112)において、配線設計ソフトウェア3は、以上の
処理により得られた配線設計の結果をクライアントコン
ピュータ10に対して出力する。
【0072】[コンピュータネットワーク1の動作]以
下、コンピュータネットワーク1の動作を説明する。ユ
ーザは、クライアントコンピュータ10(図1)を操作
し、半導体チップのボンディングパッドと半導体パッケ
ージのピンとを対応付けて、デザイン情報を作成する。
デザイン情報の作成が終了すると、ユーザはデザイン情
報をサーバコンピュータ20に対して送信し、配線設計
ソフトウェア3を起動させて配線設計を行なわせる。
下、コンピュータネットワーク1の動作を説明する。ユ
ーザは、クライアントコンピュータ10(図1)を操作
し、半導体チップのボンディングパッドと半導体パッケ
ージのピンとを対応付けて、デザイン情報を作成する。
デザイン情報の作成が終了すると、ユーザはデザイン情
報をサーバコンピュータ20に対して送信し、配線設計
ソフトウェア3を起動させて配線設計を行なわせる。
【0073】配線設計ソフトウェア3は、クライアント
コンピュータ10から送られてきたデザイン情報を読み
込み(図3,S102)、読み込んだデザイン情報を解
析し、配線問題を作成する(図3,S104)。次に、
配線設計ソフトウェア3は、配線問題の半導体パッケー
ジ上のボンディグパッドおよびピンを、それぞれソース
要素およびシンク要素(図4)に分類し、互いに対応付
けて記憶する(図3,S106)。
コンピュータ10から送られてきたデザイン情報を読み
込み(図3,S102)、読み込んだデザイン情報を解
析し、配線問題を作成する(図3,S104)。次に、
配線設計ソフトウェア3は、配線問題の半導体パッケー
ジ上のボンディグパッドおよびピンを、それぞれソース
要素およびシンク要素(図4)に分類し、互いに対応付
けて記憶する(図3,S106)。
【0074】次に、配線設計ソフトウェア3は、配線経
路の監視に用いる仮想的な辺(監視辺E;図5)を1つ
以上、任意の2つのシンク要素の間それぞれ、および/
または、任意のシンク要素と配線禁止領域との間に作成
する(図3,S108)。
路の監視に用いる仮想的な辺(監視辺E;図5)を1つ
以上、任意の2つのシンク要素の間それぞれ、および/
または、任意のシンク要素と配線禁止領域との間に作成
する(図3,S108)。
【0075】次に、配線設計ソフトウェア3は、監視辺
Eに関する情報を初期化し(図3,S110;図6,S
120)、交差を許す重み付け探索処理を行なう(図6
および図7,S122)。次に、配線設計ソフトウェア
3は、最新の節点と次の節点があるか否かを判断し、接
続可能な節点がある場合には、配線容量チェック付きの
ダイクストラ法等を用いて候補経路を探索し、接続可能
な節点がない場合には処理を終了し、次の配線の経路探
索処理に進む(図7,S140)。
Eに関する情報を初期化し(図3,S110;図6,S
120)、交差を許す重み付け探索処理を行なう(図6
および図7,S122)。次に、配線設計ソフトウェア
3は、最新の節点と次の節点があるか否かを判断し、接
続可能な節点がある場合には、配線容量チェック付きの
ダイクストラ法等を用いて候補経路を探索し、接続可能
な節点がない場合には処理を終了し、次の配線の経路探
索処理に進む(図7,S140)。
【0076】次に、配線設計ソフトウェア3は、探索さ
れた候補経路のいずれかと監視辺Eとが交差するか否か
を判断し、交差する場合には候補経路の長さを重み付け
係数Wにより重み付けした経路長評価値を算出し(図
7,S144,S146)、交差しない場合には候補経
路の長さそのものを経路長評価値とする(図7,S14
8)。次に、配線設計ソフトウェア3は、最新の節点と
次の節点との間の候補経路に対する処理を終了したか否
かを判断し(S150)、終了した場合には、配線評価
値が最低の値をとる候補経路を部分経路として選択する
(図7,S152:図8〜図10)。
れた候補経路のいずれかと監視辺Eとが交差するか否か
を判断し、交差する場合には候補経路の長さを重み付け
係数Wにより重み付けした経路長評価値を算出し(図
7,S144,S146)、交差しない場合には候補経
路の長さそのものを経路長評価値とする(図7,S14
8)。次に、配線設計ソフトウェア3は、最新の節点と
次の節点との間の候補経路に対する処理を終了したか否
かを判断し(S150)、終了した場合には、配線評価
値が最低の値をとる候補経路を部分経路として選択する
(図7,S152:図8〜図10)。
【0077】次に、配線設計ソフトウェア3は、ソース
要素とシンク要素との間の配線を導出できたか否かを判
断し、導出できた場合には、配線の交差を解消し、監視
辺と配線経路との交差情報を更新する(図6,S12
6,S128;図11および図12)、導出できなかっ
た場合にはその旨をクライアントコンピュータ10に対
して通知し、処理を終了する(図6,S124)。最後
に、配線設計ソフトウェア3は、ソース要素およびシン
ク要素の全てに対して処理が終了したか否かを判断し、
終了した場合には、配線設計処理が終了したことをクラ
イアントコンピュータ10に通知して配線結果をクライ
アントコンピュータ10に対して送信し(図3,S11
2)、終了しない場合には、交差を許す重み付け探索処
理(図6,S122)に戻る(図6,S130)。
要素とシンク要素との間の配線を導出できたか否かを判
断し、導出できた場合には、配線の交差を解消し、監視
辺と配線経路との交差情報を更新する(図6,S12
6,S128;図11および図12)、導出できなかっ
た場合にはその旨をクライアントコンピュータ10に対
して通知し、処理を終了する(図6,S124)。最後
に、配線設計ソフトウェア3は、ソース要素およびシン
ク要素の全てに対して処理が終了したか否かを判断し、
終了した場合には、配線設計処理が終了したことをクラ
イアントコンピュータ10に通知して配線結果をクライ
アントコンピュータ10に対して送信し(図3,S11
2)、終了しない場合には、交差を許す重み付け探索処
理(図6,S122)に戻る(図6,S130)。
【0078】以上説明したように、本発明にかかる配線
設計方法は、従来のダイクストラ法等を用いた配線設計
方法に簡単な重み付け処理等を追加するだけで、配線の
局所的な集中を抑制することができ、しかも、大量のデ
ータを追加する必要がないので、従来の配線設計装置へ
の実装が容易である。また、本発明にかかる配線設計方
法においては、従来の配線設計方法に簡単な重み付け処
理等が追加されるだけなので、従来の配線設計方法に比
べても処理時間が殆ど変わらない。また、本発明にかか
る配線設計方法において、重み付け係数Wを処理結果等
に応じて調整可能にすると、配線長と配線密度とをより
最適な状態にすることができる。
設計方法は、従来のダイクストラ法等を用いた配線設計
方法に簡単な重み付け処理等を追加するだけで、配線の
局所的な集中を抑制することができ、しかも、大量のデ
ータを追加する必要がないので、従来の配線設計装置へ
の実装が容易である。また、本発明にかかる配線設計方
法においては、従来の配線設計方法に簡単な重み付け処
理等が追加されるだけなので、従来の配線設計方法に比
べても処理時間が殆ど変わらない。また、本発明にかか
る配線設計方法において、重み付け係数Wを処理結果等
に応じて調整可能にすると、配線長と配線密度とをより
最適な状態にすることができる。
【0079】
【発明の効果】以上説明したように本発明によれば、デ
ザインルールを守り、しかも、局所的な配線集中を含ま
ない配線設計を、自動的に行なうことができ、しかも、
人手による配線および部品配置の修正を不要にすること
ができる。
ザインルールを守り、しかも、局所的な配線集中を含ま
ない配線設計を、自動的に行なうことができ、しかも、
人手による配線および部品配置の修正を不要にすること
ができる。
【0080】また、本発明によれば、部品配置および相
互に接続されるピンの位置関係等のネット情報によら
ず、デザインルールを守り、かつ、局所的な配線集中を
抑えて配線設計を行なうことができる。
互に接続されるピンの位置関係等のネット情報によら
ず、デザインルールを守り、かつ、局所的な配線集中を
抑えて配線設計を行なうことができる。
【図1】本発明が適応されるコンピュータネットワーク
の構成を例示する図である。
の構成を例示する図である。
【図2】図1に示したクライアントコンピュータとサー
バコンピュータとの間の機能分担を例示する図である。
バコンピュータとの間の機能分担を例示する図である。
【図3】図2に示した配線設計ソフトウェアの処理を示
すフローチャートである。
すフローチャートである。
【図4】図3に示したソース要素・シンク要素の分類お
よび対応付け処理(S106)を例示する図である。
よび対応付け処理(S106)を例示する図である。
【図5】図3に示した監視辺Eの作成処理を例示する図
である。
である。
【図6】図3に示したネット発生処理(S110)を示
すフローチャートである。
すフローチャートである。
【図7】図6に示した交差を許す重み付け探索処理(S
122)を示すフローチャートである。
122)を示すフローチャートである。
【図8】図6および図7に示した重み付け探索処理(S
122)の処理を例示する第1の図である。
122)の処理を例示する第1の図である。
【図9】図6および図7に示した重み付け探索処理(S
122)の処理を例示する第2の図である。
122)の処理を例示する第2の図である。
【図10】図6および図7に示した重み付け探索処理
(S122)の処理を例示する第3の図である。
(S122)の処理を例示する第3の図である。
【図11】図6に示した配線の交差の解消の処理(S1
24)を例示する図である。
24)を例示する図である。
【図12】図11に示した配線の交差部分を拡大して例
示する図である。
示する図である。
1・・・コンピュータネットワーク 10・・・クライアントコンピュータ 100・・・コンピュータ本体 102・・・ディスプレイ装置 104・・・入力装置 106・・・キーボード 108・・・マウス 110・・・出力装置 112・・・記憶装置 114・・・通信装置 120・・・CADソフトウェア 18・・・通信回線 20・・・サーバコンピュータ 200・・・コンピュータ本体 202・・・記憶装置 204・・・通信装置 3・・・配線設計ソフトウェア
───────────────────────────────────────────────────── フロントページの続き (72)発明者 勝 又 実 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 (72)発明者 平 山 和 彦 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内
Claims (11)
- 【請求項1】1つの面上に設けられた複数の端点同士
を、前記面上の配線禁止領域以外を通る経路で接続する
配線を設計する配線設計装置であって、 前記端点および前記面上の配線禁止領域(要素)の任意
の2つの間それぞれに仮想的な配線密度監視用の辺(監
視辺)を作成する監視辺作成手段と、 前記監視辺それぞれと交差する配線の幅に基づいて、前
記端点同士を接続する配線の経路(配線経路)を設計す
る配線設計手段とを有する配線設計装置。 - 【請求項2】前記配線設計手段は、少なくとも前記要素
の間隔、前記要素の間に占める前記配線の幅の割合(配
線密度)、前記要素間隔前記配線の間隔および前記配線
の幅を示すデザインルールに従って配線経路を作成する
請求項1に記載の配線設計装置。 - 【請求項3】前記配線設計手段は、 前記配線それぞれが始まる端点から、前記配線それぞれ
が終わる端点まで、前記配線それぞれの経路を1つ以上
に分けた部分(部分経路)ごとに、前記デザインルール
に従って前記配線それぞれの経路を順次、探索し、1つ
以上の前記部分経路の候補(候補経路)を作成する候補
経路作成手段と、 作成された前記候補経路それぞれの経路長と、前記候補
経路と交差する監視辺の配線密度とに基づいて、前記候
補経路それぞれの経路長が長ければ長いほど、前記候補
経路それぞれが交差する前記監視辺と交差する配線の幅
が広ければ広いほど大きな値をとる前記候補経路それぞ
れの経路長評価値を算出する経路長評価手段と、 作成された前記候補経路の内、算出された前記経路長評
価値が最小になるいずれかを前記部分経路として選択す
る経路選択手段と、 選択された前記部分経路を接続して、前記配線それぞれ
の経路を設計する部分経路接続手段とを有する請求項2
に記載の配線設計装置。 - 【請求項4】前記経路長評価手段は、作成された前記候
補経路それぞれと交差する前記監視辺の配線密度が大き
ければ大きいほど大きい値をとる重み付け係数と、前記
候補経路それぞれの経路長とを乗算して、前記経路長評
価値を算出する請求項3に記載の配線設計装置。 - 【請求項5】前記候補経路作成手段は、他の配線経路と
の交差を許して前記候補経路を作成し、 前記経路長評価算出手段は、交差を許して作成された前
記候補経路の経路長評価値を算出し、 前記経路選択手段は、選択した前記部分経路と他の配線
経路とが交差する場合、交差が解消するように選択した
前記部分経路と他の配線経路とを変更する請求項3に記
載の配線設計装置。 - 【請求項6】1つの面上に設けられた複数の端点同士
を、前記面上の配線禁止領域以外を通る経路で接続する
配線を設計する配線設計方法であって、 前記端点および前記面上の配線禁止領域(要素)の任意
の2つの間それぞれに仮想的な配線密度監視用の辺(監
視辺)を作成し、 少なくとも前記要素の間隔、前記要素の間隔に占める前
記配線の幅の割合(配線密度)、前記要素間隔前記配線
の間隔および前記配線の幅を示すデザインルールに従っ
て、前記配線それぞれが始まる端点から、前記配線それ
ぞれが終わる端点まで、前記配線それぞれの経路を1つ
以上に分けた部分(部分経路)ごとに、前記配線それぞ
れの経路を順次、探索し、1つ以上の前記部分経路の候
補(候補経路)を作成し、 作成された前記候補経路それぞれの経路長と、前記候補
経路と交差する監視辺の配線密度とに基づいて、前記候
補経路それぞれの経路長が長ければ長いほど、前記候補
経路それぞれが交差する前記監視辺と交差する配線の幅
が広ければ広いほど大きな値をとる前記候補経路それぞ
れの経路長評価値を算出し、 作成された前記候補経路の内、算出された前記経路長評
価値が最小になるいずれかを前記部分経路として選択
し、 選択された前記部分経路を接続して、前記配線それぞれ
の経路を設計する請求項2に記載の配線設計方法。 - 【請求項7】1つの面上に設けられた複数の端点同士
を、前記面上の配線禁止領域以外を通る経路で接続する
配線を設計するプログラムであって、 前記端点および前記面上の配線禁止領域(要素)の任意
の2つの間それぞれに仮想的な配線密度監視用の辺(監
視辺)を作成する監視辺作成ステップと、 前記監視辺それぞれと交差する配線の幅に基づいて、前
記端点同士を接続する配線の経路(配線経路)を設計す
る配線設計ステップとを含むプログラムを記録した記録
媒体。 - 【請求項8】前記配線設計ステップにおいて、少なくと
も前記要素の間隔、前記要素の間隔に占める前記配線の
幅の割合(配線密度)、前記要素間隔前記配線の間隔お
よび前記配線の幅を示すデザインルールに従って配線経
路を作成する処理を行なうプログラムを記録した請求項
7に記載の記録媒体。 - 【請求項9】前記配線設計ステップにおいて、 前記配線それぞれが始まる端点から、前記配線それぞれ
が終わる端点まで、前記配線それぞれの経路を1つ以上
に分けた部分(部分経路)ごとに、前記デザインルール
に従って前記配線それぞれの経路を順次、探索し、1つ
以上の前記部分経路の候補(候補経路)を作成する候補
経路作成処理と、 作成された前記候補経路それぞれの経路長と、前記候補
経路と交差する監視辺の配線密度とに基づいて、前記候
補経路それぞれの経路長が長ければ長いほど、前記候補
経路それぞれが交差する前記監視辺と交差する配線の幅
が広ければ広いほど大きな値をとる前記候補経路それぞ
れの経路長評価値を算出する経路長評価処理と、 作成された前記候補経路の内、算出された前記経路長評
価値が最小になるいずれかを前記部分経路として選択す
る経路選択処理と、 選択された前記部分経路を接続して、前記配線それぞれ
の経路を設計する部分経路接続処理とを行なうプログラ
ムを記録した請求項8に記載の記録媒体。 - 【請求項10】前記経路長評価ステップにおいて、作成
された前記候補経路それぞれと交差する前記監視辺の配
線密度が大きければ大きいほど大きい値をとる重み付け
係数と、前記候補経路それぞれの経路長とを乗算して、
前記経路長評価値を算出する処理を行なうプログラムを
記録した請求項8に記載の記録媒体。 - 【請求項11】前記候補経路作成ステップにおいて、他
の配線経路との交差を許して前記候補経路を作成する処
理と、 前記経路長評価算出ステップにおいて、交差を許して作
成された前記候補経路の経路長評価値を算出する処理
と、 前記経路選択ステップにおいて、選択した前記部分経路
と他の配線経路とが交差する場合、交差が解消するよう
に選択した前記部分経路と他の配線経路とを変更する処
理とを行なうプログラムを記録した請求項8に記載の記
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
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|---|---|
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| JP (1) | JP3184796B2 (ja) |
Cited By (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6848091B2 (en) | 2000-12-06 | 2005-01-25 | Cadence Design Systems, Inc. | Partitioning placement method and apparatus |
| US6877146B1 (en) | 2001-06-03 | 2005-04-05 | Cadence Design Systems, Inc. | Method and apparatus for routing a set of nets |
| US6889371B1 (en) | 2002-06-04 | 2005-05-03 | Cadence Design Systems, Inc. | Method and apparatus for propagating a function |
| US6889372B1 (en) | 2000-07-15 | 2005-05-03 | Cadence Design Systems Inc. | Method and apparatus for routing |
| US6892371B1 (en) | 2002-01-22 | 2005-05-10 | Cadence Design Systems, Inc. | Method and apparatus for performing geometric routing |
| US6892369B2 (en) | 2002-11-18 | 2005-05-10 | Cadence Design Systems, Inc. | Method and apparatus for costing routes of nets |
| US6898773B1 (en) | 2002-01-22 | 2005-05-24 | Cadence Design Systems, Inc. | Method and apparatus for producing multi-layer topological routes |
| US6915499B1 (en) | 2002-06-04 | 2005-07-05 | Cadence Design Systems, Inc. | Method and apparatus for propagating a piecewise linear function to a line |
| US6938234B1 (en) | 2002-01-22 | 2005-08-30 | Cadence Design Systems, Inc. | Method and apparatus for defining vias |
| US6944841B1 (en) | 2002-01-22 | 2005-09-13 | Cadence Design Systems, Inc. | Method and apparatus for proportionate costing of vias |
| US6951005B1 (en) | 2001-06-03 | 2005-09-27 | Cadence Design Systems, Inc. | Method and apparatus for selecting a route for a net based on the impact on other nets |
| US6957411B1 (en) | 2001-06-03 | 2005-10-18 | Cadence Design Systems, Inc. | Gridless IC layout and method and apparatus for generating such a layout |
| US6957408B1 (en) | 2002-01-22 | 2005-10-18 | Cadence Design Systems, Inc. | Method and apparatus for routing nets in an integrated circuit layout |
| US6973634B1 (en) | 2002-01-22 | 2005-12-06 | Cadence Design Systems, Inc. | IC layouts with at least one layer that has more than one preferred interconnect direction, and method and apparatus for generating such a layout |
| US6988257B2 (en) | 2002-11-18 | 2006-01-17 | Cadence Design Systems, Inc. | Method and apparatus for routing |
| US6996789B2 (en) | 2002-11-18 | 2006-02-07 | Cadence Design Systems, Inc. | Method and apparatus for performing an exponential path search |
| US7003752B2 (en) | 2002-11-18 | 2006-02-21 | Cadence Design Systems, Inc. | Method and apparatus for routing |
| US7010771B2 (en) | 2002-11-18 | 2006-03-07 | Cadence Design Systems, Inc. | Method and apparatus for searching for a global path |
| US7013451B1 (en) | 2002-01-22 | 2006-03-14 | Cadence Design Systems, Inc. | Method and apparatus for performing routability checking |
| US7013445B1 (en) | 2002-12-31 | 2006-03-14 | Cadence Design Systems, Inc. | Post processor for optimizing manhattan integrated circuits placements into non manhattan placements |
| US7047513B2 (en) | 2002-11-18 | 2006-05-16 | Cadence Design Systems, Inc. | Method and apparatus for searching for a three-dimensional global path |
| US7047512B1 (en) | 2002-06-04 | 2006-05-16 | Cadence Design Systems, Inc. | Method and apparatus for specifying a cost function that represents the estimated distance between an external state and a set of states in a space |
| US7069531B1 (en) | 2002-07-15 | 2006-06-27 | Cadence Design Systems, Inc. | Method and apparatus for identifying a path between source and target states in a space with more than two dimensions |
| US7080342B2 (en) | 2002-11-18 | 2006-07-18 | Cadence Design Systems, Inc | Method and apparatus for computing capacity of a region for non-Manhattan routing |
| US7080329B1 (en) | 2002-01-22 | 2006-07-18 | Cadence Design Systems, Inc. | Method and apparatus for identifying optimized via locations |
| US7089519B1 (en) | 2002-12-31 | 2006-08-08 | Cadence Design System, Inc. | Method and system for performing placement on non Manhattan semiconductor integrated circuits |
| US7089524B1 (en) | 2002-01-22 | 2006-08-08 | Cadence Design Systems, Inc. | Topological vias route wherein the topological via does not have a coordinate within the region |
| US7093221B2 (en) | 2002-11-18 | 2006-08-15 | Cadence Design Systems, Inc. | Method and apparatus for identifying a group of routes for a set of nets |
| US7096449B1 (en) | 2002-01-22 | 2006-08-22 | Cadence Design Systems, Inc. | Layouts with routes with different widths in different directions on the same layer, and method and apparatus for generating such layouts |
| US7107564B1 (en) | 2001-06-03 | 2006-09-12 | Cadence Design Systems, Inc. | Method and apparatus for routing a set of nets |
| US7117468B1 (en) | 2002-01-22 | 2006-10-03 | Cadence Design Systems, Inc. | Layouts with routes with different spacings in different directions on the same layer, and method and apparatus for generating such layouts |
| US7171635B2 (en) | 2002-11-18 | 2007-01-30 | Cadence Design Systems, Inc. | Method and apparatus for routing |
| US7216308B2 (en) | 2002-11-18 | 2007-05-08 | Cadence Design Systems, Inc. | Method and apparatus for solving an optimization problem in an integrated circuit layout |
| JP2008123341A (ja) * | 2006-11-14 | 2008-05-29 | Fukuoka Pref Gov Sangyo Kagaku Gijutsu Shinko Zaidan | 半導体装置の配線方法 |
| US7480885B2 (en) | 2002-11-18 | 2009-01-20 | Cadence Design Systems, Inc. | Method and apparatus for routing with independent goals on different layers |
| US7506295B1 (en) | 2002-12-31 | 2009-03-17 | Cadence Design Systems, Inc. | Non manhattan floor plan architecture for integrated circuits |
| CN110765563A (zh) * | 2019-10-08 | 2020-02-07 | 杭州阳斯信息技术有限公司 | 一种基于多个必经点最短路径的配电网自动布线方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6636930B1 (en) * | 2000-03-06 | 2003-10-21 | Actel Corporation | Turn architecture for routing resources in a field programmable gate array |
| JP4275032B2 (ja) * | 2004-08-18 | 2009-06-10 | 富士通マイクロエレクトロニクス株式会社 | 回路基板の設計方法 |
| US7871831B1 (en) * | 2006-03-01 | 2011-01-18 | Cadence Design Systems, Inc. | Method for connecting flip chip components |
| US7886240B2 (en) * | 2008-01-29 | 2011-02-08 | International Business Machines Corporation | Modifying layout of IC based on function of interconnect and related circuit and design structure |
| WO2011051785A2 (en) * | 2009-10-30 | 2011-05-05 | Synopsys, Inc. | Routing method for flip chip package and apparatus using the same |
| JP5644609B2 (ja) | 2011-03-18 | 2014-12-24 | 富士通株式会社 | 配線設計支援装置、配線設計支援方法、及びプログラム |
| DE102012206492A1 (de) * | 2012-04-19 | 2013-10-24 | Siemens Aktiengesellschaft | Verfahren für die Verarbeitung von Daten |
| CN110580019B (zh) * | 2019-07-24 | 2021-03-02 | 湖州因迈科技有限公司 | 一种面向边缘计算的设备调取方法与装置 |
| CN120317216B (zh) * | 2025-06-16 | 2025-10-17 | 山东云海国创云计算装备产业创新中心有限公司 | 布线方法、装置、电子设备、存储介质及程序产品 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4484292A (en) * | 1981-06-12 | 1984-11-20 | International Business Machines Corporation | High speed machine for the physical design of very large scale integrated circuits |
| US4742471A (en) * | 1985-10-31 | 1988-05-03 | International Business Machines Corporation | Method for improving wirability of master-image DCVS chips |
| US4782193A (en) * | 1987-09-25 | 1988-11-01 | Ibm Corp. | Polygonal wiring for improved package performance |
| US5124273A (en) * | 1988-06-30 | 1992-06-23 | Kabushiki Kaisha Toshiba | Automatic wiring method for semiconductor integrated circuit devices |
| JPH05143689A (ja) | 1991-11-19 | 1993-06-11 | Fujitsu Ltd | 配線改善方法 |
| JP3219500B2 (ja) * | 1991-12-27 | 2001-10-15 | 株式会社東芝 | 自動配線方法 |
| JP3192057B2 (ja) | 1994-03-18 | 2001-07-23 | 富士通株式会社 | 配線プログラム生成方法及びその装置 |
| US5875117A (en) * | 1994-04-19 | 1999-02-23 | Lsi Logic Corporation | Simultaneous placement and routing (SPAR) method for integrated circuit physical design automation system |
| JP3608832B2 (ja) * | 1995-02-28 | 2005-01-12 | 富士通株式会社 | 自動配線方法および自動配線装置 |
| JP3175812B2 (ja) * | 1995-08-04 | 2001-06-11 | 株式会社日立製作所 | 半導体集積回路配線方法 |
| US6226560B1 (en) * | 1996-03-04 | 2001-05-01 | International Business Machines Corporation | Method and apparatus for optimizing the path of a physical wire |
| US6295634B1 (en) * | 1999-04-02 | 2001-09-25 | International Business Machines Corporation | Wiring design apparatus, wiring determination apparatus and methods thereof |
-
1998
- 1998-03-19 JP JP06967798A patent/JP3184796B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-19 US US09/272,861 patent/US6510544B1/en not_active Expired - Fee Related
Cited By (55)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6889372B1 (en) | 2000-07-15 | 2005-05-03 | Cadence Design Systems Inc. | Method and apparatus for routing |
| US6848091B2 (en) | 2000-12-06 | 2005-01-25 | Cadence Design Systems, Inc. | Partitioning placement method and apparatus |
| US7107564B1 (en) | 2001-06-03 | 2006-09-12 | Cadence Design Systems, Inc. | Method and apparatus for routing a set of nets |
| US6877146B1 (en) | 2001-06-03 | 2005-04-05 | Cadence Design Systems, Inc. | Method and apparatus for routing a set of nets |
| US6957411B1 (en) | 2001-06-03 | 2005-10-18 | Cadence Design Systems, Inc. | Gridless IC layout and method and apparatus for generating such a layout |
| US6951005B1 (en) | 2001-06-03 | 2005-09-27 | Cadence Design Systems, Inc. | Method and apparatus for selecting a route for a net based on the impact on other nets |
| US6938234B1 (en) | 2002-01-22 | 2005-08-30 | Cadence Design Systems, Inc. | Method and apparatus for defining vias |
| US7114141B1 (en) | 2002-01-22 | 2006-09-26 | Cadence Design Systems, Inc. | Method and apparatus for decomposing a design layout |
| US6898773B1 (en) | 2002-01-22 | 2005-05-24 | Cadence Design Systems, Inc. | Method and apparatus for producing multi-layer topological routes |
| US6928633B1 (en) | 2002-01-22 | 2005-08-09 | Cadence Design Systems, Inc. | IC layout having topological routes |
| US7096449B1 (en) | 2002-01-22 | 2006-08-22 | Cadence Design Systems, Inc. | Layouts with routes with different widths in different directions on the same layer, and method and apparatus for generating such layouts |
| US7089524B1 (en) | 2002-01-22 | 2006-08-08 | Cadence Design Systems, Inc. | Topological vias route wherein the topological via does not have a coordinate within the region |
| US7013451B1 (en) | 2002-01-22 | 2006-03-14 | Cadence Design Systems, Inc. | Method and apparatus for performing routability checking |
| US6944841B1 (en) | 2002-01-22 | 2005-09-13 | Cadence Design Systems, Inc. | Method and apparatus for proportionate costing of vias |
| US6951006B1 (en) | 2002-01-22 | 2005-09-27 | Cadence Design Systems, Inc. | Decomposing IC regions and embedding routes |
| US6898772B1 (en) | 2002-01-22 | 2005-05-24 | Cadence Design Systems, Inc. | Method and apparatus for defining vias |
| US6892371B1 (en) | 2002-01-22 | 2005-05-10 | Cadence Design Systems, Inc. | Method and apparatus for performing geometric routing |
| US6957409B1 (en) | 2002-01-22 | 2005-10-18 | Cadence Design Systems, Inc. | Method and apparatus for generating topological routes for IC layouts using perturbations |
| US6957408B1 (en) | 2002-01-22 | 2005-10-18 | Cadence Design Systems, Inc. | Method and apparatus for routing nets in an integrated circuit layout |
| US6973634B1 (en) | 2002-01-22 | 2005-12-06 | Cadence Design Systems, Inc. | IC layouts with at least one layer that has more than one preferred interconnect direction, and method and apparatus for generating such a layout |
| US7080329B1 (en) | 2002-01-22 | 2006-07-18 | Cadence Design Systems, Inc. | Method and apparatus for identifying optimized via locations |
| US7117468B1 (en) | 2002-01-22 | 2006-10-03 | Cadence Design Systems, Inc. | Layouts with routes with different spacings in different directions on the same layer, and method and apparatus for generating such layouts |
| US7036105B1 (en) | 2002-01-22 | 2006-04-25 | Cadence Design Systems, Inc. | Integrated circuits with at least one layer that has more than one preferred interconnect direction, and method for manufacturing such IC's |
| US7032201B1 (en) | 2002-01-22 | 2006-04-18 | Cadence Design Systems, Inc. | Method and apparatus for decomposing a region of an integrated circuit layout |
| US7020863B1 (en) | 2002-01-22 | 2006-03-28 | Cadence Design Systems, Inc. | Method and apparatus for decomposing a region of an integrated circuit layout |
| US7073151B1 (en) | 2002-06-04 | 2006-07-04 | Cadence Design Systems, Inc. | Method and apparatus for identifying a path between a set of source states and a set of target states in a triangulated space |
| US6889371B1 (en) | 2002-06-04 | 2005-05-03 | Cadence Design Systems, Inc. | Method and apparatus for propagating a function |
| US7013448B1 (en) | 2002-06-04 | 2006-03-14 | Cadence Design Systems, Inc. | Method and apparatus for propagating cost functions |
| US7246338B1 (en) | 2002-06-04 | 2007-07-17 | Cadence Design Systems, Inc. | Method and apparatus for computing cost of a path expansion to a surface |
| US6915499B1 (en) | 2002-06-04 | 2005-07-05 | Cadence Design Systems, Inc. | Method and apparatus for propagating a piecewise linear function to a line |
| US7000209B1 (en) | 2002-06-04 | 2006-02-14 | Cadence Design Systems, Inc. | Method and apparatus for propagating a piecewise linear function to a surface |
| US6931615B1 (en) | 2002-06-04 | 2005-08-16 | Cadence Design Systems, Inc. | Method and apparatus for identifying a path between source and target states |
| US6931608B1 (en) | 2002-06-04 | 2005-08-16 | Cadence Design Systems, Inc. | Method and apparatus for determining viability of path expansions |
| US6978432B1 (en) | 2002-06-04 | 2005-12-20 | Cadence Design Systems, Inc. | Method and apparatus for propagating a piecewise linear function to a point |
| US7047512B1 (en) | 2002-06-04 | 2006-05-16 | Cadence Design Systems, Inc. | Method and apparatus for specifying a cost function that represents the estimated distance between an external state and a set of states in a space |
| US7051298B1 (en) | 2002-06-04 | 2006-05-23 | Cadence Design Systems, Inc. | Method and apparatus for specifying a distance between an external state and a set of states in space |
| US7058917B1 (en) | 2002-06-04 | 2006-06-06 | Cadence Design Systems, Inc. | Method and apparatus for specifying a cost function that represents the estimated distance between an external state and a set of states in a space |
| US6986117B1 (en) | 2002-06-04 | 2006-01-10 | Cadence Design Systems, Inc. | Method and apparatus for identifying a path between source and target states |
| US7069531B1 (en) | 2002-07-15 | 2006-06-27 | Cadence Design Systems, Inc. | Method and apparatus for identifying a path between source and target states in a space with more than two dimensions |
| US6892369B2 (en) | 2002-11-18 | 2005-05-10 | Cadence Design Systems, Inc. | Method and apparatus for costing routes of nets |
| US7171635B2 (en) | 2002-11-18 | 2007-01-30 | Cadence Design Systems, Inc. | Method and apparatus for routing |
| US7480885B2 (en) | 2002-11-18 | 2009-01-20 | Cadence Design Systems, Inc. | Method and apparatus for routing with independent goals on different layers |
| US6988257B2 (en) | 2002-11-18 | 2006-01-17 | Cadence Design Systems, Inc. | Method and apparatus for routing |
| US7093221B2 (en) | 2002-11-18 | 2006-08-15 | Cadence Design Systems, Inc. | Method and apparatus for identifying a group of routes for a set of nets |
| US6996789B2 (en) | 2002-11-18 | 2006-02-07 | Cadence Design Systems, Inc. | Method and apparatus for performing an exponential path search |
| US7047513B2 (en) | 2002-11-18 | 2006-05-16 | Cadence Design Systems, Inc. | Method and apparatus for searching for a three-dimensional global path |
| US7003752B2 (en) | 2002-11-18 | 2006-02-21 | Cadence Design Systems, Inc. | Method and apparatus for routing |
| US7010771B2 (en) | 2002-11-18 | 2006-03-07 | Cadence Design Systems, Inc. | Method and apparatus for searching for a global path |
| US7080342B2 (en) | 2002-11-18 | 2006-07-18 | Cadence Design Systems, Inc | Method and apparatus for computing capacity of a region for non-Manhattan routing |
| US7216308B2 (en) | 2002-11-18 | 2007-05-08 | Cadence Design Systems, Inc. | Method and apparatus for solving an optimization problem in an integrated circuit layout |
| US7013445B1 (en) | 2002-12-31 | 2006-03-14 | Cadence Design Systems, Inc. | Post processor for optimizing manhattan integrated circuits placements into non manhattan placements |
| US7089519B1 (en) | 2002-12-31 | 2006-08-08 | Cadence Design System, Inc. | Method and system for performing placement on non Manhattan semiconductor integrated circuits |
| US7506295B1 (en) | 2002-12-31 | 2009-03-17 | Cadence Design Systems, Inc. | Non manhattan floor plan architecture for integrated circuits |
| JP2008123341A (ja) * | 2006-11-14 | 2008-05-29 | Fukuoka Pref Gov Sangyo Kagaku Gijutsu Shinko Zaidan | 半導体装置の配線方法 |
| CN110765563A (zh) * | 2019-10-08 | 2020-02-07 | 杭州阳斯信息技术有限公司 | 一种基于多个必经点最短路径的配电网自动布线方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3184796B2 (ja) | 2001-07-09 |
| US6510544B1 (en) | 2003-01-21 |
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| Publication | Publication Date | Title |
|---|---|---|
| JP3184796B2 (ja) | 配線設計装置およびその方法 | |
| US6226560B1 (en) | Method and apparatus for optimizing the path of a physical wire | |
| US6453444B1 (en) | Method for extraction of inductances in integrated circuits | |
| US5737580A (en) | Wiring design tool improvement for avoiding electromigration by determining optimal wire widths | |
| US4615011A (en) | Iterative method for establishing connections and resulting product | |
| US8015534B2 (en) | Method and apparatus for estimating core size in designing semiconductor integrated circuit | |
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