JPH11297089A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11297089A JPH11297089A JP9628898A JP9628898A JPH11297089A JP H11297089 A JPH11297089 A JP H11297089A JP 9628898 A JP9628898 A JP 9628898A JP 9628898 A JP9628898 A JP 9628898A JP H11297089 A JPH11297089 A JP H11297089A
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- Japan
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- circuit
- voltage
- clock signal
- power supply
- memory device
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Abstract
(57)【要約】
【課題】 電源電圧の依存性およびプロセス依存性を低
減でき、高電圧発生回路の動作を制御しやすく、コスト
ダウンを実現できる半導体記憶装置を提供する。 【解決手段】 昇圧制御回路により外部からのクロック
信号または内蔵型の発振回路により発生された内部クロ
ック信号の何れかを選択してチャージポンプに供給す
る。チャージポンプは、供給されたクロック信号に応じ
て昇圧動作し、電源電圧と異なる高電圧を発生する。こ
の結果、半導体記憶装置の動作条件などに応じて、何れ
かのクロック信号を選択してそれに基づき高電圧を発生
することができるので、電源電圧依存性およびプロセス
依存性を低減でき、常に安定した高電圧を供給可能であ
る。
減でき、高電圧発生回路の動作を制御しやすく、コスト
ダウンを実現できる半導体記憶装置を提供する。 【解決手段】 昇圧制御回路により外部からのクロック
信号または内蔵型の発振回路により発生された内部クロ
ック信号の何れかを選択してチャージポンプに供給す
る。チャージポンプは、供給されたクロック信号に応じ
て昇圧動作し、電源電圧と異なる高電圧を発生する。こ
の結果、半導体記憶装置の動作条件などに応じて、何れ
かのクロック信号を選択してそれに基づき高電圧を発生
することができるので、電源電圧依存性およびプロセス
依存性を低減でき、常に安定した高電圧を供給可能であ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電源電圧と異なる
電圧を発生する昇圧回路を内蔵し、当該昇圧回路により
供給された電圧でデータの書き込み、読み出しおよび消
去を行う半導体記憶装置に関するものである。
電圧を発生する昇圧回路を内蔵し、当該昇圧回路により
供給された電圧でデータの書き込み、読み出しおよび消
去を行う半導体記憶装置に関するものである。
【０００２】
【従来の技術】半導体記憶装置、例えば、不揮発性メモ
リにより構成されたフラッシュメモリにおいて、書き込
み、読み出しおよび消去時にそれぞれ電源電圧と異なる
数種類の電圧を必要である。一般的に、半導体記憶装置
に昇圧回路を内蔵させ、当該昇圧回路により必要な電圧
を発生する方法が採用されている。
リにより構成されたフラッシュメモリにおいて、書き込
み、読み出しおよび消去時にそれぞれ電源電圧と異なる
数種類の電圧を必要である。一般的に、半導体記憶装置
に昇圧回路を内蔵させ、当該昇圧回路により必要な電圧
を発生する方法が採用されている。
【０００３】通常の昇圧回路は、所定の周波数を持つ発
振信号（クロック信号）を発生する発振回路が設けら
れ、当該発振回路により発生されたクロック信号に応じ
て所定の電圧を発生する。その一例として、リングオシ
レータを用いてクロック信号を生成し、チャージポンプ
を用いてリングオシレータで生成されたクロック信号に
応じて所定の電圧を発生する。
振信号（クロック信号）を発生する発振回路が設けら
れ、当該発振回路により発生されたクロック信号に応じ
て所定の電圧を発生する。その一例として、リングオシ
レータを用いてクロック信号を生成し、チャージポンプ
を用いてリングオシレータで生成されたクロック信号に
応じて所定の電圧を発生する。
【０００４】図５は、半導体記憶装置の一構成例を示し
ている。図示のように、本例の半導体記憶装置におい
て、高電圧発生回路１００が設けられ、電源電圧ＶCCと
異なる複数の高電圧Ｖ１，Ｖ２，Ｖ３を発生し、それぞ
れローアドレスデコーダ８０、メモリセルアレイ９０お
よびセンスアンプ１５０に出力される。ローアドレスデ
コーダ８０、メモリセルアレイ９０およびセンスアンプ
１５０は、高電圧発生回路１００により発生された電圧
Ｖ１，Ｖ２およびＶ３に応じて、メモリセルアレイ９０
に対して、データの書き込み、読み出しおよび消去を行
う。
ている。図示のように、本例の半導体記憶装置におい
て、高電圧発生回路１００が設けられ、電源電圧ＶCCと
異なる複数の高電圧Ｖ１，Ｖ２，Ｖ３を発生し、それぞ
れローアドレスデコーダ８０、メモリセルアレイ９０お
よびセンスアンプ１５０に出力される。ローアドレスデ
コーダ８０、メモリセルアレイ９０およびセンスアンプ
１５０は、高電圧発生回路１００により発生された電圧
Ｖ１，Ｖ２およびＶ３に応じて、メモリセルアレイ９０
に対して、データの書き込み、読み出しおよび消去を行
う。
【０００５】図６は、図５に示す高電圧発生回路１００
の具体的な構成例を示している。図示のように、本例の
高電圧発生回路は１００は、発振回路１０１，１０２、
チャージポンプ１０３，１０４および電圧変換回路１０
５により構成されている。
の具体的な構成例を示している。図示のように、本例の
高電圧発生回路は１００は、発振回路１０１，１０２、
チャージポンプ１０３，１０４および電圧変換回路１０
５により構成されている。
【０００６】発振回路１０１および１０２は、例えば、
リングオシレータにより構成されている。これらの発振
回路により、それぞれ所定の周波数を有するクロック信
号ＣＫ１，ＣＫ２が発生される。チャージポンプ１０３
は、発振回路１０１により生成されたクロック信号ＣＫ
１に応じて、所定の電圧ＶＰ１を発生し、チャージポン
プ１０４は、発振回路１０２により生成されたクロック
信号ＣＫ２に応じて、所定の電圧ＶＰ２を発生する。電
圧ＶＰ１，ＶＰ２は電圧変換回路１０５に入力される。
リングオシレータにより構成されている。これらの発振
回路により、それぞれ所定の周波数を有するクロック信
号ＣＫ１，ＣＫ２が発生される。チャージポンプ１０３
は、発振回路１０１により生成されたクロック信号ＣＫ
１に応じて、所定の電圧ＶＰ１を発生し、チャージポン
プ１０４は、発振回路１０２により生成されたクロック
信号ＣＫ２に応じて、所定の電圧ＶＰ２を発生する。電
圧ＶＰ１，ＶＰ２は電圧変換回路１０５に入力される。
【０００７】電圧変換回路１０５は、チャージポンプ１
０３，１０４により供給された電圧ＶＰ１，ＶＰ２に応
じて、例えば、それぞれ異なるレベルを持つｎ個の電圧
Ｖ１〜Ｖｎを生成し、それぞれ所定の機能回路に供給す
る。例えば、図５に示すように、電圧Ｖ１は、ローアド
レスデコーダ８０に供給され、電圧Ｖ２は、メモリセル
アレイ９０に供給され、電圧Ｖ３は、センスアンプ１４
０に供給される。
０３，１０４により供給された電圧ＶＰ１，ＶＰ２に応
じて、例えば、それぞれ異なるレベルを持つｎ個の電圧
Ｖ１〜Ｖｎを生成し、それぞれ所定の機能回路に供給す
る。例えば、図５に示すように、電圧Ｖ１は、ローアド
レスデコーダ８０に供給され、電圧Ｖ２は、メモリセル
アレイ９０に供給され、電圧Ｖ３は、センスアンプ１４
０に供給される。
【０００８】このように、半導体記憶装置に高電圧発生
回路を内蔵することにより、電源電圧と異なるレベルを
有する複数の電圧をチップ内に生成することができ、外
部により複数の電源電圧を供給することなく必要な動作
電圧を獲得でき、回路構成の簡単化、装置の低コスト化
が図れる。
回路を内蔵することにより、電源電圧と異なるレベルを
有する複数の電圧をチップ内に生成することができ、外
部により複数の電源電圧を供給することなく必要な動作
電圧を獲得でき、回路構成の簡単化、装置の低コスト化
が図れる。
【０００９】
【発明が解決しようとする課題】ところで、上述した従
来の半導体記憶装置において、高電圧発生回路にある発
振回路は電源電圧ＶCCで動作するので、発生されたクロ
ック信号の電源電圧依存性が大きい。さらに、チャージ
ポンプなどで構成された昇圧回路により出力される電流
能力はクロック信号の周波数に依存する。この結果、チ
ャージポンプの出力電圧及び電流が電源電圧ＶCCに依存
する。近年、半導体記憶装置を含む半導体装置の低電圧
化、低消費電力化が進み、チップに供給される電源電圧
が低下し、さらに動作状況などに応じて、異なる電源電
圧が供給されることもある。このため、半導体記憶装置
の内蔵型高電圧発生回路により発生された電圧が大きく
変化し、半導体記憶装置のパフォーマンスが著しく低下
するおそれがある。
来の半導体記憶装置において、高電圧発生回路にある発
振回路は電源電圧ＶCCで動作するので、発生されたクロ
ック信号の電源電圧依存性が大きい。さらに、チャージ
ポンプなどで構成された昇圧回路により出力される電流
能力はクロック信号の周波数に依存する。この結果、チ
ャージポンプの出力電圧及び電流が電源電圧ＶCCに依存
する。近年、半導体記憶装置を含む半導体装置の低電圧
化、低消費電力化が進み、チップに供給される電源電圧
が低下し、さらに動作状況などに応じて、異なる電源電
圧が供給されることもある。このため、半導体記憶装置
の内蔵型高電圧発生回路により発生された電圧が大きく
変化し、半導体記憶装置のパフォーマンスが著しく低下
するおそれがある。
【００１０】また、リングオシレータなどにより構成さ
れた発振回路により生成されたクロック信号の周波数
は、プロセスに依存する性質がある。例えば、プロセス
のバラツキによって生成されたクロック信号の周波数が
大きく変化することがある。このため、プロセスのバラ
ツキにより影響を低減させるため、抵抗素子、容量素子
などで調節用回路を設ける手法があるが、回路のレイア
ウト面積の増加を招き、さらに、調節用回路を必要とす
る場合に、組み立て時のスループットが低下し、コスト
の増加を招くという不利益がある。
れた発振回路により生成されたクロック信号の周波数
は、プロセスに依存する性質がある。例えば、プロセス
のバラツキによって生成されたクロック信号の周波数が
大きく変化することがある。このため、プロセスのバラ
ツキにより影響を低減させるため、抵抗素子、容量素子
などで調節用回路を設ける手法があるが、回路のレイア
ウト面積の増加を招き、さらに、調節用回路を必要とす
る場合に、組み立て時のスループットが低下し、コスト
の増加を招くという不利益がある。
【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、内部生成高電圧の電源電圧の依
存性およびプロセス依存性を低減でき、高電圧発生回路
の動作を制御しやすく、コストダウンを実現できる半導
体記憶装置を提供することにある。
のであり、その目的は、内部生成高電圧の電源電圧の依
存性およびプロセス依存性を低減でき、高電圧発生回路
の動作を制御しやすく、コストダウンを実現できる半導
体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、電源電圧と異なる電圧
を発生し、発生された電圧で書き込み、読み出しおよび
消去を行う半導体記憶装置であって、外部入力端子より
入力されたクロック信号に応じて昇圧動作を行い、電源
電圧と異なる昇圧電圧を発生する昇圧回路を有する。
め、本発明の半導体記憶装置は、電源電圧と異なる電圧
を発生し、発生された電圧で書き込み、読み出しおよび
消去を行う半導体記憶装置であって、外部入力端子より
入力されたクロック信号に応じて昇圧動作を行い、電源
電圧と異なる昇圧電圧を発生する昇圧回路を有する。
【００１３】また、本発明の半導体記憶装置において
は、所定の周波数を有する発振信号を発生する発振回路
と、外部入力端子より入力されたクロック信号と上記発
振回路により発生された発振信号の何れかを選択する選
択回路と、上記選択回路により選択された信号に応じて
昇圧動作を行い、電源電圧と異なる昇圧電圧を発生する
昇圧回路とを有する。
は、所定の周波数を有する発振信号を発生する発振回路
と、外部入力端子より入力されたクロック信号と上記発
振回路により発生された発振信号の何れかを選択する選
択回路と、上記選択回路により選択された信号に応じて
昇圧動作を行い、電源電圧と異なる昇圧電圧を発生する
昇圧回路とを有する。
【００１４】また、本発明では、好適には、上記昇圧回
路は、例えば、チャージポンプにより構成され、上記選
択回路を制御する制御回路は、電源電圧の変化に応じて
上記発振回路からの発振信号または外部入力端子により
入力された上記クロックの何れかを選択させる。例え
ば、制御回路は上記電源電圧が所定のレベル以下になっ
たとき、選択回路に外部入力端子により入力された上記
クロック信号を選択させる。
路は、例えば、チャージポンプにより構成され、上記選
択回路を制御する制御回路は、電源電圧の変化に応じて
上記発振回路からの発振信号または外部入力端子により
入力された上記クロックの何れかを選択させる。例え
ば、制御回路は上記電源電圧が所定のレベル以下になっ
たとき、選択回路に外部入力端子により入力された上記
クロック信号を選択させる。
【００１５】さらに、本発明では、好適には、上記選択
回路により選択されたクロック信号を分周し、分周した
信号を上記昇圧回路に供給する分周回路を有する。
回路により選択されたクロック信号を分周し、分周した
信号を上記昇圧回路に供給する分周回路を有する。
【００１６】本発明によれば、書き込み、読み出しおよ
び消去動作時に電源電圧と異なる電圧が必要な半導体記
憶装置、例えば、不揮発性メモリセルで構成されている
フラッシュメモリにおいて、昇圧回路などの電圧供給回
路を設けて、所定のレベルを有する高電圧または負の電
圧を発生させる。電圧供給回路は、例えば、クロック信
号に応じて所定のレベルを有する電圧を発生するチャー
ジポンプ回路を有し、半導体記憶装置の動作環境、外部
から供給された電源電圧などの条件に応じて、外部クロ
ックまたはチップ内蔵の発振回路により発生された内部
クロックの何れかを選択して、チャージポンプなどに供
給する。これによって、電圧供給回路により生成された
電圧の電源電圧依存性およびプロセス依存性を低減で
き、高電圧発生回路の動作を制御しやすく、コストダウ
ンを実現できる。
び消去動作時に電源電圧と異なる電圧が必要な半導体記
憶装置、例えば、不揮発性メモリセルで構成されている
フラッシュメモリにおいて、昇圧回路などの電圧供給回
路を設けて、所定のレベルを有する高電圧または負の電
圧を発生させる。電圧供給回路は、例えば、クロック信
号に応じて所定のレベルを有する電圧を発生するチャー
ジポンプ回路を有し、半導体記憶装置の動作環境、外部
から供給された電源電圧などの条件に応じて、外部クロ
ックまたはチップ内蔵の発振回路により発生された内部
クロックの何れかを選択して、チャージポンプなどに供
給する。これによって、電圧供給回路により生成された
電圧の電源電圧依存性およびプロセス依存性を低減で
き、高電圧発生回路の動作を制御しやすく、コストダウ
ンを実現できる。
【００１７】
【発明の実施の形態】図１は本発明に係る高電圧発生回
路内蔵型の半導体記憶装置の一実施形態を示す回路図で
ある。本実施形態の半導体記憶装置は、入出力コントロ
ール回路１０、動作ロジックコントロール回路２０ａ、
ステータスレジスタ３０、アドレスレジスタ４０、コマ
ンドレジスタ５０、制御回路６０ａ、ローアドレスバッ
ファ７０、ローアドレスデコーダ８０、メモリセルアレ
イ９０、高電圧発生回路１００ａ、Ｒ／Ｂ（Ｒｅａｄｙ
／Ｂｕｓｙ）回路１１０、カラムバッファ１２０、カラ
ムデコーダ１３０、カラムレジスタ１４０およびセンス
アンプ１５０により構成されている。
路内蔵型の半導体記憶装置の一実施形態を示す回路図で
ある。本実施形態の半導体記憶装置は、入出力コントロ
ール回路１０、動作ロジックコントロール回路２０ａ、
ステータスレジスタ３０、アドレスレジスタ４０、コマ
ンドレジスタ５０、制御回路６０ａ、ローアドレスバッ
ファ７０、ローアドレスデコーダ８０、メモリセルアレ
イ９０、高電圧発生回路１００ａ、Ｒ／Ｂ（Ｒｅａｄｙ
／Ｂｕｓｙ）回路１１０、カラムバッファ１２０、カラ
ムデコーダ１３０、カラムレジスタ１４０およびセンス
アンプ１５０により構成されている。
【００１８】入出力コントロール回路１０は、アドレ
ス、データ、コマンドおよびメモリの状態を示すステー
タス信号の入力および出力動作を制御する。例えば、入
出力コントロール回路１０の制御に基づき、アドレス入
力端子を介してローアドレスおよびカラムアドレスが入
力され、アドレスレジスタ４０を介してそれぞれローア
ドレスバッファ７０およびカラムバッファ１２０に入力
される。また、書き込みのときデータ入出力端子を介し
て書き込みデータが入力され、データレジスタ１４０に
格納され、読み出しのときセンスアンプ１５０により読
み出されたデータがデータレジスタ１４０に保持されて
いるので、入出力コントロール回路１０の制御に基づ
き、データレジスタ１４０のデータがデータ入出力端子
に出力される。
ス、データ、コマンドおよびメモリの状態を示すステー
タス信号の入力および出力動作を制御する。例えば、入
出力コントロール回路１０の制御に基づき、アドレス入
力端子を介してローアドレスおよびカラムアドレスが入
力され、アドレスレジスタ４０を介してそれぞれローア
ドレスバッファ７０およびカラムバッファ１２０に入力
される。また、書き込みのときデータ入出力端子を介し
て書き込みデータが入力され、データレジスタ１４０に
格納され、読み出しのときセンスアンプ１５０により読
み出されたデータがデータレジスタ１４０に保持されて
いるので、入出力コントロール回路１０の制御に基づ
き、データレジスタ１４０のデータがデータ入出力端子
に出力される。
【００１９】動作ロジックコントロール回路２０ａは、
外部からの動作制御信号に応じて、入出力コントロール
回路１０を制御する。外部からの動作制御信号として、
チップイネーブル信号／ＣＥ、コマンドラッチイネーブ
ル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、
書き込みイネーブル信号／ＷＥ、読み出しイネーブル信
号／ＲＥおよび書き込み禁止信号／ＷＰがある。さら
に、図１に示すように、動作ロジックコントロール回路
２０ａは、外部から入力されたクロック信号ＣＬＫを受
けて、当該クロック信号ＣＬＫを高電圧発生回路１００
ａに入力する。
外部からの動作制御信号に応じて、入出力コントロール
回路１０を制御する。外部からの動作制御信号として、
チップイネーブル信号／ＣＥ、コマンドラッチイネーブ
ル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、
書き込みイネーブル信号／ＷＥ、読み出しイネーブル信
号／ＲＥおよび書き込み禁止信号／ＷＰがある。さら
に、図１に示すように、動作ロジックコントロール回路
２０ａは、外部から入力されたクロック信号ＣＬＫを受
けて、当該クロック信号ＣＬＫを高電圧発生回路１００
ａに入力する。
【００２０】ステータスレジスタ３０は、制御回路６０
により出力された動作状態を示すステータス信号を保持
して、当該ステータス信号を入出力コントロール回路１
０を介して、外部に出力する。アドレスレジスタ４０
は、入出力コントロール回路１０を介して入力されたロ
ーアドレスおよびカラムアドレスを保持し、保持された
ローアドレスをローアドレスバッファ７０に出力し、カ
ラムアドレスをカラムバッファ１２０に出力する。
により出力された動作状態を示すステータス信号を保持
して、当該ステータス信号を入出力コントロール回路１
０を介して、外部に出力する。アドレスレジスタ４０
は、入出力コントロール回路１０を介して入力されたロ
ーアドレスおよびカラムアドレスを保持し、保持された
ローアドレスをローアドレスバッファ７０に出力し、カ
ラムアドレスをカラムバッファ１２０に出力する。
【００２１】コマンドレジスタ５０は、入出力コントロ
ール回路１０を介して入力されたコマンドを保持し、保
持されたコマンドを制御回路６０ａに出力する。制御回
路６０ａは、コマンドレジスタ５０から入力されたコマ
ンドに応じて、ステータスレジスタ３０、カラムデコー
ダ１３０、データレジスタ１４０およびセンスアンプ１
５０の動作を制御する制御信号を出力する。さらに、制
御回路６０ａは、Ｒ／Ｂ回路１１０および高電圧発生回
路１００ａにそれぞれ制御信号を出力する。
ール回路１０を介して入力されたコマンドを保持し、保
持されたコマンドを制御回路６０ａに出力する。制御回
路６０ａは、コマンドレジスタ５０から入力されたコマ
ンドに応じて、ステータスレジスタ３０、カラムデコー
ダ１３０、データレジスタ１４０およびセンスアンプ１
５０の動作を制御する制御信号を出力する。さらに、制
御回路６０ａは、Ｒ／Ｂ回路１１０および高電圧発生回
路１００ａにそれぞれ制御信号を出力する。
【００２２】ローアドレスバッファ７０は、アドレスレ
ジスタ４０からのローアドレスを保持し、ローアドレス
デコーダ８０に出力する。ローアドレスデコーダ８０
は、入力されたローアドレスに応じて、メモリセルアレ
イ９０の複数のワード線のうち指定されたワード線を選
択し、それに活性化電圧を印加する。なお、選択ワード
線に印加される活性化電圧は、例えば、高電圧発生回路
１００ａにより発生された電圧である。
ジスタ４０からのローアドレスを保持し、ローアドレス
デコーダ８０に出力する。ローアドレスデコーダ８０
は、入力されたローアドレスに応じて、メモリセルアレ
イ９０の複数のワード線のうち指定されたワード線を選
択し、それに活性化電圧を印加する。なお、選択ワード
線に印加される活性化電圧は、例えば、高電圧発生回路
１００ａにより発生された電圧である。
【００２３】メモリセルアレイ９０は、行列状に配置さ
れている複数のメモリセルにより構成され、各行のメモ
リセルが同じワード線に接続され、各列のメモリセルが
同じビット線に接続されいる。さらに、ワード線は、ロ
ーアドレスデコーダ８０に接続され、ビット線はセンス
アンプ１５０に接続されている。
れている複数のメモリセルにより構成され、各行のメモ
リセルが同じワード線に接続され、各列のメモリセルが
同じビット線に接続されいる。さらに、ワード線は、ロ
ーアドレスデコーダ８０に接続され、ビット線はセンス
アンプ１５０に接続されている。
【００２４】カラムバッファ１２０は、アドレスレジス
タ４０からのカラムアドレスを保持し、カラムデコーダ
１３０に出力する。カラムデコーダ１３０は、入力され
たカラムアドレスに応じて、複数のビット線から指定さ
れたビット線を選択する。
タ４０からのカラムアドレスを保持し、カラムデコーダ
１３０に出力する。カラムデコーダ１３０は、入力され
たカラムアドレスに応じて、複数のビット線から指定さ
れたビット線を選択する。
【００２５】データレジスタ１４０は、書き込みのとき
入出力コントロール回路１０を介して入力された書き込
みデータを保持し、センスアンプ１５０に入力する。読
み出しのときセンスアンプ１５０により読み出されたデ
ータを保持し、入出力コントロール回路１０を介して外
部に出力する。
入出力コントロール回路１０を介して入力された書き込
みデータを保持し、センスアンプ１５０に入力する。読
み出しのときセンスアンプ１５０により読み出されたデ
ータを保持し、入出力コントロール回路１０を介して外
部に出力する。
【００２６】センスアンプ１５０は、読み出しのとき選
択されたビット線の電位に応じて、選択メモリセルの記
憶データを読み出し、データレジスタ１４０に出力し、
書き込みのときデータレジスタ１４０に保持されている
書き込みデータに応じて選択されたビット線の電位を設
定し、選択メモリセルに書き込みデータを格納する。
択されたビット線の電位に応じて、選択メモリセルの記
憶データを読み出し、データレジスタ１４０に出力し、
書き込みのときデータレジスタ１４０に保持されている
書き込みデータに応じて選択されたビット線の電位を設
定し、選択メモリセルに書き込みデータを格納する。
【００２７】このように構成されている半導体記憶装置
において、入出力コントロール回路１０を介して入力さ
れたコマンドが一旦コマンドレジスタ５０に保持された
あと、制御回路６０ａに送られる。制御回路６０ａで
は、コマンドにより指示された動作を制御するための制
御信号が生成され、それぞれ所定の部分回路に出力され
る。例えば、高電圧発生回路１００ａに対して制御信号
ＳＣが出力される。高電圧発生回路１００ａは、制御信
号ＳＣに応じて、電源電圧ＶCCと異なるレベルを持つ電
圧Ｖ１，Ｖ２，Ｖ３を生成し、それぞれローアドレスデ
コーダ８０、メモリセルアレイ９０およびセンスアンプ
１５０に供給される。
において、入出力コントロール回路１０を介して入力さ
れたコマンドが一旦コマンドレジスタ５０に保持された
あと、制御回路６０ａに送られる。制御回路６０ａで
は、コマンドにより指示された動作を制御するための制
御信号が生成され、それぞれ所定の部分回路に出力され
る。例えば、高電圧発生回路１００ａに対して制御信号
ＳＣが出力される。高電圧発生回路１００ａは、制御信
号ＳＣに応じて、電源電圧ＶCCと異なるレベルを持つ電
圧Ｖ１，Ｖ２，Ｖ３を生成し、それぞれローアドレスデ
コーダ８０、メモリセルアレイ９０およびセンスアンプ
１５０に供給される。
【００２８】図２は、高電圧発生回路１００ａの具体的
な構成を示す回路図である。以下、図２を参照しつつ、
本実施形態における高電圧発生回路１００ａの動作につ
いて説明する。図示のように、高電圧発生回路１００ａ
は、昇圧制御回路１０６，１０７、チャージポンプ１０
３，１０４および電圧変換回路１０５により構成されて
いる。
な構成を示す回路図である。以下、図２を参照しつつ、
本実施形態における高電圧発生回路１００ａの動作につ
いて説明する。図示のように、高電圧発生回路１００ａ
は、昇圧制御回路１０６，１０７、チャージポンプ１０
３，１０４および電圧変換回路１０５により構成されて
いる。
【００２９】昇圧制御回路１０６は、制御信号ＳＣ１、
クロック信号ＣＬＫおよびチャージポンプ１０３からフ
ィードバックされた電圧ＶＰ１を受けて、チャージポン
プ１０３にクロック信号ＣＫ１を出力する。チャージポ
ンプ１０３は、昇圧制御回路１０６からのクロック信号
ＣＫ１を受けて、これに応じて昇圧動作を行い、電源電
圧ＶCCと異なる電圧ＶＰ１を出力する。
クロック信号ＣＬＫおよびチャージポンプ１０３からフ
ィードバックされた電圧ＶＰ１を受けて、チャージポン
プ１０３にクロック信号ＣＫ１を出力する。チャージポ
ンプ１０３は、昇圧制御回路１０６からのクロック信号
ＣＫ１を受けて、これに応じて昇圧動作を行い、電源電
圧ＶCCと異なる電圧ＶＰ１を出力する。
【００３０】上記とほぼ同様に、昇圧制御回路１０７
は、制御信号ＳＣ２、クロック信号ＣＬＫおよびチャー
ジポンプ１０４からフィードバックされた電圧ＶＰ２を
受けて、チャージポンプ１０４にクロック信号ＣＫ２を
出力する。チャージポンプ１０４は、昇圧制御回路１０
７からのクロック信号ＣＫ２を受けて、これに応じて昇
圧動作を行い、電源電圧ＶCCと異なる電圧ＶＰ２を出力
する。
は、制御信号ＳＣ２、クロック信号ＣＬＫおよびチャー
ジポンプ１０４からフィードバックされた電圧ＶＰ２を
受けて、チャージポンプ１０４にクロック信号ＣＫ２を
出力する。チャージポンプ１０４は、昇圧制御回路１０
７からのクロック信号ＣＫ２を受けて、これに応じて昇
圧動作を行い、電源電圧ＶCCと異なる電圧ＶＰ２を出力
する。
【００３１】電圧変換回路１０５は、チャージポンプ１
０３および１０４からの電圧ＶＰ１，ＶＰ２を受けて、
複数の異なる電圧Ｖ１〜Ｖｎを生成して外部に供給す
る。
０３および１０４からの電圧ＶＰ１，ＶＰ２を受けて、
複数の異なる電圧Ｖ１〜Ｖｎを生成して外部に供給す
る。
【００３２】なお、高電圧発生回路１００ａは図２に示
す構成に限定されることなく、例えば、複数の昇圧制御
回路とチャージポンプからなる回路セットを設けて、２
以上の電圧を発生し、電圧変換回路１０５に供給するこ
とも可能である。
す構成に限定されることなく、例えば、複数の昇圧制御
回路とチャージポンプからなる回路セットを設けて、２
以上の電圧を発生し、電圧変換回路１０５に供給するこ
とも可能である。
【００３３】図３は、昇圧制御回路の一構成例を示して
いる。図２に示す昇圧制御回路１０６および１０７は、
例えば、この昇圧制御回路例に示す構成を有する。図示
のように、昇圧制御回路は、ＡＮＤゲートＡＮＤ１、コ
ンパレータＣＭＰ１、基準電圧源および分圧用抵抗素子
Ｒ１，Ｒ２により構成されている。
いる。図２に示す昇圧制御回路１０６および１０７は、
例えば、この昇圧制御回路例に示す構成を有する。図示
のように、昇圧制御回路は、ＡＮＤゲートＡＮＤ１、コ
ンパレータＣＭＰ１、基準電圧源および分圧用抵抗素子
Ｒ１，Ｒ２により構成されている。
【００３４】チャージポンプからフィードバックされた
電圧ＶＰ１は、抵抗素子Ｒ１とＲ２により分圧され、分
圧電圧ＶｒがコンパレータＣＭＰ１の反転入力端子
“−”に入力される。コンパレータＣＭＰ１の非反転入
力端子“＋”には、基準電圧源により発生された基準電
圧Ｖref が入力される。コンパレータＣＭＰ１により出
力された信号ＳE は、ＡＮＤゲートＡＮＤ１に入力され
る。ＡＮＤゲートＡＮＤ１は、三つの入力端子があり、
そのうち二つの入力端子には制御信号ＳＣ１と外部から
入力されたクロック信号ＣＬＫがそれぞれ入力される。
電圧ＶＰ１は、抵抗素子Ｒ１とＲ２により分圧され、分
圧電圧ＶｒがコンパレータＣＭＰ１の反転入力端子
“−”に入力される。コンパレータＣＭＰ１の非反転入
力端子“＋”には、基準電圧源により発生された基準電
圧Ｖref が入力される。コンパレータＣＭＰ１により出
力された信号ＳE は、ＡＮＤゲートＡＮＤ１に入力され
る。ＡＮＤゲートＡＮＤ１は、三つの入力端子があり、
そのうち二つの入力端子には制御信号ＳＣ１と外部から
入力されたクロック信号ＣＬＫがそれぞれ入力される。
【００３５】このように構成された昇圧制御回路におい
て、制御信号ＳＣ１およびコンパレータＣＭＰ１からの
信号ＳE に応じて出力クロック信号ＣＫ１が制御され
る。制御信号ＳＣ１がローレベルのとき、ＡＮＤゲート
ＡＮＤ１の出力端子がローレベルに保持されるので、ク
ロック信号ＣＫ１の出力がなく、チャージポンプが動作
しない。即ち、この状態において、電圧ＶＰ１が出力さ
れない。
て、制御信号ＳＣ１およびコンパレータＣＭＰ１からの
信号ＳE に応じて出力クロック信号ＣＫ１が制御され
る。制御信号ＳＣ１がローレベルのとき、ＡＮＤゲート
ＡＮＤ１の出力端子がローレベルに保持されるので、ク
ロック信号ＣＫ１の出力がなく、チャージポンプが動作
しない。即ち、この状態において、電圧ＶＰ１が出力さ
れない。
【００３６】一方、制御信号ＳＣ１がハイレベルのと
き、コンパレータＣＭＰ１からの信号ＳE に応じて、出
力クロック信号ＣＫ１が制御される。例えば、チャージ
ポンプの出力電圧ＶＰ１の分圧電圧Ｖｒが基準電圧Ｖ
ref より高い場合に、コンパレータＣＭＰ１の出力信号
ＳE はローレベルに保持される。このとき、ＡＮＤゲー
トＡＮＤ１の出力端子はローレベルに保持され、クロッ
ク信号ＣＫ１が出力されない。逆に、チャージポンプの
出力電圧ＶＰ１の分圧電圧Ｖｒが基準電圧Ｖref より低
い場合に、コンパレータＣＭＰ１の出力信号ＳE はハイ
レベルに保持される。このとき、ＡＮＤゲートＡＮＤ１
に入力されたクロック信号ＣＬＫがその出力端子に出力
される。即ち、外部から入力されたクロック信号ＣＬＫ
がＣＫ１として、チャージポンプに供給される。これに
応じてチャージポンプが動作し、電圧ＶＰ１が出力され
る。
き、コンパレータＣＭＰ１からの信号ＳE に応じて、出
力クロック信号ＣＫ１が制御される。例えば、チャージ
ポンプの出力電圧ＶＰ１の分圧電圧Ｖｒが基準電圧Ｖ
ref より高い場合に、コンパレータＣＭＰ１の出力信号
ＳE はローレベルに保持される。このとき、ＡＮＤゲー
トＡＮＤ１の出力端子はローレベルに保持され、クロッ
ク信号ＣＫ１が出力されない。逆に、チャージポンプの
出力電圧ＶＰ１の分圧電圧Ｖｒが基準電圧Ｖref より低
い場合に、コンパレータＣＭＰ１の出力信号ＳE はハイ
レベルに保持される。このとき、ＡＮＤゲートＡＮＤ１
に入力されたクロック信号ＣＬＫがその出力端子に出力
される。即ち、外部から入力されたクロック信号ＣＬＫ
がＣＫ１として、チャージポンプに供給される。これに
応じてチャージポンプが動作し、電圧ＶＰ１が出力され
る。
【００３７】上述したように、制御信号ＳＣ１は、昇圧
動作を制御するイネーブル信号の働きをし、制御信号Ｓ
Ｃ１のレベルに応じて、昇圧動作がオン／オフし、電圧
の供給を制御する。昇圧動作中に、コンパレータＣＭＰ
１により出力された信号ＳEにより、昇圧動作が調整さ
れる。この結果、チャージポンプにより、安定したレベ
ルを有する昇圧電圧ＶＰ１が出力される。なお、電圧Ｖ
Ｐ１の電圧値は、基準電圧Ｖref および分圧用抵抗素子
Ｒ１，Ｒ２の抵抗値により設定される。
動作を制御するイネーブル信号の働きをし、制御信号Ｓ
Ｃ１のレベルに応じて、昇圧動作がオン／オフし、電圧
の供給を制御する。昇圧動作中に、コンパレータＣＭＰ
１により出力された信号ＳEにより、昇圧動作が調整さ
れる。この結果、チャージポンプにより、安定したレベ
ルを有する昇圧電圧ＶＰ１が出力される。なお、電圧Ｖ
Ｐ１の電圧値は、基準電圧Ｖref および分圧用抵抗素子
Ｒ１，Ｒ２の抵抗値により設定される。
【００３８】図４は、昇圧制御回路の他の構成例を示し
ている。図示のように、本例の昇圧制御回路は、ＡＮＤ
ゲートＡＮＤ２、選択回路ＳＥＬ１、発振回路ＯＳＣ
１、コンパレータＣＭＰ１、基準電圧源および分圧用抵
抗素子Ｒ１，Ｒ２により構成されている。
ている。図示のように、本例の昇圧制御回路は、ＡＮＤ
ゲートＡＮＤ２、選択回路ＳＥＬ１、発振回路ＯＳＣ
１、コンパレータＣＭＰ１、基準電圧源および分圧用抵
抗素子Ｒ１，Ｒ２により構成されている。
【００３９】本例の昇圧制御回路は、図３に示す昇圧制
御回路に較べて、発振回路ＯＳＣ１および選択回路ＳＥ
Ｌ１が追加された。発振回路ＯＳＣ１により、クロック
信号ＣＬＫ０が発生され、選択回路ＳＥＬ１により、外
部から入力されたクロック信号ＣＬＫまたは発振回路Ｏ
ＳＣ１により生成されたクロック信号ＣＬＫ０の何れか
が選択され、選択したクロック信号がクロックＣＫ１と
してチャージポンプに供給される。なお、コンパレータ
ＣＭＰ１、基準電圧源および分圧用抵抗素子Ｒ１，Ｒ２
からなる部分回路は、図３に示す昇圧制御回路の同部分
とほぼ同じ構成を有する。
御回路に較べて、発振回路ＯＳＣ１および選択回路ＳＥ
Ｌ１が追加された。発振回路ＯＳＣ１により、クロック
信号ＣＬＫ０が発生され、選択回路ＳＥＬ１により、外
部から入力されたクロック信号ＣＬＫまたは発振回路Ｏ
ＳＣ１により生成されたクロック信号ＣＬＫ０の何れか
が選択され、選択したクロック信号がクロックＣＫ１と
してチャージポンプに供給される。なお、コンパレータ
ＣＭＰ１、基準電圧源および分圧用抵抗素子Ｒ１，Ｒ２
からなる部分回路は、図３に示す昇圧制御回路の同部分
とほぼ同じ構成を有する。
【００４０】発振回路ＯＳＣ１は、コンパレータＣＭＰ
１からの信号ＳE に応じて、所定の周波数を有するクロ
ック信号ＣＬＫ０を出力する。外部から入力されたクロ
ック信号ＣＬＫは、ＡＮＤゲートＡＮＤ２の一方の入力
端子に入力され、ＡＮＤゲートＡＮＤ２の他方の入力端
子にコンパレータＣＭＰ１からの信号ＳE が入力され
る。このため、信号ＳE により制御されたクロック信号
ＣＬＫがＡＮＤゲートＡＮＤ２により選択回路ＳＥＬ１
に入力される。
１からの信号ＳE に応じて、所定の周波数を有するクロ
ック信号ＣＬＫ０を出力する。外部から入力されたクロ
ック信号ＣＬＫは、ＡＮＤゲートＡＮＤ２の一方の入力
端子に入力され、ＡＮＤゲートＡＮＤ２の他方の入力端
子にコンパレータＣＭＰ１からの信号ＳE が入力され
る。このため、信号ＳE により制御されたクロック信号
ＣＬＫがＡＮＤゲートＡＮＤ２により選択回路ＳＥＬ１
に入力される。
【００４１】選択回路ＳＥＬ１は、制御信号ＳＣ１に応
じて、外部からのクロック信号ＣＬＫ（ＡＮＤゲートＡ
ＮＤ２の出力信号）または発振回路ＯＳＣ１により発生
されたクロック信号ＣＬＫ０の何れかを選択してチャー
ジポンプに供給する。
じて、外部からのクロック信号ＣＬＫ（ＡＮＤゲートＡ
ＮＤ２の出力信号）または発振回路ＯＳＣ１により発生
されたクロック信号ＣＬＫ０の何れかを選択してチャー
ジポンプに供給する。
【００４２】上述したように、本例の昇圧制御回路で
は、制御信号ＳＣ１は、外部クロック信号ＣＬＫまたは
内部クロック信号ＣＬＫ０を選択するための選択信号と
して機能する。即ち、制御信号ＳＣ１のレベルに応じ
て、外部から入力されたクロック信号ＣＬＫまたはチッ
プに内蔵されている発振回路ＯＳＣ１により発生された
クロック信号ＣＬＫ０の何れかが選択され、チャージポ
ンプに供給される。何れのクロック信号が選択された場
合においても、コンパレータＣＭＰ１により出力された
信号ＳE により、昇圧動作が調整される。この結果、チ
ャージポンプにより、安定したレベルを有する昇圧電圧
ＶＰ１が出力される。
は、制御信号ＳＣ１は、外部クロック信号ＣＬＫまたは
内部クロック信号ＣＬＫ０を選択するための選択信号と
して機能する。即ち、制御信号ＳＣ１のレベルに応じ
て、外部から入力されたクロック信号ＣＬＫまたはチッ
プに内蔵されている発振回路ＯＳＣ１により発生された
クロック信号ＣＬＫ０の何れかが選択され、チャージポ
ンプに供給される。何れのクロック信号が選択された場
合においても、コンパレータＣＭＰ１により出力された
信号ＳE により、昇圧動作が調整される。この結果、チ
ャージポンプにより、安定したレベルを有する昇圧電圧
ＶＰ１が出力される。
【００４３】なお、図４に示す昇圧制御回路例におい
て、昇圧動作を制御するイネーブル信号として別の制御
信号を取り込み、当該制御信号に応じて、例えば、選択
回路の出力をオン／オフさせることにより、チャージポ
ンプを動作または停止状態に設定できることはいうまで
もない。
て、昇圧動作を制御するイネーブル信号として別の制御
信号を取り込み、当該制御信号に応じて、例えば、選択
回路の出力をオン／オフさせることにより、チャージポ
ンプを動作または停止状態に設定できることはいうまで
もない。
【００４４】図４の昇圧制御回路において、制御信号に
応じて外部クロック信号または内蔵した発振回路で発生
した内部クロック信号を選択してチャージポンプに供給
することができる。このため、例えば、半導体記憶装置
の動作条件に応じて適切のクロック信号を選択すること
によって、安定した高電圧を供給することができる。そ
の一例として、例えば、内蔵型の発振回路が電源電圧Ｖ
CCに応じて動作状態が変化するいわゆる電源電圧依存性
を解消する対策として、供給された電源電圧が一定レベ
ル以上にあるとき、内部クロック信号を選択し、高電圧
を発生させる。逆に、電源電圧が低下し、一定レベル以
下になったとき、チップに内蔵されている発振回路の発
振周波数が不安定となるので、外部クロック信号を選択
することにより、低電源電圧動作時でも安定した高電圧
を供給することができる。
応じて外部クロック信号または内蔵した発振回路で発生
した内部クロック信号を選択してチャージポンプに供給
することができる。このため、例えば、半導体記憶装置
の動作条件に応じて適切のクロック信号を選択すること
によって、安定した高電圧を供給することができる。そ
の一例として、例えば、内蔵型の発振回路が電源電圧Ｖ
CCに応じて動作状態が変化するいわゆる電源電圧依存性
を解消する対策として、供給された電源電圧が一定レベ
ル以上にあるとき、内部クロック信号を選択し、高電圧
を発生させる。逆に、電源電圧が低下し、一定レベル以
下になったとき、チップに内蔵されている発振回路の発
振周波数が不安定となるので、外部クロック信号を選択
することにより、低電源電圧動作時でも安定した高電圧
を供給することができる。
【００４５】以上説明したように、本実施形態によれ
ば、昇圧制御回路により外部からのクロック信号または
内蔵型の発振回路により発生された内部クロック信号の
何れかを選択してチャージポンプに供給する。チャージ
ポンプは、供給されたクロック信号に応じて昇圧動作
し、電源電圧と異なる高電圧を発生する。これにより動
作条件に応じて何れかのクロック信号を選択し、それに
応じて高電圧を発生するするができるので、電源電圧依
存性を低減でき、常に安定した高電圧を供給可能であ
る。
ば、昇圧制御回路により外部からのクロック信号または
内蔵型の発振回路により発生された内部クロック信号の
何れかを選択してチャージポンプに供給する。チャージ
ポンプは、供給されたクロック信号に応じて昇圧動作
し、電源電圧と異なる高電圧を発生する。これにより動
作条件に応じて何れかのクロック信号を選択し、それに
応じて高電圧を発生するするができるので、電源電圧依
存性を低減でき、常に安定した高電圧を供給可能であ
る。
【００４６】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、動作条件などに応じて外部クロック信
号またはチップ内蔵型の発生回路で生成した内部クロッ
ク信号の何れかを選択して、それに応じて高電圧を発生
することにより、電源電圧またはプロセスの依存性が低
減され、安定した高電圧を供給することができる。ま
た、外部クロック信号を用いて高電圧を発生する場合に
高電圧発生回路の動作を制御しやすく、さらに、プロセ
ス依存性を対処するための調整用回路が不要となり、回
路のコストダウンを実現できる利点がある。
憶装置によれば、動作条件などに応じて外部クロック信
号またはチップ内蔵型の発生回路で生成した内部クロッ
ク信号の何れかを選択して、それに応じて高電圧を発生
することにより、電源電圧またはプロセスの依存性が低
減され、安定した高電圧を供給することができる。ま
た、外部クロック信号を用いて高電圧を発生する場合に
高電圧発生回路の動作を制御しやすく、さらに、プロセ
ス依存性を対処するための調整用回路が不要となり、回
路のコストダウンを実現できる利点がある。
【図１】本発明に係る半導体記憶装置の一実施形態を示
す回路図である。
す回路図である。
【図２】図１に示す半導体記憶装置の高電圧発生回路の
構成を示す回路図である。
構成を示す回路図である。
【図３】昇圧制御回路の一例を示す回路図である。
【図４】昇圧制御回路の他の例を示す回路図である。
【図５】従来の高電圧発生回路内蔵型半導体記憶装置の
構成を示す回路図である。
構成を示す回路図である。
【図６】従来の内蔵型高電圧発生回路の構成を示す回路
図である。
図である。
１０…入出力コントロール回路、２０，２０ａ…動作ロ
ジックコントロール回路、３０…ステータスレジスタ、
４０…アドレスレジスタ、５０…コマンドレジスタ、６
０，６０ａ…制御回路、７０…ローアドレスバッファ、
８０…ローアドレスデコーダ、９０…メモリセルアレ
イ、１００，１００ａ…高電圧発生回路、１０１，１０
２…発振回路、１０３，１０４…チャージポンプ、１０
５…電圧変換回路、１０６，１０７…昇圧制御回路、１
１０…Ｒ／Ｂ回路、１２０…カラムバッファ、１３０…
カラムデコーダ、１４０…カラムレジスタ、１５０…セ
ンスアンプ１５０、ＣＭＰ１…コンパレータ、ＡＮＤ
１，ＡＮＤ２…ＡＮＤゲート、Ｒ１，Ｒ２…抵抗素子、
Ｖref …基準電圧。
ジックコントロール回路、３０…ステータスレジスタ、
４０…アドレスレジスタ、５０…コマンドレジスタ、６
０，６０ａ…制御回路、７０…ローアドレスバッファ、
８０…ローアドレスデコーダ、９０…メモリセルアレ
イ、１００，１００ａ…高電圧発生回路、１０１，１０
２…発振回路、１０３，１０４…チャージポンプ、１０
５…電圧変換回路、１０６，１０７…昇圧制御回路、１
１０…Ｒ／Ｂ回路、１２０…カラムバッファ、１３０…
カラムデコーダ、１４０…カラムレジスタ、１５０…セ
ンスアンプ１５０、ＣＭＰ１…コンパレータ、ＡＮＤ
１，ＡＮＤ２…ＡＮＤゲート、Ｒ１，Ｒ２…抵抗素子、
Ｖref …基準電圧。
Claims (5)
- 【請求項１】電源電圧と異なる電圧を発生し、発生され
た電圧に応じて書き込み、読み出しおよび消去を行う半
導体記憶装置であって、 外部入力端子より入力されたクロック信号に応じて昇圧
動作を行い、電源電圧と異なる昇圧電圧を発生する昇圧
回路を有する半導体記憶装置。 - 【請求項２】電源電圧と異なる電圧を発生し、発生され
た電圧に応じて書き込み、読み出しおよび消去を行う半
導体記憶装置であって、 所定の周波数を有する発振信号を発生する発振回路と、 外部入力端子より入力されたクロック信号と上記発振回
路により発生された発振信号の何れかを選択する選択回
路と、 上記選択回路により選択された信号に応じて昇圧動作を
行い、電源電圧と異なる昇圧電圧を発生する昇圧回路と
を有する半導体記憶装置。 - 【請求項３】電源電圧の変化に応じて上記発振回路から
の発振信号または外部入力端子により入力された上記ク
ロック信号の何れかを上記選択回路に選択させる制御回
路を有する請求項２記載の半導体記憶装置。 - 【請求項４】上記制御回路は、上記電源電圧が所定のレ
ベル以下になったとき、上記選択回路に外部入力端子に
より入力された上記クロック信号を選択させる請求項３
記載の半導体記憶装置。 - 【請求項５】上記選択回路により選択された信号を分周
し、分周した信号を上記昇圧回路に供給する分周回路を
さらに有する請求項２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9628898A JPH11297089A (ja) | 1998-04-08 | 1998-04-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9628898A JPH11297089A (ja) | 1998-04-08 | 1998-04-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297089A true JPH11297089A (ja) | 1999-10-29 |
Family
ID=14160907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9628898A Pending JPH11297089A (ja) | 1998-04-08 | 1998-04-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11297089A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100347140B1 (ko) * | 1999-12-31 | 2002-08-03 | 주식회사 하이닉스반도체 | 전압 변환 회로 |
| US6751743B1 (en) * | 2000-12-22 | 2004-06-15 | Cisco Technology, Inc. | Method and apparatus for selecting a first clock and second clock for first and second devices respectively from an up-converted clock and an aligned clock for synchronization |
| KR100670682B1 (ko) | 2005-02-04 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체 기억 소자에서의 데이터 출력 회로 및 방법 |
| US7463476B2 (en) | 2005-03-31 | 2008-12-09 | Hynix Semiconductor Inc. | Capacitor with nanotubes and method for fabricating the same |
| JP2009278737A (ja) * | 2008-05-13 | 2009-11-26 | Renesas Technology Corp | チャージポンプ |
-
1998
- 1998-04-08 JP JP9628898A patent/JPH11297089A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100347140B1 (ko) * | 1999-12-31 | 2002-08-03 | 주식회사 하이닉스반도체 | 전압 변환 회로 |
| US6751743B1 (en) * | 2000-12-22 | 2004-06-15 | Cisco Technology, Inc. | Method and apparatus for selecting a first clock and second clock for first and second devices respectively from an up-converted clock and an aligned clock for synchronization |
| KR100670682B1 (ko) | 2005-02-04 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체 기억 소자에서의 데이터 출력 회로 및 방법 |
| US7366050B2 (en) | 2005-02-04 | 2008-04-29 | Hynix Semiconductor, Inc. | Apparatus and method for data outputting |
| US7554877B2 (en) | 2005-02-04 | 2009-06-30 | Hynix Semiconductor, Inc. | Apparatus and method for data outputting |
| US7463476B2 (en) | 2005-03-31 | 2008-12-09 | Hynix Semiconductor Inc. | Capacitor with nanotubes and method for fabricating the same |
| US7688570B2 (en) | 2005-03-31 | 2010-03-30 | Hynix Semiconductor Inc. | Capacitor with nanotubes and method for fabricating the same |
| JP2009278737A (ja) * | 2008-05-13 | 2009-11-26 | Renesas Technology Corp | チャージポンプ |
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