JPH11297830A - 半導体素子及びその製造方法 - Google Patents

半導体素子及びその製造方法

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JPH11297830A
JPH11297830A JP10293125A JP29312598A JPH11297830A JP H11297830 A JPH11297830 A JP H11297830A JP 10293125 A JP10293125 A JP 10293125A JP 29312598 A JP29312598 A JP 29312598A JP H11297830 A JPH11297830 A JP H11297830A
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JP
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insulating film
contact hole
forming
semiconductor device
via hole
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JP10293125A
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English (en)
Inventor
Kyotai Ri
京 泰 李
Young-Wug Kim
永 郁 金
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 微細コンタクトホール或いはビアホールの形
成時に発生する工程不良を除去して、半導体素子の高集
積化と高性能化を図り得る半導体素子及びその製造方法
を提供すること。 【解決手段】 半導体基板Ｓ上に第１層間絶縁膜２１０
を形成し、この第１層間絶縁膜２１０に第１コンタクト
ホールｈ１を形成し、この第１コンタクトホールｈ１を
第１導電性プラグ２１４で埋めた後、第１層間絶縁膜２
１０上に第２層間絶縁膜２１６を形成し、この第２層間
絶縁膜２１６に第１コンタクトホールｈ１に連続して第
２コンタクトホールｈ２を形成し、この第２コンタクト
ホールｈ２を第２導電性プラグ２１８で埋め、コンタク
トホール部を完成させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に係るもので、詳しくは微細コンタクトホール
或いはビアホールの形成時に発生する工程不良を除去し
て高集積度と高性能を有する半導体素子を実現し得る半
導体素子及びその製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の微細化が進むに従い素
子の集積度を高めてチップサイズを最小化すると同時に
素子の性能を最大化する方向で技術開発が行われてお
り、素子製造時に微細パターン加工と多層配線工程の必
要性が大きくなっている。よって、現在コンタクトホー
ルやビアホールの加工が0.5 μm 以下の幅と0.5μm 以
上の深さを有するように実施され、パターン間の接続の
ためのコンタクトホールとビアホール内の埋め込みに関
しても既存の金属スパッタリング及びフロー方法とは異
なってCVD 法を用いた導電性プラグの適用が必然的に要
求されている。
【０００３】しかし、例えばコンタクトホールの幅と深
さをそれぞれ上記のように0.5 μm以下と0.5 μm 以上
にする場合、最終的に作られるコンタクトホールのアス
ペクト比（縦横比）が２以上となって、コンタクトホー
ルを形成するための食刻工程時或いは導電性プラグを形
成するための導電性膜充填時に半導体製造装置の性能限
界により工程不良が発生するので、0.25μm 以下のサイ
ズを有するコンタクトホールの形成時は導電性プラグの
適用に限界があるのが実情である。これはコンタクトホ
ールの幅がある限界値以上に小さくなると、写真食刻工
程の実施時に光アライナの焦点深さマージンの限界のた
め所望形状のコンタクトホールを製作することが難しく
なることと、ＣＶＤ装置を用いてアスペクト比が大きい
コンタクトホールの内部に導電性膜を充填することが容
易でないことにより発生するものであり、これを改善す
るためには半導体製造装置の性能限界を高めるか、又は
安定性のある食刻工程と膜蒸着工程が行われるように工
程材料を変更するなどの努力が必要である。しかし、現
在上述の二つの技術要求を実現するには難しさがあっ
て、導電性プラグ法は実際の工程に適用されていないの
が現状である。
【０００４】以上の点を図８乃至図１０に示す従来の半
導体素子の製造方法を参照してより詳細に説明する。こ
こでは、便宜上従来の製造方法を大きく３段階に区分し
て説明する。第１段階として、図８に示すように、埋込
み分離領域100 が形成された半導体基板（例えばシリコ
ン基板）Ｓ上のアクティブ領域の所定部分にシリサイド
を上部に有するゲート電極102 を形成し、このゲート電
極102 をマスクとして基板Ｓ内に低濃度の不純物をイオ
ン注入して前記ゲート電極102 両側の基板Ｓ内部に低濃
度不純物注入領域（以下、ＬＤＤ(lightly doped dra
in) 領域という）104を形成する。次いで、ゲート電極1
02 の両側面に絶縁膜材質のスペーサ106 を形成し、そ
の上で再度高濃度の不純物をイオン注入して前記スペー
サ106 両側の基板Ｓ内部にソース／ドレイン領域108 を
形成する。
【０００５】第２段階として、図９に示すように、ゲー
ト電極102 とスペーサ106 を有する基板Ｓ上の全面に所
定厚さの層間絶縁膜110 を形成し、この層間絶縁膜110
をＣＭＰ工程により平坦化する。次いで、写真食刻工程
を施して層間絶縁膜110 上にコンタクトホール形成部
（例えば、ゲート電極102 表面の所定部分とソース／ド
レイン領域108 上の所定部分）を限定する感光膜パター
ン（図示せず）を形成し、該感光膜パターンをマスクと
して層間絶縁膜110 を食刻してコンタクトホールｈを形
成した後前記感光膜パターンを除去する。その後、ＣＶ
Ｄ法により前記コンタクトホールｈを含む層間絶縁膜11
0 上の全面に２〜３層積層構造の複合膜からなる導電性
膜を形成し、ＣＭＰ工程により前記絶縁膜110 の表面が
露出されるまでこれを平坦化する。その結果、コンタク
トホールｈ内にのみ導電性膜が残り、コンタクトホール
ｈ内に導電性プラグ112 が形成される。
【０００６】第３段階として、図１０に示すように、導
電性プラグ112 と接続されるように層間絶縁膜110 上の
所定部分にAl合金、Cu合金材質の金属配線114 を形成し
て、全工程を終了する。
【０００７】
【発明が解決しようとする課題】しかるに、上記のよう
な従来の半導体素子の製造方法では、１回の製造工程、
すなわち１回の写真食刻工程、１回の食刻工程、１回の
導電性プラグ形成工程で埋込みコンタクトホール部を製
造しているので、次のような２つの問題点があった。 （１）コンタクトホールｈのアスペクト比が大きくなる
と、これを形成するための食刻工程（写真食刻工程と食
刻工程）の実施時、光学設備の露光装置と食刻装置の焦
点深さマージン限界によりパターンのＣＤ(critical di
mension)制御が行われないため、光アライナの焦点深さ
限界を越えた部分は正しい食刻が行われなく、よって、
工程実施中に発生したポリマ成分と層間絶縁膜110 の酸
化膜（例えば、PSG,BPSGなど）成分の一部が食刻工程完
了後もコンタクトホールｈの下部に残存物としてそのま
ま残る現象が発生する。そして、このようにポリマ及び
絶縁膜成分がコンタクトホールｈの下側（図１０の符号
Ｉで標記された部分）に残存する場合、食刻工程の終了
後にコンタクトホールｈが完全にオープンされないた
め、以後導電性膜の形成時接触不良が発生して素子の信
頼性が低下する。 （２）ＣＶＤ法を用いた導電性膜の形成時、コンタクト
ホールｈ上部の両エッジ側壁にオーバハングが発生する
ため、コンタクトホールｈのアスペクト比が大きい場
合、その内部に導電性膜が完全に充填される前にコンタ
クトホールｈの上端部が先に閉じて膜蒸着工程が完了し
た以後もコンタクトホールｈの内部の導電性膜にボイド
が生成される。これが甚だしくなると、コンタクトホー
ルｈ内で下部の導電性膜と上部の導電性膜がオープンさ
れる場合もある。このような現象はコンタクトホールｈ
の幅が小さくてアスペクト比が大きくなる場合にさらに
甚だしくなり、コンタクトホールｈのアスペクト比が大
きい場合はそうでない場合と比べコンタクトホールｈの
内部に導電性膜を充填することが非常に難しくなる。そ
して、このように導電性膜の内部にボイドが発生する場
合、これが不純物の役割をしてコンタクトホール部の抵
抗が大きくなるため、半導体素子の電気的な動作特性が
低下して信頼性が低下するという問題点が発生する。
【０００８】以上のような問題点のため、現在、コンタ
クトホールのアスペクト比をある限界値以上に加工する
ことが不可能であって半導体素子の集積度を高めるのに
限界があり、又前述の工程不良（例えば、コンタクトホ
ールが完全にオープンされなくて発生する接触不良及び
導電性膜充填工程の難しさに起因する動作特性低下な
ど）により半導体素子の性能が低下するという短所が発
生して、これに対する改善策が至急に要求されている。
【０００９】本発明の目的は、微細コンタクトホール或
いはビアホールの形成時に発生する工程不良を除去する
ことにより、半導体素子の高集積化と高性能化を図り得
る半導体素子及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体素子は、
基板上に形成され、第１コンタクトホール或いは第１ビ
アホールを備えた第１層間絶縁膜と、前記第１コンタク
トホール或いは第１ビアホール内に形成された第１導電
性プラグと、前記第１層間絶縁膜上に形成され、前記第
１コンタクトホール或いは第１ビアホールと連続して第
２コンタクトホール或いは第２ビアホールを有する第２
層間絶縁膜と、前記第２コンタクトホール或いは第２ビ
アホール内に形成された第２導電性プラグと、この第２
導電性プラグと接続されて前記第２層間絶縁膜上の所定
部分に形成された金属配線とからなることを特徴とす
る。
【００１１】本発明の半導体素子の製造方法は、基板上
に第１コンタクトホール或いは第１ビアホールを備えた
第１層間絶縁膜を形成する工程と、前記第１コンタクト
ホール或いは第１ビアホール内に第１導電性プラグを形
成する工程と、前記第１層間絶縁膜上に前記第１コンタ
クトホール或いは第１ビアホールと連続する第２コンタ
クトホール或いは第２ビアホールを有する第２層間絶縁
膜を形成する工程と、前記第２コンタクトホール或いは
第２ビアホール内に第２導電性プラグを形成する工程
と、前記第２導電性プラグと接続される金属配線を前記
第２層間絶縁膜上の所定部分に形成する工程とを備える
ことを特徴とする。
【００１２】上記のような本発明において、第２コンタ
クトホール或いは第２ビアホールと第１コンタクトホー
ル或いは第１ビアホールは互いに同様な幅を有するよう
に形成することもできるし、互いに異なる幅を有するよ
うに形成することもできる。好ましくは第２コンタクト
ホール或いは第２ビアホールが第１コンタクトホール或
いは第１ビアホールよりも大きい幅を有するように形成
する。
【００１３】そして、上記の本発明によれば、コンタク
トホール或いはビアホールが感光膜パターンをマスクと
した一回の食刻工程でなく多段階工程により形成される
から、それぞれの分割コンタクトホール或いはビアホー
ル形成時に層間絶縁膜の厚さを既存よりも薄くすること
ができる。よって、層間絶縁膜上に形成される感光膜パ
ターンの厚さも薄く形成できて光アライナの焦点深さマ
ージンが向上するので、写真食刻工程及び食刻工程実施
時に発生する工程不良をなくして微細コンタクトホール
或いはビアホールの加工が可能になる。又、コンタクト
ホール或いはビアホールの深さが既存の場合よりも浅い
状態で導電性膜蒸着工程が行われるから、コンタクトホ
ール或いはビアホール内部に導電性膜を充填させること
が容易であると共に、ボイドの発生を最小化することが
できるようになる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て詳細に説明する。本発明は、半導体基板と配線間を電
気的に接続するコンタクトホール或いは配線と配線間を
電気的に接続するビアホールを一回の写真食刻工程と乾
式食刻工程でなく、多段階の写真食刻工程と乾式食刻工
程でもって形成することにより、半導体製造装備（露光
装置と食刻装置）の限界によりアスペクト比が大きいコ
ンタクトホール或いはビアホールを形成するときに発生
する工程不良を除去できるようにした技術であって、こ
れを図１乃至図７に示された図面を参照して説明する。
【００１５】図１乃至図７は本発明による半導体素子の
製造方法の実施の形態を工程順に示す断面図である。こ
の実施の形態は、７段階に区分してその製造方法を説明
する。第１段階として、図１に示すように、埋込み分離
領域200 が形成された半導体基板（例えばシリコン基
板）Ｓ上のアクティブ領域の所定部分に上部にシリサイ
ドが形成されたポリシリコン材質のゲート電極202 を形
成し、このゲート電極202 をマスクとして基板Ｓ内に低
濃度不純物をイオン注入することにより、ゲート電極20
2 の両側の基板Ｓ内にＬＤＤ領域204 を形成する。次い
で、前記ゲート電極202 を有する基板Ｓ上の全面に絶縁
膜を形成し、この絶縁膜を異方性乾式食刻することによ
りゲート電極202 の両側壁に絶縁膜材質のスペーサ206
を形成した後、基板Ｓ内に高濃度の不純物をイオン注入
することによりスペーサ206 両側の基板Ｓ内にソース／
ドレイン領域208 を形成して、ＬＤＤ構造のトランジス
タを完成させる。
【００１６】第２段階として、図２に示すように、ゲー
ト電極202 とスペーサ206 を有する基板Ｓ上の全面に所
定厚さの第１層間絶縁膜210 を形成し、膜の平坦化特性
を向上させるため７００〜９００°Ｃの温度で熱処理を
行った後、ＣＭＰ工程を施して第１層間絶縁膜210 を平
坦化する。このとき、第１層間絶縁膜210 はＢＰＳＧ(b
oron phospho-silicate glass)、ＰＳＧ(phospho si
licate glass)、ＵＳＧ(undoped silicate glass) 又
はＮＳＧ(nondoped silicate glass) 、ＳＯＧ(spin
on glass)の単層構造或いはこれらの積層構造で形成さ
れ、熱処理工程は省略しても構わない。次いで、写真食
刻工程を用いて第１層間絶縁膜210 上にコンタクトホー
ル形成部を限定する感光膜パターン212aを形成し、この
感光膜パターン212aをマスクとして第１層間絶縁膜210
を乾式食刻して、前記シリサイドの形成されたゲート電
極202 表面と前記ソース／ドレイン領域208 表面の所定
部分が露出されるように第１コンタクトホールh1を形成
する。
【００１７】ここで、第１層間絶縁膜210 はＣＭＰ工程
でなくＳＯＧエッチバック工程又は感光膜（フォトレジ
スト）エッチバック工程を適用して平坦化することもで
き、その場合の第１層間絶縁膜210 の形成工程および第
１コンタクトホールh1の形成工程は次の通りである。
【００１８】まず、ＳＯＧエッチバック工程を適用した
場合を（ａ）乃至（ｃ）段階に区分して説明する。
（ａ）段階として、ゲート電極202 とスペーサ206 が形
成された基板Ｓ上の全面に第１絶縁膜（図示せず）を形
成し、この第１絶縁膜上に所定厚さのＳＯＧを形成した
後熱処理を実施する。（ｂ）段階として、ゲート電極20
2上の第１絶縁膜が所定厚さだけ残存するようにＳＯＧ
と第１絶縁膜をエッチバックし、このエッチバック工程
により平坦化された第１絶縁膜とＳＯＧ上に所定厚さの
第２絶縁膜（図示せず）を形成する。（ｃ）段階とし
て、第２絶縁膜上にコンタクトホール形成部を限定する
感光膜パターン212aを形成し、これをマスクとして第２
絶縁膜とＳＯＧ、そして第１絶縁膜を選択食刻してゲー
ト電極202 及びソース／ドレイン領域208 と接触する構
造の第１コンタクトホールh1を形成して、工程を終了す
る。
【００１９】次いで、感光膜エッチバック工程を適用し
た場合を（ａ）乃至（ｃ）段階に区分して説明する。
（ａ）段階として、ゲート電極202 とスペーサ206 が形
成された基板Ｓ上の全面に第１絶縁膜（図示せず）を形
成し、この第１絶縁膜上に所定厚さの感光膜を形成す
る。（ｂ）段階として、ゲート電極202 上の第１絶縁膜
が所定厚さだけ残存するように感光膜と第１絶縁膜をエ
ッチバックし、第１絶縁膜上の段差部に残留した感光膜
をエッチング工程により除去した後、第１絶縁膜全面に
所定厚さの第２絶縁膜を形成する。（ｃ）段階として、
第２絶縁膜上にコンタクトホール形成部を限定する感光
膜パターン212aを形成し、該感光膜パターン212aをマス
クとして第１、第２絶縁膜を選択食刻してゲート電極20
2 及びソース／ドレイン領域208 と接触する構造の第１
コンタクトホールh1を形成して、工程を終了する。
【００２０】これら２つの方法において、平坦化特性を
向上させるために第２絶縁膜形成後所定温度（例えば７
００〜９００°Ｃ）で熱処理する工程を実施しても構わ
ない。
【００２１】第３段階として、図３に示すように、感光
膜パターン212aを除去した後、ＣＶＤ法にて第１コンタ
クトホールh1を含む第１層間絶縁膜210 上の全面にTi、
TiN、TiW 、TaN 、W 、Al合金、Cu合金などの導電性膜
を形成する。次いで、ＣＭＰ工程にて導電性膜を平坦化
して第１コンタクトホールh1内のみに導電性膜が残留す
るようにする。その結果、第１コンタクトホールｈ１内
に前述の材質の第１導電性プラグ214 が形成される。こ
のとき、第１導電性プラグ214 がW,Cu,Al で形成された
場合、膜蒸着特性を向上させるために第１コンタクトホ
ールh1内部にTi/TiN、Ti/TiW、Ti/TiNなどの積層構造或
いはCo単層構造を有する障壁金属膜（図示せず）を更に
形成すべきである。
【００２２】第４段階として、図４に示すように、第１
導電性プラグ214 上を含む第１層間絶縁膜210 上の全面
に第２層間絶縁膜216 を形成する。
【００２３】第５段階として、図５に示すように、第２
層間絶縁膜216 の表面に写真食刻工程で感光膜パターン
212bを形成する。このとき、感光膜パターン212bは、第
１コンタクトホールh1部上の第２層間絶縁膜216 表面が
所定部分露出されるように形成される。しかる後、感光
膜パターン212bをマスクとして第２層間絶縁膜216 を乾
式食刻することにより、第１コンタクトホールh1と上下
に連続する構造の第２コンタクトホールh2を第２層間絶
縁膜216 に形成する。このとき、第１、第２コンタクト
ホールh1，h2は互いに異なる幅を有するように製作する
こともできるし、同様な幅を有するように製作すること
もできるが、好ましくは第２コンタクトホールh2が第１
コンタクトホールh1の幅の１．０〜２．５倍程度の大き
さを有するように形成することが好ましい。
【００２４】第６段階として、図６に示すように、感光
膜パターン212bを除去した後、前記第２コンタクトホー
ルh2を含む第２層間絶縁膜216 上の全面にＣＶＤ法によ
りTi、TiN 、TiW 、TaN 、W 、Al合金、Cu合金などの材
質からなる導電性膜を形成し、次いでＣＭＰ工程を施し
て平坦化して第２コンタクトホールh2内にのみ前記導電
性膜を残すことにより、この第２コンタクトホールh2内
に第２導電性プラグ218 を形成する。
【００２５】第７段階として、図７に示すように、第２
層間絶縁膜216 上の所定部分に、第２導電性プラグ218
と接続されるAl合金又はCu合金材質の金属配線220 を形
成して、全工程を終了する。
【００２６】以上のようにコンタクトホールを多段階の
写真食刻工程と乾式食刻工程でもって形成する場合、半
導体素子の製造に際してアスペクト比が大きいコンタク
トホールが要求されても基板Ｓとコンタクトをなす第
１、第２層間絶縁膜210 、216の厚さを既存よりも充分
薄くすることができるから、第１、第２コンタクトホー
ルh1，h2の形成時食刻時間が短くなるとともに、感光膜
パターン212a,212b の厚さも薄くできる。よって、光ア
ライナの焦点深さマージンが向上して、微細パターン加
工が可能になる。又、第１、第２コンタクトホールh1，
h2内部に導電性膜を充填する工程が容易になってボイド
の発生を最小化させることができるから、膜質特性が改
善される。そして、これらから半導体素子の高集積化と
高性能化を実現することができるようになる。
【００２７】その結果、図７から分かるように、半導体
基板Ｓ上に第１コンタクトホールh1を備えた第１層間絶
縁膜210 が形成され、第１コンタクトホールh1内には第
１導電性プラグ214 が形成され、第１層間絶縁膜210 上
には第１コンタクトホールh1と連続する第２コンタクト
ホールh2を有する第２層間絶縁膜216 が形成され、第２
コンタクトホールh2内には第２導電性プラグ218 が形成
され、第２層間絶縁膜216 上の所定部分には第２導電性
プラグ218 と接続されるように金属配線220 が形成され
た構造の半導体素子が完成する。
【００２８】この場合、半導体基板Ｓには前述のシリコ
ン基板以外にＳＯＩを使用することができる。また、基
板として、半導体基板に代えて、任意の導電性パターン
（例えば上部にシリサイドが形成され、側壁には絶縁膜
材質のスペーサが形成されたゲート電極、又はAl合金或
いはCu合金材質の金属配線）が形成された絶縁基板も使
用可能であり、これは前述したように本発明に提示され
たコンタクトホールの形成工程が半導体基板と配線間を
接続する工程に限定されるものでなく、シリサイドと配
線間或いは配線と配線間を接続するビアホールの形成時
も同様に適用できるからである。このとき、第１、第２
コンタクトホールh1,h2 は前述したように互いに同様な
幅を有するように形成することができるし、互いに異な
る幅を有するように形成することもできるが、第２コン
タクトホールh2の幅を第１コンタクトホールh1の幅より
も大きい大きさに製作することが工程実施上一層有利で
ある。
【００２９】
【発明の効果】以上詳細に説明したように本発明によれ
ば、高集積化された半導体素子のコンタクトホール或い
はビアホールの形成を一回の写真食刻工程と乾式食刻工
程で行うのではなく、多段階の工程で行うようにしたの
で、（１）それぞれの分割ホール形成時基板と接触する
層間絶縁膜とその上に形成される感光膜パターンの厚さ
を既存よりも薄くすることができ、その結果として光ア
ライナの焦点深さマージン限界により起こる工程不良
（例えばコンタクトホールが完全にオープンされなくて
発生する接触不良）を防止することができるから微細ホ
ールの加工が可能になる、（２）コンタクトホール或い
はビアホール内部に導電性膜を充填することが容易であ
ってボイドの発生を最小化することができるようにな
り、これらから半導体素子の高集積化と高性能化を実現
することが可能となる。また、（３）導電性膜間の層間
距離が長くなって絶縁膜のキャパシタンスによる半導体
素子のスピード減少を減らすことができるので、より一
層の高性能化を図ることができる。
【図面の簡単な説明】
【図１】本発明による半導体素子の製造方法の実施の形
態を示す断面図。
【図２】本発明による半導体素子の製造方法の実施の形
態を示す断面図。
【図３】本発明による半導体素子の製造方法の実施の形
態を示す断面図。
【図４】本発明による半導体素子の製造方法の実施の形
態を示す断面図。
【図５】本発明による半導体素子の製造方法の実施の形
態を示す断面図。
【図６】本発明による半導体素子の製造方法の実施の形
態を示す断面図。
【図７】本発明による半導体素子の製造方法の実施の形
態を示す断面図。
【図８】従来の半導体素子の製造方法を示す断面図。
【図９】従来の半導体素子の製造方法を示す断面図。
【図１０】従来の半導体素子の製造方法を示す断面図。
【符号の説明】
Ｓ 半導体基板 ２１０ 第１層間絶縁膜 ｈ１ 第１コンタクトホール ２１４ 第１導電性プラグ ２１６ 第２層間絶縁膜 ｈ２ 第２コンタクトホール ２１８ 第２導電性プラグ ２２０ 金属配線

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 基板上に形成され、第１コンタクトホー
    ル或いは第１ビアホールを備えた第１層間絶縁膜と、 前記第１コンタクトホール或いは第１ビアホール内に形
    成された第１導電性プラグと、 前記第１層間絶縁膜上に形成され、前記第１コンタクト
    ホール或いは第１ビアホールと連続して第２コンタクト
    ホール或いは第２ビアホールを有する第２層間絶縁膜
    と、 前記第２コンタクトホール或いは第２ビアホール内に形
    成された第２導電性プラグと、 この第２導電性プラグと接続されて前記第２層間絶縁膜
    上の所定部分に形成された金属配線とからなることを特
    徴とする半導体素子。
  2. 【請求項２】 前記第２コンタクトホール或いは第２ビ
    アホールと前記第１コンタクトホール或いは第１ビアホ
    ールは異なる幅であることを特徴とする請求項１記載の
    半導体素子。
  3. 【請求項３】 前記第２コンタクトホール或いは第２ビ
    アホールは、前記第１コンタクトホール或いは第１ビア
    ホールよりも大きい幅を有することを特徴とする請求項
    １記載の半導体素子。
  4. 【請求項４】 前記基板は半導体基板であることを特徴
    とする請求項１記載の半導体素子。
  5. 【請求項５】 前記基板は、導電性パターンが形成され
    た絶縁基板であることを特徴とする請求項１記載の半導
    体素子。
  6. 【請求項６】 前記導電性パターンは、シリサイド、Al
    合金、Cu合金のうちいずれか１つで形成されることを特
    徴とする請求項５記載の半導体素子。
  7. 【請求項７】 前記基板はＳＯＩであることを特徴とす
    る請求項１記載の半導体素子。
  8. 【請求項８】 前記第１、第２層間絶縁膜は、ＢＰＳ
    Ｇ、ＰＳＧ、ＵＳＧ、ＳＯＧの単層構造であるか、或い
    はこれらの積層構造であることを特徴とする請求項１記
    載の半導体素子。
  9. 【請求項９】 前記第１、第２導電性プラグは、Ti、Ti
    N 、TiW 、TaN 、W、Al合金、Cu合金のうちいずれか１
    つで形成されることを特徴とする請求項１記載の半導体
    素子。
  10. 【請求項１０】 前記第１、第２導電性プラグがW 、Cu
    Alからなる場合、前記第１、第２コンタクトホール或
    いは第１、第２ビアホール内に障壁金属膜が更に形成さ
    れることを特徴とする請求項９記載の半導体素子。
  11. 【請求項１１】 前記障壁金属膜は、Ti/TiN、Ti/TiW、
    Ti/TaNの積層構造或いはCoの単層構造を有することを特
    徴とする請求項１０記載の半導体素子。
  12. 【請求項１２】 基板上に第１コンタクトホール或いは
    第１ビアホールを備えた第１層間絶縁膜を形成する工程
    と、 前記第１コンタクトホール或いは第１ビアホール内に第
    １導電性プラグを形成する工程と、 前記第１層間絶縁膜上に前記第１コンタクトホール或い
    は第１ビアホールと連続する第２コンタクトホール或い
    は第２ビアホールを有する第２層間絶縁膜を形成する工
    程と、 前記第２コンタクトホール或いは第２ビアホール内に第
    ２導電性プラグを形成する工程と、 前記第２導電性プラグと接続される金属配線を前記第２
    層間絶縁膜上の所定部分に形成する工程とを備えること
    を特徴とする半導体素子の製造方法。
  13. 【請求項１３】 前記基板は半導体基板であることを特
    徴とする請求項１２記載の半導体素子の製造方法。
  14. 【請求項１４】 前記基板は導電性パターンが形成され
    た絶縁基板であることを特徴とする請求項１２記載の半
    導体素子の製造方法。
  15. 【請求項１５】 前記導電性パターンは、シリサイド、
    Al合金、Cu合金のうちいずれか１つであることを特徴と
    する請求項１４記載の半導体素子の製造方法。
  16. 【請求項１６】 前記基板はＳＯＩであることを特徴と
    する請求項１２記載の半導体素子の製造方法。
  17. 【請求項１７】 前記基板上に第１コンタクトホール或
    いは第１ビアホールを備えた第１層間絶縁膜を形成する
    工程は、 前記基板上に第１絶縁膜を形成する工程と、 前記第１絶縁膜上に所定厚さのＳＯＧを形成する工程
    と、 前記ＳＯＧと第１絶縁膜とをエッチバックして膜を平坦
    化する工程と、 平坦化された前記第１絶縁膜とＳＯＧ上に第２絶縁膜を
    形成する工程と、 前記第２絶縁膜上にコンタクトホール形成部或いはビア
    ホール形成部を限定する感光膜パターンを形成する工程
    と、 前記感光膜パターンをマスクとして前記第２絶縁膜とＳ
    ＯＧ、そして第１絶縁膜を選択食刻して第１コンタクト
    ホール或いは第１ビアホールを形成する工程とからなる
    ことを特徴とする請求項１２記載の半導体素子の製造方
    法。
  18. 【請求項１８】 前記基板上に第１コンタクトホール或
    いは第１ビアホールを備えた第１層間絶縁膜を形成する
    工程は、 前記基板上に第１絶縁膜を形成する工程と、 前記第１絶縁膜上に所定厚さの感光膜を形成する工程
    と、 前記感光膜と第１絶縁膜とをエッチバックして膜を平坦
    化する工程と、 平坦化された前記第１絶縁膜上の段差部に残存する前記
    感光膜を除去する工程と、 前記第１絶縁膜上に所定厚さの第２絶縁膜を形成する工
    程と、 前記第２絶縁膜上にコンタクトホール形成部或いはビア
    ホール形成部を限定する感光膜パターンを形成する工程
    と、 前記感光膜パターンをマスクとして前記第１、第２絶縁
    膜を選択食刻して第１コンタクトホール或いは第１ビア
    ホールを形成する工程とからなることを特徴とする請求
    項１２記載の半導体素子の製造方法。
  19. 【請求項１９】 前記第２絶縁膜形成後７００〜９００
    °Ｃの温度で熱処理する工程を更に含むことを特徴とす
    る請求項１７又は１８記載の半導体素子の製造方法。
  20. 【請求項２０】 前記基板上に第１コンタクトホール或
    いは第１ビアホールを備えた第１層間絶縁膜を形成する
    工程は、 前記基板上に第１層間絶縁膜を形成する工程と、 前記第１層間絶縁膜をＣＭＰ処理により平坦化する工程
    と、 平坦化された前記第１層間絶縁膜上にコンタクトホール
    形成部或いはビアホール形成部を限定する感光膜パター
    ンを形成する工程と、 前記感光膜パターンをマスクとして前記第１層間絶縁膜
    を選択食刻して第１コンタクトホール或いは第１ビアホ
    ールを形成する工程とからなることを特徴とする請求項
    １２記載の半導体素子の製造方法。
  21. 【請求項２１】 前記第１層間絶縁膜形成後７００〜９
    ００°Ｃの温度で熱処理する工程を更に含むことを特徴
    とする請求項２０記載の半導体素子の製造方法。
  22. 【請求項２２】 前記第１、第２層間絶縁膜は、ＢＰＳ
    Ｇ、ＰＳＧ、ＵＳＧ、ＳＯＧの単層構造であるか、或い
    はこれらの積層構造であることを特徴とする請求項１２
    記載の半導体素子の製造方法。
  23. 【請求項２３】 前記第１、第２コンタクトホール或い
    は第１、第２ビアホールは、互いに異なる幅に形成する
    ことを特徴とする請求項１２記載の半導体素子の製造方
    法。
  24. 【請求項２４】 前記第２コンタクトホール或いは第２
    ビアホールの幅は、前記第１コンタクトホール或いは第
    １ビアホール幅の１．０〜２．５倍の大きさに形成する
    ことを特徴とする請求項１２記載の半導体素子の製造方
    法。
  25. 【請求項２５】 前記第１コンタクトホール或いは第１
    ビアホール内に第１導電性プラグを形成する工程は、 前記第１コンタクトホール或いは第１ビアホールを含む
    前記第１層間絶縁膜上の全面に導電性膜を形成する工程
    と、 ＣＭＰ工程にて前記導電性膜を平坦化して前記第１コン
    タクトホール或いは第１ビアホール内のみに選択的に前
    記導電性膜を残留させる工程とからなることを特徴とす
    る請求項１２記載の半導体素子の製造方法。
  26. 【請求項２６】 前記第１、第２導電性プラグは、Ti、
    TiN 、TiW 、TaN 、W 、Al合金、Cu合金のうちいずれか
    １つで形成することを特徴とする請求項１２記載の半導
    体素子の製造方法。
  27. 【請求項２７】 前記第１、第２導電性プラグをW 、C
    u、Alで形成する場合、前記第１、第２コンタクトホー
    ル或いは第１、第２ビアホール内に障壁金属膜を形成す
    る工程を更に含むことを特徴とする請求項２６記載の半
    導体素子の製造方法。
  28. 【請求項２８】 前記障壁金属膜は、Ti/TiN、Ti/TiW、
    Ti/TaNの積層構造或いはCoの単層構造であることを特徴
    とする請求項２７記載の半導体素子の製造方法。
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