JPH11297852A - 半導体装置およびその製造方法 - Google Patents
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Recrystallisation Techniques (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】少なくとも２層のポリシリコン層と金属シリサ
イド層または金属層が積層された構造の配線層を有する
半導体装置において、導電型の異なる不純物の金属シリ
サイド層または金属層中での相互拡散や、基板への拡散
による半導体装置特性の変動が抑制された半導体装置お
よびその製造方法を提供する。 【解決手段】第１のアモルファスシリコン層５の上層
に、第２のアモルファスシリコン層６を積層し、アニー
ルにより前記アモルファスシリコン層中の不純物を拡散
させるのと同時に、アモルファスシリコンを結晶化さ
せ、その上層に金属シリサイド層７または金属層を積層
した配線構造の導電層を有する半導体装置およびその製
造方法。
イド層または金属層が積層された構造の配線層を有する
半導体装置において、導電型の異なる不純物の金属シリ
サイド層または金属層中での相互拡散や、基板への拡散
による半導体装置特性の変動が抑制された半導体装置お
よびその製造方法を提供する。 【解決手段】第１のアモルファスシリコン層５の上層
に、第２のアモルファスシリコン層６を積層し、アニー
ルにより前記アモルファスシリコン層中の不純物を拡散
させるのと同時に、アモルファスシリコンを結晶化さ
せ、その上層に金属シリサイド層７または金属層を積層
した配線構造の導電層を有する半導体装置およびその製
造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、ポリシリコンと金
属シリサイドを積層した配線構造（ポリサイド構造）あ
るいはポリシリコンと金属を積層した配線構造を有する
半導体装置およびその製造方法に関し、特に、導電型の
異なる不純物の配線層中における相互拡散や、ホウ素の
突き抜け（ゲート酸化膜中を基板まで拡散する現象）に
起因するＭＯＳＦＥＴの特性の変動が抑制された半導体
装置およびその製造方法に関する。
属シリサイドを積層した配線構造（ポリサイド構造）あ
るいはポリシリコンと金属を積層した配線構造を有する
半導体装置およびその製造方法に関し、特に、導電型の
異なる不純物の配線層中における相互拡散や、ホウ素の
突き抜け（ゲート酸化膜中を基板まで拡散する現象）に
起因するＭＯＳＦＥＴの特性の変動が抑制された半導体
装置およびその製造方法に関する。
【０００２】
【従来の技術】ｎチャネル型ＭＯＳＦＥＴ（ＮＭＯＳ）
とｐチャネル型ＭＯＳＦＥＴ（ＰＭＯＳ）から構成され
るＣＭＯＳは、低消費電力および高速性という利点を有
するため、メモリ・ロジックをはじめ多くのＬＳＩ構成
デバイスとして広く用いられている。また、ＬＳＩの高
集積化に伴いＦＥＴゲート長の微細化が行われている。
とｐチャネル型ＭＯＳＦＥＴ（ＰＭＯＳ）から構成され
るＣＭＯＳは、低消費電力および高速性という利点を有
するため、メモリ・ロジックをはじめ多くのＬＳＩ構成
デバイスとして広く用いられている。また、ＬＳＩの高
集積化に伴いＦＥＴゲート長の微細化が行われている。
【０００３】従来、ＰＭＯＳＦＥＴのゲート電極材料と
しては、プロセスを簡略化するため、あるいは埋め込み
チャネル型デバイスとすることにより表面チャネル型デ
バイスよりも界面電界を小さくして電子移動度を高くす
るため、ＮＭＯＳと同様にリンを多量に添加したｎ型ポ
リシリコンが用いられてきた。しかしながら、ディープ
サブミクロン世代以降になると埋め込みチャネル型では
短チャネル効果を抑制するのが困難であり、表面チャネ
ル型のｐ+ 型ゲートを適用するのが有効となる（例え
ば、特開平６−３１０６６６号公報参照）。
しては、プロセスを簡略化するため、あるいは埋め込み
チャネル型デバイスとすることにより表面チャネル型デ
バイスよりも界面電界を小さくして電子移動度を高くす
るため、ＮＭＯＳと同様にリンを多量に添加したｎ型ポ
リシリコンが用いられてきた。しかしながら、ディープ
サブミクロン世代以降になると埋め込みチャネル型では
短チャネル効果を抑制するのが困難であり、表面チャネ
ル型のｐ+ 型ゲートを適用するのが有効となる（例え
ば、特開平６−３１０６６６号公報参照）。
【０００４】ＮＭＯＳをｎ+ 型ゲート、ＰＭＯＳをｐ+
型ゲートとして異極性のゲートを形成するには、ゲート
電極のポリシリコンにｎ型にはヒ素（Ａｓ）やリン
（Ｐ）を、ｐ型にはホウ素（Ｂ）を別個にイオン注入す
る。しかしながら、ゲート電極にポリシリコンと金属シ
リサイドを積層した配線構造（ポリサイド構造）やポリ
シリコンと金属を積層した配線構造を用いた場合、金属
シリサイド中における不純物の拡散速度がシリコンまた
は酸化シリコン中における不純物拡散速度に比較して非
常に（拡散係数で４桁程度）速いため、ｐ型とｎ型の不
純物が相互に拡散する。そのため、ｐ型ゲート電極形成
領域に導入されていたヒ素（Ａｓ）やリン（Ｐ）、ｎ型
のゲート電極形成領域に導入されていたホウ素（Ｂ）と
が互いに補償し合うことになる。
型ゲートとして異極性のゲートを形成するには、ゲート
電極のポリシリコンにｎ型にはヒ素（Ａｓ）やリン
（Ｐ）を、ｐ型にはホウ素（Ｂ）を別個にイオン注入す
る。しかしながら、ゲート電極にポリシリコンと金属シ
リサイドを積層した配線構造（ポリサイド構造）やポリ
シリコンと金属を積層した配線構造を用いた場合、金属
シリサイド中における不純物の拡散速度がシリコンまた
は酸化シリコン中における不純物拡散速度に比較して非
常に（拡散係数で４桁程度）速いため、ｐ型とｎ型の不
純物が相互に拡散する。そのため、ｐ型ゲート電極形成
領域に導入されていたヒ素（Ａｓ）やリン（Ｐ）、ｎ型
のゲート電極形成領域に導入されていたホウ素（Ｂ）と
が互いに補償し合うことになる。
【０００５】この現象により、ポリシリコン中のフェル
ミレベルが変動したり、ゲート電圧印加時にゲート電極
が空乏化してしきい値電圧（Ｖth；Ｔｈｒｅｓｈｏｌｄ
Ｖｏｌｔａｇｅ）が変動して、デバイスの特性が低下
する。また、ｐ+ ゲートの場合、ホウ素がゲート酸化膜
中を拡散して基板まで達することによりＭＯＳＦＥＴの
Ｖthを変動させたり、ゲート酸化膜の信頼性を低下させ
るという問題が発生する。特に、フッ素（Ｆ）がポリシ
リコンやゲート酸化膜中に含有されると、ホウ素の拡散
速度を増大させることが知られている。したがって、フ
ッ素がポリシリコンやゲート酸化膜に拡散しないよう
に、ゲート構造および形成方法を最適化する必要があ
る。
ミレベルが変動したり、ゲート電圧印加時にゲート電極
が空乏化してしきい値電圧（Ｖth；Ｔｈｒｅｓｈｏｌｄ
Ｖｏｌｔａｇｅ）が変動して、デバイスの特性が低下
する。また、ｐ+ ゲートの場合、ホウ素がゲート酸化膜
中を拡散して基板まで達することによりＭＯＳＦＥＴの
Ｖthを変動させたり、ゲート酸化膜の信頼性を低下させ
るという問題が発生する。特に、フッ素（Ｆ）がポリシ
リコンやゲート酸化膜中に含有されると、ホウ素の拡散
速度を増大させることが知られている。したがって、フ
ッ素がポリシリコンやゲート酸化膜に拡散しないよう
に、ゲート構造および形成方法を最適化する必要があ
る。
【０００６】一方、ＭＯＳＬＳＩ形成においては、ＭＯ
ＳＦＥＴ形成後にゲートポリシリコン上にシリサイドを
自己整合的に（Ｓｅｌｆ−Ａｌｉｇｎｅｄ）形成するＳ
ＡＬＩＣＩＤＥプロセスが採用されることが多い。ＳＡ
ＬＩＣＩＤＥプロセスによれば、不純物相互拡散の問題
が解消されるため、ＳＡＬＩＣＩＤＥ構造はデュアルゲ
ート（Ｄｕａｌ ｇａｔｅ）構造の形成に適している。
ＳＦＥＴ形成後にゲートポリシリコン上にシリサイドを
自己整合的に（Ｓｅｌｆ−Ａｌｉｇｎｅｄ）形成するＳ
ＡＬＩＣＩＤＥプロセスが採用されることが多い。ＳＡ
ＬＩＣＩＤＥプロセスによれば、不純物相互拡散の問題
が解消されるため、ＳＡＬＩＣＩＤＥ構造はデュアルゲ
ート（Ｄｕａｌ ｇａｔｅ）構造の形成に適している。
【０００７】ＳＡＬＩＣＩＤＥ構造においてゲートポリ
シリコンを二層構造とし、両層とも大粒径ポリシリコン
とするプロセスが提案されており（”Ｇａｔｅ Ｅｌｅ
ｃｔｒｏｄｅ Ｍｉｃｒｏｓｔｒｕｃｔｕｒｅ” ｉｎ
ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．（１９９７）ｐ．６３
５）、これによりホウ素突き抜けが抑制される。
シリコンを二層構造とし、両層とも大粒径ポリシリコン
とするプロセスが提案されており（”Ｇａｔｅ Ｅｌｅ
ｃｔｒｏｄｅ Ｍｉｃｒｏｓｔｒｕｃｔｕｒｅ” ｉｎ
ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．（１９９７）ｐ．６３
５）、これによりホウ素突き抜けが抑制される。
【０００８】しかしながら、ＳＡＬＩＣＩＤＥプロセス
においては、ＴｉＳｉ2 やＣｏＳｉ2 が８００℃以上の
熱処理によって抵抗増大を生じ、特に細線領域において
抵抗増大が顕著になることが知られている。したがっ
て、ＭＯＳＦＥＴ形成後に高温プロセスが必要となるメ
モリ形成プロセスやメモリ混載ロジック形成プロセスに
ＳＡＬＩＣＩＤＥプロセスを適用することは困難であ
り、タングステン等の高融点金属シリサイドとポリシリ
コンとを積層させたポリサイド構造のような耐熱性の高
い配線構造とする必要がある。
においては、ＴｉＳｉ2 やＣｏＳｉ2 が８００℃以上の
熱処理によって抵抗増大を生じ、特に細線領域において
抵抗増大が顕著になることが知られている。したがっ
て、ＭＯＳＦＥＴ形成後に高温プロセスが必要となるメ
モリ形成プロセスやメモリ混載ロジック形成プロセスに
ＳＡＬＩＣＩＤＥプロセスを適用することは困難であ
り、タングステン等の高融点金属シリサイドとポリシリ
コンとを積層させたポリサイド構造のような耐熱性の高
い配線構造とする必要がある。
【０００９】従来構造のデュアルゲートＣＭＯＳについ
て、図７を参照して説明する。ポリシリコン層２４とタ
ングステンシリサイド層（ＷＳｉx ）２５とからなるタ
ングステンポリサイド構造において、ＮＭＯＳとＰＭＯ
Ｓのポリシリコンにはそれぞれｎ型不純物（例えばリ
ン）とｐ型不純物（例えばホウ素）が拡散されている。
て、図７を参照して説明する。ポリシリコン層２４とタ
ングステンシリサイド層（ＷＳｉx ）２５とからなるタ
ングステンポリサイド構造において、ＮＭＯＳとＰＭＯ
Ｓのポリシリコンにはそれぞれｎ型不純物（例えばリ
ン）とｐ型不純物（例えばホウ素）が拡散されている。
【００１０】
【発明が解決しようとする課題】図７に示すように、不
純物の活性化アニール等の高温熱処理を行うと、リンは
タングステンシリサイド層２５中を拡散してｎ型ゲート
のポリシリコンへ移動する。したがって、ゲート電極中
のポリシリコンのフェルミレベルが変動したり、ゲート
電圧印加時にゲート電極が空乏化され、Ｖthが変動して
ＭＯＳＦＥＴの特性が低下したりする。
純物の活性化アニール等の高温熱処理を行うと、リンは
タングステンシリサイド層２５中を拡散してｎ型ゲート
のポリシリコンへ移動する。したがって、ゲート電極中
のポリシリコンのフェルミレベルが変動したり、ゲート
電圧印加時にゲート電極が空乏化され、Ｖthが変動して
ＭＯＳＦＥＴの特性が低下したりする。
【００１１】また、タングステンシリサイド層２５中に
フッ素が含有されている場合には、フッ素がポリシリコ
ンの結晶粒界を拡散してゲート酸化膜２３に達し、ホウ
素の基板２１への突き抜けが生じる。この問題に対し
て、ポリシリコン層として大粒径のポリシリコンを用い
る方法（”Ｉｍｐｒｏｖｉｎｇ Ｇａｔｅ Ｏｘｉｄ
ｅ”ｉｎ ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．（１９９３）
ｐ．４７１）が提案されている。この方法によれば、結
晶粒界を減少させてフッ素等の不純物の拡散を抑制する
ことが可能とされている。
フッ素が含有されている場合には、フッ素がポリシリコ
ンの結晶粒界を拡散してゲート酸化膜２３に達し、ホウ
素の基板２１への突き抜けが生じる。この問題に対し
て、ポリシリコン層として大粒径のポリシリコンを用い
る方法（”Ｉｍｐｒｏｖｉｎｇ Ｇａｔｅ Ｏｘｉｄ
ｅ”ｉｎ ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．（１９９３）
ｐ．４７１）が提案されている。この方法によれば、結
晶粒界を減少させてフッ素等の不純物の拡散を抑制する
ことが可能とされている。
【００１２】しかしながら、大粒径のポリシリコンを単
層でゲート電極に用いた場合、図８に示すように、ＭＯ
ＳＦＥＴチャネル領域上に結晶粒界が不均一に形成さ
れ、ＭＯＳＦＥＴ特性が変動することが報告されている
（”Ｇａｔｅ Ｅｌｅｃｔｒｏｄｅ Ｍｉｃｒｏｓｔｒ
ｕｃｔｕｒｅ” ｉｎ ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．
（１９９７）ｐ．６３５）。図８（Ａ）は、大粒径ポリ
シリコン（ＬＧＰ；ｌａｒｇｅ−ｇｒａｉｎ ｐｏｌｙ
−Ｓｉ）からなるゲート電極の断面構造を表す図であ
る。例えば、（ａ）のゲート長１．０μｍの場合に対
し、（ｂ）のゲート長０．５μｍの場合にはバンブー
（ｂａｍｂｏｏ）構造となる。したがって、ＬＧＰゲー
ト電極においてはゲート長が短くなるとＭＯＳＦＥＴ特
性の変動が顕著となる。
層でゲート電極に用いた場合、図８に示すように、ＭＯ
ＳＦＥＴチャネル領域上に結晶粒界が不均一に形成さ
れ、ＭＯＳＦＥＴ特性が変動することが報告されている
（”Ｇａｔｅ Ｅｌｅｃｔｒｏｄｅ Ｍｉｃｒｏｓｔｒ
ｕｃｔｕｒｅ” ｉｎ ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．
（１９９７）ｐ．６３５）。図８（Ａ）は、大粒径ポリ
シリコン（ＬＧＰ；ｌａｒｇｅ−ｇｒａｉｎ ｐｏｌｙ
−Ｓｉ）からなるゲート電極の断面構造を表す図であ
る。例えば、（ａ）のゲート長１．０μｍの場合に対
し、（ｂ）のゲート長０．５μｍの場合にはバンブー
（ｂａｍｂｏｏ）構造となる。したがって、ＬＧＰゲー
ト電極においてはゲート長が短くなるとＭＯＳＦＥＴ特
性の変動が顕著となる。
【００１３】図８（Ｂ）は、ＬＧＰ単層のゲート電極を
有するｎＭＯＳＦＥＴのサブスレッショルド特性（ゲー
ト電圧ＶG （Ｖ）−ドレイン電流ＩD （Ａ））について
表した図である。しきい値電圧近傍またはそれ以下の電
圧をゲート電極に印加したときのドレイン電流、すなわ
ちサブスレッショルド領域におけるドレイン電流はゲー
ト電圧を増加させると指数関数的に増加する。（ｂ）の
ゲート長１．０μｍの場合にはサブスレッショルド特性
は良好であるが、（ａ）のゲート長０．５μｍの場合に
はゲート電圧ＶG （Ｖ）−ドレイン電流ＩD （Ａ）の傾
きが局所的に小さくなっており、高速・低消費電力のス
イッチング動作の妨げとなる。しかしながら、ＬＧＰを
ゲート電極に用いる場合も、複層（２層）構造にするこ
とによりＭＯＳＦＥＴ特性の変動は抑制される。
有するｎＭＯＳＦＥＴのサブスレッショルド特性（ゲー
ト電圧ＶG （Ｖ）−ドレイン電流ＩD （Ａ））について
表した図である。しきい値電圧近傍またはそれ以下の電
圧をゲート電極に印加したときのドレイン電流、すなわ
ちサブスレッショルド領域におけるドレイン電流はゲー
ト電圧を増加させると指数関数的に増加する。（ｂ）の
ゲート長１．０μｍの場合にはサブスレッショルド特性
は良好であるが、（ａ）のゲート長０．５μｍの場合に
はゲート電圧ＶG （Ｖ）−ドレイン電流ＩD （Ａ）の傾
きが局所的に小さくなっており、高速・低消費電力のス
イッチング動作の妨げとなる。しかしながら、ＬＧＰを
ゲート電極に用いる場合も、複層（２層）構造にするこ
とによりＭＯＳＦＥＴ特性の変動は抑制される。
【００１４】ポリシリコン層を２層構造として下層を通
常の（堆積させた時点で結晶化されている）ポリシリコ
ン層、上層に大粒径のポリシリコンを用いる方法が本発
明者らによって提案されている（特開平９−１８６２４
６号公報、特開平１０−１２７４４号公報）。しかしな
がら、これらの方法によれば、下層にポリシリコン、上
層にアモルファスシリコンを堆積させるため、膜堆積温
度などの成膜条件が異なり、別途のＣＶＤ装置を使用し
て各シリコン層を成膜する必要があり、生産性の観点か
ら好ましくなかった。
常の（堆積させた時点で結晶化されている）ポリシリコ
ン層、上層に大粒径のポリシリコンを用いる方法が本発
明者らによって提案されている（特開平９−１８６２４
６号公報、特開平１０−１２７４４号公報）。しかしな
がら、これらの方法によれば、下層にポリシリコン、上
層にアモルファスシリコンを堆積させるため、膜堆積温
度などの成膜条件が異なり、別途のＣＶＤ装置を使用し
て各シリコン層を成膜する必要があり、生産性の観点か
ら好ましくなかった。
【００１５】本発明は上記の問題点を鑑みてなされたも
のであり、したがって本発明は、２層以上からなるポリ
シリコンと金属シリサイドを積層した配線構造（ポリサ
イド構造）あるいは、２層以上からなるポリシリコンと
金属を積層した配線構造を有する半導体装置、特に、デ
ュアルゲートＣＭＯＳにおいて、導電型の異なる不純物
の配線層中における相互拡散や、ホウ素の突き抜けによ
るＭＯＳＦＥＴ特性の変動が抑制された半導体装置およ
びその製造方法を提供することを目的とする。
のであり、したがって本発明は、２層以上からなるポリ
シリコンと金属シリサイドを積層した配線構造（ポリサ
イド構造）あるいは、２層以上からなるポリシリコンと
金属を積層した配線構造を有する半導体装置、特に、デ
ュアルゲートＣＭＯＳにおいて、導電型の異なる不純物
の配線層中における相互拡散や、ホウ素の突き抜けによ
るＭＯＳＦＥＴ特性の変動が抑制された半導体装置およ
びその製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、基板上に、第１のポリシリ
コン層と、前記第１のポリシリコン層上に形成された第
２のポリシリコン層と、前記第２のポリシリコン層上に
形成された金属シリサイド層または金属層とを少なくと
も有する導電層が形成された半導体装置において、前記
第１のポリシリコン層および前記第２のポリシリコン層
は、最大結晶粒径が２００ｎｍ以上の大粒径ポリシリコ
ンからなることを特徴とする。
め、本発明の半導体装置は、基板上に、第１のポリシリ
コン層と、前記第１のポリシリコン層上に形成された第
２のポリシリコン層と、前記第２のポリシリコン層上に
形成された金属シリサイド層または金属層とを少なくと
も有する導電層が形成された半導体装置において、前記
第１のポリシリコン層および前記第２のポリシリコン層
は、最大結晶粒径が２００ｎｍ以上の大粒径ポリシリコ
ンからなることを特徴とする。
【００１７】本発明の半導体装置は、好適には、前記第
１のポリシリコン層と前記第２のポリシリコン層との層
間に、前記第１のポリシリコン層および前記第２のポリ
シリコン層中の電子がダイレクトトンネリングにより電
気的に導通する範囲内の膜厚で、層間膜が形成されてい
ることを特徴とする。本発明の半導体装置は、好適に
は、前記層間膜は酸化シリコンからなり、膜厚は２ｎｍ
以下であることを特徴とする。また、本発明の半導体装
置は、好適には、前記金属シリサイド層はタングステン
シリサイド層であることを特徴とする。
１のポリシリコン層と前記第２のポリシリコン層との層
間に、前記第１のポリシリコン層および前記第２のポリ
シリコン層中の電子がダイレクトトンネリングにより電
気的に導通する範囲内の膜厚で、層間膜が形成されてい
ることを特徴とする。本発明の半導体装置は、好適に
は、前記層間膜は酸化シリコンからなり、膜厚は２ｎｍ
以下であることを特徴とする。また、本発明の半導体装
置は、好適には、前記金属シリサイド層はタングステン
シリサイド層であることを特徴とする。
【００１８】ポリシリコンと金属シリサイドとの積層構
造（ポリサイド構造）や金属を積層した配線層を有する
構造で、かつポリシリコン層が２層以上から構成されて
いる配線構造において、第１および第２のポリシリコン
層が最大結晶粒径２００ｎｍ以上の大粒径ポリシリコン
で形成されていることにより、結晶粒界の少ないポリシ
リコン膜となる。これにより、金属シリサイド層または
金属層中を拡散する導電性不純物が、異なる導電型の領
域のポリシリコン中に拡散するのを抑制することができ
る。
造（ポリサイド構造）や金属を積層した配線層を有する
構造で、かつポリシリコン層が２層以上から構成されて
いる配線構造において、第１および第２のポリシリコン
層が最大結晶粒径２００ｎｍ以上の大粒径ポリシリコン
で形成されていることにより、結晶粒界の少ないポリシ
リコン膜となる。これにより、金属シリサイド層または
金属層中を拡散する導電性不純物が、異なる導電型の領
域のポリシリコン中に拡散するのを抑制することができ
る。
【００１９】これにより、フッ素のゲート酸化膜への拡
散が抑制される。一方、フッ素の存在によりホウ素の拡
散速度は増大することが知られている。本発明の半導体
装置によれば、フッ素の拡散が抑制されているため、ホ
ウ素の拡散速度の増大が抑制される。したがって、ホウ
素の突き抜けによるＶthの変動を抑制することができ
る。
散が抑制される。一方、フッ素の存在によりホウ素の拡
散速度は増大することが知られている。本発明の半導体
装置によれば、フッ素の拡散が抑制されているため、ホ
ウ素の拡散速度の増大が抑制される。したがって、ホウ
素の突き抜けによるＶthの変動を抑制することができ
る。
【００２０】上記の目的を達成するため、本発明の半導
体装置の製造方法は、基板上に第１のアモルファスシリ
コン層を形成する工程と、前記第１のアモルファスシリ
コン層上に第２のアモルファスシリコン層を形成する工
程と、前記アモルファスシリコン層に、導電型の異なる
不純物を所定の間隔をあけて、それぞれ導入する工程
と、高温熱処理により前記不純物を前記アモルファスシ
リコン層に拡散させるとともに、前記アモルファスシリ
コン層を結晶化してポリシリコン層とする工程と、前記
ポリシリコン層上に金属シリサイド層または金属層を形
成する工程とを有することを特徴とする。
体装置の製造方法は、基板上に第１のアモルファスシリ
コン層を形成する工程と、前記第１のアモルファスシリ
コン層上に第２のアモルファスシリコン層を形成する工
程と、前記アモルファスシリコン層に、導電型の異なる
不純物を所定の間隔をあけて、それぞれ導入する工程
と、高温熱処理により前記不純物を前記アモルファスシ
リコン層に拡散させるとともに、前記アモルファスシリ
コン層を結晶化してポリシリコン層とする工程と、前記
ポリシリコン層上に金属シリサイド層または金属層を形
成する工程とを有することを特徴とする。
【００２１】本発明の半導体装置の製造方法は、好適に
は、前記第１のアモルファスシリコン層が結晶化された
ポリシリコン層および前記第２のアモルファスシリコン
層が結晶化されたポリシリコン層は、最大結晶粒径が２
００ｎｍ以上の大粒径ポリシリコンからなることを特徴
とする。
は、前記第１のアモルファスシリコン層が結晶化された
ポリシリコン層および前記第２のアモルファスシリコン
層が結晶化されたポリシリコン層は、最大結晶粒径が２
００ｎｍ以上の大粒径ポリシリコンからなることを特徴
とする。
【００２２】本発明の半導体装置の製造方法は、好適に
は、前記第１のアモルファスシリコン層および前記第２
のアモルファスシリコン層の形成工程は、同一の化学気
相蒸着（ＣＶＤ；Ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅ
ｐｏｓｉｔｉｏｎ）装置を用いて行うことを特徴とす
る。
は、前記第１のアモルファスシリコン層および前記第２
のアモルファスシリコン層の形成工程は、同一の化学気
相蒸着（ＣＶＤ；Ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅ
ｐｏｓｉｔｉｏｎ）装置を用いて行うことを特徴とす
る。
【００２３】また、本発明の半導体装置の製造方法は、
好適には、前記第１のアモルファスシリコン層と前記第
２のアモルファスシリコン層との層間に、前記第１のポ
リシリコン層および前記第２のポリシリコン層中の電子
がダイレクトトンネリングにより電気的に導通する範囲
の膜厚の層間膜を形成する工程を有することを特徴とす
る。本発明の半導体装置の製造方法は、好適には、前記
層間膜は酸化シリコンからなり、膜厚は２ｎｍ以下であ
ることを特徴とする。
好適には、前記第１のアモルファスシリコン層と前記第
２のアモルファスシリコン層との層間に、前記第１のポ
リシリコン層および前記第２のポリシリコン層中の電子
がダイレクトトンネリングにより電気的に導通する範囲
の膜厚の層間膜を形成する工程を有することを特徴とす
る。本発明の半導体装置の製造方法は、好適には、前記
層間膜は酸化シリコンからなり、膜厚は２ｎｍ以下であ
ることを特徴とする。
【００２４】本発明の半導体装置の製造方法は、好適に
は、前記層間膜を形成する工程は、過酸化水素水とフッ
酸の混合液、過酸化水素水と硫酸の混合液、過酸化水素
水とアンモニアの混合液、または過酸化水素水と塩酸の
混合液を用いて、前記第１のアモルファスシリコン層の
表面を洗浄して酸化する工程であることを特徴とする。
また、本発明の半導体装置の製造方法は、好適には、前
記層間膜を形成する工程は、前記第１のアモルファスシ
リコン層の表面を熱酸化する工程であることを特徴とす
る。あるいは、本発明の半導体装置の製造方法は、好適
には、前記層間膜を形成する工程は、前記第１のアモル
ファスシリコン層の表面に酸化シリコン膜を蒸着により
堆積させる工程であることを特徴とする。さらに、本発
明の半導体装置の製造方法は、好適には、前記金属シリ
サイド層はタングステンシリサイド層であることを特徴
とする。
は、前記層間膜を形成する工程は、過酸化水素水とフッ
酸の混合液、過酸化水素水と硫酸の混合液、過酸化水素
水とアンモニアの混合液、または過酸化水素水と塩酸の
混合液を用いて、前記第１のアモルファスシリコン層の
表面を洗浄して酸化する工程であることを特徴とする。
また、本発明の半導体装置の製造方法は、好適には、前
記層間膜を形成する工程は、前記第１のアモルファスシ
リコン層の表面を熱酸化する工程であることを特徴とす
る。あるいは、本発明の半導体装置の製造方法は、好適
には、前記層間膜を形成する工程は、前記第１のアモル
ファスシリコン層の表面に酸化シリコン膜を蒸着により
堆積させる工程であることを特徴とする。さらに、本発
明の半導体装置の製造方法は、好適には、前記金属シリ
サイド層はタングステンシリサイド層であることを特徴
とする。
【００２５】これにより、２層以上から構成されるポリ
シリコン層を形成する際に、各ポリシリコン層に異なる
不純物が導入される場合においても、同一のＣＶＤ装置
を用いてアモルファスシリコン層としてシリコン層を堆
積させることができるため、生産性を向上させることが
できる。
シリコン層を形成する際に、各ポリシリコン層に異なる
不純物が導入される場合においても、同一のＣＶＤ装置
を用いてアモルファスシリコン層としてシリコン層を堆
積させることができるため、生産性を向上させることが
できる。
【００２６】また、本発明の半導体装置の製造方法によ
れば、アモルファスシリコンを結晶化させてポリシリコ
ン層とすることにより、ＣＶＤ法により成膜されるポリ
シリコン層よりも結晶粒径の大きい、最大結晶粒径が２
００ｎｍ程度あるいはそれ以上のポリシリコン層を形成
することが可能である。これにより粒界が減少し、金属
シリサイド層または金属層中を拡散する不純物がポリシ
リコン中に拡散するのを抑制することができる。
れば、アモルファスシリコンを結晶化させてポリシリコ
ン層とすることにより、ＣＶＤ法により成膜されるポリ
シリコン層よりも結晶粒径の大きい、最大結晶粒径が２
００ｎｍ程度あるいはそれ以上のポリシリコン層を形成
することが可能である。これにより粒界が減少し、金属
シリサイド層または金属層中を拡散する不純物がポリシ
リコン中に拡散するのを抑制することができる。
【００２７】さらに、第１および第２のポリシリコンが
大粒径ポリシリコンから形成されていることにより、両
層のポリシリコンが結晶化（大粒径化）する際に、第１
のポリシリコン層と第２のポリシリコン層との連続結晶
成長が起こるのが抑制される。したがって、結晶粒界の
不均一によるＭＯＳＦＥＴ特性の変動を抑制することが
可能となる。
大粒径ポリシリコンから形成されていることにより、両
層のポリシリコンが結晶化（大粒径化）する際に、第１
のポリシリコン層と第２のポリシリコン層との連続結晶
成長が起こるのが抑制される。したがって、結晶粒界の
不均一によるＭＯＳＦＥＴ特性の変動を抑制することが
可能となる。
【００２８】第１のアモルファスシリコンを堆積後、上
記アモルファスシリコンに膜厚２ｎｍ程度あるいはそれ
以下の酸化膜（ＳｉＯx ）を形成する工程を有する。し
たがって、アモルファスシリコンを結晶化させる際に、
第２のアモルファスシリコン層に対する下地の第１のシ
リコン層の結晶化状態が及ぼす影響が低減され、第２の
アモルファスシリコン層を大粒径のポリシリコン層とす
ることが可能となる。これにより、不純物相互拡散によ
るＶthの変動を抑制することが可能となる。
記アモルファスシリコンに膜厚２ｎｍ程度あるいはそれ
以下の酸化膜（ＳｉＯx ）を形成する工程を有する。し
たがって、アモルファスシリコンを結晶化させる際に、
第２のアモルファスシリコン層に対する下地の第１のシ
リコン層の結晶化状態が及ぼす影響が低減され、第２の
アモルファスシリコン層を大粒径のポリシリコン層とす
ることが可能となる。これにより、不純物相互拡散によ
るＶthの変動を抑制することが可能となる。
【００２９】前記酸化膜（ＳｉＯx ）は、過酸化水素水
を含有する酸性溶液を用いた表面洗浄、熱酸化、酸化膜
の堆積などの方法で形成することが可能である。特に、
過酸化水素水、フッ酸、硫酸、アンモニア水、塩酸の混
合液もしくはその水溶液による処理とすることにより、
膜厚２ｎｍ以下のＳｉＯx 膜を高い制御性で形成するこ
とが可能となる。これにより、両層のポリシリコンが結
晶化（大粒径化）する際に、連続結晶成長が起こるのを
抑制することができる。
を含有する酸性溶液を用いた表面洗浄、熱酸化、酸化膜
の堆積などの方法で形成することが可能である。特に、
過酸化水素水、フッ酸、硫酸、アンモニア水、塩酸の混
合液もしくはその水溶液による処理とすることにより、
膜厚２ｎｍ以下のＳｉＯx 膜を高い制御性で形成するこ
とが可能となる。これにより、両層のポリシリコンが結
晶化（大粒径化）する際に、連続結晶成長が起こるのを
抑制することができる。
【００３０】金属シリサイドとしてタングステンシリサ
イド（ＷＳｉx ）を用いることにより、耐熱性が高く低
抵抗であるゲート電極を形成することが可能である。し
たがって、メモリやメモリ混載ロジックデバイスにデュ
アルゲートを適用することが可能である。金属シリサイ
ドとしては、タングステンシリサイド以外に例えば、モ
リブデンシリサイド、チタンシリサイド、タンタルシリ
サイド、パラジウムシリサイド等を使用することもでき
る。特に、自己整合シリサイド化のような細線効果を抑
制する上で、加工性に優れるタングステンシリサイドを
使用するのが好ましい。
イド（ＷＳｉx ）を用いることにより、耐熱性が高く低
抵抗であるゲート電極を形成することが可能である。し
たがって、メモリやメモリ混載ロジックデバイスにデュ
アルゲートを適用することが可能である。金属シリサイ
ドとしては、タングステンシリサイド以外に例えば、モ
リブデンシリサイド、チタンシリサイド、タンタルシリ
サイド、パラジウムシリサイド等を使用することもでき
る。特に、自己整合シリサイド化のような細線効果を抑
制する上で、加工性に優れるタングステンシリサイドを
使用するのが好ましい。
【００３１】
【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
下記に説明する。
びその製造方法の実施の形態について、図面を参照して
下記に説明する。
【００３２】（実施形態１）図１は本実施形態の半導体
装置の断面図である。図１の半導体装置は、シリコン基
板１に形成されたｐウェル１３およびｎウェル１４が素
子分離層（ＬＯＣＯＳ）２により隔てられ、各ウェルに
はゲート酸化膜１５、２層のアモルファスシリコンおよ
びタングステンシリサイド層からなるゲート電極が形成
され、その上層に層間絶縁膜が形成された構造となって
いる。
装置の断面図である。図１の半導体装置は、シリコン基
板１に形成されたｐウェル１３およびｎウェル１４が素
子分離層（ＬＯＣＯＳ）２により隔てられ、各ウェルに
はゲート酸化膜１５、２層のアモルファスシリコンおよ
びタングステンシリサイド層からなるゲート電極が形成
され、その上層に層間絶縁膜が形成された構造となって
いる。
【００３３】次に、上記の本実施形態の半導体装置の製
造方法について説明する。まず、図２に示すように、シ
リコン基板１上にＬＯＣＯＳ法（例えば、９５０℃にお
けるウェット酸化）により、フィールド酸化膜２を形成
する。続いて、ＮＭＯＳＦＥＴを形成する領域に、ｐウ
ェルや、パンチスルー阻止を目的とした埋め込み層を形
成するためのイオン注入を行う。これにより、ｐウェル
３が形成される。同様に、ＰＭＯＳＦＥＴを形成する領
域に、ｎウェルや、パンチスルー阻止を目的とした埋め
込み層を形成するためのイオン注入を行う。これによ
り、ｎウェル４が形成される。
造方法について説明する。まず、図２に示すように、シ
リコン基板１上にＬＯＣＯＳ法（例えば、９５０℃にお
けるウェット酸化）により、フィールド酸化膜２を形成
する。続いて、ＮＭＯＳＦＥＴを形成する領域に、ｐウ
ェルや、パンチスルー阻止を目的とした埋め込み層を形
成するためのイオン注入を行う。これにより、ｐウェル
３が形成される。同様に、ＰＭＯＳＦＥＴを形成する領
域に、ｎウェルや、パンチスルー阻止を目的とした埋め
込み層を形成するためのイオン注入を行う。これによ
り、ｎウェル４が形成される。
【００３４】次に、図３に示すように、パイロジェニッ
ク酸化（Ｈ2 ／Ｏ2 ，８５０℃）によりゲート酸化膜５
を膜厚５ｎｍ程度で形成する。アモルファスシリコンを
減圧ＣＶＤ（例えば、原料ガスとしてＳｉＨ4 を用い、
堆積温度５５０℃で行う）により膜厚７０ｎｍ堆積し、
第１のアモルファスシリコン層６を形成する。
ク酸化（Ｈ2 ／Ｏ2 ，８５０℃）によりゲート酸化膜５
を膜厚５ｎｍ程度で形成する。アモルファスシリコンを
減圧ＣＶＤ（例えば、原料ガスとしてＳｉＨ4 を用い、
堆積温度５５０℃で行う）により膜厚７０ｎｍ堆積し、
第１のアモルファスシリコン層６を形成する。
【００３５】続いて、フッ酸溶液を用いて上記の第１の
アモルファスシリコン層６表面に形成される自然酸化膜
を除去した後、再び、アモルファスシリコンを上記の第
１のアモルファスシリコン層形成と同様な条件で減圧Ｃ
ＶＤを行い、膜厚７０ｎｍ堆積し、第２のアモルファス
シリコン層７を形成する。ここで、フッ酸溶液処理によ
り自然酸化膜を除去した後、第２のアモルファスシリコ
ン層７を形成する前に、ＣＶＤチャンバー内の基板を大
気開放することにより、アモルファスシリコン表面に極
薄膜の自然酸化膜が形成される。この極薄膜の自然酸化
膜により、アモルファスシリコンの両層を結晶化（大粒
径化）する際の連続結晶成長が阻止される。
アモルファスシリコン層６表面に形成される自然酸化膜
を除去した後、再び、アモルファスシリコンを上記の第
１のアモルファスシリコン層形成と同様な条件で減圧Ｃ
ＶＤを行い、膜厚７０ｎｍ堆積し、第２のアモルファス
シリコン層７を形成する。ここで、フッ酸溶液処理によ
り自然酸化膜を除去した後、第２のアモルファスシリコ
ン層７を形成する前に、ＣＶＤチャンバー内の基板を大
気開放することにより、アモルファスシリコン表面に極
薄膜の自然酸化膜が形成される。この極薄膜の自然酸化
膜により、アモルファスシリコンの両層を結晶化（大粒
径化）する際の連続結晶成長が阻止される。
【００３６】次に、フォトリソグラフィによりパターニ
ングされたレジスト（不図示）をマスクとして用いて、
ＮＭＯＳＦＥＴを形成する領域にのみリン（Ｐ）をイオ
ン注入し、図４に示すｎ+ ゲート領域８を形成する。こ
のイオン注入は、例えば、１０ｋｅＶ、５×１０15／ｃ
ｍ2 の条件で行う。同様に、フォトリソグラフィにより
パターニングされたレジスト（不図示）をマスクとして
用いて、ＰＭＯＳＦＥＴを形成する領域にのみホウ素
（Ｂ）を例えば、５ｋｅＶ、５×１０15／ｃｍ2 の条件
でイオン注入し、ｐ+ ゲート領域９を形成する。これに
より、図４に示すような構造となる。
ングされたレジスト（不図示）をマスクとして用いて、
ＮＭＯＳＦＥＴを形成する領域にのみリン（Ｐ）をイオ
ン注入し、図４に示すｎ+ ゲート領域８を形成する。こ
のイオン注入は、例えば、１０ｋｅＶ、５×１０15／ｃ
ｍ2 の条件で行う。同様に、フォトリソグラフィにより
パターニングされたレジスト（不図示）をマスクとして
用いて、ＰＭＯＳＦＥＴを形成する領域にのみホウ素
（Ｂ）を例えば、５ｋｅＶ、５×１０15／ｃｍ2 の条件
でイオン注入し、ｐ+ ゲート領域９を形成する。これに
より、図４に示すような構造となる。
【００３７】続いて、窒素雰囲気で６５０℃、１０時間
のアニールを行うことにより、アモルファスシリコン層
６、７が結晶化される。上層の第２のアモルファスシリ
コン層７は、下層の第１のシリコン層６よりも大粒径の
ポリシリコンとなる。これにより、ポリシリコン層１
０、１１が形成される。次に、１０００℃、１０秒のＲ
ＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎ
ｇ）を行うことにより、ｎ+ 、ｐ+ の不純物をポリシリ
コン中に拡散させる。
のアニールを行うことにより、アモルファスシリコン層
６、７が結晶化される。上層の第２のアモルファスシリ
コン層７は、下層の第１のシリコン層６よりも大粒径の
ポリシリコンとなる。これにより、ポリシリコン層１
０、１１が形成される。次に、１０００℃、１０秒のＲ
ＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎ
ｇ）を行うことにより、ｎ+ 、ｐ+ の不純物をポリシリ
コン中に拡散させる。
【００３８】次に、減圧ＣＶＤ（例えば、ＷＦ6 ／Ｓｉ
Ｈ4 を原料ガスとし、堆積温度３８０℃で行う）により
タングステンシリサイド層１２を膜厚７０ｎｍ堆積し、
さらに、その上層にＣＶＤ（例えば、ＳｉＨ4 ／Ｏ2 を
原料ガスとし、堆積温度４２０℃で行う）によりＳｉＯ
2 を膜厚１５０ｎｍ堆積し、オフセット酸化膜１３を形
成する。
Ｈ4 を原料ガスとし、堆積温度３８０℃で行う）により
タングステンシリサイド層１２を膜厚７０ｎｍ堆積し、
さらに、その上層にＣＶＤ（例えば、ＳｉＨ4 ／Ｏ2 を
原料ガスとし、堆積温度４２０℃で行う）によりＳｉＯ
2 を膜厚１５０ｎｍ堆積し、オフセット酸化膜１３を形
成する。
【００３９】フォトリソグラフィ法によってレジストパ
ターニングを行った後、レジストをマスクとして異方性
エッチングを行うことにより、ゲート電極パターンを形
成する。エッチングは、例えば、ＳｉＯ2 に対してはフ
ルオロカーボン系ガス、タングステンポリサイドに対し
てはＣｌ2 ／Ｏ2 をエッチングガスを用いて行うことが
できる。これにより、図５に示すような構造となる。
ターニングを行った後、レジストをマスクとして異方性
エッチングを行うことにより、ゲート電極パターンを形
成する。エッチングは、例えば、ＳｉＯ2 に対してはフ
ルオロカーボン系ガス、タングステンポリサイドに対し
てはＣｌ2 ／Ｏ2 をエッチングガスを用いて行うことが
できる。これにより、図５に示すような構造となる。
【００４０】続いて、ｐウェル３にＡｓ+ を例えば、２
０ｋｅＶ、５×１０13／ｃｍ2 の条件でイオン注入し、
ｎ型のＬＤＤ（Ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ）領域１５を形成する。また、ｎウェル４にＢＦ2 +
を例えば、２０ｋｅＶ、２×１０13／ｃｍ2 の条件でイ
オン注入し、ｐ型のＬＤＤ領域１６を形成する。その
後、減圧ＣＶＤによりＳｉＯ2 を全面に膜厚１５０ｎｍ
で堆積させた後、異方性エッチングを行うことによりサ
イドウォール１７を形成する。
０ｋｅＶ、５×１０13／ｃｍ2 の条件でイオン注入し、
ｎ型のＬＤＤ（Ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉ
ｎ）領域１５を形成する。また、ｎウェル４にＢＦ2 +
を例えば、２０ｋｅＶ、２×１０13／ｃｍ2 の条件でイ
オン注入し、ｐ型のＬＤＤ領域１６を形成する。その
後、減圧ＣＶＤによりＳｉＯ2 を全面に膜厚１５０ｎｍ
で堆積させた後、異方性エッチングを行うことによりサ
イドウォール１７を形成する。
【００４１】次に、ＮＭＯＳに例えばＡｓ+ のイオン注
入を行い、ｎ型のソース／ドレイン領域１８を形成す
る。このイオン注入は例えば、２０ｋｅＶ、３×１０15
／ｃｍ2 の条件で行う。ＰＭＯＳには例えばＢＦ2 + の
イオン注入を行い、ｐ型のソース／ドレイン領域１９を
形成する。このイオン注入は例えば、２０ｋｅＶ、３×
１０15／ｃｍ2 の条件で行う。その後、ＲＴＡ（１００
０℃、１０秒）の条件で不純物の活性化を行い、ＣＭＯ
ＳＦＥＴを形成する。これにより、図１に示すような半
導体装置となる。
入を行い、ｎ型のソース／ドレイン領域１８を形成す
る。このイオン注入は例えば、２０ｋｅＶ、３×１０15
／ｃｍ2 の条件で行う。ＰＭＯＳには例えばＢＦ2 + の
イオン注入を行い、ｐ型のソース／ドレイン領域１９を
形成する。このイオン注入は例えば、２０ｋｅＶ、３×
１０15／ｃｍ2 の条件で行う。その後、ＲＴＡ（１００
０℃、１０秒）の条件で不純物の活性化を行い、ＣＭＯ
ＳＦＥＴを形成する。これにより、図１に示すような半
導体装置となる。
【００４２】本実施形態の半導体装置によれば、タング
ステンシリサイドを堆積する前にｎ+ ／ｐ+ 不純物をポ
リシリコン中に拡散させ、かつ大粒径ポリシリコンを成
長させることにより、ｎ+ ／ｐ+ 不純物の相互拡散やホ
ウ素の突き抜けを抑制することが可能となる。
ステンシリサイドを堆積する前にｎ+ ／ｐ+ 不純物をポ
リシリコン中に拡散させ、かつ大粒径ポリシリコンを成
長させることにより、ｎ+ ／ｐ+ 不純物の相互拡散やホ
ウ素の突き抜けを抑制することが可能となる。
【００４３】（実施形態２）上記の実施形態１の半導体
装置においては、ポリシリコン界面に形成される極薄膜
の自然酸化膜は、ＣＶＤチャンバー内の基板を大気開放
することにより形成される。したがって、完全に均一な
自然酸化膜を形成させるのは困難であり、ポリシリコン
界面において結晶成長が連続的に生じて、結晶粒径が十
分に大きくならなかったり、結晶粒界の不均一によりＭ
ＯＳＦＥＴ特性の変動が生じたりする可能性がある。実
施形態２に、ポリシリコン界面に酸化膜（ＳｉＯx ）を
形成することにより、上記の実施形態１でみられるポリ
シリコン界面の結晶粒界の不均一性を改善した例を示
す。
装置においては、ポリシリコン界面に形成される極薄膜
の自然酸化膜は、ＣＶＤチャンバー内の基板を大気開放
することにより形成される。したがって、完全に均一な
自然酸化膜を形成させるのは困難であり、ポリシリコン
界面において結晶成長が連続的に生じて、結晶粒径が十
分に大きくならなかったり、結晶粒界の不均一によりＭ
ＯＳＦＥＴ特性の変動が生じたりする可能性がある。実
施形態２に、ポリシリコン界面に酸化膜（ＳｉＯx ）を
形成することにより、上記の実施形態１でみられるポリ
シリコン界面の結晶粒界の不均一性を改善した例を示
す。
【００４４】まず、図２に示すように、実施形態１と同
様にシリコン基板１上にＬＯＣＯＳ法（例えば、９５０
℃におけるウェット酸化）により、フィールド酸化膜２
を形成する。次に、ＮＭＯＳＦＥＴを形成する領域に、
ｐウェルや、パンチスルー阻止を目的とした埋め込み層
を形成するためのイオン注入を行う。これにより、ｐウ
ェル３が形成される。次に、図３に示すように、パイロ
ジェニック酸化（Ｈ2 ／Ｏ2 ，８５０℃）によりゲート
酸化膜５を膜厚５ｎｍ程度で形成する。
様にシリコン基板１上にＬＯＣＯＳ法（例えば、９５０
℃におけるウェット酸化）により、フィールド酸化膜２
を形成する。次に、ＮＭＯＳＦＥＴを形成する領域に、
ｐウェルや、パンチスルー阻止を目的とした埋め込み層
を形成するためのイオン注入を行う。これにより、ｐウ
ェル３が形成される。次に、図３に示すように、パイロ
ジェニック酸化（Ｈ2 ／Ｏ2 ，８５０℃）によりゲート
酸化膜５を膜厚５ｎｍ程度で形成する。
【００４５】アモルファスシリコンを減圧ＣＶＤ（例え
ば、原料ガスとしてＳｉＨ4 を用い、堆積温度５５０℃
で行う）により膜厚７０ｎｍ堆積し、第１のアモルファ
スシリコン層６を形成する。続いて、図６に示すよう
に、第１のアモルファスシリコン層６を塩酸／過酸化水
素水混合液で処理することにより、薄い酸化膜（膜厚１
ｎｍ程度）２０を形成する。さらに、アモルファスシリ
コンを減圧ＣＶＤ（例えば、原料ガスとしてＳｉＨ4 を
用い、堆積温度５５０℃で行う）により膜厚７０ｎｍ堆
積し、第２のアモルファスシリコン層７を形成する。図
６に示すように、実施形態１と同様にｎ+ ゲート領域
８、ｐ+ ゲート領域９が形成される。その後、図５に示
すように、タングステンシリサイド層１２およびオフセ
ット酸化膜１３を積層し、異方性エッチングによりゲー
ト電極のパターニングを行う。
ば、原料ガスとしてＳｉＨ4 を用い、堆積温度５５０℃
で行う）により膜厚７０ｎｍ堆積し、第１のアモルファ
スシリコン層６を形成する。続いて、図６に示すよう
に、第１のアモルファスシリコン層６を塩酸／過酸化水
素水混合液で処理することにより、薄い酸化膜（膜厚１
ｎｍ程度）２０を形成する。さらに、アモルファスシリ
コンを減圧ＣＶＤ（例えば、原料ガスとしてＳｉＨ4 を
用い、堆積温度５５０℃で行う）により膜厚７０ｎｍ堆
積し、第２のアモルファスシリコン層７を形成する。図
６に示すように、実施形態１と同様にｎ+ ゲート領域
８、ｐ+ ゲート領域９が形成される。その後、図５に示
すように、タングステンシリサイド層１２およびオフセ
ット酸化膜１３を積層し、異方性エッチングによりゲー
ト電極のパターニングを行う。
【００４６】さらに、ｐウェル３に例えばＡｓ+ をイオ
ン注入してｎ型のＬＤＤ１５を形成し、ｎウェル４に例
えばＢＦ2 + をイオン注入してｐ型のＬＤＤ１６を形成
する。その後、ｐウェル３に例えばＡｓ+ をイオン注入
してｎ型のソース／ドレイン１８を形成し、ｎウェル４
に例えばＢＦ2 + をイオン注入してｐ型のＬＤＤ１６を
形成する。実施形態１と同様にＲＴＡを行うことによ
り、ＣＭＯＳＦＥＴが形成される。
ン注入してｎ型のＬＤＤ１５を形成し、ｎウェル４に例
えばＢＦ2 + をイオン注入してｐ型のＬＤＤ１６を形成
する。その後、ｐウェル３に例えばＡｓ+ をイオン注入
してｎ型のソース／ドレイン１８を形成し、ｎウェル４
に例えばＢＦ2 + をイオン注入してｐ型のＬＤＤ１６を
形成する。実施形態１と同様にＲＴＡを行うことによ
り、ＣＭＯＳＦＥＴが形成される。
【００４７】本実施形態の半導体装置によれば、上層の
アモルファスシリコン層を堆積する前に、２ｎｍ以下の
酸化シリコン膜を形成することにより、上層のアモルフ
ァスシリコン層の結晶化を行う際に大粒径化させること
が可能となる。低温長時間アニール（例えば６５０℃、
１０時間）によりアモルファスシリコンを結晶化させる
場合には、核発生速度が遅いほど大粒径の結晶シリコン
を形成することができる。
アモルファスシリコン層を堆積する前に、２ｎｍ以下の
酸化シリコン膜を形成することにより、上層のアモルフ
ァスシリコン層の結晶化を行う際に大粒径化させること
が可能となる。低温長時間アニール（例えば６５０℃、
１０時間）によりアモルファスシリコンを結晶化させる
場合には、核発生速度が遅いほど大粒径の結晶シリコン
を形成することができる。
【００４８】本実施形態によれば、下層アモルファスシ
リコン（またはポリシリコン）層の上層に均一な薄い酸
化膜が形成される。したがって、上層のアモルファスシ
リコン層を結晶化させる際に、下層のシリコンの結晶化
状態の影響を受けずに、薄い酸化膜上で核がランダムに
形成される。したがって、上層のアモルファスシリコン
層を下層のポリシリコンとは独立して結晶化させること
が可能となる。また、薄い酸化膜上で核がランダムに形
成されることにより、大粒径のポリシリコンに結晶化さ
せることができる。
リコン（またはポリシリコン）層の上層に均一な薄い酸
化膜が形成される。したがって、上層のアモルファスシ
リコン層を結晶化させる際に、下層のシリコンの結晶化
状態の影響を受けずに、薄い酸化膜上で核がランダムに
形成される。したがって、上層のアモルファスシリコン
層を下層のポリシリコンとは独立して結晶化させること
が可能となる。また、薄い酸化膜上で核がランダムに形
成されることにより、大粒径のポリシリコンに結晶化さ
せることができる。
【００４９】本発明の半導体装置およびその製造方法
は、上記の実施の形態に限定されない。例えば、実施形
態２において、第１のポリシリコン層と第２のポリシリ
コン層との層間の絶縁膜は、塩酸／過酸化水素水混合液
で処理することにより形成されるが、塩酸以外の酸に変
更することも可能である。その他、本発明の要旨を逸脱
しない範囲で、種々の変更が可能である。
は、上記の実施の形態に限定されない。例えば、実施形
態２において、第１のポリシリコン層と第２のポリシリ
コン層との層間の絶縁膜は、塩酸／過酸化水素水混合液
で処理することにより形成されるが、塩酸以外の酸に変
更することも可能である。その他、本発明の要旨を逸脱
しない範囲で、種々の変更が可能である。
【００５０】
【発明の効果】本発明の半導体装置によれば、ポリシリ
コン２層構造、および大粒径ポリシリコンの形成によ
り、フッ素の拡散の影響によるホウ素の基板への突き抜
けや、ｎ+ 型／ｐ+ 型不純物の相互拡散によるＶthの変
動を抑制することができる。また、本発明の半導体装置
は、２層あるいはそれ以上のアモルファスシリコン層の
形成を、同一ＣＶＤ装置を用いて同一条件で行う。した
がって、生産性を向上させることができる。本発明の半
導体装置によれば、アモルファスシリコン層の層間に酸
化膜を形成することにより、１層目および２層目のアモ
ルファスシリコンを大粒径のポリシリコンに結晶化させ
ることが可能となる。
コン２層構造、および大粒径ポリシリコンの形成によ
り、フッ素の拡散の影響によるホウ素の基板への突き抜
けや、ｎ+ 型／ｐ+ 型不純物の相互拡散によるＶthの変
動を抑制することができる。また、本発明の半導体装置
は、２層あるいはそれ以上のアモルファスシリコン層の
形成を、同一ＣＶＤ装置を用いて同一条件で行う。した
がって、生産性を向上させることができる。本発明の半
導体装置によれば、アモルファスシリコン層の層間に酸
化膜を形成することにより、１層目および２層目のアモ
ルファスシリコンを大粒径のポリシリコンに結晶化させ
ることが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の断面図である。
【図２】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図３】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図４】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図５】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図６】本発明の半導体装置の製造方法の製造工程を示
す断面図である。
す断面図である。
【図７】従来の半導体装置の一部断面図である。
【図８】従来の半導体装置において、結晶粒界が不均一
に形成されることによるＭＯＳＦＥＴ特性の変動を表し
た図である。
に形成されることによるＭＯＳＦＥＴ特性の変動を表し
た図である。
１…シリコン基板、２…フィールド酸化膜（ＬＯＣＯ
Ｓ）、３…ｐウェル、４…ｎウェル、５…ゲート酸化
膜、６…第１のアモルファスシリコン層、７…第２のア
モルファスシリコン層、８…ｎ+ ゲート領域、９…ｐ+
ゲート領域、１０…第１のポリシリコン層、１１…第２
のポリシリコン層、１２…タングステンシリサイド層、
１３…オフセット絶縁膜、１４…ゲート電極パターン、
１５…ｎ型のＬＤＤ、１６…ｐ型のＬＤＤ、１７…サイ
ドウォール、１８…ｎ型のソース／ドレイン、１９…ｐ
型のソース／ドレイン、２０…絶縁膜、２１…シリコン
基板、２２…フィールド酸化膜（ＬＯＣＯＳ）、２３…
ゲート酸化膜、２４…ポリシリコン層、２５…タングス
テンシリサイド層。
Ｓ）、３…ｐウェル、４…ｎウェル、５…ゲート酸化
膜、６…第１のアモルファスシリコン層、７…第２のア
モルファスシリコン層、８…ｎ+ ゲート領域、９…ｐ+
ゲート領域、１０…第１のポリシリコン層、１１…第２
のポリシリコン層、１２…タングステンシリサイド層、
１３…オフセット絶縁膜、１４…ゲート電極パターン、
１５…ｎ型のＬＤＤ、１６…ｐ型のＬＤＤ、１７…サイ
ドウォール、１８…ｎ型のソース／ドレイン、１９…ｐ
型のソース／ドレイン、２０…絶縁膜、２１…シリコン
基板、２２…フィールド酸化膜（ＬＯＣＯＳ）、２３…
ゲート酸化膜、２４…ポリシリコン層、２５…タングス
テンシリサイド層。
Claims (13)
- 【請求項１】基板上に、第１のポリシリコン層と、前記
第１のポリシリコン層上に形成された第２のポリシリコ
ン層と、前記第２のポリシリコン層上に形成された金属
シリサイド層または金属層とを少なくとも有する導電層
が形成された半導体装置において、 前記第１のポリシリコン層および前記第２のポリシリコ
ン層は、最大結晶粒径が２００ｎｍ以上の大粒径ポリシ
リコンからなる半導体装置。 - 【請求項２】前記第１のポリシリコン層と前記第２のポ
リシリコン層との層間に、前記第１のポリシリコン層お
よび前記第２のポリシリコン層中の電子がダイレクトト
ンネリングにより電気的に導通する範囲内の膜厚で、層
間膜が形成されている請求項１記載の半導体装置。 - 【請求項３】前記層間膜は酸化シリコンからなり、膜厚
は２ｎｍ以下である請求項２記載の半導体装置。 - 【請求項４】前記金属シリサイド層はタングステンシリ
サイド層である請求項３記載の半導体装置。 - 【請求項５】基板上に第１のアモルファスシリコン層を
形成する工程と、 前記第１のアモルファスシリコン層上に第２のアモルフ
ァスシリコン層を形成する工程と、 前記アモルファスシリコン層に、導電型の異なる不純物
を所定の間隔をあけて、それぞれ導入する工程と、 高温熱処理により前記不純物を前記アモルファスシリコ
ン層に拡散させるとともに、前記アモルファスシリコン
層を結晶化してポリシリコン層とする工程と、 前記ポリシリコン層上に金属シリサイド層または金属層
を形成する工程とを有する半導体装置の製造方法。 - 【請求項６】前記第１のアモルファスシリコン層が結晶
化されたポリシリコン層および前記第２のアモルファス
シリコン層が結晶化されたポリシリコン層は、最大結晶
粒径が２００ｎｍ以上の大粒径ポリシリコンからなる請
求項５記載の半導体装置の製造方法。 - 【請求項７】前記第１のアモルファスシリコン層および
前記第２のアモルファスシリコン層の形成工程は、同一
の化学気相蒸着（ＣＶＤ；Ｃｈｅｍｉｃａｌ ｖａｐｏ
ｒｄｅｐｏｓｉｔｉｏｎ）装置を用いて行う請求項５記
載の半導体装置の製造方法。 - 【請求項８】前記第１のアモルファスシリコン層と前記
第２のアモルファスシリコン層との層間に、前記第１の
ポリシリコン層および前記第２のポリシリコン層中の電
子がダイレクトトンネリングにより電気的に導通する範
囲の膜厚の層間膜を形成する工程を有する請求項７記載
の半導体装置の製造方法。 - 【請求項９】前記層間膜は酸化シリコンからなり、膜厚
は２ｎｍ以下である請求項８記載の半導体装置の製造方
法。 - 【請求項１０】前記層間膜を形成する工程は、過酸化水
素水とフッ酸の混合液、過酸化水素水と硫酸の混合液、
過酸化水素水とアンモニアの混合液、または過酸化水素
水と塩酸の混合液を用いて、前記第１のアモルファスシ
リコン層の表面を洗浄して酸化する工程である請求項９
記載の半導体装置の製造方法。 - 【請求項１１】前記層間膜を形成する工程は、前記第１
のアモルファスシリコン層の表面を熱酸化する工程であ
る請求項９記載の半導体装置の製造方法。 - 【請求項１２】前記層間膜を形成する工程は、前記第１
のアモルファスシリコン層の表面に酸化シリコン膜を蒸
着により堆積させる工程である請求項９記載の半導体装
置の製造方法。 - 【請求項１３】前記金属シリサイド層はタングステンシ
リサイド層である請求項５記載の半導体装置の製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10102929A JPH11297852A (ja) | 1998-04-14 | 1998-04-14 | 半導体装置およびその製造方法 |
| TW088104720A TW486786B (en) | 1998-04-14 | 1999-03-25 | Semiconductor device and process of producing the same |
| KR1019990013067A KR19990083170A (ko) | 1998-04-14 | 1999-04-13 | 반도체 장치 및 그 제조 방법 |
| US09/731,195 US20010000629A1 (en) | 1998-04-14 | 2000-12-06 | Semiconductor device and process of producing the same |
| US09/876,457 US20010029074A1 (en) | 1998-04-14 | 2001-06-06 | Semiconductor device and process of producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10102929A JPH11297852A (ja) | 1998-04-14 | 1998-04-14 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297852A true JPH11297852A (ja) | 1999-10-29 |
Family
ID=14340542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10102929A Pending JPH11297852A (ja) | 1998-04-14 | 1998-04-14 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US20010000629A1 (ja) |
| JP (1) | JPH11297852A (ja) |
| KR (1) | KR19990083170A (ja) |
| TW (1) | TW486786B (ja) |
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| US8221544B2 (en) | 2005-04-06 | 2012-07-17 | The Trustees Of Columbia University In The City Of New York | Line scan sequential lateral solidification of thin films |
| US8278659B2 (en) | 1996-05-28 | 2012-10-02 | The Trustees Of Columbia University In The City Of New York | Uniform large-grained and grain boundary location manipulated polycrystalline thin film semiconductors formed using sequential lateral solidification and devices formed thereon |
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| US8415670B2 (en) | 2007-09-25 | 2013-04-09 | The Trustees Of Columbia University In The City Of New York | Methods of producing high uniformity in thin film transistor devices fabricated on laterally crystallized thin films |
| US8426296B2 (en) | 2007-11-21 | 2013-04-23 | The Trustees Of Columbia University In The City Of New York | Systems and methods for preparing epitaxially textured polycrystalline films |
| US8440581B2 (en) | 2009-11-24 | 2013-05-14 | The Trustees Of Columbia University In The City Of New York | Systems and methods for non-periodic pulse sequential lateral solidification |
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| US8476144B2 (en) | 2003-09-16 | 2013-07-02 | The Trustees Of Columbia University In The City Of New York | Method for providing a continuous motion sequential lateral solidification for reducing or eliminating artifacts in edge regions, and a mask for facilitating such artifact reduction/elimination |
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| US8614471B2 (en) | 2007-09-21 | 2013-12-24 | The Trustees Of Columbia University In The City Of New York | Collections of laterally crystallized semiconductor islands for use in thin film transistors |
| US8663387B2 (en) | 2003-09-16 | 2014-03-04 | The Trustees Of Columbia University In The City Of New York | Method and system for facilitating bi-directional growth |
| US8715412B2 (en) | 2003-09-16 | 2014-05-06 | The Trustees Of Columbia University In The City Of New York | Laser-irradiated thin films having variable thickness |
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| US8796159B2 (en) | 2003-09-16 | 2014-08-05 | The Trustees Of Columbia University In The City Of New York | Processes and systems for laser crystallization processing of film regions on a substrate utilizing a line-type beam, and structures of such film regions |
| US8802580B2 (en) | 2008-11-14 | 2014-08-12 | The Trustees Of Columbia University In The City Of New York | Systems and methods for the crystallization of thin films |
| US8871022B2 (en) | 2007-11-21 | 2014-10-28 | The Trustees Of Columbia University In The City Of New York | Systems and methods for preparation of epitaxially textured thick films |
| US9087696B2 (en) | 2009-11-03 | 2015-07-21 | The Trustees Of Columbia University In The City Of New York | Systems and methods for non-periodic pulse partial melt film processing |
| US9646831B2 (en) | 2009-11-03 | 2017-05-09 | The Trustees Of Columbia University In The City Of New York | Advanced excimer laser annealing for thin films |
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| KR20030048202A (ko) * | 2001-12-11 | 2003-06-19 | 주식회사 하이닉스반도체 | 반도체 소자의 듀얼 게이트 형성방법 |
| DE10335102B4 (de) * | 2003-07-31 | 2008-06-26 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer epitaxialen Schicht für erhöhte Drain- und Sourcegebiete durch Entfernen von Kontaminationsstoffen |
| JP4671775B2 (ja) * | 2004-06-25 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR101009350B1 (ko) * | 2007-08-30 | 2011-01-19 | 주식회사 하이닉스반도체 | 폴리실리콘 도핑방법 및 이를 이용한 듀얼-폴리 게이트제조방법 |
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1998
- 1998-04-14 JP JP10102929A patent/JPH11297852A/ja active Pending
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1999
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