JPH11298754A - 水平画面位置調整回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＭＯＳプロセス等のＬＳＩに水平処理
系を集積化する場合において、容易な構成で且つ水平画
面位置の調整分解能を向上させること。 【解決手段】 遅延用の素子を通過する段数によって遅
延量を制御する可変遅延回路５と同一の遅延用の素子を
構成要素としたダミー回路６を備え、ダミー回路６の遅
延の情報を元に可変遅延回路５の遅延量の制御範囲を決
める。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＲＴディスプレ
イ装置の水平方向の画面位置を調整する水平画面位置調
整回路に関する。

【０００２】

【従来の技術】ＣＲＴディスプレイ装置は、水平方向の
画面位置を調整する調整回路として水平画面位置調整回
路を備える場合が多い。ＣＲＴディスプレイ装置の水平
画面位置調整回路では、水平偏向回路の水平ＡＦＣ回路
に入力される水平同期信号を、モノマルチバイブレータ
等を利用したアナログの可変遅延回路にて遅延させ、映
像信号に対する水平偏向の位相を変化させて水平位置調
整を行っている。

【０００３】図６に従来の水平画面位置調整回路の構成
例を示す。同図に示した水平画面位置調整回路は、可変
遅延回路４１、水平ＡＦＣ回路４２、水平出力回路４３
により構成される。

【０００４】このように構成された水平画面位置調整回
路では、水平出力回路４３が不図示の水平偏向コイルに
水平偏向電流を流すためのトリガとなる水平ドライブパ
ルスを水平ＡＦＣ回路４２にて発生させる。また、水平
ＡＦＣ回路４２が水平出力回路４３から得られるフライ
バックパルスの位相と、可変遅延回路４１により遅延し
た水平同期信号との位相を合わせるように動作する。

【０００５】例えば、フライバックパルスの位相が遅れ
ていれば、水平ＡＦＣ回路４２の出力である水平ドライ
ブパルスの位相が進み、入力の２つの信号が常に同じ位
相となるよう制御される。ここで、不図示のＣＰＵによ
り可変遅延回路４１の遅延量を制御することで、水平画
面位置が制御される。なお、水平同期信号を遅延する代
わりにフライバックパルスを遅延しても良い。フライバ
ックパルスはモノマルチバイブレータを使用したアナロ
グ遅延回路にて遅延させることができる。

【０００６】近年は、ＣＲＴディスプレイ装置の大画面
化、高精細化が進展し、画像品位の要求の高まりによ
り、ＣＲＴディスプレイ装置で必要となる偏向歪みの補
正波形やフォーカスの補正波形等をデジタル波形発生回
路にて発生させることが多い。

【０００７】また、水平ドライブパルスを発生させるた
めの水平ドライブパルス発生回路を、従来のアナログの
ＡＦＣ回路を使用することなく、カウンタやフリップフ
ロップ等のデジタル素子を使用してクロック逓倍型のＰ
ＬＬ回路で構成することが多くなってきている。水平ド
ライブパルス発生回路をデジタル化するのは動作クロッ
ク単位であれば部品のばらつきや温度などの影響を排除
できるからである。

【０００８】さらに、水平ドライブパルス発生回路とデ
ジタル波形発生回路とを別々の専用集積回路で構成した
のではコストや実装面積の面で不利なことから、デジタ
ル波形発生回路と同一のチップに水平ドライブパルス発
生回路を集積するようになってきた。

【０００９】図７は、水平ドライブパルス発生回路にデ
ジタル素子を利用した水平画面位置調整回路の構成例を
示す。同図に示す水平画面位置調整回路は、２段のＰＬ
Ｌ回路にて構成される。ＰＬＬ１及び付加されたパルス
発生回路５４が、図６における可変遅延回路４１に相当
するものであり、電圧制御発振器（以下、「ＶＣＯ」と
呼ぶ）５２の出力であるクロックＡ単位で任意の位相に
て水平画面位置制御パルスを発生させる。プログラマブ
ルカウンタ５３が水平同期信号に対する水平画面位置制
御パルスの遅延量を決めている。また、ＰＬＬ２が図６
における水平ＡＦＣ回路４２及び水平出力回路４３に相
当するものであり、水平画面位置制御パルスとフライバ
ックパルスとの位相差を位相比較器５５で検出し、検出
した位相差に応じて周波数が制御されたクロックＢをＶ
ＣＯ５６からパルス発生回路５８に与えて水平ドライブ
パルスを生成し、水平出力回路５９に水平ドライブパル
スを与えている。このようにしてＰＬＬ２ではＰＬＬ１
で発生させたパルスとフライバックパルスの位相を一致
させている。

【００１０】以上のように、アナログの遅延回路をデジ
タル化した際のメリットは、上記したように動作クロッ
ク単位であれば部品のばらつきや温度等の影響を無くす
ことが出来、制御が確実になることである。しかし、制
御がクロック単位となるため、アナログの可変遅延回路
を使用した場合のように、滑らかに水平画面位相を動か
すことが出来なくなる。

【００１１】そこで他のデジタル回路と同一のチップに
水平ドライブパルス発生回路を集積する際は、以下の
（１）〜（４）に記載のような対策にて、水平画面位相
の調整の分解能の向上を図っている。

【００１２】 （１）ＶＣＯの発生するクロック周波数を引き上げる。 （２）多相クロックを発生し、使用するクロックを切り
替える。 （３）クロック周期以上の分解能を出すために、反転ク
ロックや、バッファによる遅延（いわゆるゲート遅延）
を利用する。 （４）可変遅延回路は従来通り、モノマルチバイブレー
タ等のアナログ回路にて構成する。

【００１３】

【発明が解決しようとする課題】しかしながら、前述の
ような対策においては以下に示すような問題がある。

【００１４】ＶＣＯの発生するクロックを引き上げる手
法においては、例えば、水平周波数が１００ｋＨｚを考
えた場合、約５ｎｓ以下の位相制御が求められるため、
２００ＭＨｚ以上のクロックが必要となる。水平周波数
が更に高い場合には、更に高速なクロックが必要とな
り、回路動作の安定性、ジッタを含めたＶＣＯの発振性
能、消費電力等で問題が生じる。また、特に高速動作に
対応するプロセスにて集積回路を設計する必要も生じ、
同一チップに搭載するアナログ回路等で十分な性能が得
られない場合がある。

【００１５】図８は、多相クロックを使用する場合の例
であり、クロックΦ１、クロックΦ２、クロックΦ３の
三相のクロック例を示している。しかしながら、多相ク
ロックを使ったとしてもクロックの分解能以上のレベル
で位相差を制御するためには、ゲート遅延などアナログ
要素が必要になることから実現が困難である。例えば、
クロックの周期が２０ｎｓの時、そのクロックから５ｎ
ｓ、１０ｎｓ、１５ｎｓ遅れたクロックも必要な場合、
アナログ要素で５ｎｓずつ遅延させるのは、温度、プロ
セスばらつき、電源変動などから無理と思われる。した
がって、図８に示すような一定の位相差を有する複数の
クロックを生成するのは、困難である。ＶＣＯとしてイ
ンバータ素子を奇数個リング状に接続したリングオシレ
ータを使用すれば、多相クロックは容易に得られるが、
発振の安定性が良くないため画面のジッタに影響しやす
い。

【００１６】図９（ａ）および図９（ｂ）は、反転クロ
ックやバッファを利用する手法について示している。本
手法では、ＶＣＯの出力であるクロック信号のデューテ
ィが一般に５０％でないことや遅延用バッファの遅延量
が製造上のばらつきや温度変化や電源電圧変化による影
響を考慮すると、かなりのマージンを確保する必要があ
る。このことから、十分滑らかに位相を変化させること
が出来ない。

【００１７】例えば、図９（ｂ）において、クロックが
５０ＭＨｚであった場合の周期は２０ｎｓであり、ある
クロックの立ち上がりにおいて生成したパルスが遅延バ
ッファにより、５ｎｓずつ、最終段で計１５ｎｓ遅延す
るのが理想である。しかし、遅延回路にて遅延したパル
スは、遅延が最大に増加しても、次のクロックの立ち上
がりで生成したパルスより遅れることが無いように、比
較的少ない遅延量にて設計せざるをえない。このため、
クロック周期以上の調整分解能にはなるものの、細かく
調整可能な位相と大きく移動してしまう位相とが目に付
きやすい。

【００１８】図１０に示すように、モノマルチバイブレ
ータ等のアナログ回路にて遅延回路を構成する場合に
は、水平画面位置が温度変化と共に変化しやすい。それ
は、遅延回路での遅延量を水平周期程度まで大きくして
使用する場合があり、モノマルチバイブレータ（特に時
定数回路部分）が温度特性の影響を受けやすく、遅延量
が大きく変化するからである。

【００１９】広範囲の水平周波数に対応する場合には、
制御可能な位相変化範囲と、制御の分解能の設定が困難
であるなど、従来からのアナログ遅延回路の有する課題
をそのまま残すことになる。また、安定したモノマルチ
バイブレータとその他デジタル回路とを、同一のチップ
上に構成することも困難である問題点を有する。

【００２０】本発明は、上記課題に鑑みてなされたもの
であり、ＣＭＯＳプロセス等のＬＳＩに水平処理系を集
積化する場合において、容易な構成で、且つ水平画面位
置の調整分解能を向上する水平画面位置調整回路を提供
することを目的とする。

【００２１】

【課題を解決するための手段】本発明は、上記問題点を
解決するため、以下の構成を採る。

【００２２】請求項１記載の水平画面位置調整回路に関
する発明は、水平同期信号を基準にして発生パルスの位
相をクロック単位で設定可能なパルス発生回路と、多段
に接続された遅延用素子を有しパルス信号が通過する遅
延用素子の段数によって遅延量を制御する可変遅延回路
と、前記可変遅延回路と同一の遅延用素子を含むダミー
回路と、前記ダミー回路における遅延用素子の遅延量を
検出する遅延検出手段と、検出した遅延量に応じて前記
可変遅延回路の制御範囲を決定する手段とを具備する構
成を採る。

【００２３】この構成により、ダミー回路の遅延の情報
を元に可変遅延回路の遅延量の制御範囲を決めることが
できるため、１クロック以下の遅延制御をより大きな範
囲で行うことが可能となり、水平画面位置の調整分解能
を向上することができる。

【００２４】請求項２記載の発明は、請求項１記載の水
平画面位置調整回路において、遅延検出手段が、インバ
ータを複数個接続したリングオシレータで構成されたダ
ミー回路の発振周波数を検出する構成を採る。

【００２５】この構成により、プロセスばらつきによる
遅延のばらつき、電源電圧に対する遅延の増減が吸収さ
れ、可変遅延回路の制御範囲を有効に使用することがで
きるため、水平画面位置を細かく調整可能になるといっ
た作用を有する。

【００２６】請求項３記載の発明は、請求項１記載の水
平画面位置調整回路において、遅延検出手段が、パルス
発生回路から発生したパルス信号を可変遅延回路と同一
構成のダミー回路にて遅延させた遅延パルスと、前記パ
ルス信号を１クロックシフトしたシフトパルスとの位相
差を検出する構成を採る。

【００２７】この構成により、プロセスばらつきによる
遅延のばらつき、電源電圧に対する遅延の増減が吸収さ
れ、可変遅延回路の制御範囲を有効に使用することがで
きるため、水平画面位置を細かく調整可能になるといっ
た作用を有する。

【００２８】

【発明の実施の形態】次に図面を参照して、本発明の実
施の形態に係る水平画面位置調整回路を詳細に説明す
る。

【００２９】（実施の形態１）以下に、図１及び図２を
用いて、本発明の実施の形態１について説明する。図１
は実施の形態１にかかる水平画面位置調整回路に備えた
水平ドライブパルス発生回路の構成を示している。同図
に示す水平ドライブパルス発生回路は、水平信号に同期
したクロック信号Ａを発生するＰＬＬ１と、フライバッ
クパルスの位相を水平画面位置制御パルスの位相に合わ
せ水平画面位置を一定に保つＰＬＬ２との２段構造にな
っている。

【００３０】ＰＬＬ１は、水平同期信号と分周信号Ｃと
が入力する位相比較器１と、位相比較器１の出力で発振
するＶＣＯ２と、ＶＣＯ２の発振するクロック信号Ａを
分周するプログラマブルカウンタ３とから構成されてい
る。位相比較器１はチャージポンプ回路とローパスフィ
ルタ回路から構成されている。

【００３１】一方、ＰＬＬ２は水平画面位置制御パルス
とフライバックパルスが入力する位相比較器１１と、位
相比較器１１の出力で発振するＶＣＯ１２と、ＶＣＯ１
２の出力するクロック信号Ｂを分周するプログラマブル
カウンタ１３と、クロック信号Ｂの単位で水平ドライブ
パルスのデューティー比を制御するパルス発生回路１４
と、水平ドライブパルスをトリガにして水平偏向電流を
生成する水平出力回路１６とから構成されている。位相
比較器１１は位相比較器１と同様にチャージポンプ回路
とローパスフィルタ回路から構成されている。

【００３２】ＰＬＬ１のクロック信号Ａの出力段とＰＬ
Ｌ２の水平画面位置制御パルスの入力段との間には、水
平同期信号に対し任意の位相差を持った水平画面位置制
御パルスを発生させるパルス発生回路４と可変遅延回路
５とからなる直列回路が接続されている。パルス発生回
路４は、水平同期信号に対しクロック信号Ａの周期を１
単位として位相差を持たせたパルスを発生する。可変遅
延回路５は、クロック信号Ａの周期以下の微少な位相差
を水平画面位置制御パルスに持たせる回路である。

【００３３】図２に可変遅延回路５の回路構成が示され
ている。可変遅延回路５は、複数のインバータが多段に
直列接続されていて初段のインバータにパルス発生回路
４の出力パルスが入力されるインバータ群２１と、イン
バータ群２１のインバータを２つ一組にして各組の下段
のインバータ出力及びパルス発生回路４の出力パルスが
並列に入力されるセレクタ２２とを備えている。セレク
タ２２が選択するインバータ出力によって可変遅延回路
５での遅延量が決まる。

【００３４】可変遅延回路５が造り込まれた集積回路の
同一チップ上の近傍にダミー回路６が設けられている。
図３にダミー回路６の回路構成を示す。ダミー回路６
は、複数のインバーターを多段に直列接続してなるリン
グオシレータにより構成されている。リングオシレータ
はインバーターの遅延に応じた周波数にて発振すること
が知られている。ダミー回路６の発振周波数を遅延検出
手段７の周波数検出回路で検出し遅延量に変換してＣＰ
Ｕ８に出力するようになっている。

【００３５】次に、以上のように構成された実施の形態
１の動作について説明する。画面位置調整に先立ち、可
変遅延回路５で使用可能な遅延範囲を決める。

【００３６】ここで、ダミー回路６に設けられたリング
オシレータは、使用されるインバータの遅延に応じた周
波数にて発振する。このため、リングオシレータを構成
するインバータの段数と発振周波数とが分かれば、リン
グオシレータの遅延量を導き出すことが出来る。可変遅
延回路５を構成するインバータと、ダミー回路６のリン
グオシレータを構成するインバータとが同一の素子であ
り、また集積回路の同一チップ上の近傍に位置している
ので、遅延はほぼ同一とみなすことが出来る。

【００３７】本実施の形態１では、ダミー回路６の発振
周波数を遅延検出手段７で検出し、検出した発振周波数
情報を受けたＣＰＵ８でインバータ群２１のインバータ
１段当りの遅延を求める。ＣＰＵ８は、パルス発生回路
４で遅延できる最小値であるクロック信号Ａの１クロッ
ク分の遅延量とインバータ１段当りの遅延とを基に、パ
ルス発生回路４での最小遅延量を超えない範囲で可変遅
延回路５の遅延範囲を決定する。例えば、インバータ２
段（１組）当りの遅延が１ｎｓであり、クロック信号Ａ
にて得られる位相制御分解能が２０ｎｓであれば、可変
遅延回路５では３８個までのインバータで１９ｎｓの遅
延量までの遅延量を制御できることになる。

【００３８】なお、遅延情報の取得において、プロセス
に関する遅延量を取得するためにはたった一度行えば良
い。また、逐次遅延情報を取得することで温度変化によ
る遅延変化にも対応することができる。

【００３９】画面位置調整時は、図示していないメモリ
に書き込まれたデータをＣＰＵ８が読み込んで水平画面
位置データを取得し、又はユーザが全面キーにて水平ポ
ジション調整を行っている状態をＣＰＵ８がスキャン
（キースキャン）して水平画面位置データを取得する。

【００４０】水平画面位置調整で、徐々に画面位置をず
らしていく場合、可変遅延回路５にて遅らせる量は、パ
ルス発生回路４にて遅延できる１クロックより少なくし
ておかないと画面が行ったり来たりする状態になる。本
実施の形態１では、上記したように、どこまで可変遅延
回路５で遅延させられるかの情報を上記したダミー回路
６及び遅延検出手段７によりあらかじめ取得しているの
で、そのような不具合の発生を防止できる。

【００４１】ＣＰＵ８は、水平画面位置調整量（遅延
量）をパルス発生回路４に対してクロック信号Ａを基準
にした単位で設定すると共に、パルス発生回路４では調
整しきれない微少な遅延を可変遅延回路５に対してイン
バータ２段当りの遅延単位で設定する。このとき、可変
遅延回路５での遅延量はパルス発生回路４での１クロッ
クＡ当りの遅延量を超えない範囲に制限される。可変遅
延回路５は、ＣＰＵ８から必要な遅延を与えるインバー
タ段数のデータが入力される。セレクタ２２が指示され
たインバータ段数の最終段に位置するインバータの出力
を選択するようにインバータ出力を選択する。

【００４２】またＣＰＵ８は、入力された水平同期信号
の周波数に応じた分周比をプログラマブルカウンタ３、
１３に設定し、パルス発生回路１４にはパルスのデュー
ティ比を設定する。一般に水平ドライブパルスのデュー
ティ比は５０％前後の数値をとるが水平周波数によって
適切な値が異なるため、ＣＰＵ８が水平周波数に応じて
設定する。

【００４３】ＰＬＬ１では、水平同期信号と分周信号Ｃ
とを位相比較器１に入力してＶＣＯ２から水平同期信号
に同期したクロック信号Ａを生成する一方で、クロック
信号Ａをプログラマブルカウンタ３で水平周波数に応じ
た分周比で分周して位相比較器１へ与えている。

【００４４】パルス発生回路４と可変遅延回路５では、
クロック単位での位相遅延がパルス発生回路４にてなさ
れ、それ以下の微少な位相遅延が可変遅延回路５にてな
される。その結果、水平同期信号に対して任意の位相差
を持ち、かつ水平画面位置を滑らかに動かすことができ
る水平画面位置制御パルスが生成される。

【００４５】ＰＬＬ２では、水平画面位置制御パルスと
同期の取られた水平ドライブパルスがパルス発生回路１
４から出力され、水平ドライブパルスをトリガにして水
平出力回路１６が水平偏向電流を流すための電圧を発生
させる。

【００４６】なお、必要に応じて又はリアルタイムでダ
ミー回路６の発振周波数を検出して可変遅延回路５の温
度変化による遅延変化をモニタし、可変遅延回路５の遅
延量に反映させるようにしても良い。

【００４７】このように本実施の形態１は、水平同期信
号に対してパルス発生回路４にてクロック単位での位相
遅延を与え、可変遅延回路５にてそれ以下の微少な位相
遅延を与えるように構成し、可変遅延回路５と同一の遅
延素子を有するダミー回路６を使い可変遅延回路５の現
実の最小遅延単位を検出するようにしたので、水平画面
位置制御パルスを１クロックＡ以下の分解能で制御でき
水平画面位相を滑らかに移動できると共に、可変遅延回
路５に不具合が発生しない範囲で最大の遅延範囲を設定
することができる。

【００４８】（実施の形態２）次に、本発明の実施の形
態２について説明する。本実施の形態２は、図１に示す
実施の形態１と同じブロック構成を有しており、クロッ
ク信号Ａを１クロック分だけ遅延させた信号と多段にゲ
ート遅延させた信号群とを位相比較し、１クロック以上
遅れない遅延段数はどこまでか調べるようにした例であ
る。

【００４９】本実施の形態２は、可変遅延回路５’、ダ
ミー回路６’、遅延検出回路７’の構成が実施の形態１
と異なっている。可変遅延回路５’は、図４に示すよう
に複数のバッファを多段に直列接続したバッファ群３１
と、バッファ群３１を構成する各バッファの出力及びパ
ルス発生回路４の出パルスが並列に入力するセレクタ３
２とを備えている。セレクタ３２はＣＰＵ８からの指示
によりバッファ出力を選択する。ダミー回路６’は、図
５に示すように可変遅延回路５’と同一構成のバッファ
群３３及びセレクタ３４と、パルス発生回路４の出力パ
ルスをクロック信号Ａで１クロックだけ遅延させるＤフ
リップフロップ３５とを備えている。セレクタ３４はバ
ッファ群３３で多段に遅延されたパルスを選択的に出力
する。遅延検出手段７’はセレクタ３２で選択されたパ
ルスとＤフリップフロップ３５の出力パルスとを位相比
較する位相比較回路を備えている。

【００５０】次に本実施の形態２においてダミー回路
６’及び遅延検出手段７’で可変遅延回路５’で使用可
能な遅延範囲を検出する過程について説明する。

【００５１】上記ダミー回路６’において、パルス発生
回路４から得られるパルスがＤフリップフロップ３５及
び遅延用バッファ群３１の最上段に与えられる。Ｄフリ
ップフロップ３５ではクロック信号Ａに同期したパルス
を出力することで１クロックシフトしたシフトパルスを
出力し、セレクタ３４では遅延用バッファにより遅延さ
れたパルスを選択的に出力する。

【００５２】遅延検出手段７’は、位相比較回路を利用
して１クロックシフトしたシフトパルスと各遅延用バッ
ファにより遅延された各遅延パルスとの位相比較を行
う。シフトパルスと各遅延パルスとの位相比較を行うこ
とで、クロック信号Ａの１クロックでの遅延より少ない
遅延を与える遅延用バッファの段数を検出する。検出さ
れた最大段数が可変遅延回路５’での遅延範囲となる。

【００５３】ＣＰＵ８は、遅延検出手段’７から入力す
る位相検出結果に基づいて可変遅延回路５’で使用可能
な遅延範囲を決定し遅延用バッファ１段当りの遅延情報
を求めて夫々保持する。以上の動作にて可変遅延回路
５’で使用可能な遅延範囲が決められる。

【００５４】次に、ＣＰＵ８は水平画面位置制御パルス
に持たせる水平同期信号との位相差が決められると、遅
延をクロック信号Ａを最小調整単位にしてパルス発生回
路４での遅延を決めるとともに、パルス発生回路４で調
整しきれないクロック信号Ａの１クロック以下の微少な
遅延を遅延用バッファ１段当りの遅延を最小調整単位に
して可変遅延回路５’での遅延を決定する。可変遅延回
路５’での遅延は事前に検出して保持している可変遅延
回路５’での遅延範囲を越えない範囲に制限される。

【００５５】これ以降の動作は前述した実施の形態１と
同様である。このように本実施の形態２は、クロック信
号Ａを１クロック分だけ遅延させた信号と多段にゲート
遅延させた信号群とを位相比較するようにしたので、１
クロック以上遅れない遅延段数を直接検出することがで
き、検出した遅延段数が可変遅延回路５’での最大の遅
延範囲となるので、ＣＰＵ８で可変遅延回路５’の最大
の遅延範囲を求めるための処理を削減できる。

【００５６】

【発明の効果】以上説明したように本発明によれば、ダ
ミー回路の遅延の情報を元に可変遅延回路の遅延量の制
御範囲を決めることができるため、１クロック以下の遅
延制御をより大きな範囲で行うことが可能となり、水平
画面位置の調整分解能を向上することができる。さら
に、プロセスばらつきによる遅延のばらつき、電源電圧
に対する遅延の増減等を吸収し、可変遅延回路の制御範
囲を有効に使用して水平画面位置を細かく調整すること
ができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１にかかる水平画面位置調
整回路を有する水平ドライブパルス発生回路を示すブロ
ック図

【図２】実施の形態１の可変遅延回路の構成例を示す回
路図

【図３】実施の形態１のダミー回路および遅延検出手段
の構成例を示す回路図

【図４】実施の形態２の可変遅延回路の構成例を示す回
路図

【図５】本発明の実施の形態２のダミー回路および遅延
検出手段の構成例を示す回路図

【図６】従来のディスプレイ装置の水平ドライブパルス
発生回路を示すブロック図

【図７】従来のデジタル手法を導入した水平ドライブパ
ルス発生回路を示すブロック図

【図８】３相クロックのタイミングチャート

【図９】従来のデジタル手法を導入した水平ドライブパ
ルス発生回路を示すブロック図

【図１０】従来のデジタル手法を導入した水平ドライブ
パルス発生回路を示すブロック図

【符号の説明】

１、１１、５１、５５、８２ 位相比較器 ２、１２、５２、５６、８３ ＶＣＯ ３、１３、５３、５７、８４ プログラマブルカウンタ ４、１４、５４、５８、７１、８５ パルス発生回路 ５、４１、８１ 可変遅延回路 ６ ダミー回路 ７ 遅延検出手段 ８ ＣＰＵ １６、４３、５９、８６ 水平出力回路 ２１ 遅延用インバータ群 ３１、３３ 遅延用バッファ群 ２２、３２、３４、７３ セレクタ ３５、７２ Ｄフリップフロップ ４２ 水平ＡＦＣ回路 ７４ インバータ ７５ バッファ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０３Ｌ 7/08 Ｈ０４Ｎ 5/06 Ｚ Ｈ０４Ｎ 5/06 Ｈ０３Ｌ 7/08 Ｚ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 水平同期信号を基準にして発生パルスの
   位相をクロック単位で設定可能なパルス発生回路と、多
   段に接続された遅延用素子を有しパルス信号が通過する
   遅延用素子の段数によって遅延量を制御する可変遅延回
   路と、前記可変遅延回路と同一の遅延用素子を含むダミ
   ー回路と、前記ダミー回路における遅延用素子の遅延量
   を検出する遅延検出手段と、検出した遅延量に応じて前
   記可変遅延回路の制御範囲を決定する手段とを具備した
   水平画面位置調整回路。
2. 【請求項２】 遅延検出手段が、インバータを複数個接
   続したリングオシレータで構成されたダミー回路の発振
   周波数を検出することを特徴とする請求項１記載の水平
   画面位置調整回路。
3. 【請求項３】 遅延検出手段が、パルス発生回路から発
   生したパルス信号を可変遅延回路と同一構成のダミー回
   路にて遅延させた遅延パルスと、前記パルス信号を１ク
   ロックシフトしたシフトパルスとの位相差を検出するこ
   とを特徴とする請求項１記載の水平画面位置調整回路。