JPH11304890A - Ｌｓｉテスタのテストパタン生成方法および装置 - Google Patents
Ｌｓｉテスタのテストパタン生成方法および装置Info
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- JPH11304890A JPH11304890A JP10106069A JP10606998A JPH11304890A JP H11304890 A JPH11304890 A JP H11304890A JP 10106069 A JP10106069 A JP 10106069A JP 10606998 A JP10606998 A JP 10606998A JP H11304890 A JPH11304890 A JP H11304890A
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318321—Generation of test inputs, e.g. test vectors, patterns or sequences for combinational circuits
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Abstract
(57)【要約】
【課題】 ＬＳＩテスタにおいて、論理シミュレーショ
ンと同じ結果が得られるテストパタンを生成する。 【解決手段】 回路接続情報から、競合する外部端子対
と、競合する外部端子対に対応するフリップフロップと
を検出し、競合する外部端子対のうちで、入力されるテ
ストパタンが同時に変化している外部対を検出し、検出
された外部端子対と、対応するフリップフロップとの間
のパス遅延を計算し、計算されたパス遅延とフリップフ
ロップのセットアップ時間およびホールド時間とから、
テスタスキューマージンを求め、テスタスキューが存在
する場合に、スキューマージンを参照して、フリップフ
ロップのセットアップエラーまたはホールドエラーが発
生するか否かを判定し、セットアップエラーまたはホー
ルドエラーが発生する場合には、エラーが発生しないよ
うに最適タイミング条件を生成する。
ンと同じ結果が得られるテストパタンを生成する。 【解決手段】 回路接続情報から、競合する外部端子対
と、競合する外部端子対に対応するフリップフロップと
を検出し、競合する外部端子対のうちで、入力されるテ
ストパタンが同時に変化している外部対を検出し、検出
された外部端子対と、対応するフリップフロップとの間
のパス遅延を計算し、計算されたパス遅延とフリップフ
ロップのセットアップ時間およびホールド時間とから、
テスタスキューマージンを求め、テスタスキューが存在
する場合に、スキューマージンを参照して、フリップフ
ロップのセットアップエラーまたはホールドエラーが発
生するか否かを判定し、セットアップエラーまたはホー
ルドエラーが発生する場合には、エラーが発生しないよ
うに最適タイミング条件を生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩテストパタ
ンの生成方法および装置に関し、特に、ＬＳＩテスタで
半導体集積回路の最終テストを行う際に使用されるＬＳ
Ｉテスタパタンの生成方法および装置に関する。
ンの生成方法および装置に関し、特に、ＬＳＩテスタで
半導体集積回路の最終テストを行う際に使用されるＬＳ
Ｉテスタパタンの生成方法および装置に関する。
【０００２】
【従来の技術】半導体集積回路の製造工程においては、
まず、製品の仕様に応じて論理回路が設計され、この論
理回路に応じてテストパタンが作成され、テストパタン
を用いて論理シミュレーションが行われ、その機能およ
びタイミングが検証される。
まず、製品の仕様に応じて論理回路が設計され、この論
理回路に応じてテストパタンが作成され、テストパタン
を用いて論理シミュレーションが行われ、その機能およ
びタイミングが検証される。
【０００３】製造された半導体集積回路は、製品として
出荷される前に、シミュレーションに用いられたテスト
パタンと同じＬＳＩテスタパタンを使用して、ＬＳＩテ
スタによる最終テストが行われる。ＬＳＩテスタにおい
ては、半導体集積回路からの出力信号が、シミュレーシ
ョンにより検証されたテストパタンの出力期待値と照合
される。これにより、半導体集積回路が設計論理回路と
同一機能を有し、なおかつ同一タイミングで動作するこ
とが検証される。
出荷される前に、シミュレーションに用いられたテスト
パタンと同じＬＳＩテスタパタンを使用して、ＬＳＩテ
スタによる最終テストが行われる。ＬＳＩテスタにおい
ては、半導体集積回路からの出力信号が、シミュレーシ
ョンにより検証されたテストパタンの出力期待値と照合
される。これにより、半導体集積回路が設計論理回路と
同一機能を有し、なおかつ同一タイミングで動作するこ
とが検証される。
【０００４】ところが、このＬＳＩテスタによる最終テ
ストの際に、良品である半導体集積回路の出力信号がテ
ストパタンの出力期待値と一致しないために、この半導
体集積回路が不良品にされてしまう場合がある。その原
因の一つとして、ＬＳＩテスタの持つピン間（入力端子
間）の入力信号のタイミング差であるテスタスキューが
挙げられる。
ストの際に、良品である半導体集積回路の出力信号がテ
ストパタンの出力期待値と一致しないために、この半導
体集積回路が不良品にされてしまう場合がある。その原
因の一つとして、ＬＳＩテスタの持つピン間（入力端子
間）の入力信号のタイミング差であるテスタスキューが
挙げられる。
【０００５】ＬＳＩテスタは指定された入力タイミン
グ、すなわち、シミュレーションと同一入力タイミング
で、半導体集積回路に対してテストパタンを入力しよう
とする。しかし、現実にはＬＳＩテスタの精度の問題や
テスタボード上での入力信号の遅延などにより、ＬＳＩ
テスタの入力タイミングは、ピン間でスキュー（誤差）
を有している。
グ、すなわち、シミュレーションと同一入力タイミング
で、半導体集積回路に対してテストパタンを入力しよう
とする。しかし、現実にはＬＳＩテスタの精度の問題や
テスタボード上での入力信号の遅延などにより、ＬＳＩ
テスタの入力タイミングは、ピン間でスキュー（誤差）
を有している。
【０００６】図６を参照して、この問題をさらに説明す
る。図６は、半導体集積回路（ＩＣ）５０の論理回路の
一部を示す。外部端子と、組合せ回路と、順序素子であ
るフリップフロップ（Ｆ／Ｆ）とを示している。外部端
子１からは組合せ回路を経て２段目のＦ／Ｆ２のデータ
入力端子Ｄにデータ信号が入力され、外部端子２からは
組合せ回路を経て１段目のＦ／Ｆ１のデータ入力端子Ｄ
にデータ信号が入力され、外部端子３からは組合せ回路
を経てＦ／Ｆ１のクロック入力端子Ｃにクロック信号が
入力され、Ｆ／Ｆ１のデータ出力端子Ｑからのデータ信
号は、組合せ回路を経て、Ｆ／Ｆ２のクロック信号とし
てクロック入力端子Ｃに入力される。
る。図６は、半導体集積回路（ＩＣ）５０の論理回路の
一部を示す。外部端子と、組合せ回路と、順序素子であ
るフリップフロップ（Ｆ／Ｆ）とを示している。外部端
子１からは組合せ回路を経て２段目のＦ／Ｆ２のデータ
入力端子Ｄにデータ信号が入力され、外部端子２からは
組合せ回路を経て１段目のＦ／Ｆ１のデータ入力端子Ｄ
にデータ信号が入力され、外部端子３からは組合せ回路
を経てＦ／Ｆ１のクロック入力端子Ｃにクロック信号が
入力され、Ｆ／Ｆ１のデータ出力端子Ｑからのデータ信
号は、組合せ回路を経て、Ｆ／Ｆ２のクロック信号とし
てクロック入力端子Ｃに入力される。
【０００７】Ｆ／Ｆが正常にデータをラッチするために
は、クロックのタイミングよりセットアップ時間以上前
にデータ信号は安定していなければならず、さらに、ク
ロックのタイミングよりホールド時間以上データ信号は
安定していなければならない。以下、データ信号とクロ
ック信号とが上記のような関係を満たすか、あるいは満
たされないことにより、Ｆ／Ｆがデータをラッチできる
か、あるいはデータをラッチできないかの不安定な状態
にある場合を、“競合する”と言うものとする。また、
このような競合状態にあるＦ／Ｆへのデータ信号とクロ
ック信号とは、また“競合する”と言うものとする。
は、クロックのタイミングよりセットアップ時間以上前
にデータ信号は安定していなければならず、さらに、ク
ロックのタイミングよりホールド時間以上データ信号は
安定していなければならない。以下、データ信号とクロ
ック信号とが上記のような関係を満たすか、あるいは満
たされないことにより、Ｆ／Ｆがデータをラッチできる
か、あるいはデータをラッチできないかの不安定な状態
にある場合を、“競合する”と言うものとする。また、
このような競合状態にあるＦ／Ｆへのデータ信号とクロ
ック信号とは、また“競合する”と言うものとする。
【０００８】ＩＣテスタでテストする場合に、前述した
テスタスキューにより、上記の関係が満たされなくなっ
た場合には、良品であるにもかかわらず不良品と判定さ
れてしまう。
テスタスキューにより、上記の関係が満たされなくなっ
た場合には、良品であるにもかかわらず不良品と判定さ
れてしまう。
【０００９】このような問題を避けるため、従来では、
ＩＣテスタで用いるテストパタンを論理シミュレーショ
ンで用いるテストパタンとは異ならせている。この従来
方法を、図７を参照して説明する。図７は、ＩＣテスタ
用のラストパタンを、論理シミュレーション用のテスタ
パタンを変更するか否かを判断する方法を示す。
ＩＣテスタで用いるテストパタンを論理シミュレーショ
ンで用いるテストパタンとは異ならせている。この従来
方法を、図７を参照して説明する。図７は、ＩＣテスタ
用のラストパタンを、論理シミュレーション用のテスタ
パタンを変更するか否かを判断する方法を示す。
【００１０】論理シミュレーション用のテスタパタンか
ら、入力テストパタンが同時に変化している複数の外部
端子を検索する（ステップＳ５１）。検索された複数の
外部端子の入力テストパタンのタイミングをずらして、
シミュレーション用パタンを生成する（ステップＳ５
２）。図８および図９は、外部端子１〜４の入力テスト
パタンが同時に変化しており、端子１の入力パタンを基
準にして、端子２〜４の入力テストパタンのタイミング
をパタン周期Ｔだけ順次ずらした例を示す。図８では、
端子１の入力テストパタンを基準にして、端子２〜４の
パタン変化のタイミングが順次遅くなるようにずらして
いる。図９では、端子１の入力テストパタンを基準にし
て、端子２〜４のパタン変化のタイミングが順次早くな
るようにずらしている。
ら、入力テストパタンが同時に変化している複数の外部
端子を検索する（ステップＳ５１）。検索された複数の
外部端子の入力テストパタンのタイミングをずらして、
シミュレーション用パタンを生成する（ステップＳ５
２）。図８および図９は、外部端子１〜４の入力テスト
パタンが同時に変化しており、端子１の入力パタンを基
準にして、端子２〜４の入力テストパタンのタイミング
をパタン周期Ｔだけ順次ずらした例を示す。図８では、
端子１の入力テストパタンを基準にして、端子２〜４の
パタン変化のタイミングが順次遅くなるようにずらして
いる。図９では、端子１の入力テストパタンを基準にし
て、端子２〜４のパタン変化のタイミングが順次早くな
るようにずらしている。
【００１１】以上のようにして生成された２種類のシミ
ュレーション用テストパタン１，２を用いて、それぞれ
遅延シミュレーションを実行し（ステップＳ５３，Ｓ５
４）、出力端子の期待値エラーの有無を調べることによ
って、入力端子間のスキューを検証する（ステップＳ５
５）。期待値エラーが無い場合には（ＯＫ）、タイミン
グをずらしたパタンをＬＳＩテスタ用に用いることがで
きる。
ュレーション用テストパタン１，２を用いて、それぞれ
遅延シミュレーションを実行し（ステップＳ５３，Ｓ５
４）、出力端子の期待値エラーの有無を調べることによ
って、入力端子間のスキューを検証する（ステップＳ５
５）。期待値エラーが無い場合には（ＯＫ）、タイミン
グをずらしたパタンをＬＳＩテスタ用に用いることがで
きる。
【００１２】
【発明が解決しようとする課題】期待値エラーが発生し
た場合（ＮＧ）には、テストパタンを再変更する必要が
あるが、この場合、その期待値エラーがどの入力端子間
のスキューに起因しているかが、簡単に特定できない。
そのため、膨大な解析作業を行わなければならない。こ
れは、この従来方法では、一律にテストパタンのタイミ
ングをずらしてシミュレーションを行い、その結果から
ＯＫ／ＮＧの判定をしているだけで、ＮＧの場合、原因
を特定する機能を有していないためである。したがっ
て、テスタのピン間スキューを考慮したテストパタンの
最適な入力タイミングを求めることができない。
た場合（ＮＧ）には、テストパタンを再変更する必要が
あるが、この場合、その期待値エラーがどの入力端子間
のスキューに起因しているかが、簡単に特定できない。
そのため、膨大な解析作業を行わなければならない。こ
れは、この従来方法では、一律にテストパタンのタイミ
ングをずらしてシミュレーションを行い、その結果から
ＯＫ／ＮＧの判定をしているだけで、ＮＧの場合、原因
を特定する機能を有していないためである。したがっ
て、テスタのピン間スキューを考慮したテストパタンの
最適な入力タイミングを求めることができない。
【００１３】他方、同様な問題を解決した従来技術が、
特開平９−１５３０７３号公報に開示されている。この
従来技術によれば、図６で示したような２段のＦ／Ｆが
存在した場合に、初段のＦ／Ｆのみテスタスキューの影
響を受けるものとして、初段のＦ／Ｆのみ対象として、
パス遅延を計算し、テスタスキューの影響の有無を判断
している。しかし、テスタスキューの影響を受けるの
は、初段のＦ／Ｆのみとは限らない。競合の生じるＦ／
Ｆはすべて、テスタスキューの影響を受ける。これを、
図６の論理回路について説明する。外部端子２と外部端
子３の入力テストパタンが同時に変化していない場合
は、１段目のＦ／ＦであるＦ／Ｆ１では競合は起こらな
いが、端子１と端子３の入力パタンが同時に変化してい
る場合、２段目のＦ／ＦであるＦ／Ｆ２で競合が起こり
うる。したがって、Ｆ／Ｆ２においても、テスタスキュ
ーの影響を受ける。
特開平９−１５３０７３号公報に開示されている。この
従来技術によれば、図６で示したような２段のＦ／Ｆが
存在した場合に、初段のＦ／Ｆのみテスタスキューの影
響を受けるものとして、初段のＦ／Ｆのみ対象として、
パス遅延を計算し、テスタスキューの影響の有無を判断
している。しかし、テスタスキューの影響を受けるの
は、初段のＦ／Ｆのみとは限らない。競合の生じるＦ／
Ｆはすべて、テスタスキューの影響を受ける。これを、
図６の論理回路について説明する。外部端子２と外部端
子３の入力テストパタンが同時に変化していない場合
は、１段目のＦ／ＦであるＦ／Ｆ１では競合は起こらな
いが、端子１と端子３の入力パタンが同時に変化してい
る場合、２段目のＦ／ＦであるＦ／Ｆ２で競合が起こり
うる。したがって、Ｆ／Ｆ２においても、テスタスキュ
ーの影響を受ける。
【００１４】本発明の目的は、ＬＳＩテスタのピン間ス
キューによって、回路上競合が起こりうる外部端子の対
（データとクロック）と、これに対応するＦ／Ｆを求
め、それぞれの組合せに対して静的なタイミング検証に
よって競合が起こらないようなタイミング関係を求め
て、それをテストプログラムに反映させることにある。
キューによって、回路上競合が起こりうる外部端子の対
（データとクロック）と、これに対応するＦ／Ｆを求
め、それぞれの組合せに対して静的なタイミング検証に
よって競合が起こらないようなタイミング関係を求め
て、それをテストプログラムに反映させることにある。
【００１５】本発明の他の目的は、競合が起こらないタ
イミング関係にあるＬＳＩテスタ用のテストパタンを生
成する方法および装置を提供することにある。
イミング関係にあるＬＳＩテスタ用のテストパタンを生
成する方法および装置を提供することにある。
【００１６】本発明のさらに他の目的は、上記方法を実
施するプログラムを記録した記録媒体を提供することに
ある。
施するプログラムを記録した記録媒体を提供することに
ある。
【００１７】
【課題を解決するための手段】本発明は、半導体集積回
路をＬＳＩテスタでテストする場合のテストパタンを生
成する方法および装置である。この方法および装置で
は、競合する外部端子対であって、入力されるテストパ
タンが同時に変化する外部端子と、この外部端子に対応
するフリップフロップとを検出し、外部端子からこのフ
リップフロップへのパス遅延と、テスタスキューとから
Ｆ／Ｆで競合が発生しない最適タイミング条件を生成
し、これによりＬＳＩテスタ用のテストパタンを生成す
る。
路をＬＳＩテスタでテストする場合のテストパタンを生
成する方法および装置である。この方法および装置で
は、競合する外部端子対であって、入力されるテストパ
タンが同時に変化する外部端子と、この外部端子に対応
するフリップフロップとを検出し、外部端子からこのフ
リップフロップへのパス遅延と、テスタスキューとから
Ｆ／Ｆで競合が発生しない最適タイミング条件を生成
し、これによりＬＳＩテスタ用のテストパタンを生成す
る。
【００１８】また、本発明の記録媒体に記録されている
プログラムは、（ａ）回路接続情報から、競合する外部
端子対と、競合する外部端子対に対応するフリップフロ
ップとを検出するステップと、（ｂ）前記競合する外部
端子対のうちで、入力されるテストパタンが同時に変化
している外部対を検出するステップと、（ｃ）前記ステ
ップ（ｂ）で検出された外部端子対と、対応するフリッ
プフロップとの間のパス遅延を計算し、計算されたパス
遅延とフリップフロップのセットアップ時間およびホー
ルド時間とから、テスタスキューマージンを求めるステ
ップと、（ｄ）テスタスキューが存在する場合に、前記
スキューマージンを参照して、フリップフロップのセッ
トアップエラーまたはホールドエラーが発生するか否か
を判定するステップと、（ｅ）セットアップエラーまた
はホールドエラーが発生する場合には、エラーが発生し
ないように最適タイミング条件を生成するステップと、
（ｆ）生成された最適タイミング条件に基づきタイミン
グをずらしたテストパタンでシミュレーションを実行
し、結果が良好であれば、前記タイミングをずらしたテ
ストパタンを、ＬＳＩテスタ用のテストパタンとするス
テップと、を実行する。
プログラムは、（ａ）回路接続情報から、競合する外部
端子対と、競合する外部端子対に対応するフリップフロ
ップとを検出するステップと、（ｂ）前記競合する外部
端子対のうちで、入力されるテストパタンが同時に変化
している外部対を検出するステップと、（ｃ）前記ステ
ップ（ｂ）で検出された外部端子対と、対応するフリッ
プフロップとの間のパス遅延を計算し、計算されたパス
遅延とフリップフロップのセットアップ時間およびホー
ルド時間とから、テスタスキューマージンを求めるステ
ップと、（ｄ）テスタスキューが存在する場合に、前記
スキューマージンを参照して、フリップフロップのセッ
トアップエラーまたはホールドエラーが発生するか否か
を判定するステップと、（ｅ）セットアップエラーまた
はホールドエラーが発生する場合には、エラーが発生し
ないように最適タイミング条件を生成するステップと、
（ｆ）生成された最適タイミング条件に基づきタイミン
グをずらしたテストパタンでシミュレーションを実行
し、結果が良好であれば、前記タイミングをずらしたテ
ストパタンを、ＬＳＩテスタ用のテストパタンとするス
テップと、を実行する。
【００１９】
【発明の実施の形態】図１は、本発明のＬＳＩテスタの
テストパタン生成装置の実施の形態を説明するための図
である。このテストパタン生成装置は、競合端子対検出
処理部１０と、同時パタン変化検出処理部１２と、パス
遅延演算部１４と、スキューマージン判定部１６と、タ
イミング条件生成部１８と、シミュレーション実行部２
０と、結果判定部２２と、記憶部２４とから構成されて
いる。なお、このような装置は、コンピュータにより実
現される。
テストパタン生成装置の実施の形態を説明するための図
である。このテストパタン生成装置は、競合端子対検出
処理部１０と、同時パタン変化検出処理部１２と、パス
遅延演算部１４と、スキューマージン判定部１６と、タ
イミング条件生成部１８と、シミュレーション実行部２
０と、結果判定部２２と、記憶部２４とから構成されて
いる。なお、このような装置は、コンピュータにより実
現される。
【００２０】この装置の動作を図２に示すフローチャー
トを参照して説明する。競合端子対検出処理部１０は、
記憶部２４から回路接続情報（ネットリスト）を読取
り、回路接続情報から、回路上、競合が起こる可能性の
ある外部端子対（データとクロックの対）と、これに対
応する順序素子（Ｆ／Ｆ）を検索する（ステップＳ３
１）。続いて、同時パタン変化処理部１２は、記憶部か
ら、論理シミュレーションにおいて用いられるテストパ
タンを読取り、前記検索された外部端子のうちでテスト
パタンが同時に変化する外部端子対を検出する（ステッ
プＳ３２）。
トを参照して説明する。競合端子対検出処理部１０は、
記憶部２４から回路接続情報（ネットリスト）を読取
り、回路接続情報から、回路上、競合が起こる可能性の
ある外部端子対（データとクロックの対）と、これに対
応する順序素子（Ｆ／Ｆ）を検索する（ステップＳ３
１）。続いて、同時パタン変化処理部１２は、記憶部か
ら、論理シミュレーションにおいて用いられるテストパ
タンを読取り、前記検索された外部端子のうちでテスト
パタンが同時に変化する外部端子対を検出する（ステッ
プＳ３２）。
【００２１】図３に、以上の処理で検出された競合端子
対と、対応するＦ／Ｆとの例を示す。外部端子１にはデ
ータ信号が、外部端子２にはクロック信号が入力され
る。これらデータ信号およびクロック信号は、テストパ
タンであり、同時に変化する。データ信号は組合せ回路
を経て、Ｆ／Ｆのデータ入力端子Ｄに供給され、クロッ
ク信号は組合せ回路を経て、Ｆ／Ｆのクロック入力端子
Ｃに供給される。
対と、対応するＦ／Ｆとの例を示す。外部端子１にはデ
ータ信号が、外部端子２にはクロック信号が入力され
る。これらデータ信号およびクロック信号は、テストパ
タンであり、同時に変化する。データ信号は組合せ回路
を経て、Ｆ／Ｆのデータ入力端子Ｄに供給され、クロッ
ク信号は組合せ回路を経て、Ｆ／Ｆのクロック入力端子
Ｃに供給される。
【００２２】次に、パス遅延演算部１２は、回路接続情
報により、外部端子１からＦ／Ｆまでのパス遅延を計算
し、および外部端子２からＦ／Ｆまでのパス遅延を計算
する（ステップＳ３３）。外部端子１からＦ／Ｆまでの
パス遅延をｔd 、外部端子２からＦ／Ｆまでのパス遅延
をｔc とする。次に、スキューマージンをチェックする
（ステップＳ３４）。
報により、外部端子１からＦ／Ｆまでのパス遅延を計算
し、および外部端子２からＦ／Ｆまでのパス遅延を計算
する（ステップＳ３３）。外部端子１からＦ／Ｆまでの
パス遅延をｔd 、外部端子２からＦ／Ｆまでのパス遅延
をｔc とする。次に、スキューマージンをチェックする
（ステップＳ３４）。
【００２３】ｔd ＞ｔc の場合の外部端子でのデータ信
号およびクロック信号のタイミング、およびＦ／Ｆでの
各信号のタイミングを図４に示す。
号およびクロック信号のタイミング、およびＦ／Ｆでの
各信号のタイミングを図４に示す。
【００２４】ｔd ＜ｔc の場合の外部端子でのデータ信
号およびクロック信号のタイミング、およびＦ／Ｆでの
各信号のタイミングを図５に示す。
号およびクロック信号のタイミング、およびＦ／Ｆでの
各信号のタイミングを図５に示す。
【００２５】Ｔはパタン周期、ｔh はＦ／Ｆのホールド
時間、ｔm1はホールド側のマージン、ｔm2はセット側の
マージンとすると、ｔm1＝ｔd −ｔc −ｔh 、ｔm2＝ｔ
c −ｔd −ｔsuである。
時間、ｔm1はホールド側のマージン、ｔm2はセット側の
マージンとすると、ｔm1＝ｔd −ｔc −ｔh 、ｔm2＝ｔ
c −ｔd −ｔsuである。
【００２６】スキューマージン判定部１６は、テスタの
スキュー値ｔskを考慮して、以下の場合に、Ｆ／Ｆのホ
ールドエラーが起こるか否かを判定する。 （１）テスタスキューｔskによって、外部端子２へのク
ロック信号の入力タイミングが、外部端子１へのデータ
信号の入力タイミングより遅れる場合 ａ）ｔm1＞ｔskなら、クロック信号が遅れても、マージ
ンがあるのでホールドエラーにはならない。したがっ
て、Ｆ／Ｆは正常に動作する（ＯＫ）。
スキュー値ｔskを考慮して、以下の場合に、Ｆ／Ｆのホ
ールドエラーが起こるか否かを判定する。 （１）テスタスキューｔskによって、外部端子２へのク
ロック信号の入力タイミングが、外部端子１へのデータ
信号の入力タイミングより遅れる場合 ａ）ｔm1＞ｔskなら、クロック信号が遅れても、マージ
ンがあるのでホールドエラーにはならない。したがっ
て、Ｆ／Ｆは正常に動作する（ＯＫ）。
【００２７】ｂ）ｔm1≦ｔskなら、クロック信号が遅れ
ると、マージンがないのでホールドエラーになる。した
がって、Ｆ／Ｆは正常に動作しない（ＮＧ）。 （２）テスタスキューｔskによって、クロック信号の入
力タイミングがデータ信号の入力タイミングより速くな
る場合 この場合には、ホールド側マージンｔm1の値にかかわら
ず、ホールド時間ｔh以上データ信号は安定しているの
で、Ｆ／Ｆは正常に動作する（ＯＫ）。
ると、マージンがないのでホールドエラーになる。した
がって、Ｆ／Ｆは正常に動作しない（ＮＧ）。 （２）テスタスキューｔskによって、クロック信号の入
力タイミングがデータ信号の入力タイミングより速くな
る場合 この場合には、ホールド側マージンｔm1の値にかかわら
ず、ホールド時間ｔh以上データ信号は安定しているの
で、Ｆ／Ｆは正常に動作する（ＯＫ）。
【００２８】図５のタイミングにおいて、ｔsuはＦ／Ｆ
のセットアップ時間を、ｔm2はセットアップ側のマージ
ンであり、ｔm2＝ｔc −ｔd −ｔsu である。
のセットアップ時間を、ｔm2はセットアップ側のマージ
ンであり、ｔm2＝ｔc −ｔd −ｔsu である。
【００２９】スキューマージン判定部１６は、マスタス
キューｔskを考慮して、以下の場合に、Ｆ／Ｆのセット
アップエラーが起こるか否かを判定する（ステップＳ３
５）。 （１）テスタのスキューｔskによって、クロック信号の
入力タイミングがデータ信号のタイミングより速くなる
場合 ａ）ｔm2＞ｔskなら、クロック信号が速くなっても、マ
ージンがあるのでセットアップエラーにはならない。し
たがって、Ｆ／Ｆは正常に動作する（ＯＫ）。
キューｔskを考慮して、以下の場合に、Ｆ／Ｆのセット
アップエラーが起こるか否かを判定する（ステップＳ３
５）。 （１）テスタのスキューｔskによって、クロック信号の
入力タイミングがデータ信号のタイミングより速くなる
場合 ａ）ｔm2＞ｔskなら、クロック信号が速くなっても、マ
ージンがあるのでセットアップエラーにはならない。し
たがって、Ｆ／Ｆは正常に動作する（ＯＫ）。
【００３０】ｂ）ｔm2≦ｔskなら、クロック信号が速く
なると、マージンがないのでセットアップエラーにな
る。したがって、Ｆ／Ｆは正常に動作しない（ＮＧ）。 （２）テスタスキューｔskによって、クロック信号の入
力タイミングがデータ信号より遅れる場合 この場合には、セットアップ側マージンｔm2の値にかか
わらず、セットアップ時間ｔsu以上前にデータ信号は安
定しているので、Ｆ／Ｆは正常に動作する（ＯＫ）。
なると、マージンがないのでセットアップエラーにな
る。したがって、Ｆ／Ｆは正常に動作しない（ＮＧ）。 （２）テスタスキューｔskによって、クロック信号の入
力タイミングがデータ信号より遅れる場合 この場合には、セットアップ側マージンｔm2の値にかか
わらず、セットアップ時間ｔsu以上前にデータ信号は安
定しているので、Ｆ／Ｆは正常に動作する（ＯＫ）。
【００３１】以上の検証により、ホールドエラーまたは
セットアップエラーが起こる可能性がある場合には、エ
ラーが起こらない方向に、データ信号またはクロック信
号の入力タイミングをずらすことができる。このため、
タイミング条件生成部１８では、以上で求めたタイミン
グ関係をマージして、テスタの制限を満たすように最適
なタイミング条件を求める（ステップＳ３６）。
セットアップエラーが起こる可能性がある場合には、エ
ラーが起こらない方向に、データ信号またはクロック信
号の入力タイミングをずらすことができる。このため、
タイミング条件生成部１８では、以上で求めたタイミン
グ関係をマージして、テスタの制限を満たすように最適
なタイミング条件を求める（ステップＳ３６）。
【００３２】例えば、ｔd ＞ｔc のときの前記（１），
ｂ）のケースの場合、クロック信号のタイミングを速く
して、ｔm1＞ｔskとなるようにすればよい。
ｂ）のケースの場合、クロック信号のタイミングを速く
して、ｔm1＞ｔskとなるようにすればよい。
【００３３】また前記ｔd ＜ｔc のときの前記（１），
ｂ）のケースの場合、クロック信号のタイミングを遅く
して、ｔm2＞ｔskとなるようにすればよい。
ｂ）のケースの場合、クロック信号のタイミングを遅く
して、ｔm2＞ｔskとなるようにすればよい。
【００３４】以上２つのケースでは、クロック信号のタ
イミングをずらしたが、データ信号のタイミングをずら
してもよいことは勿論である。
イミングをずらしたが、データ信号のタイミングをずら
してもよいことは勿論である。
【００３５】シミュレーション実行部２０では、タイミ
ング条件生成部１８で決めたタイミング条件でシミュレ
ーションを行い（ステップＳ３７）、結果判定部２２で
タイミング条件の妥当性を検証し（ステップＳ３８）、
問題がない場合は、すなわち期待値が得られる場合に
は、このタイミング条件を盛り込んだテスタパタンを出
力する。これがテスタプログラムに反映される。
ング条件生成部１８で決めたタイミング条件でシミュレ
ーションを行い（ステップＳ３７）、結果判定部２２で
タイミング条件の妥当性を検証し（ステップＳ３８）、
問題がない場合は、すなわち期待値が得られる場合に
は、このタイミング条件を盛り込んだテスタパタンを出
力する。これがテスタプログラムに反映される。
【００３６】
【発明の効果】本発明によれば、半導体集積回路におい
て競合する外部端子対であって、入力されるテストパタ
ンが同時に変化する外部端子と、この外部端子に対応す
るＦ／Ｆとを検出し、外部端子からこのＦ／Ｆへのパス
遅延と、テスタスキューとからＦ／Ｆで競合が発生しな
い最適タイミング条件を生成し、これによりＬＳＩテス
タ用のテスタパタンを生成するようにしているので、論
理シミュレーションとＬＳＩテスタによるテスト結果が
必ず一致する。したがって、論理シミュレーションで良
品であった半導体集積回路が製品出荷時のＬＳＩテスタ
によるテストで不良品と判定されることがなくなるとい
う極めて優れた効果が得られる。
て競合する外部端子対であって、入力されるテストパタ
ンが同時に変化する外部端子と、この外部端子に対応す
るＦ／Ｆとを検出し、外部端子からこのＦ／Ｆへのパス
遅延と、テスタスキューとからＦ／Ｆで競合が発生しな
い最適タイミング条件を生成し、これによりＬＳＩテス
タ用のテスタパタンを生成するようにしているので、論
理シミュレーションとＬＳＩテスタによるテスト結果が
必ず一致する。したがって、論理シミュレーションで良
品であった半導体集積回路が製品出荷時のＬＳＩテスタ
によるテストで不良品と判定されることがなくなるとい
う極めて優れた効果が得られる。
【図１】本発明のＬＳＩテスタのテストパタン生成装置
の実施の形態を説明するための図である。
の実施の形態を説明するための図である。
【図２】図１の装置の動作を説明するためのフローチャ
ートである。
ートである。
【図３】検出された競合端子対と、対応するＦ／Ｆとの
例を示す図である。
例を示す図である。
【図４】ｔd ＞ｔc の場合の外部端子でのデータ信号お
よびクロック信号のタイミング、およびＦ／Ｆでの各信
号のタイミングを示す図である。
よびクロック信号のタイミング、およびＦ／Ｆでの各信
号のタイミングを示す図である。
【図５】ｔd ＜ｔc の場合の外部端子でのデータ信号お
よびクロック信号のタイミング、およびＦ／Ｆでの各信
号のタイミングを示す図である。
よびクロック信号のタイミング、およびＦ／Ｆでの各信
号のタイミングを示す図である。
【図６】半導体集積回路（ＩＣ）の論理回路の一部を示
す図である。
す図である。
【図７】ＩＣテスタ用のテストパタンを、論理シミュレ
ーション用のテストパタンを変更するか否かを判断する
方法を示す図である。
ーション用のテストパタンを変更するか否かを判断する
方法を示す図である。
【図８】外部端子１〜４の入力テストパタンが同時に変
化しており、端子１の入力パタンを基準にして、端子２
〜４の入力テストパタンのタイミングをパタン周期Ｔだ
けずらした例を示す図である。
化しており、端子１の入力パタンを基準にして、端子２
〜４の入力テストパタンのタイミングをパタン周期Ｔだ
けずらした例を示す図である。
【図９】外部端子１〜４の入力テストパタンが同時に変
化しており、端子１の入力パタンを基準にして、端子２
〜４の入力テストパタンのタイミングをパタン周期Ｔだ
けずらした例を示す図である。
化しており、端子１の入力パタンを基準にして、端子２
〜４の入力テストパタンのタイミングをパタン周期Ｔだ
けずらした例を示す図である。
１０ 競合端子対検出処理部 １２ 同時パタン変化検出処理部 １４ パス遅延演算部 １６ スキューマージン判定部 １８ タイミング条件生成部 ２０ シミュレーション実行部 ２２ 結果判定部 ２４ 記憶部
Claims (7)
- 【請求項１】半導体集積回路をＬＳＩテスタでテストす
る場合のテストパタンを生成する方法において、 競合する外部端子対であって、入力されるテストパタン
が同時に変化する外部端子と、この外部端子に対応する
フリップフロップとを検出し、外部端子からこのフリッ
プフロップへのパス遅延と、テスタスキューとからＦ／
Ｆで競合が発生しない最適タイミング条件を生成し、こ
れによりＬＳＩテスタ用のテストパタンを生成すること
を特徴とするＬＳＩテスタのテストパタン生成方法。 - 【請求項２】前記最適タイミング条件の生成は、テスト
スキューを考慮した場合に、フリップフロップへのデー
タ信号およびクロック信号とが、セットアップ時間とホ
ールド時間の条件を満たす関係となるように行うことを
特徴とする請求項１記載のＬＳＩテスタのテストパタン
生成方法。 - 【請求項３】半導体集積回路をＬＳＩテスタでテストす
る場合のテストパタンを生成する方法において、 （ａ）回路接続情報から、競合する外部端子対と、競合
する外部端子対に対応するフリップフロップとを検出す
るステップと、 （ｂ）前記競合する外部端子対のうちで、入力されるテ
ストパタンが同時に変化している外部対を検出するステ
ップと、 （ｃ）前記ステップ（ｂ）で検出された外部端子対と、
対応するフリップフロップとの間のパス遅延を計算し、
計算されたパス遅延とフリップフロップのセットアップ
時間およびホールド時間とから、テスタスキューマージ
ンを求めるステップと、 （ｄ）テスタスキューが存在する場合に、前記スキュー
マージンを参照して、フリップフロップのセットアップ
エラーまたはホールドエラーが発生するか否かを判定す
るステップと、 （ｅ）セットアップエラーまたはホールドエラーが発生
する場合には、エラーが発生しないように最適タイミン
グ条件を生成するステップと、 （ｆ）生成された最適タイミング条件に基づきタイミン
グをずらしたテストパタンでシミュレーションを実行
し、結果が良好であれば、前記タイミングをずらしたテ
ストパタンを、ＬＳＩテスタ用のテストパタンとするス
テップと、を含むことを特徴とするＬＳＩテスタのテス
トパタン生成方法。 - 【請求項４】半導体集積回路をＬＳＩテスタでテストす
る場合のテストパタンを生成する装置において、 競合する外部端子対であって、入力されるテストパタン
が同時に変化する外部端子と、この外部端子に対応する
フリップフロップとを検出し、外部端子からこのフリッ
プフロップへのパス遅延と、テスタスキューとからＦ／
Ｆで競合が発生しない最適タイミング条件を生成し、こ
れによりＬＳＩテスタ用のテストパタンを生成すること
を特徴とするＬＳＩテスタのテストパタン生成装置。 - 【請求項５】前記最適タイミング条件の生成は、テスト
スキューを考慮した場合に、フリップフロップへのデー
タ信号およびクロック信号とが、セットアップ時間とホ
ールド時間の条件を満たす関係となるように行うことを
特徴とする請求項４記載のＬＳＩテスタのテストパタン
生成装置。 - 【請求項６】半導体集積回路をＬＳＩテスタでテストす
る場合のテストパタンを生成する装置において、 回路接続情報から、競合する外部端子対と、競合する外
部端子対に対応するフリップフロップとを検出する手段
と、 前記競合する外部端子対のうちで、入力されるテストパ
タンが同時に変化している外部対を検出する手段と、 前記検出された外部端子対と、対応するフリップフロッ
プとの間のパス遅延を計算し、計算されたパス遅延とフ
リップフロップのセットアップ時間およびホールド時間
とから、テスタスキューマージンを求める手段と、 テスタスキューが存在する場合に、前記スキューマージ
ンを参照して、フリップフロップのセットアップエラー
またはホールドエラーが発生するか否かを判定する手段
と、 セットアップエラーまたはホールドエラーが発生する場
合には、エラーが発生しないように最適タイミング条件
を生成する手段と、 生成された最適タイミング条件に基づきタイミングをず
らしたテストパタンでシミュレーションを実行し、結果
が良好であれば、前記タイミングをずらしたテストパタ
ンを、ＬＳＩテスタ用のテストパタンとする手段と、を
備えることを特徴とするＬＳＩテスタのテストパタン生
成装置。 - 【請求項７】半導体集積回路をＬＳＩテスタでテストす
る場合のテストパタンを生成するプログラムを記録した
記録媒体において、 （ａ）回路接続情報から、競合する外部端子対と、競合
する外部端子対に対応するフリップフロップとを検出す
るステップと、 （ｂ）前記競合する外部端子対のうちで、入力されるテ
ストパタンが同時に変化している外部対を検出するステ
ップと、 （ｃ）前記ステップ（ｂ）で検出された外部端子対と、
対応するフリップフロップとの間のパス遅延を計算し、
計算されたパス遅延とフリップフロップのセットアップ
時間およびホールド時間とから、テスタスキューマージ
ンを求めるステップと、 （ｄ）テスタスキューが存在する場合に、前記スキュー
マージンを参照して、フリップフロップのセットアップ
エラーまたはホールドエラーが発生するか否かを判定す
るステップと、 （ｅ）セットアップエラーまたはホールドエラーが発生
する場合には、エラーが発生しないように最適タイミン
グ条件を生成するステップと、 （ｆ）生成された最適タイミング条件に基づきタイミン
グをずらしたテストパタンでシミュレーションを実行
し、結果が良好であれば、前記タイミングをずらしたテ
ストパタンを、ＬＳＩテスタ用のテストパタンとするス
テップと、 を含むことを特徴とする記録媒体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10106069A JPH11304890A (ja) | 1998-04-16 | 1998-04-16 | Ｌｓｉテスタのテストパタン生成方法および装置 |
| US09/293,682 US6405336B1 (en) | 1998-04-16 | 1999-04-16 | Device and method for testing a semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10106069A JPH11304890A (ja) | 1998-04-16 | 1998-04-16 | Ｌｓｉテスタのテストパタン生成方法および装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11304890A true JPH11304890A (ja) | 1999-11-05 |
Family
ID=14424322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10106069A Pending JPH11304890A (ja) | 1998-04-16 | 1998-04-16 | Ｌｓｉテスタのテストパタン生成方法および装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6405336B1 (ja) |
| JP (1) | JPH11304890A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009002868A (ja) * | 2007-06-22 | 2009-01-08 | Nec Electronics Corp | テスト装置、パタン生成装置、テスト方法、及びパタン生成方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348303B1 (ko) * | 1999-11-09 | 2002-08-10 | 주식회사 하이닉스반도체 | 다양한 클럭신호에 의한 클럭신호간 딜레이보상방법 |
| JP2005172549A (ja) * | 2003-12-10 | 2005-06-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路の検証方法及びテストパターンの作成方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5832178A (ja) * | 1981-08-19 | 1983-02-25 | Advantest Corp | Ｉｃテスタ |
| JP2831780B2 (ja) * | 1990-02-02 | 1998-12-02 | 株式会社アドバンテスト | Ｉｃ試験装置 |
| US5436908A (en) * | 1992-06-17 | 1995-07-25 | National Semiconductor Corporation | Common edge output skew detection circuit |
| JP2760284B2 (ja) * | 1994-06-27 | 1998-05-28 | 日本電気株式会社 | 半導体集積回路装置 |
| JPH0954136A (ja) | 1995-08-17 | 1997-02-25 | Sony Corp | 回路動作評価装置及び回路動作評価方法 |
| JP2755237B2 (ja) | 1995-11-29 | 1998-05-20 | 日本電気株式会社 | シミュレーション装置およびその方法 |
| US5809034A (en) * | 1996-09-27 | 1998-09-15 | Altera Corporation | Apparatus and method for operating electronic device testing equipment in accordance with a known overall timing accuracy parameter |
| US6070260A (en) * | 1998-09-17 | 2000-05-30 | Xilinx, Inc. | Test methodology based on multiple skewed scan clocks |
-
1998
- 1998-04-16 JP JP10106069A patent/JPH11304890A/ja active Pending
-
1999
- 1999-04-16 US US09/293,682 patent/US6405336B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009002868A (ja) * | 2007-06-22 | 2009-01-08 | Nec Electronics Corp | テスト装置、パタン生成装置、テスト方法、及びパタン生成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6405336B1 (en) | 2002-06-11 |
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