JPH11307725A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 コントローラと論理デバイスとが同一のチッ
プダイに形成される場合に、汎用コントローラをそのま
ま使用することが困難であった。 【解決手段】 データ転送命令に基づいてレジスタファ
イル２３の所定の記憶領域の値が、ソースオペランドバ
ス２４Ａ，２４Ｂを介してプログラマブルロジック部３
のレジスタ４２Ａ，４２Ｂに転送される。プログラマブ
ルロジックアレイ４１は、レジスタ４２Ａ，４２Ｂに値
が転送されると、それらの値に対して所定の演算を実行
し、その演算の結果をレジスタ４２Ｃに格納する。そし
て、レジスタ４２Ｃに記憶された値は、データ転送命令
に基づいて、レジスタファイル２３の所定の記憶領域に
転送される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、同一のチップダ
イに、所定の命令セットに基づいてプログラムに従って
供給される命令に応じて動作するコントローラと、入力
されるデータに対して所定の演算を実行する論理デバイ
スとを備えた半導体集積回路に関するものである。

【０００２】

【従来の技術】図８は例えば「Garp: A MIPS Processor
with a Reconfigurable Coprocessor」（Ｊ．Ｈａｕｓ
ｅｒおよびＪ．Ｗａｗｒｚｙｎｅｋ著、Proceedings of
the IEEE Symposium on Field Programmable Custom C
omputing Machines 、４月１６〜１８日、１９９７年）
に記載の従来の半導体集積回路の構成を示すブロック図
である。図において、２０１は従来の半導体集積回路で
あり、２０２はこの半導体集積回路２０１に接続された
メモリである。

【０００３】半導体集積回路２０１において、２１１
は、ＭＩＰＳ−ＩＩ命令セットにリコンフィギュラブル
アレイ２１２とのデータの授受のための命令を追加した
拡張命令セットに基づいて動作するプロセッサであり、
２１２は、外部からの所定の命令に応じて回路を再構成
して演算機能を変更することが可能なリコンフィギュラ
ブルアレイであり、２１３は、メモリ２０２、プロセッ
サ２１１およびリコンフィギュラブルアレイ２１２に接
続され、メモリ２０２からプロセッサ２１１またはリコ
ンフィギュラブルアレイ２１２に供給されるデータやプ
ロセッサ２１１またはリコンフィギュラブルアレイ２１
２による演算の結果を一時的に記憶するデータキャッシ
ュであり、２１４は、プロセッサ２１１に供給される命
令を一時的に記憶するインストラクションキャッシュで
ある。

【０００４】なお、このコントローラにおいて使用され
るＭＩＰＳ−ＩＩ命令セットには、例えば、リコンフィ
ギュラブルアレイ２１２にデータを供給するための拡張
命令として「ｍｔｇａ」が追加され、リコンフィギュラ
ブルアレイ２１２からデータを読み出すための拡張命令
として「ｍｆｇａ」が追加されている。

【０００５】次に動作について説明する。まず、プロセ
ッサ２１１は、拡張命令以外の命令が供給された場合に
は、その命令に応じて演算やデータキャッシュ２１３
（またはメモリ２０２）とのデータの授受などの通常の
コントローラと同様の処理を実行する。一方、プロセッ
サ２１１は、リコンフィギュラブルアレイ２１２を制御
するための拡張命令が供給された場合、その拡張命令の
種類に応じた処理をリコンフィギュラブルアレイ２１２
に対して実行する。

【０００６】例えば拡張命令「ｍｔｇａ」が供給された
場合、プロセッサ２１１は、プロセッサ２１１内のデー
タをリコンフィギュラブルアレイ２１２に供給し、拡張
命令「ｍｆｇａ」が供給された場合には、リコンフィギ
ュラブルアレイ２１２に記憶されているデータを読み出
す。

【０００７】

【発明が解決しようとする課題】従来の半導体集積回路
は以上のようにリコンフィギュラブルアレイ２１２はプ
ロセッサ２１１とは独立に構成されているので、両者の
間でデータの授受を行う場合には汎用コントローラ用の
命令セットの他にリコンフィギュラブルアレイ２１２へ
のデータ転送用の拡張命令を実行しなければならず、汎
用コントローラをプロセッサ２１１やキャッシュ２１
３，２１４などとしてそのまま使用することが困難であ
り、回路のコストを低減することが困難であるなどの課
題があった。

【０００８】この発明は上記のような課題を解決するた
めになされたもので、拡張命令を導入することなく汎用
コントローラ用の命令セットだけを使用して、コントロ
ーラとともに設けられている論理デバイスとの間のデー
タの授受を実行するようにしたので、論理デバイスとと
もに半導体集積回路に形成するコントローラとして汎用
コントローラを使用することができ、コストを低減する
ことができる半導体集積回路を得ることを目的とする。

【０００９】

【課題を解決するための手段】この発明に係る半導体集
積回路は、コントローラが、汎用コントローラの命令セ
ットだけに基づいて、論理デバイスに対するデータの授
受を実行するものである。

【００１０】この発明に係る半導体集積回路は、論理デ
バイスが、入力されるデータを記憶するレジスタまたは
メモリを有し、コントローラが、コントローラ内部のレ
ジスタまたはメモリに対して実行するデータの授受の命
令と同一の命令に基づいて、論理デバイスのレジスタま
たはメモリに対してデータの授受を実行するものであ
る。

【００１１】この発明に係る半導体集積回路は、論理デ
バイスのレジスタまたはメモリが、コントローラの内部
バスに接続され、コントローラが、内部バスに接続され
所定の命令セットの各命令に対応する演算を実行する演
算部と、内部バスに接続されたレジスタファイルとを有
し、内部バスを介して論理デバイスのレジスタまたはメ
モリに対してデータの授受を実行するものである。

【００１２】この発明に係る半導体集積回路は、論理デ
バイスが、コントローラのシステムバスに接続され入力
されるデータを記憶するレジスタまたはメモリを有し、
コントローラが、システムバスに接続された周辺回路と
の間で実行するデータの授受の命令と同一の命令に基づ
いて、論理デバイスのレジスタまたはメモリに対してデ
ータの授受を実行するものである。

【００１３】この発明に係る半導体集積回路は、システ
ムバスに接続されたメモリと、コントローラとは独立に
動作し、メモリと論理デバイスとの間のデータの入出力
を制御するスレーブコントローラとを備えるものであ
る。

【００１４】この発明に係る半導体集積回路は、論理デ
バイスが、リコンフィギュラブル論理デバイスであり、
スレーブコントローラが、リコンフィギュラブル論理デ
バイスの構成を変更するものである。

【００１５】この発明に係る半導体集積回路は、所定の
第１および第２のバスにそれぞれ接続され、演算命令に
対応する２つのオペランドのデータをそれぞれ記憶する
第１および第２のメモリを備え、論理デバイスが、第１
のバスに接続された第１のレジスタと、第２のバスに接
続された第２のレジスタと、第１および第２のレジスタ
の値に対して所定の演算を実行する演算部とを有し、コ
ントローラが、第１のバスに接続された第３のレジスタ
と、第２のバスで接続された第４のレジスタと、演算命
令に対応する演算を第３および第４のレジスタの値に対
して実行する演算部とを有し、第３および第４のレジス
タに対して実行するデータ転送の命令と同一の命令に基
づいて、第１および第２のバスを介して、第１および第
２のメモリから論理デバイスの第１および第２のレジス
タへのデータ転送を実行するものである。

【００１６】この発明に係る半導体集積回路は、コント
ローラが、所定の命令セットの各命令に対応する演算を
実行する演算部と、演算における２つのオペランドのデ
ータを記憶する２つのレジスタと、２つのレジスタに記
憶されたオペランドのデータを、命令の種類に応じて、
論理デバイスおよび演算部のいずれか一方に供給する供
給手段と、命令の種類に応じて論理デバイスによる演算
の結果または演算部による演算の結果をその命令に対す
る演算結果として出力する出力手段とを有し、論理デバ
イスが、供給手段により供給されたオペランドのデータ
に対して所定の演算を実行し、その演算の結果を出力手
段に出力するものである。

【００１７】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
半導体集積回路の構成例を示すブロック図であり、図２
は、図１の半導体集積回路の命令実行部１１とプログラ
マブルロジック部３の詳細な構成を示すブロック図であ
る。図において、１は１つのチップダイにコントローラ
２とプログラマブルロジック部３が形成された半導体集
積回路である。２は汎用コントローラ（例えば汎用のマ
イクロコントロールユニット、マイクロプロセシングユ
ニット、デジタルシグナルプロセッサ）と同様な回路構
成のコントローラであり、３は、外部からの所定の命令
に応じて回路を再構成して演算機能を変更することが可
能な例えばプログラマブルロジックデバイス、フィール
ドプログラマブルゲートアレイなどのプログラマブルロ
ジック部（論理デバイス）である。

【００１８】コントローラ２において、１１は、インス
トラクションバス１５を介して供給される命令をデコー
ドして、その命令に対応する処理を実行する命令実行部
であり、１３は、命令実行部１１、データメモリ１４お
よび周辺ロジック部１８の間でデータの授受を実行する
ときに使用されるシステムバスとしてのデータバスであ
り、１４は、各種データや演算結果などを記憶するデー
タメモリであり、１５は、インストラクションメモリ１
６から命令を命令実行部１１に供給するときに使用され
るインストラクションバスであり、１６は、所定のプロ
グラムに対応する一連の命令を一時的に記憶するインス
トラクションメモリであり、１７は、システムバスとし
てのデータバス１３、およびインストラクションバス１
５を制御するバスコントローラであり、１８は、データ
バス１３を介して命令実行部１１に接続され、タイマな
どの周辺回路を有する周辺ロジック部である。

【００１９】命令実行部１１（図２）において、２１は
算術論理演算器（以下、ＡＬＵという）であり、２２
は、ＡＬＵ２１からのデータを適宜所定のビット数だけ
シフトするシフタであり、２３はレジスタファイルであ
り、２４Ａおよび２４Ｂは、命令実行部１１の内部バス
であって、ＡＬＵ２１およびレジスタファイル２３にそ
れぞれ接続され、ＡＬＵ２１にデータを供給するときに
使用されるソースオペランドバスであり、２４Ｃは、命
令実行部１１の内部バスであって、シフタ２２およびレ
ジスタファイル２３に接続され、シフタ２２からのデー
タをレジスタファイル２３などに出力するときに使用さ
れるデスティネーションバスである。なお、命令実行部
１１には、汎用コントローラのものが使用され、この
他、図示せぬ命令レジスタ、命令デコーダ、プログラム
カウンタなどが設けられている。

【００２０】プログラマブルロジック部３（図２）にお
いて、４１は、レジスタ４２Ａ，４２Ｂに記憶されたデ
ータに対して所定の演算を実行し、その演算の結果をレ
ジスタ４２Ｃに記憶させるプログラマブルロジックアレ
イ（論理デバイス演算部）であり、４２Ａおよび４２Ｂ
は、ソースオペランドバス２４Ａ，２４Ｂにそれぞれ接
続され、レジスタファイル２３からのデータを記憶する
レジスタであり、４２Ｃは、デスティネーションバス２
４Ｃに接続され、プログラマブルロジックアレイ４１に
よる演算の結果を記憶するレジスタである。

【００２１】次に動作について説明する。ここで、命令
実行部１１により処理される命令について説明する。な
お、下記の命令は、汎用コントローラにおいて通常使用
されるものであり、ここでは、代表的な名称を付してい
る。

【００２２】まず、オペランドのない命令として、ＮＯ
Ｐ命令などがある。ＮＯＰ命令は、特に演算を指定する
ものではなく、１クロックサイクルの間待機させるため
の命令である。

【００２３】２オペランド命令として、ＬＤ命令、ＳＴ
命令、ＴＦＲ命令などがある。ＬＤ命令は、「LD src d
st」と記述され、オペランドｓｒｃで指定されるメモリ
の値を、オペランドｄｓｔで指定されるレジスタにロー
ドする命令であり、ＳＴ命令は、「ST src dst」と記述
され、オペランドｓｒｃで指定されるレジスタの値を、
オペランドｄｓｔで指定されるメモリにストアする命令
であり、ＴＦＲ命令は、「TFR src dst 」と記述され、
オペランドｓｒｃで指定されるレジスタの値を、オペラ
ンドｄｓｔで指定されるレジスタに転送する命令であ
る。

【００２４】３オペランド命令として、ＡＤＤ命令、Ｍ
ＰＹ命令、ＭＡＣ命令などがある。ＡＤＤ命令は、「AD
D src0 src1 dst 」と記述され、オペランドｓｒｃ０で
指定されるレジスタの値とオペランドｓｒｃ１で指定さ
れるレジスタの値との和を計算し、オペランドｄｓｔで
指定されるレジスタに格納する命令であり、ＭＰＹ命令
は、「MPY src0 src1 dst 」と記述され、オペランドｓ
ｒｃ０で指定されるレジスタの値とオペランドｓｒｃ１
で指定されるレジスタの値との積を計算し、オペランド
ｄｓｔで指定されるレジスタに格納する命令であり、Ｍ
ＡＣ命令は、「MAC src0 src1 dst dst 」と記述され、
オペランドｓｒｃ０で指定されるレジスタの値とオペラ
ンドｓｒｃ１で指定されるレジスタの値との積を計算
し、その積を、オペランドｄｓｔで指定されるレジスタ
の値に累積させる命令である。

【００２５】なお、上記命令は、この実施の形態による
回路の動作の説明に使用するものであり、命令セットに
含まれる命令は特にこれらの命令のみに限定されるもの
ではない。

【００２６】次に、上記命令に基づいて動作を説明す
る。命令実行部１１のＡＬＵ２１およびシフタ２２によ
り演算を行う場合には、ＡＤＤ命令、ＭＰＹ命令、ＭＡ
Ｃ命令などの演算命令がインストラクションバス１５を
介して命令実行部１１の図示せぬ命令レジスタに供給さ
れる。それらの演算命令は、図示せぬ命令デコーダによ
りデコードされる。そして、命令デコーダからの制御信
号に従ってＡＬＵ２１およびシフタ２２が動作する。例
えば、Ｒ１、Ｒ２およびＲ３をレジスタファイル２３の
所定の記憶領域としたときに「ADD R1R2 R3」という命
令が供給された場合には、ＡＬＵ２１は、レジスタファ
イル２３の記憶領域Ｒ１の値と記憶領域Ｒ２の値との和
を演算し、その演算結果をシフタ２２を介して記憶領域
Ｒ３に格納する。

【００２７】一方、プログラマブルロジック部３により
演算を行う場合には、レジスタ間のデータ転送命令がイ
ンストラクションバス１５を介して命令実行部１１の図
示せぬ命令レジスタに供給される。それらの命令は、図
示せぬ命令デコーダによりデコードされる。命令デコー
ダからの制御信号に従ってレジスタファイル２３の所定
の記憶領域の値が、ソースオペランドバス２４Ａ，２４
Ｂを介してプログラマブルロジック部３のレジスタ４２
Ａ，４２Ｂに転送される。

【００２８】プログラマブルロジック部３のプログラマ
ブルロジックアレイ４１は、レジスタ４２Ａ，４２Ｂに
値が転送されると、それらの値に対して所定の演算を実
行し、その演算の結果をレジスタ４２Ｃに格納する。

【００２９】そして、レジスタ４２Ｃに記憶された値
は、命令実行部１１に供給されるデータ転送命令に基づ
いて、レジスタファイル２３の所定の記憶領域に転送さ
れる。したがって、例えば次のようにプログラムを記述
しておけば、命令実行部１１によりプログラマブルロジ
ック部３が使用される。なお、ここで、Ｒ１、Ｒ２およ
びＲ３をレジスタファイル２３の所定の記憶領域とし、
ＲＡ、ＲＢおよびＲＣをプログラマブルロジックに設け
られたレジスタ４２Ａ，４２Ｂ，４２Ｃとする。 TFR R1 RA TFR R2 RB NOP TFR RC R3

【００３０】すなわち、「TFR R1 RA 」および「TFR R2
RB 」という記述に基づいて、命令実行部１１のレジス
タファイル２３からプログラマブルロジック部３のレジ
スタ４２Ａ，４２Ｂにデータが転送され、「NOP 」に基
づいて１クロックサイクルの期間だけ待機した後、「TF
R RC R3 」という記述に基づいて、プログラマブルロジ
ック部３のレジスタ４２Ｃからレジスタファイル２３
に、プログラマブルロジック部３により演算の結果が転
送される。

【００３１】以上のように、この実施の形態１によれ
ば、拡張命令を導入することなく汎用コントローラ用の
命令セットだけを使用して、コントローラとともに設け
られている論理デバイスへのデータ転送を実行するよう
にしたので、論理デバイスとともに半導体集積回路に形
成するコントローラとして汎用コントローラを使用する
ことができ、コストを低減することができるという効果
が得られる。

【００３２】なお、上記実施の形態１においては、３バ
ス構成を採用しているがバスの構成は３バス構成に限定
されるものではない。

【００３３】実施の形態２．図３は、この発明の実施の
形態２による半導体集積回路におけるコントローラ２の
命令実行部１１および周辺ロジック部１８、並びにプロ
グラマブルロジック部３を示すブロック図である。な
お、その他の構成要素については、実施の形態１のもの
と同様であるので、その説明を省略する。また、命令実
行部１１は、実施の形態１のものに限定されるものでは
なく、他の汎用コントローラの命令実行部（ＡＬＵ、各
種レジスタなど命令の実行に関連する部分）を使用して
もよい。

【００３４】図において、１３および７１はシステムバ
スとしてのデータバスおよびアドレスバス（図１には図
示せず）であり、７２は命令実行部１１、周辺ロジック
部１８およびプログラマブルロジック部３に接続された
制御線である。

【００３５】プログラマブルロジック部３において、４
１は、それぞれが所定の演算を実行する所定の数のロジ
ックブロックを有するプログラマブルロジックアレイで
あり、６１はプログラマブルロジックアレイ４１のうち
の所定のロジックブロックにそれぞれ接続されるととも
に、データバス１３に接続された複数のデータレジスタ
であり、６２は、アドレスバス７１に接続され、データ
を供給されるデータレジスタ６１を選択するためのアド
レスを供給され、記憶するアドレスレジスタであり、６
３は、制御線７２に接続され、制御線７２を介して供給
される制御信号に応じてプログラマブルロジック部３の
各部を制御するとともに、プログラマブルロジック部３
における処理の状態（例えば演算の終了した状態など）
に応じて命令実行部１１に割込信号を出力する制御部で
ある。

【００３６】次に動作について説明する。命令実行部１
１は、プログラマブルロジック部３にデータを供給し、
所定の演算を実行させる場合、システムバスに接続され
た周辺ロジック部１８との間で実行するデータの授受の
命令と同一の命令に基づいて、まず、アドレスバス７１
を介してアドレスレジスタ６２に、実行させる演算に対
応するロジックブロックに接続されたデータレジスタ６
１を選択するためのアドレスを供給する。その後、命令
実行部１１は、データバス１３を介して、アドレスレジ
スタ６２の値で指定されるデータレジスタ６１にデータ
を供給する。

【００３７】データが供給されたデータレジスタ６１に
対応するロジックブロックは、そのデータレジスタ６１
のデータに対して所定の演算を実行し、その演算の結果
を所定のデータレジスタ６１に格納する。

【００３８】プログラマブルロジックアレイ４１におけ
る演算が終了すると、制御部６３は割込信号を命令実行
部１１に出力する。

【００３９】命令実行部１１は、プログラマブルロジッ
ク部３からの割込信号を受け取ると、プログラマブルロ
ジック部３のデータレジスタ６１のうちの演算結果が格
納されたものから、データバス１３を介して、その演算
結果を読み出す。

【００４０】以上のように、この実施の形態２によれ
ば、実施の形態１による効果と同様の効果が得られる
他、コントローラ２のシステムバスにプログラマブルロ
ジック部３を接続するようにしたので、周辺ロジック部
１８と同様にして簡単にプログラマブルロジック部３を
コントローラ２に付加することができるという効果が得
られる。

【００４１】なお、上記半導体集積回路においては、コ
ントローラ２の命令実行部１１とプログラマブルロジッ
ク部３がシステムバスを介して接続されているが、例え
ばキャッシュメモリなどのコントローラ２の内部メモリ
が接続されているバスにプログラマブルロジック部３を
接続するようにしてもよい。例えばコントローラ２に１
次キャッシュメモリおよび２次キャッシュメモリが設け
られる場合、２次キャッシュメモリに接続されるバスの
バス幅は、命令実行部１１の２次キャッシュメモリへの
アクセス速度が命令実行部１１に接続されるバスのバス
クロックより遅いことに起因して発生するレイテンシを
抑制するために、命令実行部１１に接続されるバスのバ
ス幅より広く設計されることが多い。その場合、命令実
行部１１に接続されるバスのバス幅より広い、２次キャ
ッシュメモリに接続されているバスにプログラマブルロ
ジック部３を接続させる。このようにバス幅の広いバス
にプログラマブルロジック部３を接続することにより、
プログラマブルロジック部３へ多くのデータを転送する
場合に、転送時間を短縮することができるという効果が
得られる。

【００４２】また、このときプログラマブルロジック部
３に接続されるメモリはキャッシュメモリに限定される
ものではなく、例えばプリンタへのキューを蓄積するメ
モリなどの特殊用途のバッファメモリでもよい。

【００４３】実施の形態３．図４は、この発明の実施の
形態３による半導体集積回路におけるコントローラ２の
命令実行部１１、プログラマブルロジック部３およびス
レーブコントローラ７５を示すブロック図である。な
お、その他の構成要素については、実施の形態２のもの
と同様であるので、その説明を省略する。

【００４４】図において、３は、システムバスとしての
データバス１３およびアドレスバス７１に接続されたプ
ログラマブルロジック部である。１１は、システムバス
としてのデータバス１３およびアドレスバス７１、並び
に制御線７２に接続された命令実行部であり、７５は、
命令実行部１１とは独立してプログラマブルロジック部
３を制御し、プログラマブルロジック部３へのデータの
供給、プログラマブルロジック部３の回路構成の変更な
どを実行するスレーブコントローラである。なお、スレ
ーブコントローラ７５は、プログラムに従って動作する
プロセッサとしてもよいし、プログラムを必要としない
シーケンサとしてもよい。

【００４５】次に動作について説明する。まず、命令実
行部１１により制御線７２を介してスレーブコントロー
ラ７５に所定の制御信号が供給されてスレーブコントロ
ーラ７５が起動される。スレーブコントローラ７５は、
予め設定された制御パターンに基づいてプログラマブル
ロジック部３を制御し、その制御を完了すると、命令実
行部１１に割込信号を出力する。

【００４６】例えば、スレーブコントローラ７５は、予
め設定された制御パターンに基づいて、プログラマブル
ロジック部３の回路構成を変更したり、データバス１３
を介してデータメモリ１４からデータを直接読み出した
りする。すなわち、スレーブコントローラ７５はデータ
メモリ１４からのデータのＤＭＡ（Direct Memory Acce
ss）転送を実行する。

【００４７】また、プログラマブルロジック部３に、よ
り複雑な動作を実行させるための制御パターンをスレー
ブコントローラ７５に供給することにより、複数種類の
演算の実行、繰返し演算、条件分岐などの複雑な動作を
実行させてもよい。

【００４８】以上のように、この実施の形態３によれ
ば、実施の形態１による効果と同様の効果が得られる
他、プログラマブルロジック部３に、より複雑な動作を
実行させることができ、またデータのＤＭＡ転送を実行
することができ、データ転送の効率や計算の効率を向上
させることができるという効果が得られる。

【００４９】実施の形態４．図５は、この発明の実施の
形態４による半導体集積回路におけるコントローラ２の
命令実行部１１およびローカルメモリ１４Ｘ，１４Ｙ、
プログラマブルロジック部３、並びにデータバス１３
Ｘ，１３Ｙの構成を示すブロック図である。なお、その
他の構成要素については、実施の形態１のものと同様で
あるので、その説明を省略する。

【００５０】３は、データバス１３Ｘ，１３Ｙに接続さ
れたプログラマブルロジック部である。１１は、データ
バス１３Ｘ，１３Ｙに接続され、汎用のデジタルシグナ
ルプロセッサの回路構成と同様の回路構成を有する、コ
ントローラ２の命令実行部であり、１４Ｘは、例えば図
１のデータメモリ１４の所定の記憶領域に設けられ、デ
ータバス１３Ｘに接続されたローカルメモリ（第１のメ
モリ）であり、１４Ｙは、例えば図１のデータメモリ１
４の所定の記憶領域に設けられ、データバス１３Ｙに接
続されたローカルメモリ（第２のメモリ）である。

【００５１】命令実行部１１において、８１Ｘは、デー
タバス１３Ｘに接続され、データバス１３Ｘを介して供
給されるデータを記憶し、乗算器３２およびセレクタ８
３に供給するレジスタ（第３のレジスタ）であり、８１
Ｙは、データバス１３Ｙに接続され、データバス１３Ｙ
を介して供給されるデータを記憶し、乗算器３２および
セレクタ３４に供給するレジスタ（第４のレジスタ）で
ある。

【００５２】３２は、レジスタ８１Ｘ，８１Ｙに接続さ
れ、レジスタ８１Ｘの値とレジスタ８１Ｙの値との積を
計算し、セレクタ８３およびセレクタ８６に出力する乗
算器（演算部）であり、８３は、乗算器３２からのデー
タおよびレジスタ８１Ｘからのデータのいずれかを、デ
コードされた命令に応じて加算器３５に出力するセレク
タ（演算部）であり、３４は、レジスタ８１Ｙからのデ
ータおよびレジスタ３７からのデータのいずれかを加算
器３５に出力するセレクタ（演算部）である。

【００５３】３５は、セレクタ８３からのデータとセレ
クタ３４からのデータとの和を計算し、セレクタ８６に
出力する加算器（演算部）であり、８６は、加算器３５
からのデータおよび乗算器３２からのデータのいずれか
をレジスタ３７に格納するセレクタ（演算部）であり、
３７は、セレクタ３６からのデータを記憶し、セレクタ
３４およびデータバス１３Ｘ，１３Ｙに適宜出力するレ
ジスタである。

【００５４】プログラマブルロジック部３において、９
１Ｘは、データバス１３Ｘに接続されたレジスタ（第１
のレジスタ）であり、９１Ｙは、データバス１３Ｙに接
続されたレジスタ（第２のレジスタ）であり、４１は、
レジスタ９１Ｘ，９１Ｙのデータに対して所定の演算を
実行し、その演算の結果をレジスタ９２に格納するプロ
グラマブルロジックアレイであり、９２は、プログラマ
ブルロジックアレイ４１およびデータバス１３Ｘ，１３
Ｙに接続され、プログラマブルロジックアレイ４１の演
算結果を記憶するレジスタである。

【００５５】次に動作について説明する。命令実行部１
１において演算を実行する場合には、ローカルメモリ１
４Ｘからデータバス１３Ｘを介してレジスタ８１Ｘにデ
ータが供給されるとともに、ローカルメモリ１４Ｙから
データバス１３Ｙを介してレジスタ８１Ｙにデータが供
給される。乗算器３２、加算器３５、およびセレクタ３
４，８３，８６は、デコードされた命令に応じて動作
し、命令に対応する演算を実行する。そして、その演算
結果は、レジスタ３７からデータバス１３Ｘ，１３Ｙを
介してローカルメモリ１４Ｘ，１４Ｙに格納される。

【００５６】一方、プログラマブルロジック部３におい
て演算を実行する場合には、命令実行部１１は、データ
転送命令（上述のＬＤ命令）をデコードし、そのデータ
転送命令に応じて、ローカルメモリ１４Ｘからデータバ
ス１３Ｘを介してプログラマブルロジック部３のレジス
タ９１Ｘにデータを転送させるとともに、ローカルメモ
リ１４Ｙからデータバス１３Ｙを介してレジスタ９１Ｙ
にデータを転送させる。

【００５７】プログラマブルロジックアレイ４１は、レ
ジスタ９１Ｘ，９１Ｙにデータが供給されると、そのデ
ータに対して所定の演算を実行し、その演算の結果をレ
ジスタ９２に格納する。

【００５８】そして、命令実行部１１は、データ転送命
令に基づいてプログラマブルロジック部３のレジスタ９
２から演算結果をローカルメモリ１４Ｘ，１４Ｙに転送
する。

【００５９】以上のように、この実施の形態４によれ
ば、実施の形態１による効果と同様の効果が得られる
他、２つのローカルメモリ１４Ｘ，１４Ｙと、命令実行
部１１の２つのレジスタ８１Ｘ，８１Ｙおよびプログラ
マブルロジック部３の２つのレジスタ９１Ｘ，９１Ｙと
を、それぞれ２つの独立したデータバス１３Ｘ，１３Ｙ
で接続するようにしたので、２つのデータに対して積和
演算を連続して実行するような場合には、２つのデータ
の転送を並行して実行することができ、計算を効率よく
実行することができるという効果が得られる。すなわ
ち、これらのローカルメモリ１４Ｘ，１４Ｙ、データバ
ス１３Ｘ，１３Ｙを使用してパイプライン処理を実行す
る場合にもストールすることなく計算を実行することが
できる。

【００６０】このような積和演算を連続して実行する応
用例としては、リードソロモン符号の復号化が考えられ
る。例えば「A 40-MHz Encoder-Decoder Chip Generali
zedBy A Reed-Solomon Code Compiler 」（Ｐ．Ｔｏｎ
ｇ著、ＣＩＣＣ １３−５−１、１９９０年）に記載さ
れているように、リードソロモン符号についての符号化
／復号化を実行する場合には、ガロワ体上の要素に対す
る積和演算が実行される。したがって、このような通常
の演算とは異なるガロワ体上の要素に対する演算をプロ
グラマブルロジック部３が実行するようにすることによ
り、効率よくそのような演算を実行することができ、さ
らに、その演算結果をコントローラ２で利用することが
できる。

【００６１】実施の形態５．図６は、この発明の実施の
形態５による半導体集積回路におけるコントローラ２の
命令実行部１１、プログラマブルロジック部３およびデ
ータバス１３Ｘ，１３Ｙの構成を示すブロック図であ
る。なお、その他の構成要素については、実施の形態４
のものと同様であるので、その説明を省略する。

【００６２】１１は、図１のデータバス１３としてのデ
ータバス１３Ｘ，１３Ｙに接続され、汎用のデジタルシ
グナルプロセッサの回路構成と同様の回路構成を有する
命令実行部であり、１３Ｘ，１３Ｙは、システムバスと
してのデータバスである。なお、この実施の形態５にお
いては、プログラマブルロジック部３は、データバス１
３Ｘ，１３Ｙには接続されていない。

【００６３】命令実行部１１において、３１Ｘは、デー
タバス１３Ｘに接続され、データバス１３Ｘを介して供
給されるデータを記憶し、命令実行部１１に供給される
命令の種類に応じて、そのデータをプログラマブルロジ
ック部３に出力するか、あるいは、乗算器３２およびセ
レクタ３３に供給するレジスタ部（レジスタ、供給手
段）であり、３１Ｙは、データバス１３Ｙに接続され、
データバス１３Ｙを介して供給されるデータを記憶し、
命令実行部１１に供給される命令の種類に応じて、その
データをプログラマブルロジック部３に出力するか、あ
るいは、乗算器３２およびセレクタ３４に供給するレジ
スタ部（レジスタ、供給手段）である。

【００６４】３２は、レジスタ部３１Ｘ，３１Ｙに接続
され、レジスタ部３１Ｘからのデータとレジスタ部３１
Ｙからのデータとの積を計算し、セレクタ３３およびセ
レクタ３６に出力する乗算器であり、３３は、乗算器３
２からのデータ、レジスタ部３１Ｘからのデータ、およ
びプログラマブルロジック部３からのデータのいずれか
を加算器３５に出力するセレクタ（演算部、出力手段）
であり、３４は、レジスタ部３１Ｙからのデータおよび
レジスタ３７からのデータのいずれかを加算器３５に出
力するセレクタ（演算部）である。

【００６５】３５は、セレクタ３３からのデータとセレ
クタ３４からのデータとの和を計算し、セレクタ３６に
出力する加算器であり、３６は、加算器３５からのデー
タ、乗算器３２からのデータ、およびプログラマブルロ
ジック部３からのデータのいずれかをレジスタ３７に格
納するセレクタ（演算部、出力手段）であり、３７は、
セレクタ３６からのデータを記憶し、セレクタ３４およ
びデータバス１３Ｘ，１３Ｙに適宜出力するレジスタで
ある。

【００６６】プログラマブルロジック部３において、４
１は、所定の数のロジックブロックで構成され、所定の
ロジックブロックと命令実行部１１のレジスタ部３１
Ｘ，３１Ｙがそれぞれ接続され、所定のロジックブロッ
クと命令実行部１１のセレクタ３３，３６が接続された
プログラマブルロジックアレイである。

【００６７】次に動作について説明する。インストラク
ションバス１５を介して命令が命令実行部１１に供給さ
れ、その命令がデコードされ、その命令のオペランドに
対応するデータがレジスタ部３１Ｘ，３１Ｙに供給され
ると、レジスタ部３１Ｘ，３１Ｙは、デコードされた命
令が所定の命令である場合、プログラマブルロジック部
３のプログラマブルロジックアレイ４１にそのデータを
出力する。

【００６８】プログラマブルロジック部３にデータが供
給された場合、プログラマブルロジックアレイ４１は、
そのデータに対して所定の演算を実行し、その演算の結
果をセレクタ３３，３６に出力する。

【００６９】デコードされた命令が所定の命令である場
合、セレクタ３３は、プログラマブルロジック部３から
のデータを加算器３５に出力し、セレクタ３６は、プロ
グラマブルロジック部３からのデータをレジスタ３７に
格納する。

【００７０】一方、レジスタ部３１Ｘ，３１Ｙは、デコ
ードされた命令がその所定の命令以外の命令である場
合、そのデータを乗算器３２、および、セレクタ３３，
３４に供給する。乗算器３２は、それらのデータの積を
計算し、セレクタ３３およびセレクタ３６に出力する。
この場合、セレクタ３３は、デコードされた命令に応じ
て、レジスタ部３１Ｘからのデータまたは乗算器３２か
らのデータを加算器３５に出力する。また、セレクタ３
４は、デコードされた命令に応じて、レジスタ部３１Ｙ
からのデータまたはレジスタ３７からのデータを加算器
３５に出力する。

【００７１】そして、加算器３５は、セレクタ３３から
のデータとセレクタ３４からのデータとの和を計算し、
セレクタ３６に出力する。セレクタ３６は、この場合、
デコードされた命令に応じて乗算器３２からのデータま
たは加算器３５からのデータをレジスタ３７に格納す
る。

【００７２】以上のように、この実施の形態５によれ
ば、所定の命令についてだけプログラマブルロジック部
３で処理するようにし、命令の種類に応じてデータをプ
ログラマブルロジック部３に供給するようにしたので、
データ転送のための拡張命令を追加する必要がなく、論
理デバイスとともに半導体集積回路に形成するコントロ
ーラとして汎用コントローラを使用することができ、コ
ストを低減することができるという効果が得られる。

【００７３】実施の形態６．図７に示すように、上記実
施の形態１から実施の形態５においては、同一のチップ
ダイ１０１Ａにコントローラ２とともに論理デバイスと
してのプログラマブルロジック部３が形成されている
が、論理デバイスに実行させる演算が変更されない場合
には、プログラマブルロジック部３の代わりに、その演
算に対応した通常のゲートアレイ部（論理デバイス）１
０３を形成するようにしてもよい。また、論理デバイス
のうち、演算が変更されない部分だけゲートアレイとし
て、演算が変更される部分をプログラマブルロジックと
して形成するようにしてもよい。

【００７４】以上のように、この実施の形態６によれ
ば、演算が変更されない部分については、通常のゲート
アレイを、コントローラ２とともに形成するようにした
ので、論理デバイスをすべてプログラマブルロジックで
構成する場合より、ゲート数が少なくなり、ひいてはチ
ップ面積を削減することができ、チップの歩留まりの向
上、およびコストの低減が可能になるという効果が得ら
れる。

【００７５】なお、上記実施の形態１から実施の形態５
において、プログラマブルロジック部３で、通常の乗算
器を構成することにより、乗算器を有さないマイクロコ
ントロールユニットに乗算機能を付加することができ
る。また、プログラマブルロジック部３で、ＤＲＡＭコ
ントローラを構成することにより、ＤＲＡＭコントロー
ラを有さないマイクロコントロールユニットにＤＲＡＭ
を制御するための機能を付加することができる。

【００７６】

【発明の効果】以上のように、この発明によれば、コン
トローラが、汎用コントローラの命令セットだけに基づ
いて、論理デバイスに対するデータの授受を実行するよ
うに構成したので、論理デバイスとともに半導体集積回
路に形成するコントローラとして汎用コントローラを使
用することができ、コストを低減することができるとい
う効果がある。

【００７７】この発明によれば、論理デバイスが、コン
トローラのシステムバスに接続され入力されるデータを
記憶するレジスタまたはメモリを有し、コントローラ
が、システムバスに接続された周辺回路との間で実行す
るデータの授受の命令と同一の命令に基づいて、論理デ
バイスのレジスタまたはメモリに対してデータの授受を
実行するように構成したので、周辺回路と同様にして簡
単に論理デバイスをコントローラに付加することができ
るという効果がある。

【００７８】この発明によれば、システムバスに接続さ
れたメモリと、コントローラとは独立に動作し、メモリ
と論理デバイスとの間のデータの入出力を制御するスレ
ーブコントローラとを備えるようにしたので、データの
ＤＭＡ転送を実行することができ、データ転送の効率や
計算の効率を向上させることができるという効果があ
る。

【００７９】この発明によれば、所定の第１および第２
のバスにそれぞれ接続され、演算命令に対応する２つの
オペランドのデータをそれぞれ記憶する第１および第２
のメモリを備え、論理デバイスが、第１のバスに接続さ
れた第１のレジスタと、第２のバスに接続された第２の
レジスタと、第１および第２のレジスタの値に対して所
定の演算を実行する演算部とを有し、コントローラが、
第１のバスに接続された第３のレジスタと、第２のバス
で接続された第４のレジスタと、演算命令に対応する演
算を第３および第４のレジスタの値に対して実行する演
算部とを有し、第３および第４のレジスタに対して実行
するデータ転送の命令と同一の命令に基づいて、第１お
よび第２のバスを介して、第１および第２のメモリから
論理デバイスの第１および第２のレジスタへのデータ転
送を実行するようにしたので、２つのデータに対して積
和演算を連続して実行するような場合には、２つのデー
タの転送を並行して実行することができ、計算を効率よ
く実行することができるという効果がある。

【００８０】この発明によれば、コントローラが、所定
の命令セットの各命令に対応する演算を実行する演算部
と、演算における２つのオペランドのデータを記憶する
２つのレジスタと、２つのレジスタに記憶されたオペラ
ンドのデータを、命令の種類に応じて、論理デバイスお
よび演算部のいずれか一方に供給する供給手段と、命令
の種類に応じて論理デバイスによる演算の結果または演
算部による演算の結果をその命令に対する演算結果とし
て出力する出力手段とを有し、論理デバイスが、供給手
段により供給されたオペランドのデータに対して所定の
演算を実行し、その演算の結果を出力手段に出力するよ
うにしたので、データ転送のための拡張命令を追加する
必要がなく、論理デバイスとともに半導体集積回路に形
成するコントローラとして汎用コントローラを使用する
ことができ、コストを低減することができるという効果
がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体集積回
路の構成例を示すブロック図である。

【図２】 図１の半導体集積回路の命令実行部とプログ
ラマブルロジック部の詳細な構成を示すブロック図であ
る。

【図３】 この発明の実施の形態２による半導体集積回
路におけるコントローラの命令実行部および周辺ロジッ
ク部、並びにプログラマブルロジック部を示すブロック
図である。

【図４】 この発明の実施の形態３による半導体集積回
路におけるコントローラの命令実行部、プログラマブル
ロジック部およびスレーブコントローラを示すブロック
図である。

【図５】 この発明の実施の形態４による半導体集積回
路におけるコントローラの命令実行部およびローカルメ
モリ、プログラマブルロジック部、並びにデータバスの
構成を示すブロック図である。

【図６】 この発明の実施の形態５による半導体集積回
路におけるコントローラの命令実行部、プログラマブル
ロジック部およびデータバスの構成を示すブロック図で
ある。

【図７】 コントローラとともにゲートアレイ部を形成
した半導体集積回路の一例を説明する図である。

【図８】 従来の半導体集積回路の構成を示すブロック
図である。

【符号の説明】

１ 半導体集積回路、２ コントローラ、３ プログラ
マブルロジック部（論理デバイス）、１３ データバス
（システムバス）、１４Ｘ ローカルメモリ（第１のメ
モリ）、１４Ｙ ローカルメモリ（第２のメモリ）、２
３ レジスタファイル、２４Ａ，２４Ｂ ソースオペラ
ンドバス（内部バス）、２４Ｃ デスティネーションバ
ス（内部バス）、３１Ｘ，３１Ｙ レジスタ部（レジス
タ、供給手段）、３２ 乗算器（演算部）、３３，３６
セレクタ（演算部、出力手段）、３４，８３，８６
セレクタ（演算部）、３５ 加算器（演算部）、４１
プログラマブルロジックアレイ（論理デバイス演算
部）、４２Ａ，４２Ｂ，４２Ｃレジスタ、７１ アドレ
スバス（システムバス）、７５ スレーブコントロー
ラ、８１Ｘ レジスタ（第３のレジスタ）、８１Ｙ レ
ジスタ（第４のレジスタ）、９１Ｘ レジスタ（第１の
レジスタ）、９１Ｙ レジスタ（第２のレジスタ）、１
０３ ゲートアレイ部（論理デバイス）。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 同一のチップダイに、所定の命令セット
   に基づいてプログラムに従って供給される命令に応じて
   動作するコントローラと、入力されるデータに対して所
   定の演算を実行する論理デバイスとを備えた半導体集積
   回路において、 前記コントローラは、汎用コントローラの命令セットだ
   けに基づいて、前記論理デバイスに対するデータの授受
   を実行することを特徴とする半導体集積回路。
2. 【請求項２】 論理デバイスは、入力されるデータを記
   憶するレジスタまたはメモリを有し、 コントローラは、前記コントローラ内部のレジスタまた
   はメモリに対して実行するデータの授受の命令と同一の
   命令に基づいて、前記論理デバイスの前記レジスタまた
   はメモリに対してデータの授受を実行することを特徴と
   する請求項１記載の半導体集積回路。
3. 【請求項３】 論理デバイスのレジスタまたはメモリ
   は、コントローラの内部バスに接続され、 前記コントローラは、前記内部バスに接続され所定の命
   令セットの各命令に対応する演算を実行する演算部と、
   前記内部バスに接続されたレジスタファイルとを有し、
   前記内部バスを介して前記論理デバイスのレジスタまた
   はメモリに対してデータの授受を実行することを特徴と
   する請求項２記載の半導体集積回路。
4. 【請求項４】 論理デバイスは、コントローラのシステ
   ムバスに接続され前記入力されるデータを記憶するレジ
   スタまたはメモリを有し、 前記コントローラは、前記システムバスに接続された周
   辺回路との間で実行するデータの授受の命令と同一の命
   令に基づいて、前記論理デバイスのレジスタまたはメモ
   リに対してデータの授受を実行することを特徴とする請
   求項１記載の半導体集積回路。
5. 【請求項５】 システムバスに接続されたメモリと、コ
   ントローラとは独立に動作し、前記メモリと論理デバイ
   スとの間のデータの入出力を制御するスレーブコントロ
   ーラとを備えることを特徴とする請求項４記載の半導体
   集積回路。
6. 【請求項６】 論理デバイスは、リコンフィギュラブル
   論理デバイスであり、 スレーブコントローラは、リコンフィギュラブル論理デ
   バイスの構成を変更することを特徴とする請求項５記載
   の半導体集積回路。
7. 【請求項７】 所定の第１および第２のバスにそれぞれ
   接続され、演算命令に対応する２つのオペランドのデー
   タをそれぞれ記憶する第１および第２のメモリを備え、 論理デバイスは、前記第１のバスに接続された第１のレ
   ジスタと、前記第２のバスに接続された第２のレジスタ
   と、前記第１および第２のレジスタの値に対して所定の
   演算を実行する論理デバイス演算部とを有し、 前記コントローラは、前記第１のバスに接続された第３
   のレジスタと、前記第２のバスで接続された第４のレジ
   スタと、前記演算命令に対応する演算を前記第３および
   第４のレジスタの値に対して実行する演算部とを有し、
   前記第３および第４のレジスタに対して実行するデータ
   転送の命令と同一の命令に基づいて、前記第１および第
   ２のバスを介して、前記第１および第２のメモリから前
   記論理デバイスの前記第１および第２のレジスタへのデ
   ータ転送を実行することを特徴とする請求項１記載の半
   導体集積回路。
8. 【請求項８】 同一のチップダイに、所定の命令セット
   に基づいてプログラムに従って供給される命令に応じて
   動作するコントローラと、入力されるデータに対して所
   定の演算を実行する論理デバイスとを備えた半導体集積
   回路において、 前記コントローラは、所定の命令セットの各命令に対応
   する演算を実行する演算部と、前記演算における２つの
   オペランドのデータを記憶する２つのレジスタと、前記
   ２つのレジスタに記憶されたオペランドのデータを、命
   令の種類に応じて、前記論理デバイスおよび前記演算部
   のいずれか一方に供給する供給手段と、前記命令の種類
   に応じて前記論理デバイスによる演算の結果または前記
   演算部による演算の結果をその命令に対する演算結果と
   して出力する出力手段とを有し、 前記論理デバイスは、前記供給手段により供給されたオ
   ペランドのデータに対して所定の演算を実行し、その演
   算の結果を前記出力手段に出力することを特徴とする半
   導体集積回路。