JPH11307743A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH11307743A JPH11307743A JP10131362A JP13136298A JPH11307743A JP H11307743 A JPH11307743 A JP H11307743A JP 10131362 A JP10131362 A JP 10131362A JP 13136298 A JP13136298 A JP 13136298A JP H11307743 A JPH11307743 A JP H11307743A
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Abstract
(57)【要約】
【課題】比較的簡単且つ確実な製造方法でＤＲＡＭメモ
リキャパシタの容量を増大させる。 【解決手段】層間絶縁膜６の上に窒化シリコン膜７を形
成した後、その上に、酸化シリコン膜９を間に介したポ
リシリコン膜８と１０の積層構造を形成する。ポリシリ
コンサイドウォール１２を利用してストレージコンタク
トを形成した後、ポリシリコン膜１４、１５で、そのス
トレージコンタクトを埋め込む。ポリシリコン膜８、１
０、１４、１５をストレージノード電極のパターンに加
工した後、ポリシリコン膜８と１０の間の酸化シリコン
膜９をウェットエッチングで除去する。このストレージ
ノード電極の上に誘電体膜１６及びセルプレート電極１
７を形成する。
リキャパシタの容量を増大させる。 【解決手段】層間絶縁膜６の上に窒化シリコン膜７を形
成した後、その上に、酸化シリコン膜９を間に介したポ
リシリコン膜８と１０の積層構造を形成する。ポリシリ
コンサイドウォール１２を利用してストレージコンタク
トを形成した後、ポリシリコン膜１４、１５で、そのス
トレージコンタクトを埋め込む。ポリシリコン膜８、１
０、１４、１５をストレージノード電極のパターンに加
工した後、ポリシリコン膜８と１０の間の酸化シリコン
膜９をウェットエッチングで除去する。このストレージ
ノード電極の上に誘電体膜１６及びセルプレート電極１
７を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ（Dynami
c Random Access Memory) 等の半導体記憶装置及びその
製造方法に関する。
c Random Access Memory) 等の半導体記憶装置及びその
製造方法に関する。
【０００２】
【従来の技術】メモリキャパシタに電荷を蓄積して記憶
動作を行うＤＲＡＭには、その高集積化に伴い、充分な
電荷蓄積容量を確保することが困難になるという問題が
有る。これは、高集積化によりメモリセルの平面積が縮
小し、従って、メモリキャパシタのストレージノード電
極の平面積が減少するためである。
動作を行うＤＲＡＭには、その高集積化に伴い、充分な
電荷蓄積容量を確保することが困難になるという問題が
有る。これは、高集積化によりメモリセルの平面積が縮
小し、従って、メモリキャパシタのストレージノード電
極の平面積が減少するためである。
【０００３】この問題を解決するために種々の工夫が提
案されており、例えば、スタック型メモリセルでは、ス
トレージノード電極を水平方向にフィン状に突出させて
形成する、所謂、フィン型のメモリセル構造が提案され
ている。
案されており、例えば、スタック型メモリセルでは、ス
トレージノード電極を水平方向にフィン状に突出させて
形成する、所謂、フィン型のメモリセル構造が提案され
ている。
【０００４】例えば、特開平７−１６９８５３号公報で
は、ＬＯＣＯＳ法の手法を使って、２層のポリシリコン
層の間に酸化シリコン層を形成し、その酸化シリコン層
をエッチング除去することで、フィン型のストレージノ
ード電極を形成する方法が提案されている。
は、ＬＯＣＯＳ法の手法を使って、２層のポリシリコン
層の間に酸化シリコン層を形成し、その酸化シリコン層
をエッチング除去することで、フィン型のストレージノ
ード電極を形成する方法が提案されている。
【０００５】また、特開平８−８３８９３号公報では、
窒化シリコン膜の側壁に形成したポリシリコンサイドウ
ォールをエッチングマスクとしてストレージコンタクト
を形成した後、その窒化シリコン膜を２層のポリシリコ
ン膜の間の層間膜として利用し、その窒化シリコン膜を
エッチング除去することでフィン型のストレージノード
電極を形成する方法が提案されている。
窒化シリコン膜の側壁に形成したポリシリコンサイドウ
ォールをエッチングマスクとしてストレージコンタクト
を形成した後、その窒化シリコン膜を２層のポリシリコ
ン膜の間の層間膜として利用し、その窒化シリコン膜を
エッチング除去することでフィン型のストレージノード
電極を形成する方法が提案されている。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た特開平７−１６９８５３号公報の方法では、最低でも
３回のフォトリソグラフィー工程が必要であり、製造工
程が比較的煩雑になるという問題が有った。
た特開平７−１６９８５３号公報の方法では、最低でも
３回のフォトリソグラフィー工程が必要であり、製造工
程が比較的煩雑になるという問題が有った。
【０００７】また、上述した特開平８−８３８９３号公
報の方法では、窒化シリコン膜をウェットエッチングに
より除去する際、窒化シリコン膜と酸化シリコン膜との
エッチング選択比が高々１０〜３０程度でしかないた
め、下地の酸化シリコン膜が不測にエッチングされてし
まって、その平坦性が損なわれたり、短絡の虞すら有っ
た。
報の方法では、窒化シリコン膜をウェットエッチングに
より除去する際、窒化シリコン膜と酸化シリコン膜との
エッチング選択比が高々１０〜３０程度でしかないた
め、下地の酸化シリコン膜が不測にエッチングされてし
まって、その平坦性が損なわれたり、短絡の虞すら有っ
た。
【０００８】そこで、本発明の目的は、比較的簡単且つ
確実な方法でメモリキャパシタの容量を確保することが
できる半導体記憶装置及びその製造方法を提供すること
である。
確実な方法でメモリキャパシタの容量を確保することが
できる半導体記憶装置及びその製造方法を提供すること
である。
【０００９】
【課題を解決するための手段】上述した課題を解決する
本発明の半導体記憶装置の製造方法は、半導体基板の主
表面に、メモリセルのアクセストランジスタとなるトラ
ンジスタ構造を形成した後、全面に層間絶縁膜を形成す
る工程と、前記層間絶縁膜の上に第１の絶縁膜を形成す
る工程と、前記第１の絶縁膜の上に第１の導電膜を形成
する工程と、前記第１の導電膜の上に、前記第１の絶縁
膜とは材質の異なる第２の絶縁膜を形成する工程と、前
記第２の絶縁膜の上に第２の導電膜を形成する工程と、
前記トランジスタ構造の一方の拡散層の直上位置の前記
第２の導電膜、前記第２の絶縁膜、前記第１の導電膜及
び前記第１の絶縁膜にそれらを貫通する第１の開孔を形
成する工程と、前記第１の開孔の側壁部に、第３の導電
膜からなるサイドウォールを形成する工程と、前記サイ
ドウォールをエッチングマスクとして用いて、前記層間
絶縁膜に、前記第１の開孔に連続し、且つ、前記トラン
ジスタ構造の前記一方の拡散層に達する第２の開孔を形
成する工程と、前記第１及び第２の開孔を埋め込むよう
に全面に第４の導電膜を形成する工程と、前記第４の導
電膜、前記第２の導電膜、前記第２の絶縁膜及び前記第
１の導電膜を、前記第１及び第２の開孔の領域を含むメ
モリキャパシタの下部電極パターンに加工する工程と、
前記下部電極パターンから前記第２の絶縁膜を除去し
て、メモリキャパシタの下部電極を形成する工程と、前
記下部電極の表面にキャパシタ誘電体膜を形成する工程
と、前記キャパシタ誘電体膜の上にメモリキャパシタの
上部電極を形成する工程と、を有する。
本発明の半導体記憶装置の製造方法は、半導体基板の主
表面に、メモリセルのアクセストランジスタとなるトラ
ンジスタ構造を形成した後、全面に層間絶縁膜を形成す
る工程と、前記層間絶縁膜の上に第１の絶縁膜を形成す
る工程と、前記第１の絶縁膜の上に第１の導電膜を形成
する工程と、前記第１の導電膜の上に、前記第１の絶縁
膜とは材質の異なる第２の絶縁膜を形成する工程と、前
記第２の絶縁膜の上に第２の導電膜を形成する工程と、
前記トランジスタ構造の一方の拡散層の直上位置の前記
第２の導電膜、前記第２の絶縁膜、前記第１の導電膜及
び前記第１の絶縁膜にそれらを貫通する第１の開孔を形
成する工程と、前記第１の開孔の側壁部に、第３の導電
膜からなるサイドウォールを形成する工程と、前記サイ
ドウォールをエッチングマスクとして用いて、前記層間
絶縁膜に、前記第１の開孔に連続し、且つ、前記トラン
ジスタ構造の前記一方の拡散層に達する第２の開孔を形
成する工程と、前記第１及び第２の開孔を埋め込むよう
に全面に第４の導電膜を形成する工程と、前記第４の導
電膜、前記第２の導電膜、前記第２の絶縁膜及び前記第
１の導電膜を、前記第１及び第２の開孔の領域を含むメ
モリキャパシタの下部電極パターンに加工する工程と、
前記下部電極パターンから前記第２の絶縁膜を除去し
て、メモリキャパシタの下部電極を形成する工程と、前
記下部電極の表面にキャパシタ誘電体膜を形成する工程
と、前記キャパシタ誘電体膜の上にメモリキャパシタの
上部電極を形成する工程と、を有する。
【００１０】本発明の一態様では、前記第１〜第４の導
電膜として夫々多結晶シリコン膜を形成する。
電膜として夫々多結晶シリコン膜を形成する。
【００１１】本発明の一態様では、前記第４の導電膜と
して、比較的薄い多結晶シリコン膜を形成した後、その
上に、前記第１及び第２の開孔を埋め込むように厚い多
結晶シリコン膜を形成する。
して、比較的薄い多結晶シリコン膜を形成した後、その
上に、前記第１及び第２の開孔を埋め込むように厚い多
結晶シリコン膜を形成する。
【００１２】本発明の一態様では、前記第１の絶縁膜と
して窒化シリコン膜を形成し、前記第２の絶縁膜として
酸化シリコン膜を形成する。
して窒化シリコン膜を形成し、前記第２の絶縁膜として
酸化シリコン膜を形成する。
【００１３】また、本発明の別の態様による半導体記憶
装置の製造方法は、半導体基板の主表面に、メモリセル
のアクセストランジスタとなるトランジスタ構造を形成
した後、全面に層間絶縁膜を形成する工程と、前記層間
絶縁膜の上に第１の絶縁膜を形成する工程と、前記第１
の絶縁膜の上に第１の多結晶シリコン膜を形成する工程
と、前記第１の多結晶シリコン膜の表面に、第１の半球
状多結晶シリコンを形成して、前記第１の多結晶シリコ
ン膜表面に凹凸部を形成する工程と、表面に凹凸部の形
成された前記第１の多結晶シリコン膜の上に、前記第１
の絶縁膜とは材質の異なる第２の絶縁膜を形成する工程
と、前記第２の絶縁膜の上に第２の半球状多結晶シリコ
ンを形成する工程と、前記第２の半球状多結晶シリコン
をマスクとして前記第２の絶縁膜表面をエッチングし、
前記第２の絶縁膜表面に凹凸部を形成する工程と、表面
に凹凸部の形成された前記第２の絶縁膜の上に第２の多
結晶シリコン膜を形成する工程と、前記トランジスタ構
造の一方の拡散層の直上位置の前記第２の多結晶シリコ
ン膜、前記第２の絶縁膜、前記第１の多結晶シリコン膜
及び前記第１の絶縁膜にそれらを貫通する第１の開孔を
形成する工程と、前記第１の開孔の側壁部に、第３の多
結晶シリコン膜からなるサイドウォールを形成する工程
と、前記サイドウォールをエッチングマスクとして用い
て、前記層間絶縁膜に、前記第１の開孔に連続し、且
つ、前記トランジスタ構造の前記一方の拡散層に達する
第２の開孔を形成する工程と、前記第１及び第２の開孔
を埋め込むように全面に第４の多結晶シリコン膜を形成
する工程と、前記第４の多結晶シリコン膜、前記第２の
多結晶シリコン膜、前記第２の絶縁膜及び前記第１の多
結晶シリコン膜を、前記第１及び第２の開孔の領域を含
むメモリキャパシタの下部電極パターンに加工する工程
と、前記下部電極パターンから前記第２の絶縁膜を除去
して、メモリキャパシタの下部電極を形成する工程と、
前記下部電極の表面にキャパシタ誘電体膜を形成する工
程と、前記キャパシタ誘電体膜の上にメモリキャパシタ
の上部電極を形成する工程と、を有する。
装置の製造方法は、半導体基板の主表面に、メモリセル
のアクセストランジスタとなるトランジスタ構造を形成
した後、全面に層間絶縁膜を形成する工程と、前記層間
絶縁膜の上に第１の絶縁膜を形成する工程と、前記第１
の絶縁膜の上に第１の多結晶シリコン膜を形成する工程
と、前記第１の多結晶シリコン膜の表面に、第１の半球
状多結晶シリコンを形成して、前記第１の多結晶シリコ
ン膜表面に凹凸部を形成する工程と、表面に凹凸部の形
成された前記第１の多結晶シリコン膜の上に、前記第１
の絶縁膜とは材質の異なる第２の絶縁膜を形成する工程
と、前記第２の絶縁膜の上に第２の半球状多結晶シリコ
ンを形成する工程と、前記第２の半球状多結晶シリコン
をマスクとして前記第２の絶縁膜表面をエッチングし、
前記第２の絶縁膜表面に凹凸部を形成する工程と、表面
に凹凸部の形成された前記第２の絶縁膜の上に第２の多
結晶シリコン膜を形成する工程と、前記トランジスタ構
造の一方の拡散層の直上位置の前記第２の多結晶シリコ
ン膜、前記第２の絶縁膜、前記第１の多結晶シリコン膜
及び前記第１の絶縁膜にそれらを貫通する第１の開孔を
形成する工程と、前記第１の開孔の側壁部に、第３の多
結晶シリコン膜からなるサイドウォールを形成する工程
と、前記サイドウォールをエッチングマスクとして用い
て、前記層間絶縁膜に、前記第１の開孔に連続し、且
つ、前記トランジスタ構造の前記一方の拡散層に達する
第２の開孔を形成する工程と、前記第１及び第２の開孔
を埋め込むように全面に第４の多結晶シリコン膜を形成
する工程と、前記第４の多結晶シリコン膜、前記第２の
多結晶シリコン膜、前記第２の絶縁膜及び前記第１の多
結晶シリコン膜を、前記第１及び第２の開孔の領域を含
むメモリキャパシタの下部電極パターンに加工する工程
と、前記下部電極パターンから前記第２の絶縁膜を除去
して、メモリキャパシタの下部電極を形成する工程と、
前記下部電極の表面にキャパシタ誘電体膜を形成する工
程と、前記キャパシタ誘電体膜の上にメモリキャパシタ
の上部電極を形成する工程と、を有する。
【００１４】本発明の一態様では、前記第４の多結晶シ
リコン膜として、比較的薄い多結晶シリコン膜を形成し
た後、その上に、前記第１及び第２の開孔を埋め込むよ
うに厚い多結晶シリコン膜を形成する。
リコン膜として、比較的薄い多結晶シリコン膜を形成し
た後、その上に、前記第１及び第２の開孔を埋め込むよ
うに厚い多結晶シリコン膜を形成する。
【００１５】本発明の一態様では、前記第１の絶縁膜と
して窒化シリコン膜を形成し、前記第２の絶縁膜として
酸化シリコン膜を形成する。
して窒化シリコン膜を形成し、前記第２の絶縁膜として
酸化シリコン膜を形成する。
【００１６】また、本発明の半導体記憶装置は、アクセ
ストランジスタとメモリキャパシタとを備えたメモリセ
ルを有する半導体記憶装置であって、前記アクセストラ
ンジスタの一方の拡散層に接続した前記メモリキャパシ
タの下部電極が、半導体基板の主表面に沿って設けられ
た多結晶シリコン層からなる第１の水平電極部と、その
第１の水平電極部に所定間隔離間して対向配置された多
結晶シリコン層からなる第２の水平電極部と、それら第
１及び第２の水平電極部を互いに連結する多結晶シリコ
ンからなる垂直連結部とを有し、前記第１及び第２の水
平電極部の対向面に半球状多結晶シリコンからなる凹凸
部が夫々設けられている。
ストランジスタとメモリキャパシタとを備えたメモリセ
ルを有する半導体記憶装置であって、前記アクセストラ
ンジスタの一方の拡散層に接続した前記メモリキャパシ
タの下部電極が、半導体基板の主表面に沿って設けられ
た多結晶シリコン層からなる第１の水平電極部と、その
第１の水平電極部に所定間隔離間して対向配置された多
結晶シリコン層からなる第２の水平電極部と、それら第
１及び第２の水平電極部を互いに連結する多結晶シリコ
ンからなる垂直連結部とを有し、前記第１及び第２の水
平電極部の対向面に半球状多結晶シリコンからなる凹凸
部が夫々設けられている。
【００１７】
【発明の実施の形態】以下、本発明を好ましい実施の形
態に従い説明する。
態に従い説明する。
【００１８】〔第１の実施の形態〕まず、図１〜図３を
参照して、本発明の第１の実施の形態によるＤＲＡＭの
製造方法を説明する。
参照して、本発明の第１の実施の形態によるＤＲＡＭの
製造方法を説明する。
【００１９】まず、図１（ａ）に示すように、シリコン
半導体基板１の主表面に、例えば、ＬＯＣＯＳ（選択酸
化）法によりフィールド酸化膜２を形成した後、そのフ
ィールド酸化膜２で囲まれた素子形成領域のシリコン半
導体基板１表面にゲート絶縁膜３を形成する。このゲー
ト絶縁膜３としては、熱酸化膜や、或いは、窒素を含む
窒化酸化膜等を用いることができる。次いで、全面にポ
リシリコン膜を形成し、そのポリシリコン膜をパターニ
ングしてゲート電極配線４を形成する。なお、ゲート電
極配線４は、ポリシリコン膜の上にチタンシリサイド膜
やタングステンシリサイド膜等を積層したポリサイド配
線であっても良い。次いで、ゲート電極配線４の両側の
シリコン半導体基板１の表面領域に不純物をイオン注入
し、トランジスタのソース／ドレインとなる不純物拡散
層５を形成する。なお、図示の例は、アクセストランジ
スタの一方の拡散層を共有する２個のメモリセルが１つ
の素子形成領域に形成された構造を示している。
半導体基板１の主表面に、例えば、ＬＯＣＯＳ（選択酸
化）法によりフィールド酸化膜２を形成した後、そのフ
ィールド酸化膜２で囲まれた素子形成領域のシリコン半
導体基板１表面にゲート絶縁膜３を形成する。このゲー
ト絶縁膜３としては、熱酸化膜や、或いは、窒素を含む
窒化酸化膜等を用いることができる。次いで、全面にポ
リシリコン膜を形成し、そのポリシリコン膜をパターニ
ングしてゲート電極配線４を形成する。なお、ゲート電
極配線４は、ポリシリコン膜の上にチタンシリサイド膜
やタングステンシリサイド膜等を積層したポリサイド配
線であっても良い。次いで、ゲート電極配線４の両側の
シリコン半導体基板１の表面領域に不純物をイオン注入
し、トランジスタのソース／ドレインとなる不純物拡散
層５を形成する。なお、図示の例は、アクセストランジ
スタの一方の拡散層を共有する２個のメモリセルが１つ
の素子形成領域に形成された構造を示している。
【００２０】次に、全面に層間絶縁膜６を形成し、その
表面を平坦化する。この平坦化の方法としては、例え
ば、層間絶縁膜６としてＢＰＳＧ（Boro Phospho Silic
ate Glass)膜を形成し、そのＢＰＳＧ膜を８００〜９０
０℃の温度でリフロー処理する。なお、図示は省略する
が、層間絶縁膜６として、１層目の層間絶縁膜を形成し
た後、ゲート電極配線４と直交する方向にビット線を形
成し、その上に、２層目の層間絶縁膜を形成する。ビッ
ト線は、２つのメモリセルで共有されているアクセスト
ランジスタの拡散層５にコンタクトする。
表面を平坦化する。この平坦化の方法としては、例え
ば、層間絶縁膜６としてＢＰＳＧ（Boro Phospho Silic
ate Glass)膜を形成し、そのＢＰＳＧ膜を８００〜９０
０℃の温度でリフロー処理する。なお、図示は省略する
が、層間絶縁膜６として、１層目の層間絶縁膜を形成し
た後、ゲート電極配線４と直交する方向にビット線を形
成し、その上に、２層目の層間絶縁膜を形成する。ビッ
ト線は、２つのメモリセルで共有されているアクセスト
ランジスタの拡散層５にコンタクトする。
【００２１】次に、この層間絶縁膜６の上に、窒化シリ
コン膜７、ポリシリコン膜８、酸化シリコン膜９及びポ
リシリコン膜１０を順次積層し、フォトリソグラフィー
及びドライエッチングにより、それらの積層膜の所定位
置、即ち、アクセストランジスタの共有されていない方
の拡散層５の直上位置に開孔１１を形成する。
コン膜７、ポリシリコン膜８、酸化シリコン膜９及びポ
リシリコン膜１０を順次積層し、フォトリソグラフィー
及びドライエッチングにより、それらの積層膜の所定位
置、即ち、アクセストランジスタの共有されていない方
の拡散層５の直上位置に開孔１１を形成する。
【００２２】次に、図１（ｂ）に示すように、開孔１１
内を含む全面に形成したポリシリコン膜を異方性エッチ
ングして、開孔１１内の側壁部に、ポリシリコンからな
るサイドウォール１２を形成する。
内を含む全面に形成したポリシリコン膜を異方性エッチ
ングして、開孔１１内の側壁部に、ポリシリコンからな
るサイドウォール１２を形成する。
【００２３】次に、図２（ａ）に示すように、そのポリ
シリコンからなるサイドウォール１２をエッチングマス
クとして用いて層間絶縁膜６をドライエッチングし、層
間絶縁膜６に、アクセストランジスタの一方の拡散層５
に達する開孔１３を形成する。このように、ポリシリコ
ンサイドウォール１２をエッチングマスクとしてエッチ
ングを行うことにより、例えば、フォトリソグラフィー
の露光限界よりも小さい径の開孔１３を形成することが
できる。
シリコンからなるサイドウォール１２をエッチングマス
クとして用いて層間絶縁膜６をドライエッチングし、層
間絶縁膜６に、アクセストランジスタの一方の拡散層５
に達する開孔１３を形成する。このように、ポリシリコ
ンサイドウォール１２をエッチングマスクとしてエッチ
ングを行うことにより、例えば、フォトリソグラフィー
の露光限界よりも小さい径の開孔１３を形成することが
できる。
【００２４】次に、このようにして形成したストレージ
コンタクトの抵抗を低減するために、図２（ｂ）に示す
ように、リン（Ｐ）をドープしたポリシリコン膜１４を
全面に形成する。なお、このポリシリコン膜１４は、必
ずしも必要なものでは無く、省略することも可能であ
る。
コンタクトの抵抗を低減するために、図２（ｂ）に示す
ように、リン（Ｐ）をドープしたポリシリコン膜１４を
全面に形成する。なお、このポリシリコン膜１４は、必
ずしも必要なものでは無く、省略することも可能であ
る。
【００２５】次に、図３（ａ）に示すように、ストレー
ジコンタクトを埋め込むように、全面にポリシリコン膜
１５を形成した後、フォトリソグラフィー及びドライエ
ッチングにより、ポリシリコン膜１５、ポリシリコン膜
１４、ポリシリコン膜１０、酸化シリコン膜９及びポリ
シリコン膜７を、ストレージコンタクトの領域を含むメ
モリキャパシタのストレージノード（下部電極）のパタ
ーンに加工する。
ジコンタクトを埋め込むように、全面にポリシリコン膜
１５を形成した後、フォトリソグラフィー及びドライエ
ッチングにより、ポリシリコン膜１５、ポリシリコン膜
１４、ポリシリコン膜１０、酸化シリコン膜９及びポリ
シリコン膜７を、ストレージコンタクトの領域を含むメ
モリキャパシタのストレージノード（下部電極）のパタ
ーンに加工する。
【００２６】しかる後、フッ酸（ＨＦ）を用いたウェッ
トエッチングにより、酸化シリコン膜９を除去する。こ
の酸化シリコン膜９のウェットエッチングでは、窒化シ
リコン膜７に対するエッチング選択比を凡そ１００以上
とることができ、従って、窒化シリコン膜７をエッチン
グストッパーとして用いることができる。
トエッチングにより、酸化シリコン膜９を除去する。こ
の酸化シリコン膜９のウェットエッチングでは、窒化シ
リコン膜７に対するエッチング選択比を凡そ１００以上
とることができ、従って、窒化シリコン膜７をエッチン
グストッパーとして用いることができる。
【００２７】次に、図３（ｂ）に示すように、上述のよ
うにして形成したフィン型のストレージノード電極の表
面に、キャパシタ誘電体膜１６として、例えば、窒化シ
リコン膜と酸化シリコン膜の複合積層膜であるＮＯ膜や
ＯＮＯ膜、或いは、Ｔａ2 Ｏ5 等の高誘電体膜を形成
し、更に、その上に、セルプレート電極となるリン
（Ｐ）をドープしたポリシリコン膜１７を形成する。
うにして形成したフィン型のストレージノード電極の表
面に、キャパシタ誘電体膜１６として、例えば、窒化シ
リコン膜と酸化シリコン膜の複合積層膜であるＮＯ膜や
ＯＮＯ膜、或いは、Ｔａ2 Ｏ5 等の高誘電体膜を形成
し、更に、その上に、セルプレート電極となるリン
（Ｐ）をドープしたポリシリコン膜１７を形成する。
【００２８】以上に説明した製造方法によれば、キャパ
シタ構造形成時のフォトリソグラフィー工程は、図１
（ａ）におけるパターニング工程と、図３（ａ）におけ
るパターニング工程の２回で済み、既述した特開平７−
１６９８５３号公報の方法と比較して、その製造工程が
簡単になる。
シタ構造形成時のフォトリソグラフィー工程は、図１
（ａ）におけるパターニング工程と、図３（ａ）におけ
るパターニング工程の２回で済み、既述した特開平７−
１６９８５３号公報の方法と比較して、その製造工程が
簡単になる。
【００２９】また、フィン構造形成のための酸化シリコ
ン膜９のウェットエッチング時、窒化シリコン膜７がエ
ッチングストッパーとして有効に作用するので、既述し
た特開平８−８３８９３号公報における問題も解消す
る。
ン膜９のウェットエッチング時、窒化シリコン膜７がエ
ッチングストッパーとして有効に作用するので、既述し
た特開平８−８３８９３号公報における問題も解消す
る。
【００３０】なお、この第１の実施の形態の構造におい
て、ストレージノード電極のパターニング時やフッ酸に
よるウェットエッチング時、電極下部のポリシリコン膜
８が不測にエッチングされて電極構造が倒壊してしまう
のを防止する目的で、そのポリシリコン膜８と、電極上
部のポリシリコン膜１０、１４、１５とで、ポリシリコ
ン膜に導入する不純物、例えば、リン（Ｐ）の濃度を変
更するようにしても良い。例えば、電極上部のポリシリ
コン膜１０、１４、１５には、１×１０20〜１×１０21
／ｃｍ3 程度の高濃度にＰを導入し、電極下部のポリシ
リコン膜８には、検出限界（１×１０12／ｃｍ3 程度）
以下にＰを導入する。これにより、電極上部のポリシリ
コン膜１０、１４、１５に比し、電極下部のポリシリコ
ン膜８のエッチングレートが小さくなって、その不測の
エッチングが防止される。
て、ストレージノード電極のパターニング時やフッ酸に
よるウェットエッチング時、電極下部のポリシリコン膜
８が不測にエッチングされて電極構造が倒壊してしまう
のを防止する目的で、そのポリシリコン膜８と、電極上
部のポリシリコン膜１０、１４、１５とで、ポリシリコ
ン膜に導入する不純物、例えば、リン（Ｐ）の濃度を変
更するようにしても良い。例えば、電極上部のポリシリ
コン膜１０、１４、１５には、１×１０20〜１×１０21
／ｃｍ3 程度の高濃度にＰを導入し、電極下部のポリシ
リコン膜８には、検出限界（１×１０12／ｃｍ3 程度）
以下にＰを導入する。これにより、電極上部のポリシリ
コン膜１０、１４、１５に比し、電極下部のポリシリコ
ン膜８のエッチングレートが小さくなって、その不測の
エッチングが防止される。
【００３１】〔第２の実施の形態〕次に、図４〜図６を
参照して、本発明の第２の実施の形態を説明する。
参照して、本発明の第２の実施の形態を説明する。
【００３２】なお、この第２の実施の形態において、上
述した第１の実施の形態と対応する部位には、上述した
第１の実施の形態と同一の符号を付して、その詳細な説
明を省略する。
述した第１の実施の形態と対応する部位には、上述した
第１の実施の形態と同一の符号を付して、その詳細な説
明を省略する。
【００３３】まず、図４（ａ）に示すように、上述した
第１の実施の形態と同様にして、シリコン半導体基板１
上にアクセストランジスタ構造等を形成し、層間絶縁膜
６を形成した後、その上に、窒化シリコン膜７及びポリ
シリコン膜８を順次形成する。
第１の実施の形態と同様にして、シリコン半導体基板１
上にアクセストランジスタ構造等を形成し、層間絶縁膜
６を形成した後、その上に、窒化シリコン膜７及びポリ
シリコン膜８を順次形成する。
【００３４】次いで、この第２の実施の形態では、例え
ば、ソースガス：ＳｉＨ4 、ガス流量：５０〜１５０ｓ
ｃｃｍ、基板温度：５９０〜６１０℃程度、圧力：０．
２Torr程度の減圧ＣＶＤ法により、ポリシリコン膜８上
に粗面ポリシリコン膜（本明細書において、「半球状ポ
リ（多結晶）シリコン」又は「ＨＳＧ」と称する。）８
ａを堆積させ、ポリシリコン膜８の表面を凹凸状にす
る。
ば、ソースガス：ＳｉＨ4 、ガス流量：５０〜１５０ｓ
ｃｃｍ、基板温度：５９０〜６１０℃程度、圧力：０．
２Torr程度の減圧ＣＶＤ法により、ポリシリコン膜８上
に粗面ポリシリコン膜（本明細書において、「半球状ポ
リ（多結晶）シリコン」又は「ＨＳＧ」と称する。）８
ａを堆積させ、ポリシリコン膜８の表面を凹凸状にす
る。
【００３５】次に、図４（ｂ）に示すように、その表面
が凹凸状に形成されたポリシリコン膜８上に酸化シリコ
ン膜９を形成し、更に、その上に、上述と同様の条件で
ＨＳＧ１０ａを堆積させる。そして、そのＨＳＧ１０ａ
をエッチングマスクとして、酸化シリコン膜９の表面を
ウェットエッチングし、図示の如く、酸化シリコン膜９
の表面を凹凸状にする。なお、酸化シリコン膜９の表面
は、このようなＨＳＧ１０ａを用いず、例えば、アッシ
ング処理によって凹凸状にしても良い。
が凹凸状に形成されたポリシリコン膜８上に酸化シリコ
ン膜９を形成し、更に、その上に、上述と同様の条件で
ＨＳＧ１０ａを堆積させる。そして、そのＨＳＧ１０ａ
をエッチングマスクとして、酸化シリコン膜９の表面を
ウェットエッチングし、図示の如く、酸化シリコン膜９
の表面を凹凸状にする。なお、酸化シリコン膜９の表面
は、このようなＨＳＧ１０ａを用いず、例えば、アッシ
ング処理によって凹凸状にしても良い。
【００３６】しかる後、図５（ａ）に示すように、酸化
シリコン膜９上にポリシリコン膜１０を形成する。これ
により、ポリシリコン膜１０は、その下面が凹凸状に形
成される。
シリコン膜９上にポリシリコン膜１０を形成する。これ
により、ポリシリコン膜１０は、その下面が凹凸状に形
成される。
【００３７】この後、上述した第１の実施の形態と同様
にして、図５（ｂ）に示すように、開孔１１の形成及び
ポリシリコンサイドウォール１２の形成を行う。
にして、図５（ｂ）に示すように、開孔１１の形成及び
ポリシリコンサイドウォール１２の形成を行う。
【００３８】更に、図６（ａ）に示すように、ストレー
ジコンタクトを形成した後、ポリシリコン膜１４、１５
の形成を行い、更に、ストレージノード電極のパターニ
ングを行う。そして、ウェットエッチングにより酸化シ
リコン膜９を除去する。これにより、図示の如く、フィ
ン部のポリシリコン膜８、１０の対向面に夫々凹凸部が
形成されたストレージノード電極が得られる。
ジコンタクトを形成した後、ポリシリコン膜１４、１５
の形成を行い、更に、ストレージノード電極のパターニ
ングを行う。そして、ウェットエッチングにより酸化シ
リコン膜９を除去する。これにより、図示の如く、フィ
ン部のポリシリコン膜８、１０の対向面に夫々凹凸部が
形成されたストレージノード電極が得られる。
【００３９】そして、図６（ｂ）に示すように、そのス
トレージノード電極の上にキャパシタ誘電体膜１６、及
び、その上にポリシリコン膜からなるセルプレート１７
を順次形成して、キャパシタ構造を完成する。
トレージノード電極の上にキャパシタ誘電体膜１６、及
び、その上にポリシリコン膜からなるセルプレート１７
を順次形成して、キャパシタ構造を完成する。
【００４０】この第２の実施の形態では、ストレージノ
ード電極のフィン部表面に凹凸部を設けたことにより、
上述した第１の実施の形態の構造よりもストレージノー
ド電極の実効表面積が増大し、キャパシタ容量が増大す
る。
ード電極のフィン部表面に凹凸部を設けたことにより、
上述した第１の実施の形態の構造よりもストレージノー
ド電極の実効表面積が増大し、キャパシタ容量が増大す
る。
【００４１】なお、この第２の実施の形態において、ポ
リシリコン膜１５の表面にもＨＳＧを形成して、キャパ
シタ容量を更に増大させても良い。
リシリコン膜１５の表面にもＨＳＧを形成して、キャパ
シタ容量を更に増大させても良い。
【００４２】以上、本発明を好ましい実施の形態に従い
説明したが、本発明は、これらの実施の形態に限定され
るものではない。例えば、上述の実施の形態では、ポリ
シリコン膜８と１０による１個のフィン構造を設けてい
るが、このフィン構造は複数設けられても良い。これ
は、例えば、ポリシリコン膜８、酸化シリコン膜９及び
ポリシリコン膜１０の積層構造を繰り返し形成すること
で容易に実現が可能である。
説明したが、本発明は、これらの実施の形態に限定され
るものではない。例えば、上述の実施の形態では、ポリ
シリコン膜８と１０による１個のフィン構造を設けてい
るが、このフィン構造は複数設けられても良い。これ
は、例えば、ポリシリコン膜８、酸化シリコン膜９及び
ポリシリコン膜１０の積層構造を繰り返し形成すること
で容易に実現が可能である。
【００４３】
【発明の効果】本発明によれば、例えば、ＤＲＡＭメモ
リキャパシタの容量を、比較的簡単且つ確実な製造方法
で増大させることができる。
リキャパシタの容量を、比較的簡単且つ確実な製造方法
で増大させることができる。
【図１】本発明の第１の実施の形態によるＤＲＡＭの製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図２】本発明の第１の実施の形態によるＤＲＡＭの製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図３】本発明の第１の実施の形態によるＤＲＡＭの製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図４】本発明の第２の実施の形態によるＤＲＡＭの製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図５】本発明の第２の実施の形態によるＤＲＡＭの製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図６】本発明の第２の実施の形態によるＤＲＡＭの製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
１ シリコン半導体基板 ２ フィールド酸化膜 ３ ゲート絶縁膜 ４ ゲート電極配線 ５ 拡散層 ６ 層間絶縁膜 ７ 窒化シリコン膜 ８、１０、１４、１５ ポリシリコン膜（ストレージノ
ード） ８ａ、１０ａ ＨＳＧ ９ 酸化シリコン膜 １２ ポリシリコンサイドウォール １６ キャパシタ誘電体膜 １７ ポリシリコン膜（セルプレート）
ード） ８ａ、１０ａ ＨＳＧ ９ 酸化シリコン膜 １２ ポリシリコンサイドウォール １６ キャパシタ誘電体膜 １７ ポリシリコン膜（セルプレート）
Claims (8)
- 【請求項１】 半導体基板の主表面に、メモリセルのア
クセストランジスタとなるトランジスタ構造を形成した
後、全面に層間絶縁膜を形成する工程と、 前記層間絶縁膜の上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜の上に第１の導電膜を形成する工程
と、 前記第１の導電膜の上に、前記第１の絶縁膜とは材質の
異なる第２の絶縁膜を形成する工程と、 前記第２の絶縁膜の上に第２の導電膜を形成する工程
と、 前記トランジスタ構造の一方の拡散層の直上位置の前記
第２の導電膜、前記第２の絶縁膜、前記第１の導電膜及
び前記第１の絶縁膜にそれらを貫通する第１の開孔を形
成する工程と、 前記第１の開孔の側壁部に、第３の導電膜からなるサイ
ドウォールを形成する工程と、 前記サイドウォールをエッチングマスクとして用いて、
前記層間絶縁膜に、前記第１の開孔に連続し、且つ、前
記トランジスタ構造の前記一方の拡散層に達する第２の
開孔を形成する工程と、 前記第１及び第２の開孔を埋め込むように全面に第４の
導電膜を形成する工程と、 前記第４の導電膜、前記第２の導電膜、前記第２の絶縁
膜及び前記第１の導電膜を、前記第１及び第２の開孔の
領域を含むメモリキャパシタの下部電極パターンに加工
する工程と、 前記下部電極パターンから前記第２の絶縁膜を除去し
て、メモリキャパシタの下部電極を形成する工程と、 前記下部電極の表面にキャパシタ誘電体膜を形成する工
程と、 前記キャパシタ誘電体膜の上にメモリキャパシタの上部
電極を形成する工程と、を有することを特徴とする半導
体記憶装置の製造方法。 - 【請求項２】 前記第１〜第４の導電膜として夫々多結
晶シリコン膜を形成することを特徴とする請求項１に記
載の半導体記憶装置の製造方法。 - 【請求項３】 前記第４の導電膜として、比較的薄い多
結晶シリコン膜を形成した後、その上に、前記第１及び
第２の開孔を埋め込むように厚い多結晶シリコン膜を形
成することを特徴とする請求項２に記載の半導体記憶装
置の製造方法。 - 【請求項４】 前記第１の絶縁膜として窒化シリコン膜
を形成し、前記第２の絶縁膜として酸化シリコン膜を形
成することを特徴とする請求項１〜３のいずれか１項に
記載の半導体記憶装置の製造方法。 - 【請求項５】 半導体基板の主表面に、メモリセルのア
クセストランジスタとなるトランジスタ構造を形成した
後、全面に層間絶縁膜を形成する工程と、 前記層間絶縁膜の上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜の上に第１の多結晶シリコン膜を形成
する工程と、 前記第１の多結晶シリコン膜の表面に、第１の半球状多
結晶シリコンを形成して、前記第１の多結晶シリコン膜
表面に凹凸部を形成する工程と、 表面に凹凸部の形成された前記第１の多結晶シリコン膜
の上に、前記第１の絶縁膜とは材質の異なる第２の絶縁
膜を形成する工程と、 前記第２の絶縁膜の上に第２の半球状多結晶シリコンを
形成する工程と、 前記第２の半球状多結晶シリコンをマスクとして前記第
２の絶縁膜表面をエッチングし、前記第２の絶縁膜表面
に凹凸部を形成する工程と、 表面に凹凸部の形成された前記第２の絶縁膜の上に第２
の多結晶シリコン膜を形成する工程と、 前記トランジスタ構造の一方の拡散層の直上位置の前記
第２の多結晶シリコン膜、前記第２の絶縁膜、前記第１
の多結晶シリコン膜及び前記第１の絶縁膜にそれらを貫
通する第１の開孔を形成する工程と、 前記第１の開孔の側壁部に、第３の多結晶シリコン膜か
らなるサイドウォールを形成する工程と、 前記サイドウォールをエッチングマスクとして用いて、
前記層間絶縁膜に、前記第１の開孔に連続し、且つ、前
記トランジスタ構造の前記一方の拡散層に達する第２の
開孔を形成する工程と、 前記第１及び第２の開孔を埋め込むように全面に第４の
多結晶シリコン膜を形成する工程と、 前記第４の多結晶シリコン膜、前記第２の多結晶シリコ
ン膜、前記第２の絶縁膜及び前記第１の多結晶シリコン
膜を、前記第１及び第２の開孔の領域を含むメモリキャ
パシタの下部電極パターンに加工する工程と、 前記下部電極パターンから前記第２の絶縁膜を除去し
て、メモリキャパシタの下部電極を形成する工程と、 前記下部電極の表面にキャパシタ誘電体膜を形成する工
程と、 前記キャパシタ誘電体膜の上にメモリキャパシタの上部
電極を形成する工程と、を有することを特徴とする半導
体記憶装置の製造方法。 - 【請求項６】 前記第４の多結晶シリコン膜として、比
較的薄い多結晶シリコン膜を形成した後、その上に、前
記第１及び第２の開孔を埋め込むように厚い多結晶シリ
コン膜を形成することを特徴とする請求項５に記載の半
導体記憶装置の製造方法。 - 【請求項７】 前記第１の絶縁膜として窒化シリコン膜
を形成し、前記第２の絶縁膜として酸化シリコン膜を形
成することを特徴とする請求項５又は６に記載の半導体
記憶装置の製造方法。 - 【請求項８】 アクセストランジスタとメモリキャパシ
タとを備えたメモリセルを有する半導体記憶装置であっ
て、 前記アクセストランジスタの一方の拡散層に接続した前
記メモリキャパシタの下部電極が、半導体基板の主表面
に沿って設けられた多結晶シリコン層からなる第１の水
平電極部と、その第１の水平電極部に所定間隔離間して
対向配置された多結晶シリコン層からなる第２の水平電
極部と、それら第１及び第２の水平電極部を互いに連結
する多結晶シリコンからなる垂直連結部とを有し、 前記第１及び第２の水平電極部の対向面に半球状多結晶
シリコンからなる凹凸部が夫々設けられていることを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10131362A JPH11307743A (ja) | 1998-04-24 | 1998-04-24 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10131362A JPH11307743A (ja) | 1998-04-24 | 1998-04-24 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11307743A true JPH11307743A (ja) | 1999-11-05 |
Family
ID=15056163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10131362A Withdrawn JPH11307743A (ja) | 1998-04-24 | 1998-04-24 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11307743A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002134711A (ja) * | 2000-10-20 | 2002-05-10 | Sony Corp | 半導体装置の製造方法 |
| KR100388472B1 (ko) * | 2001-06-30 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
-
1998
- 1998-04-24 JP JP10131362A patent/JPH11307743A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002134711A (ja) * | 2000-10-20 | 2002-05-10 | Sony Corp | 半導体装置の製造方法 |
| KR100388472B1 (ko) * | 2001-06-30 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050705 |