JPH11307771A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 寄生容量が極めて小さく、且つ比較的容易に
製造することができ、ＭＯＳＦＥＴやバイポーラ・トラ
ンジスタなどに適用して好適な半導体装置及びその製造
方法を提供することを目的とする。 【解決手段】 フィールド酸化膜で囲まれたシリコン基
板を種に、シリコン結晶を横方向にも成長させ、フィー
ルド酸化膜上にも形成する。その後、このシリコン結晶
層にトランジスタを形成する。これによって、ソースお
よびドレインの接合容量が大幅に低減され、素子の高速
動作が可能となる。また、ＳＯＩ基板を使わなくとも同
等の性能を得られるので、コストダウンに大きく寄与す
る。また、バイポーラ・トランジスタを形成すればベー
ス・コレクタ間容量を大幅に低減でき、さらなる高速化
を図ることができる。さらに、ＢｉＣＭＯＳに応用して
同様の効果を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速ＬＳＩを構成
するトランジスタ素子として用いて最適な半導体装置及
びその製造方法に関する。より具体的には、本発明は、
寄生容量が低くしかも比較的容易に製造することがで
き、特に高速動作が要求されるＭＯＳトランジスタ、バ
イポーラ・トランジスタ、或いはそれら両方を具備する
半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】近年、半導体集積回路の高集積化が進
み、これに伴って集積回路を構成する半導体装置のさら
なる微細化と高速化が要求されている。以下では、この
ような半導体装置のうちで、まず、ＭＯＳＦＥＴ（金属
酸化物半導体電界効果型トランジスタ）を例に挙げて説
明する。

【０００３】図１１は、従来のＭＯＳＦＥＴ１００の構
造を表す概略断面図である。同図に表したＭＯＳＦＥＴ
は、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）型構造を有するものである。これは、素子サ
イズの微細化に伴って、いわゆる短チャネル効果による
ソース・ドレイン間のパンチスルー現象を抑制するため
に、同図に表したように、少なくともドレイン端部にキ
ャリア濃度の低いＬＤＤ領域１２４を設けた構造であ
る。

【０００４】以下に、図１１を参照しつつ、従来のＭＯ
ＳＦＥＴの構成をその製造工程に沿って説明する。ＭＯ
ＳＦＥＴの製造に際しては、まず、ｎ型シリコン基板１
２１上にフィールド酸化膜による素子分離領域１２２、
ゲート酸化膜１２５、ゲートポリシリコン膜１２６をそ
れぞれ形成し、さらにゲートポリシリコン膜１２６の上
にＳｉＯ_２膜１２７を形成する。

【０００５】次に、基板１２１の上方から、ＢＦ_２を加
速電圧３０ｋｅＶ、ドーズ量２Ｅ１４／ｃｍ^２程度の条
件でイオン注入し、低濃度にイオン注入されたＬＤＤ領
域１２４ｂを形成する。次に、基板全面にＳｉＯ_２膜を
約１００ｎｍ堆積し、ＲＩＥ法によりＳｉＯ_２膜を１０
０ｎｍ程度エッチング（エッチバック）するすることに
より、ゲートポリシリコン膜１２６の側面にＳｉＯ_２か
らなる側壁１２３を約１００ｎｍの幅で形成する。さら
に、ＢＦ_２を加速電圧４５ｋｅＶ、ドーズ量３Ｅ１５／
ｃｍ^２の条件でイオン注入し、高濃度にイオン注入され
た領域１２４ａを形成する。

【０００６】次に、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａ
ｌ Ａｎｎｅａｌｉｎｇ）法により約１０００℃におい
て約１０秒間程度の熱処理を施して、イオン注入により
導入された不純物を活性化させ、ソースおよびドレイン
拡散層とする。次に、基板全面に高融点金属膜、例えば
チタン（Ｔｉ）膜をスパッタリング法などにより堆積
し、ＲＴＡ法により基板のシリコン（Ｓｉ）と反応さ
せ、チタン・シリサイド（ＴｉＳｉｘ）を形成する。さ
らに、未反応のチタンを硫酸過水系のエッチャントによ
りエッチング除去する。このようにして、基板表面が露
出している高濃度イオン注入領域１２４ａにのみ選択的
に金属シリサイド膜１２４ｃを形成することができる。

【０００７】最後に、層間絶縁膜１２８を堆積し、コン
タクト用の開口を形成した後にソースおよびドレイン電
極１２９を配線することでＭＯＳＦＥＴが完成する。

【０００８】このような方法で製造されたトランジスタ
においては、ＬＤＤ構造の採用によってソース・ドレイ
ン間のチャネル領域に低濃度イオン注入領域１２４ｂが
形成されているために、ドレイン電界が緩和され、耐圧
が上昇するとともに、短チャネル効果を防止することが
できる。また、低抵抗化のためにソースおよびドレイン
拡散層１２４ａの表面には、抵抗の低い金属シリサイド
膜１２４ｃが形成される。

【０００９】しかしながら、同図に示した構造では、ソ
ース或いはドレインと基板との間に接合容量が発生し、
そのため装置の高速化には限界があった。

【００１０】そこで、最近、ＳＯＩ（Ｓｉｌｉｃｏｎ
ｏｎ Ｉｎｓｕｌａｔｏｒ）と呼ばれる構造が採用され
つつある。図１２は、このＳＯＩ構造を有するＭＯＳＦ
ＥＴの構造を表す概略断面図である。この構造は、同図
に表したように、シリコン基板１３１の上に形成された
酸化膜１３２の上に薄膜シリコン層１３３が形成されて
いる点に特徴を有する。薄膜シリコン層１３３よりも上
層は、図１１に例示したものと同様の構成を有するの
で、同一の符号を付して説明を省略する。

【００１１】同図から分かるように、ソース及びドレイ
ン領域１２４ａの下層は酸化膜１３２とされているため
に接合容量が発生しない。このように、ＳＯＩ構造を用
いれば、ＬＤＤ構造の利点を活かしつつ、ソースおよび
ドレインの寄生容量を大幅に低減することが出来るので
半導体装置の高速化が期待できる。

【００１２】次に、従来の半導体装置の第２の例として
バイポーラ・トランジスタについて説明する。図１３
は、従来のバイポーラ・トランジスタの構造を表わす概
略断面図である。同図に表したトランジスタは、いわゆ
る「ｎｐｎ型」のバイポーラ・トランジスタであり、そ
の構成を製造工程に沿って概略的に説明すると以下の如
くである。すなわち、まず、高濃度のｎ型埋め込み層を
含むシリコン基板１８０の上にコレクタエピタキシャル
層１８１を成長し、さらに酸化膜絶縁分離層１８２によ
り絶縁分離する。次に、多結晶シリコン１８３を堆積
し、イオン注入法を用いて、ｐ型の不純物をドープした
後、図示した形状に加工する。

【００１３】次に、絶縁膜１８４を堆積し、内部ベース
とエミッタを形成するための開口１８５を開ける。次
に、イオン注入法により内部ベース１８６を形成し、次
いで開口１８５の側壁に絶縁膜１８７を形成する。次
に、多結晶シリコン１８８を堆積し、ｎ型の不純物をド
ープして熱工程を加えることによってｎ型のエミッタ領
域１８９が形成される。この際に、ｐ型にドープされた
多結晶シリコン１８３より不純物が拡散して外部ベース
領域１９０が形成される。

【００１４】この後、絶縁膜１８４にコンタクト用の開
口を開け金属電極１９１を形成して、バイポーラ・トラ
ンジスタが完成する。このようにして製造されたバイポ
ーラ・トランジスタにおいては、非常に薄いベース層を
形成できるので、ＭＯＳトランジスタと比べて高い遮断
周波数を得ることができ、より高速な回路への応用が可
能である。

【００１５】

【発明が解決しようとする課題】しかしながら、以上説
明した従来のＭＯＳトランジスタやバイポーラ・トラン
ジスタは、いずれも以下に説明する問題を有していた。

【００１６】まず、ＭＯＳトランジスタについて説明す
ると、図１２に示したようなＳＯＩ構造では、シリコン
基板１３１とその上に形成されているＭＯＳＦＥＴ素子
とが酸化膜１３２により絶縁されている。従って、ＭＯ
ＳＦＥＴ素子が電気的に浮いていることによる浮遊効果
が発生するという問題があった。

【００１７】さらに、酸化膜１３２の熱伝導率が低いた
めに、素子動作によって発生した熱は、シリコン層１３
３に蓄積して、素子の信頼性を損なう場合が生ずるとい
う問題もあった。

【００１８】さらに、ＳＯＩ構造はコスト的に高くつ
き、寄生容量の低減という効果は期待できるものの製造
コストが大幅に上昇する結果として、コストパフォーマ
ンスが相対的に低下するという問題もあった。

【００１９】一方、図１３に示したようなバイポ−ラ・
トランジスタにおいては、外部ベース領域１９０とコレ
クタ領域１８１との間にｐｎ接合に伴う寄生容量が発生
し、素子特性を低下させる原因となるという問題があっ
た。

【００２０】本発明は、上述した種々の問題点に鑑みて
なされたものである。すなわち、その目的は、寄生容量
が極めて低く、且つ比較的容易に製造することができ、
ＭＯＳＦＥＴやバイポーラ・トランジスタなどに適用し
て好適な半導体装置及びその製造方法を提供することに
ある。

【００２１】

【課題を解決するための手段】すなわち、本発明による
半導体装置は、第１導電型の半導体からなるソース領域
と、第１導電型の半導体からなるドレイン領域と、前記
ソース領域と前記ドレイン領域との間に設けられた第２
導電型の半導体からなるチャネル領域と、絶縁膜を介し
て前記チャネル領域上に形成されたゲートとを備えた半
導体装置であって、前記ソース領域と前記ドレイン領域
とは、それぞれ素子分離絶縁層の上に形成されているこ
とを特徴とするものとして構成され、ソース・ドレイン
領域の下の接合に起因する寄生容量を大幅に低減すると
ともに、ＳＯＩ構造の欠点である浮遊効果や放熱特性も
解消することができる。

【００２２】このような絶縁層の上への半導体層の形成
に際しては、いわゆるラテラル・エピタキシャル成長を
用いることができる。

【００２３】または、表面に露出している半導体部分か
ら等方的に結晶を成長させて、その後に所定の層厚に研
磨するようにしても良い。

【００２４】また、いわゆるＬＤＤ領域を設けることに
よってショートチャネル効果を抑制し、さらに素子サイ
ズを低減するとともに高速化を実現することができる。

【００２５】さらに、絶縁層をＳＴＩ法により形成すれ
ば、いわゆる「バーズビーク」を解消することができ、
さらに、表面を平滑に維持することができるので、絶縁
層に上へのシリコン結晶のラテラル・エピタキシャル成
長を容易に実現し、その結晶性も向上させることができ
る。

【００２６】一方、本発明による半導体装置は、半導体
基板と、前記半導体基板の上に形成された第１導電型の
コレクタ層と、前記コレクタ層の表面に選択的に形成さ
れた絶縁層と、前記絶縁層により絶縁分離されたコレク
タ領域の上に形成された第２導電型の半導体層からなる
内部ベース領域と、前記絶縁分離されたコレクタ領域の
両側の前記絶縁層の上に形成され、前記内部ベース領域
から延在した第２導電型の半導体層からなる外部ベース
領域と、前記内部ベース領域の上に形成された第１導電
型のエミッタ領域と、を備えたもとのして構成され、ベ
ース・コレクタ間の接合容量を大幅に低減して高性能な
バイポーラ・トランジスタを実現することができる。

【００２７】一方、上述したＭＯＳトランジスタとして
の半導体装置と、バイポーラ・トランジスタとしての半
導体装置とを半導体基板上に混載すれば、高速且つ高性
能なアナログ・デジタル混成回路を有するＢｉ−ＣＭＯ
Ｓとしての半導体装置を実現することができる。

【００２８】

【発明の実施の形態】本発明においては、フィールド酸
化膜、すなわち素子分離用の酸化膜で囲まれたシリコン
基板を種に、選択エピタキシャル成長によりシリコン結
晶層をエピタキシャル成長させる。その際、シリコン結
晶層を横方向にも成長させ、フィールド酸化膜上にも延
在させて形成する。その後、このシリコン結晶層にトラ
ンジスタを形成する。

【００２９】これによって、ソースおよびドレインの接
合容量が大幅に低減され、素子の高速動作が可能とな
る。また、ＳＯＩ基板を使わなくとも同等の性能を得ら
れるので、コストダウンに大きく寄与する。

【００３０】また、上記結晶シリコン層にバイポーラ・
トランジスタを形成すればベース・コレクタ間容量を大
幅に低減でき、さらなる高速化を図ることができる。

【００３１】さらに、ＭＯＳＦＥＴとバイポーラ・トラ
ンジスタとを混載したＢｉＣＭＯＳに応用して同様の効
果を得ることができる。

【００３２】以下に図面を参照しながら本発明の実施の
形態について説明する。図１は、本発明による半導体装
置の構造を例示する概略断面図である。すなわち、同図
に例示した半導体装置はｐ−ＭＯＳＦＥＴであり、その
構成について概略的に説明すると以下の如くである。

【００３３】ＦＥＴ１０は、ｎ型シリコン基板１１の表
面に高濃度にドーピングされたソース・ドレイン領域１
４ａ、１４ａとその内側に隣接する低濃度にドーピング
されたＬＤＤ領域１４ｂ、１４ｂとを有する。ソース・
ドレイン領域１４ａ、１４ａの上には、金属シリサイド
膜１４ｃ、１４ｃが形成され、素子抵抗を低減するよう
にされている。一方、ソース・ドレイン間の活性領域１
１Ａの上には、ゲート酸化膜１５、ゲートポリシリコン
膜１６、酸化膜１７がこの順序で堆積されている。さら
に、これらの側面には、酸化シリコンからなる側壁２
０、２０が設けられている。また、装置の表面部分は絶
縁膜１８により覆われ、コンタクト開口を介してソース
・ドレイン電極１９、１９が形成されている。

【００３４】本発明において特徴的な点は、ソース領域
１４ａおよびドレイン領域１４ａがそれぞれフィールド
酸化膜１２、１２、すなわち素子分離用の絶縁層の上に
形成されている点である。このようにすることにより、
ソース領域１４ａ及びドレイン領域１４ａの下にｐｎ接
合が形成されることがなく、接合容量の発生を解消する
ことができる。その結果として、従来よりも極めて高速
動作させることができるようになる。

【００３５】また、本発明によれば、チャネル領域の下
層には、酸化膜１２が設けられていない。従って、図１
２に示したようなＳＯＩ構造で問題となる浮遊効果を解
消することができる。さらに、素子の動作に際してチャ
ネル層に電流を流すことにより発生する熱は、熱伝導率
が高いシリコン基板１１を介して拡散させることがで
き、放熱特性にも優れる。その結果として、素子の温度
が上昇して特性が劣化したり信頼性が低下するという問
題も解消することができる。

【００３６】ここで、本発明の構成とは異なるものとし
て、例えば、ソース・ドレイン領域の下に、イオン注入
法により、酸素などを導入して高抵抗層を形成すること
も考えられる。しかし、シリコン基板１１の上に絶縁性
の層を設け、その上にキャリア濃度が高いソース・ドレ
イン領域１４ａを設けると、いわゆるＭＩＳ（Ｍｅｔａ
ｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型の構造が形成されることとなり、このＭＩＳ構造
に起因した容量が発生する。ここで、イオン注入法によ
り酸素などを導入して高抵抗層を形成する場合には、十
分に厚い高抵抗層を形成することが困難であり、無視で
きないＭＩＳ容量が発生して、半導体装置の寄生容量が
増加するという問題が生ずる。例えば、イオン注入法に
より酸素を導入して絶縁層を形成する場合には、形成さ
れる絶縁層の層厚は、せいぜい４００ｎｍ程度に過ぎな
い。これに対して、本発明によれば、フィールド酸化膜
１２の上にソース・ドレイン領域１４ａを配置してお
り、フィールド酸化膜１２の膜厚は容易に厚く形成する
ことができる。フィールド酸化膜の層厚としては、例え
ば、７００ｎｍ程度以上、好ましくは１０００ｎｍ程度
の厚さに形成することも可能である。その結果として、
本発明によれば、発生するＭＩＳ容量は無視しうるほど
わずかなものに過ぎないという利点も生ずる。

【００３７】次に、本発明による半導体装置の第１の製
造方法について説明する。図２及び図３は、本発明によ
るＭＯＳＦＥＴ１０の製造工程の要部を表す工程断面図
である。ＭＯＳＦＥＴ１０の製造に際しては、まず、図
２（ａ）に示したように、ｎ型シリコン基板１１にフィ
ールド酸化膜１２を形成する。この形成方法としては、
例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ）法、すなわち窒化シリコン膜
をマスクとした選択酸化法を用いることもできる。しか
し、ＬＯＣＯＳ法を用いると、いわゆる「バーズビー
ク」と呼ばれる酸化層のはみ出しが生ずることがあり、
素子の微細化に不利となる場合もある。そこで、同図に
おいては、いわゆるＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎ
ｃｈ Ｉｓｏｌａｔｉｏｎ）技術を用いた場合について
図示した。具体的には、シリコン基板１１の表面をＲＩ
Ｅ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法な
どの異方性エッチング法によりエッチングしてトレンチ
（溝）を形成し、そのトレンチにＣＶＤ法により酸化シ
リコンを埋め込み、さらに、基板表面を平滑化処理する
ことにより、同図（ａ）に示したように基板面と平滑で
絶縁層のはみ出しの少ないフィールド酸化膜１２を形成
することができる。このようにして、基板表面部分に
は、フィールド酸化膜１２により絶縁分離されたｐ−Ｍ
ＯＳＦＥＴの活性領域１１Ａが形成される。

【００３８】次に、図２（ｂ）に示したように、シリコ
ン単結晶層１３を成長させる。この成長方法としては、
例えば、ＣＶＤ法やＭＢＥ（Ｍｏｌｕｃｕｌａｒ Ｂｅ
ａｍＥｐｉｔａｘｙ）法などによるエピタキシャル成長
法を用いることができる。ここで、成長に際して、成長
圧力、成長温度、原料ガスの流量、基板の結晶方位など
の諸条件を適宜調節することにより、ウェーハの表面に
露出している活性領域１１Ａの上に選択的にエピタキシ
ャル成長したシリコン単結晶層を横方向に、より早い速
度で成長させる（ラテラル・エピタキシャル成長）こと
ができる。その結果として、同図（ｂ）に示したよう
に、絶縁層１２の上に延在させてシリコン単結晶層１３
を形成することができる。さらに、シリコン単結晶層１
３にｎ型のドーパントとなる不純物をイオン注入する。
なお、このイオン注入の代わりに、シリコン単結晶層１
３をエピタキシャル成長させる際に、例えばアルシン
（ＡｓＨ_３）を混入させ、エピタキシャル層を成長させ
ながらｎ型にドーピングしても良い。また、成長後に、
シリコン単結晶層１３をパターニングして所定の形状に
しても良い。

【００３９】次に、図２（ｃ）に示したように、シリコ
ン単結晶層１３の表面に、ゲート絶縁膜となる酸化膜１
５、多結晶シリコン膜１６、酸化膜１７をこの順序で堆
積し、ゲート電極をパターニングするためのレジストパ
ターン２１を形成する。その後ＲＩＥ法により、酸化膜
１７、多結晶シリコン膜１６およびゲ−ト絶縁膜１５を
加工して同図に表したような形状にパターニングする。

【００４０】次に、図２（ｄ）に示したように、ＬＤＤ
領域１４ｂを形成する。具体的には、シリコン単結晶層
１３に、ＢＦ２を加速電圧約３０ｋｅＶ、ドーズ量約２
Ｅ１４／ｃｍ^２の条件でイオン注入し、ＬＤＤ構造の低
濃度領域１４ｂを形成する。次に、図３（ａ）に示した
ように、側壁２０を形成する。具体的には、基板全面に
ＳｉＯ_２膜を約１００ｎｍ堆積し、そのＳｉＯ_２膜をＲ
ＩＥ法により約１００ｎｍエッチング（エッチバック）
することにより、ゲートポリシリコン膜１６の側面に幅
が約１００ｎｍのＳｉＯ_２からなる側壁２０を形成する
ことができる。

【００４１】次に、図３（ｂ）に示したように、ソース
・ドレイン領域１４ａを形成する。具体的には、シリコ
ン単結晶層１３に、ＢＦ_２を加速電圧約４５ｋｅＶ、ド
ーズ量約３Ｅ１５／ｃｍ^２の条件でイオン注入する。さ
らに、ＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌ Ａｎｎｅａ
ｌ）法により、約１０００℃の温度で約１０秒間の熱処
理を施すことにより、イオン注入された不純物を活性化
させて、キャリア濃度が高いソース・ドレイン領域１４
ａを形成することができる。

【００４２】次に、図３（ｃ）に示したように、金属シ
リサイド膜１４ｃを形成する。具体的には、まず、ウェ
ーハ全面に高融点金属、例えばチタン（Ｔｉ）の薄膜を
スパッタリング法などの方法により堆積する。さらに、
ＲＴＡ法により金属と基板のシリコンとを反応させてチ
タンシリサイドを形成し、その後、未反応のチタンを硫
酸過水系のエッチャントによりエッチング除去する。こ
のようにして、表面に露出した高濃度イオン注入領域１
４ａにのみ選択的に金属シリサイド膜１４ｃを形成する
ことができる。

【００４３】次に、図３（ｄ）に示したように、層間絶
縁膜１８と電極１９とを形成する。具体的には、まず、
ウェーハ全面に層間絶縁膜１８を堆積し、コンタクト用
の開口を形成した後に、ソースおよびドレイン電極１９
などを配線する。

【００４４】以上説明した工程により、ｐ−ＭＯＳＦＥ
Ｔが完成する。

【００４５】以上説明した製造方法によれば、図２
（ｂ）に示したように、いわゆるラテラル・エピタキシ
ャル成長を積極的に利用することにより、フィールド絶
縁膜１２の上にソース・ドレイン領域となるシリコン単
結晶膜１３を形成することができる。

【００４６】また、図２（ａ）に関して説明したよう
に、フィールド酸化膜１２の形成方法として、いわゆる
ＳＴＩ技術を用いれば、基板の表面を平滑に維持するこ
とができ、シリコン単結晶膜１３のラテラル・エピタキ
シャル成長を容易に実現することができるようになり、
しかも、フィールド酸化膜１２の上に成長されたシリコ
ン単結晶１３の結晶性も高品質なものとすることができ
る。その結果として、半導体装置の諸特性が改善される
とともに、信頼性も向上する。

【００４７】次に、本発明の半導体装置の第２の製造方
法について説明する。図４及び図５は、本製造方法の製
造工程の要部を表す工程断面図である。本製造方法にお
いても、まず、図４（ａ）に示したように、フィールド
酸化膜１２を形成する。この形成方法としては、例え
ば、ＳＴＩを用いることができる。

【００４８】次に、図４（ｂ）に示したように、エッチ
ング・ストッパ膜２４を選択的に形成する。具体的に
は、ウェーハ全面に、例えば窒化シリコンなどからなる
膜を堆積し、図示したように、活性領域１１Ａを中心と
した開口を形成する。

【００４９】次に、図４（ｃ）〜図５（ａ）に示したよ
うに、シリコン単結晶層１３を成長させる。具体的に
は、ＣＶＤ法やＭＢＥ法などの手法により活性領域１１
Ａを中心としてエピタキシャル成長させる。この際に、
成長圧力、成長温度、原料ガスの流量、基板の結晶方位
などの諸条件を適宜調節することにより、結晶成長を等
方的に進行させて、図示したように、台形ないしピラミ
ッド形状にシリコン単結晶層１３をエピタキシャル成長
させることができる。例えば、（１００）の面方位を有
するシリコン基板上において、＜１１１＞方向に等方的
にエピタキシャル成長させることによって、図示したよ
うなシリコン単結晶層１３を形成することができる。

【００５０】次に、図５（ｂ）に示したように、シリコ
ン単結晶層１３を研磨して表面を平滑にする。具体的に
は、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎ
ｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によりシリコン単結
晶層１３の表面を研磨し、窒化膜１４の表面が出るまで
エッチングすることにより、シリコン単結晶層１３に過
度のダメージを与えることなく、表面を平滑に加工する
ことができる。

【００５１】次に、図５（ｃ）に示したように、ゲート
酸化膜１５、ゲートポリシリコン膜１６、酸化膜１７、
ＬＤＤ領域１４ｂ、側壁２０、ソース・ドレイン領域１
４ａ、層間絶縁膜１８、及び電極１９を順次形成するこ
とにより、ＭＯＳＦＥＴ１０Ｂが完成する。ここで、各
工程の内容は、図２及び図３に関して前述したものと概
略同一であるので、同一の符号を付して説明を省略す
る。

【００５２】本製造方法によれば、シリコン基板の活性
領域１１Ａの上に等方的にシリコン単結晶層１３を形成
し、研磨することによって、フィールド酸化膜１２の上
にソース・ドレイン領域１４ａを形成することができ
る。従って、図２（ｂ）に関して前述したような、ラテ
ラル・エピタキシャル成長が困難であるような場合にお
いても、本発明の半導体装置を製造することができる。
特に、形成すべきソース・ドレイン領域１４ａの層厚に
対して、その長さの比が大きいような場合、すなわち、
層厚が薄く且つ幅広いソース・ドレイン領域を形成する
ような場合には、ラテラル・エピタキシャル成長が容易
でない場合も生ずる。このような場合でも、本方法によ
り等方的に、シリコン単結晶層１３を成長させ研磨する
ことによって、同様の構造を有する半導体装置を製造す
ることができるようになる。

【００５３】なお、以上説明した各具体例においては、
ｐ−ＭＯＳＦＥＴを例示したが、本発明はこれに限定さ
れるものではない。すなわち、本発明は、各層の導電型
を反転させたｎ−ＭＯＳＦＥＴについても同様に適用す
ることができ、同様の効果を得ることができる。さら
に、本発明により、同一基板上にｐ−ＭＯＳＦＥＴとｎ
−ＭＯＳＦＥＴを混載して形成することも可能であり、
寄生容量が極めて低く、高速動作の可能ないわゆるＣＭ
ＯＳ構成を実現することもできる。

【００５４】次に、本発明をバイポーラ型トランジスタ
に適用した例について説明する。

【００５５】図６は、本発明によるバイポーラ型トラン
ジスタの構造を例示する概略断面図である。すなわち、
同図に例示したバイポーラ型トランジスタは、いわゆる
ｎｐｎ型のバイポーラ・トランジスタであり、その構成
について概略的に説明すると以下の如くである。

【００５６】バイポーラ・トランジスタ５０Ａは、ｎ型
埋め込み層６０の上に形成され、ｎ型コレクタ領域６
１、ｐ型内部ベース領域６６、ｎ型エミッタ領域６９を
有する。ｎ型エミッタ領域６９の上には、ポリシリコン
層６８とエミッタ電極７４とが形成されている。また、
ポリシリコン層６８の側面には、サイドウォール・スペ
ーサ６７が形成されている。さらに、素子の表面は、絶
縁膜６４により覆われ、開口を介して、ベース電極７２
とコレクタ電極７６がそれぞれ形成されている。本発明
において特徴的な点は、ｐ型内部ベース領域６６から延
在しているｐ型外部ベース領域６３の主要部がフィール
ド酸化膜６２、すなわち素子間絶縁層の上に形成されて
いる点である。従来例として示した図１３と比較すれば
明らかなように、本発明においては、外部ベース領域６
３の主要部がコレクタ領域６１と接触することなく、フ
ィールド酸化膜６２の上に形成されている。このような
構成により、コレクタ領域６１と外部ベース領域６３と
の間で生ずる接合容量を大幅に低減することができる。
その結果として、バイポーラ型トランジスタの寄生容量
を大幅に低減して素子特性を大幅に改善することができ
る。

【００５７】また、図１に関して前述したＭＯＳＦＥＴ
の場合と同様に、バイポーラ・トランジスタ５０Ａにお
いても、外部ベース領域６３の下にＭＩＳ型構造が形成
される。しかし、本発明においては、フィールド酸化膜
６２の膜厚を厚く形成することができるので、発生する
ＭＩＳ容量を無視しうるほど低く抑制することができる
という利点も生ずる。この結果として、最大発振周波数
（ｆｍａｘ）において従来の２倍近い値を得ることも可
能となる。

【００５８】次に、バイポーラ・トランジスタ５０Ａの
製造方法について説明する。図７は、本発明によるバイ
ポーラ・トランジスタの製造方法を表す要部工程断面図
である。バイポーラ・トランジスタ５０Ａの製造に際し
ては、まず、図７（ａ）に示したように、フィールド酸
化膜６２の上にベースエピタキシャル層６３を形成す
る。具体的には、まず、ｐ型シリコン基板の上に通常の
拡散技術などを用いてキャリア濃度が高いｎ型埋め込み
層６０を形成する。さらにｎ型のコレクタエピタキシャ
ル層６１を成長させる。さらに、フィールド酸化膜６２
を用いてバイポーラトランジスタの活性領域を絶縁分離
する。このフィールド酸化膜６２の形成方法としては、
例えば、前述したＳＴＩ技術を用いることができる。

【００５９】次に、シリコンを成長させて内部ベース領
域６６と外部ベース領域６６とを形成する。この成長方
法としては、例えば、図２あるいは図４乃至図５に関し
て前述した方法を用いることができる。すなわち、内部
ベース領域６３と外部ベース領域６６のいずれもシリコ
ン単結晶膜として形成する。さらに、この際に、所定の
成長圧力、成長温度、原料ガス流量において、例えばジ
ボラン（Ｂ_２Ｈ_６）を混入させ、シリコン層を成長させ
ながらｐ型にドーピングする。また、例えばモノゲルマ
ン（ＧｅＨ_４）などの原料ガスを所定の圧力、温度、ガ
ス流量において添加すれば、シリコン・ゲルマニウム
（ＳｉＧｅ）層を形成することも可能である。

【００６０】また、フィールド酸化膜６２の上に形成し
たシリコン結晶層は、外部ベース領域６３の形状にする
ために、パターニング加工しても良い。

【００６１】次に、図７（ｂ）に示したように、絶縁膜
６４とサイドウォール・スペーサ６７とを形成する。具
体的には、ＣＶＤ法などにより所定の膜厚の絶縁膜６４
を堆積する。さらに、フォト・リソグラフィ工程を経て
絶縁膜６４に開口６５を形成する。次に、絶縁物を所定
の厚さに堆積し、ＲＩＥによりエッチバックすることに
よってサイドウォール・スペーサ６７を形成することが
できる。

【００６２】次に、図７（ｃ）に示したように、エミッ
タ領域６９を形成する。具体的には、ウェーハ全面に多
結晶シリコン６８を堆積し、砒素（Ａｓ）を加速電圧約
６０ｋｅＶ、ドーズ量約１Ｅ１６／ｃｍ^２の条件でイオ
ン注入した後に、熱処理を施して開口部分に砒素を拡散
させ、ｎ型エミッタ領域６９を形成することができる。
なお、ここで砒素をイオン注入する代わりに、多結晶シ
リコン６８に予め砒素をドープしておき、開口部分に拡
散させるようにしても良い。また、多結晶シリコンの代
わりに単結晶シリコンをエピタキシャル成長させても良
い。

【００６３】次に、図７（ｄ）に示したように、電極を
形成する。すなわち、多結晶シリコン６８の上にエミッ
タ電極７４を形成する。また、絶縁膜６４とフィールド
酸化膜６２に所定の開口を設け、ベース電極７２とコレ
クタ電極７４をそれぞれ形成することにより、バイポー
ラ・トランジスタ５０Ａが完成する。

【００６４】本発明によれば、フィールド酸化膜６２の
上に延在させて単結晶シリコン層を形成することによ
り、コレクタ・ベース間の容量が大幅に低減されたバイ
ポーラ型トランジスタを製造することができる。さらに
ここでは、フィールド酸化膜６２の上に延在する外部ベ
ース領域６３を、内部ベース領域とともに結晶性の高品
質なシリコン単結晶で形成しているので、例えばベース
抵抗が低減されて得られるベイポーラ型トランジスタの
半導体装置としての諸特性も良好なものとなる。

【００６５】また、図６及び図７においては、ｎｐｎ型
のバイポーラ・トランジスタを例に挙げて説明したが、
本発明はこれに限定されるものではない。この他にも、
本発明は、例えばｐｎｐ型のバイポーラ・トランジスタ
についても同様に適用可能であり、同様の効果を得るこ
とができる。

【００６６】次に、本発明をＢｉ−ＣＭＯＳ（Ｂｉｐｏ
ｌａｒ−ＣＭＯＳ）に適用した例について説明する。図
８は、本発明によるＢｉ−ＣＭＯＳ素子の構造を表す概
略断面図である。すなわち、本発明のＢｉ−ＣＭＯＳ素
子８０は、シリコン基板８１上に形成されたＭＯＳトラ
ンジスタ部１０Ｃと、バイポーラ型トランジスタ部５０
Ｂとを有する。それぞれのトランジスタ部の細部の構成
は、図１及び図６に示したものと概略同一とすることが
でき、同一の符号を付して説明を省略する。本発明によ
るＢｉ−ＣＭＯＳ素子の特徴的な点は、ＭＯＳトランジ
スタ部１０Ｃのソース・ドレイン領域１４ａ、及びバイ
ポーラ型トランジスタ部５０Ｂの外部ベース領域６３
が、それぞれフィールド酸化膜８２の上に形成されてい
る点である。すなわち、このような構成により、前述し
たように、ＭＯＳトランジスタ部１０Ｃのソース・ドレ
イン領域の寄生容量と、バイポーラ型トランジスタ部５
０Ｂのベース・コレクタ間の寄生容量とをそれぞれ大幅
に低減することができる。その結果として、従来よりも
高速の動作が可能となり最大発振周波数（ｆｍａｘ）に
おいては従来の２倍以上が可能となり、さらに、雑音や
その他の諸特性が優れたアナログ・デジタル混在回路装
置を実現することができる。

【００６７】次に、本発明によるＢｉ−ＣＭＯＳ素子８
０の製造方法について説明する。図９及び図１０は、Ｂ
ｉ−ＣＭＯＳ素子８０の製造方法を説明する概略工程断
面図である。すなわち、Ｂｉ−ＣＭＯＳ素子８０の製造
に際しては、まず、図９（ａ）に示したように、シリコ
ン基板８１の上にフィールド酸化膜８２を形成し、シリ
コン層１３、６３を成長させる。具体的には、まず、前
述したように、ＳＴＩ技術などにより、フィールド酸化
膜８２を形成し、ＭＯＳトランジスタのウエル領域とバ
イポーラ・トランジスタのコレクタ領域をそれぞれ絶縁
分離する。次に、それぞれの素子について前述したよう
に、単結晶シリコン層１３とシリコン層６３とをそれぞ
れ成長させる。このようにして、ＭＯＳトランジスタ部
のソース・ドレインおよびチャネル領域となるエピタキ
シャル層１３とバイポーラ型トランジスタ部のベース層
となるベースエピタキシャル層６３を形成することがで
きる。

【００６８】次に、図９（ｂ）に示したように、ＭＯＳ
トランジスタ部のチャネル部にドーピングを施す。具体
的には、例えば、ウェーハ全面を酸化し、所定の条件で
マスクを形成した後に、ＭＯＳトランジスタ部のチャネ
ル部にのみドーパントをイオン注入することができる。

【００６９】次に、図９（ｃ）に示したように、ＭＯＳ
トランジスタ部のゲートを形成する。具体的には、ウェ
ーハ表面の酸化膜を取り除いた後、ゲ−ト酸化膜１５を
形成し、ついで多結晶シリコン膜１６、窒化膜１７を堆
積し、これらをパターニングすることによって、ゲ−ト
電極を形成することができる。さらに、イオン注入によ
りドーパントを比較的低い濃度で導入することによっ
て、ＬＤＤ領域１４ｂ、１４ｂを形成する。次に、ウェ
ーハ全面にＣＶＤ法により窒化膜を形成し、ＲＩＥ法に
よりエッチバックすることにより、ゲートの側面に窒化
膜の側壁２０を形成することができる。さらに、ソース
およびドレイン領域にドーパントをイオン注入して、ソ
ース領域１４ａおよびドレイン領域１４ａを形成するこ
とができる。

【００７０】次に、図１０（ａ）に示したように、ウェ
ーハ全面に絶縁膜９０を堆積する。具体的には、例え
ば、ＣＶＤ法により、酸化シリコン膜を所定の膜厚に堆
積することができる。

【００７１】次に、図１０（ｂ）に示したように、バイ
ポーラ型トランジスタ部の主要部を形成する。具体的に
は、絶縁膜９０に開口９１を形成し、さらに、第２の絶
縁膜を堆積し、ＲＩＥのような異方性エッチングにより
エッチバックすることによりサイドウォール・スペーサ
６７を形成することができる。その後、多結晶シリコン
６８を堆積し、砒素を加速電圧約６０ｋｅＶ、ドーズ量
約１Ｅ１６／ｃｍ^２の条件でイオン注入し、所定の熱処
理を施すことによりｎ型エミッタ領域６９を形成する。

【００７２】最後に、図１０（ｃ）に示したように、電
極を形成する。具体的には、絶縁膜にコンタクト・ホー
ルを開口し、アルミニウムなどの材料を用いてソース・
ドレイン電極１９、１９、ベース電極７２、エミッタ電
極７４、及びコレクタ電極７６などを形成することによ
り、Ｂｉ−ＣＭＯＳ素子が完成する。

【００７３】本発明によれば、同一の工程において、フ
ィールド酸化膜８２の上に、ＭＯＳトランジスタのソー
ス・ドレイン領域とバイポーラ型トランジスタの外部ベ
ース領域とを同時に形成することができ、それぞれの素
子の寄生容量が大幅に低減されたＢｉ−ＣＭＯＳ素子を
容易に製造することができるようになる。

【００７４】なお、上述した例においては、ｐ−ＭＯＳ
ＦＥＴとｎｐｎ型バイポーラ・トランジスタとを組み合
わせた例について説明したが、本発明はこれに限定され
るものではない。この他にも、導電型を反転させた素子
を組み合わせたＢｉ−ＣＭＯＳ素子も同様に製造するこ
とができる。

【００７５】

【発明の効果】本発明は、以上説明したような形態で実
施され、以下に説明する効果を奏する。

【００７６】まず、本発明によれば、ＭＯＳＦＥＴの、
ソース領域およびドレイン領域をそれぞれフィールド酸
化膜、すなわち素子分離用の絶縁層の上に形成すること
によって、ソース領域及びドレイン領域の下にｐｎ接合
が形成されることがなく、接合容量の発生を解消するこ
とができる。その結果として、従来よりも極めて高速動
作させることができるようになる。

【００７７】また、本発明によれば、ＭＯＳＦＥＴのチ
ャネル領域の下層には、酸化膜が設けられていないの
で、ＳＯＩ構造で問題とされている浮遊効果を解消する
ことができるとともに、素子の動作に際してチャネル層
に電流を流すことにより発生する熱は、熱伝導率が高い
シリコン基板を介して拡散させることができ、放熱特性
にも優れる。その結果として、素子の温度が上昇して特
性が劣化したり信頼性が低下するという問題も解消する
ことができる。

【００７８】すなわち、本発明によれば、従来のＳＯＩ
技術を用いたＭＯＳトランジスタにおいて問題となって
いた熱の蓄積による素子性能の劣化を防ぎつつ、ソース
およびドレインの接合容量を大幅に低減して、素子の高
速化を図ることが出来る。

【００７９】さらに、本発明によれば、ＳＯＩ基板を用
いなくとも、同等の性能を得ることができ、大幅なコス
トダウンが可能となる。

【００８０】さらに、本発明によれば、ソース・ドレイ
ン領域の下にイオン注入法により、酸素などを導入して
高抵抗層を形成する方法と比較しても、フィールド酸化
膜の膜厚を容易に厚く形成することができ、発生するＭ
ＩＳ容量は無視しうるほどわずかなものに過ぎないとい
う利点も生ずる。

【００８１】また、本発明によれば、いわゆるラテラル
・エピタキシャル成長や、等方的なエピタキシャル成長
などを積極的に利用することにより、フィールド絶縁膜
の上に所定のシリコン単結晶膜を形成することができ
る。

【００８２】ここで、フィールド酸化膜の形成方法とし
て、いわゆるＳＴＩ技術を用いれば、基板の表面を平滑
に維持することができ、シリコン単結晶膜のラテラル・
エピタキシャル成長を容易に実現することができるよう
になり、しかも、フィールド酸化膜の上に成長されたシ
リコン単結晶の結晶性も高品質なものとすることができ
る。その結果として、半導体装置の諸特性が改善される
とともに、信頼性も向上するという利点も生ずる。

【００８３】一方、本発明によれば、バイポーラ型トラ
ンジスタにおいて、外部ベース領域の主要部をフィール
ド酸化膜、すなわち素子間絶縁層の上に形成することに
より、ベース・コレクタ間の寄生容量を大幅に低減して
素子特性を大幅に改善することができる。

【００８４】さらに、この場合においても、フィールド
酸化膜の膜厚を厚く形成することができるので、発生す
るＭＩＳ容量を無視しうるほど低く抑制することができ
るという利点も生ずる。

【００８５】また、本発明によれば、同一の工程におい
て、フィールド酸化膜の上に、ＭＯＳトランジスタのソ
ース・ドレイン領域とバイポーラ型トランジスタの外部
ベース領域とを同時に形成することができ、それぞれの
素子の寄生容量が大幅に低減され、従来よりもはるかに
高性能なＢｉ−ＣＭＯＳ素子を容易に製造することがで
きるようになる。

【００８６】以上説明したように、本発明によれば、従
来よりもはるかに高性能を有する半導体装置を比較的容
易な工程で製造することができるようになり、産業上の
メリットは多大である。

【図面の簡単な説明】

【図１】本発明による半導体装置の構造を例示する概略
断面図である。

【図２】本発明によるＭＯＳＦＥＴの製造工程の要部を
表す工程断面図である。

【図３】本発明によるＭＯＳＦＥＴの製造工程の要部を
表す工程断面図である。

【図４】本発明によるＭＯＳＦＥＴの第２の製造方法の
製造工程の要部を表す工程断面図である。

【図５】本発明によるＭＯＳＦＥＴの第２の製造方法の
製造工程の要部を表す工程断面図である。

【図６】本発明によるバイポーラ型トランジスタの構造
を例示する概略断面図である。

【図７】本発明によるバイポーラ・トランジスタの製造
方法を表す要部工程断面図である。

【図８】本発明によるＢｉ−ＣＭＯＳ素子の構造を表す
概略断面図である。

【図９】本発明によるＢｉ−ＣＭＯＳ素子の製造方法を
説明する概略工程断面図である。

【図１０】本発明によるＢｉ−ＣＭＯＳ素子の製造方法
を説明する概略工程断面図である。

【図１１】従来のＭＯＳＦＥＴの構造を表す概略断面図
である。

【図１２】ＳＯＩ構造を有するＭＯＳＦＥＴの構造を表
す概略断面図である。

【図１３】従来のバイポーラ・トランジスタの構造を表
わす概略断面図である。

【符号の説明】

１０、１０Ｂ、１０Ｃ、５０Ａ、５０Ｂ、８０ 半導体
装置 １１ 半導体基板 １１Ａ 活性領域 １２ フィールド酸化膜 １３ シリコン単結晶層 １４ａ ソース・ドレイン領域 １４ｂ ＬＤＤ領域 １４ｃ シリサイド層 １５ ゲート酸化膜 １６ ゲート電極 １７ 絶縁層 １８ 層間絶縁層 １９ 電極 ２１ レジストマスク ２４ エッチング・ストッパ層 ６０ コレクタ層 ６１ コレクタ領域 ６２ フィールド酸化膜 ６３ 外部ベース領域 ６４ 層間絶縁膜 ６６ 内部ベース領域 ６７ サイドウォール・スペーサ ６８ シリコン層 ６９ エミッタ領域 ７２ ベース電極 ７４ エミッタ電極 ７６ コレクタ電極 ８２ フィールド酸化膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/73

Claims (10)

【特許請求の範囲】
1. 【請求項１】第１導電型の半導体からなるソース領域
   と、第１導電型の半導体からなるドレイン領域と、前記
   ソース領域と前記ドレイン領域との間に設けられた第２
   導電型の半導体からなるチャネル領域と、絶縁膜を介し
   て前記チャネル領域上に形成されたゲートとを備えた半
   導体装置であって、 前記ソース領域と前記ドレイン領域とは、それぞれ素子
   分離絶縁層の上に形成されていることを特徴とする半導
   体装置。
2. 【請求項２】選択的に設けられた絶縁層と前記絶縁層に
   よって絶縁分離された半導体領域とを表面に有する半導
   体基板と、 前記半導体領域の上に形成され、ＭＯＳＦＥＴにおける
   チャネル領域となる第１の半導体層と、 前記第１の半導体層から延在して前記絶縁層の上にそれ
   ぞれ形成され、ＭＯＳＦＥＴにおけるソース領域及びド
   レイン領域となる第２、第３の半導体層と、 を備えたことを特徴とする半導体装置。
3. 【請求項３】前記絶縁層は、ＳＴＩ法により形成された
   ものであることを特徴とする請求項１又は２のいずれか
   １つに記載の半導体装置。
4. 【請求項４】半導体基板の表面に第１の絶縁層を選択的
   に形成して第１導電型の活性領域を絶縁分離する工程
   と、 選択的エピタキシャル成長法により前記活性領域の上に
   単結晶シリコン層をエピタキシャル成長させるととも
   に、前記単結晶シリコン層を前記半導体基板の前記表面
   に対して略垂直な方向よりも略平行な方向に対して高い
   速度で成長させて前記第１の絶縁層の上にそれぞれ延在
   して形成する工程と、 前記活性領域上の前記単結晶シリコン層の上にゲート絶
   縁膜とゲート電極とを加工形成する工程と、 前記第１の絶縁層の上にそれぞれ延在して形成した前記
   単結晶シリコン層に第２導電型の不純物を導入してソー
   ス領域とドレイン領域とを形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。
5. 【請求項５】半導体基板の表面に第１の絶縁層を選択的
   に形成して第１導電型の活性領域を絶縁分離する工程
   と、 前記第１の絶縁層の上に第２の絶縁層を選択的に形成す
   る工程と、 選択的エピタキシャル成長法により、前記活性領域の表
   面から単結晶シリコン層を等方的にエピタキシャル成長
   させて前記第１の絶縁層の上にそれぞれ延在して形成す
   る工程と、 前記単結晶シリコン層を前記第２の絶縁層の表面までエ
   ッチング研磨する工程と、 前記活性領域上の前記単結晶シリコン層の上にゲート絶
   縁膜とゲート電極とを加工形成する工程と、 前記第１の絶縁層の上にそれぞれ延在した前記単結晶シ
   リコン層に第２導電型の不純物を導入してソース領域と
   ドレイン領域とを形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。
6. 【請求項６】前記第１の絶縁層をＳＴＩ法により形成す
   ることを特徴とする請求項４又は５のいずれか１つに記
   載の半導体装置の製造方法。
7. 【請求項７】半導体基板に形成された第１導電型の半導
   体層と、 前記半導体層の表面に選択的に形成された絶縁層と、 前記絶縁層により絶縁分離されたコレクタ領域の上に形
   成された第２導電型の単結晶半導体層からなる内部ベー
   ス領域と、 前記絶縁分離されたコレクタ領域の周囲の前記絶縁層の
   上に形成され、前記内部ベース領域から延在した第２導
   電型の単結晶半導体層からなる外部ベース領域と、 前記内部ベース領域内に形成された第１導電型のエミッ
   タ領域と、 を備えたことを特徴とする半導体装置。
8. 【請求項８】半導体基板上に第１導電型のコレクタ層を
   形成する工程と、 前記コレクタ層の表面に絶縁層を選択的に形成してコレ
   クタ領域を絶縁分離する工程と、 前記コレクタ領域の上に内部ベース層を選択的にエピタ
   キシャル成長させるとともに、前記内部ベース層を前記
   絶縁層の上に延在させて外部ベース層を成長させる工程
   と、 前記内部ベース層の表面に選択的に第１導電型の不純物
   を導入することによりエミッタ領域を形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。
9. 【請求項９】半導体基板上に第１導電型のコレクタ層を
   形成する工程と、 前記コレクタ層の表面に第１の絶縁層を選択的に形成し
   てコレクタ領域を絶縁分離する工程と、 前記コレクタ領域の上に単結晶シリコン層を選択的にエ
   ピタキシャル成長させるとともに、前記単結晶シリコン
   層を前記第１の絶縁層の上に延在させ、第２導電型のベ
   ース領域を形成する工程と、 前記単結晶シリコン層の上に第２の絶縁層を形成する工
   程と、 前記第２の絶縁層に第１の開口を形成する工程と、 前記第１の開口の側面にサイドウォールを形成する工程
   と、 前記サイドウォールで囲まれた開口内に第１導電型の不
   純物を含んだシリコン層を堆積し、前記単結晶シリコン
   層内に前記不純物を拡散させることにより前記単結晶シ
   リコン層の表面部分に第１導電型のエミッタ領域を形成
   する工程と、 を備えたことを特徴とする半導体装置の製造方法。
10. 【請求項１０】請求項１〜３のいずれか１つに記載のＭ
    ＯＳＦＥＴとしての半導体装置と、 請求項７に記載のバイポーラ・トランジスタとしての半
    導体装置と、 を半導体基板上に混載してなる半導体装置。