JPH11307786A - 半導体ダイオード - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路の構造に起因する寄生バイポ
ーラトランジスタの動作を禁止しかつ製造技術を変更す
る事無しに、接合ダイオードより低いＶＦを有する半導
体ダイオードを実現する。 【解決手段】 ＭＯＳ型集積回路上に形成する半導体ダ
イオードであって、第一のＭＯＳトランジスタのゲート
とドレインを接続し、かつ抵抗素子の一方に接続し、抵
抗素子の他方を第一のＭＯＳトランジスタのバルクと接
続し、かつ第一のＭＯＳトランジスタと同極性の第二の
ＭＯＳトランジスタのドレインとゲートとバルクに接続
し、第一のＭＯＳトランジスタのソースと第二のＭＯＳ
トランジスタのソースとを接続してなることを特徴とす
る半導体ダイオード。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＭＯＳ型半導体集積
回路上に形成する半導体ダイオードに関する。

【０００２】

【従来の技術】ＭＯＳ型半導体集積回路上においては、
ＭＯＳトランジスタの接続によって、接合ダイオードを
使わずに、整流作用を実現できるが、限られた条件の中
でのみ成立する問題があった。

【０００３】図２、図３を用いて整流作用を実現する、
従来のＭＯＳトランジスタの接続法と、その問題点に付
いて説明する。

【０００４】図２（ａ）は従来のＭＯＳトランジスタの
接続を示している。ＭＯＳトランジスタ２０１のドレイ
ンとゲートを接続し、アノード電極２０２を形成し、ソ
ースとバルクを接続しカソード電極２０３を形成する。

【０００５】アノード電極２０２に正、カソード電極２
０３に負の電圧を与えると、両電極間の電圧差がＭＯＳ
トランジスタの閾値電圧を越えた値から電流が流れ出
す。即ちＭＯＳトランジスタ２０１のゲートとソース間
電圧がＭＯＳトランジスタ２０１の閾値電圧を越えるた
めにドレインとソース間電流が流れ出し、更に両電極に
電圧差を与えると電流は近似的に印可した電圧の２乗に
比例して増加する。

【０００６】ＭＯＳトランジスタの閾値電圧は一般的に
行われており、この電圧を接合ダイオードのビルトイン
ポテンシャル以下に設定する事により電流が流れ出す電
圧（以下ＶＦと呼ぶ）が接合ダイオードよりも低くする
ことができる。

【０００７】逆にアノード電極２０２に負、カソード電
極２０３に正の電圧を与えると、ドレインとソース間電
圧は流れない。なぜならばこの場合のゲートとソース間
電圧はＭＯＳトランジスタの接続上電圧差が零であるか
らである。

【０００８】このことから一方の向きにしか電流が流れ
ないダイオードの整流作用がＭＯＳトランジスタの接続
で実現できる事がわかる。

【０００９】しかしこの整流作用は接合ダイオードの場
合と事なり限られた条件でしか成り立たない。その条件
を図２（ｂ）を用いて説明する。

【００１０】図２（ｂ）はＭＯＳトランジスタ２０１を
半導体集積回路中に実現した際の断面構造を示してい
る。この例はＮｃｈ型ＭＯＳトランジスタを示してある
が、半導体のＰＮを逆にし、印可電圧の関係を逆転する
事で、容易にＰｃｈ型ＭＯＳトランジスタに適用でき
る。

【００１１】ＭＯＳトランジスタ２０１はＮ型基板２１
１中に形成するＰ型ウェル２１０中に形成し、アノード
電極２０２に接続するＮ型拡散層２１３とゲート電極２
１２と、カソード電極２０３に接続するＮ型拡散層２１
４とＰ型拡散層２１５から成る。

【００１２】図２（ａ）に示したＭＯＳトランジスタの
接続法の問題点は、アノード電極２０２に負、カソード
電極２０３に正の電圧を印可した際に発生しする。

【００１３】この場合、ゲート電極２１２とソースとな
るＮ型拡散２１３は同電位に接続してあるのでドレイン
−ソース電流は流れない。しかし両電極間の電圧差を更
に大きくすると、Ｐ型ウェル２１０がバルクとなるＰ型
拡散層２１５に接続してあるので、Ｐ型ウェル２１０と
ソースであるＮ型拡散層２１３と間の接合ダイオードが
順方向にバイアスされ電流が流れ出す。

【００１４】流れ出す電圧差は接合ダイオードのビルト
インポテンシャルに等しく、おおよそ０．６Ｖである。

【００１５】つまり図２（ａ）に示したＭＯＳトランジ
スタの接続法では、アノード電極２０２に負、カソード
電極２０３に正の電圧を印可した際に、その電圧差が
０．６Ｖを越えると電流が流れ出してしまい、整流作用
が成立しなくなってしまう。

【００１６】次に図３を用い、図２の接続法の問題点を
改良した従来のＭＯＳトランジスタの接続を説明する。

【００１７】図３（ａ）は改良したＭＯＳトランジスタ
ーの接続を示しており、ＭＯＳトランジスタ３０１のゲ
ート、ドレイン、バルクをアノード電極３０２に、ソー
スをカソード電極３０３にそれぞれ接続する。

【００１８】アノード電極３０２に正、カソード電極３
０３に負の電圧を印可した場合は、その電圧差がＭＯＳ
トランジスタ３０２の閾値電圧を越えた値からソースと
ドレイン間電流が流れる。

【００１９】アノード電極３０２に負、カソード電極３
０３に正の電圧を印可した場合は、ソースとゲートをア
ノード電極３０２に接続してあるので、ソースとゲート
間電圧差が無くドレインとソース間電流は流れない。

【００２０】更にアノード電極３０２と、カソード電極
３０３の電圧差が０．６Ｖを越えて増加しても、アノー
ド電極３０２とカソード電極３０３間には電流は流れな
い。なぜならばＰ型ウェル３１０中に存在しバルクとな
るＰ型拡散層３１５は、アノード電極３０２に接続され
ているので、ドレインとなるＮ型拡散３１４とＰ型ウェ
ル３１０は逆方向にバイアスされ、電流は流れないため
である。

【００２１】図３（ａ）で示したＭＯＳトランジスタの
接続法を使えば、アノード電極とカオード電極間の電位
差を何れの方向にしても正しい整流作用を得る事ができ
る。

【００２２】次に上記改良されたＭＯＳトランジスタの
接続法の問題点を、図３（ｂ）を用いて説明する。図３
（ｂ）はＭＯＳトランジスタ３０１を半導体集積回路中
に実現した際の断面構造を示している。この例はＮｃｈ
型ＭＯＳトランジスタを示してあるが、半導体のＰＮを
逆にし、印可電圧の関係を逆転する事で容易にＰ型ＭＯ
Ｓトランジスタに適用できる。

【００２３】ＭＯＳトランジスタ３０１はＮ型基板３１
１上に形成するＰ型ウェル３１０中に形成し、アノード
電極３０２に接続するＮ型拡散層３１３とゲート電極３
１２とＰ型拡散層３１５、カソード電極３０３に接続す
るＮ型拡散層３１４とから成る。

【００２４】アノード電極３０２に正電圧、カソード電
極３０３に負電圧を印可した際、その電位差がＭＯＳト
ランジスタ３０１の閾値電圧を越えるとソースとドレイ
ン間に電流が流れる。更に電圧差を大きくすると、ソー
スとドレイン間に流れる電流は増加するが、同時にバル
クとなるＰ型拡散３１５に接続する同極のＰ型ウェル３
１０と、ソース拡散となるＮ型拡散３１４間の接合が順
方向にバイアスされるため、電流が流れ出す。

【００２５】即ちＰ型ウェル３１０とソースとなるＮ型
拡散３１４の間のビルトインポテンシャル以上の電圧差
およそ０．６Ｖ以上に印可すると、ソースとドレイン間
電流以外の電流がアノード電極３０２とカソード電極３
０３間に流れる。

【００２６】図３（ｂ）でわかるように、ＭＯＳトラン
ジスタ３０１はＮ基板３１１上のＰ型ウェル３１０中に
作る。このためＰ型ウェル３１０をベース、ソースとな
るＮ型拡散３１４をエミッタ、Ｎ型基板３１１をコレク
タとする縦型バイポーラトランジスタ３１８が寄生的に
形成される。

【００２７】Ｐ型ウェル３１０とソースとなるＮ型拡散
３１４の間に電流が流れるのは、縦型バイポーラトラン
ジスタ３１８にベースとエミッタ間電流（ＩBE）が流れ
るのと同等である。バイポーラトランジスタの動作原理
上、ベースとエミッタ間電流が流れると、この電流値の
電流増幅率倍の電流がエミッタとコレクタ間電流（ＩE
C）としてコレクタに流れだす。この電流はＰ型ウェル
３１０とＮ型基板３１１間に流れる電流と同等である。

【００２８】つまり図３（ａ）に示すＭＯＳトランジス
タの接続法では、アノード電極３０２に正電圧、カソー
ド電極３０３に負電圧を印可した場合その電位差が０．
６Ｖを越えるとカソード電極３０３からＮ型基板３１１
に電流が漏れ出してしまう。

【００２９】一般に基板は接地電位に固定する場合が多
いので、カソード電極３０３が接地電位に短絡する事に
なり、回路動作上不都合が発生する。同時に不必要な電
流が流れる事になり、低消電を目的とする回路では目的
を果たさなくなる。

【００３０】このように、改良したＭＯＳトランジスタ
の接続法でも、寄生的に存在する縦型バイポーラトラン
ジスタの存在のため、限定された整流作用しか得られな
い。

【００３１】次に上記改良したＭＯＳトランジスタの接
続法の問題点を、更に改良した従来のＭＯＳトランジス
タの接続法を説明する。

【００３２】図４は更に改良したＭＯＳトランジスタの
接続法を示してある。ＭＯＳトランジスタ４０１のゲー
トとドレインはアノード電極４０２に接続し、かつ抵抗
素子４０４の一端に接続する。抵抗のもう一端はバルク
と接続し、ソースはカソード電極４０３に接続する。

【００３３】図４に示した更に改良したＭＯＳトランジ
スタの接続法の動作原理は、図３（ａ）に示した改良し
たＭＯＳトランジスタの接続法とほぼ同様である。

【００３４】アノード電極４０２に負電圧、カソード電
極４０３に正電圧の電圧差を印可した場合は、電流は図
３（ｂ）を用いて説明した通り流れない。

【００３５】逆にアノード電極４０２に正電圧、カソー
ド電極４０３に負電圧の電圧差を印可した場合は、ゲー
トとソース間電圧差がＭＯＳトランジスタ４０１の閾値
を越えた値からドレインとソース間電流が流れ出す。

【００３６】図３（ｂ）で詳述したように、ソースとバ
ルク間の電圧差がビルトインポテンシャルであるおよそ
０．６Ｖを越えると電流が流れ出す。この電流はアノー
ド電極４０２から抵抗素子４０４を介してカソード電極
４０３に流れ出す。

【００３７】図３（ｂ）で説明した寄生的な縦型バイポ
ーラトランジスタは、更に改良したＭＯＳトランジスタ
の接続法でもやはり存在する。

【００３８】しかし縦型バイポーラトランジスタのベー
スとエミッタ間電流となる、バルクとソース間電流は抵
抗素子４０４を介して流れるため、電流が流れようとす
ると電圧差のほとんどは抵抗素子４０４の両端に発生
し、バルクとソース間には発生しない。アノード電極４
０２とカソード電極４０３間の電圧差にかかわらず、バ
ルクとソース間電圧はほとんど約０．６Ｖ程度に固定さ
れる。

【００３９】このため縦型バイポーラトランジスタのベ
ースとエミッタ間電流は大幅に制限され、従ってエミッ
タとコレクタ間電流も大幅に減少し改良したＭＯＳトラ
ンジスタで問題となった、基板に対する短絡や不要な電
流の発生は大幅に改良できる。

【００４０】しかしながら、この更に改良したＭＯＳト
ランジスタの接続法でも、僅かながらバルクとソース間
電流は流れ縦型バイポーラトランジスタは動作し、不要
な電流がやはり僅かながら流れる。このため、例えば時
計用集積回路などの低消電化が特に重要な回路には適用
できない。

【００４１】

【発明が解決しようとする課題】以上のようにダイオー
ドとして使う従来のＭＯＳトランジスタの接続法は、半
導体集積回路の構成に起因する縦型バイポーラトランジ
スタの存在により実現しない。

【００４２】本発明の目的は上記縦型バイポーラトラン
ジスタの動作を禁止し、低消電化が必要な回路でも目的
をはたす整流作用を有し、接合ダイオードより低いＶＦ
を有する半導体ダイオード回路を提供する事である。

【００４３】

【課題を解決するための手段】上記目的を達成するため
に本発明のＭＯＳトランジスタの接続法では、第一のＭ
ＯＳトランジスタのゲートとドレインを接続し、かつ抵
抗素子の一方に接続し、抵抗素子の他方を第一のＭＯＳ
トランジスタのバルクと接続し、かつ第一のＭＯＳトラ
ンジスタと同極性の第二のＭＯＳトランジスタのドレイ
ンとゲートとバルクに接続し、第一のＭＯＳトランジス
タのソースと第二のＭＯＳトランジスタのソースとを接
続してなることを特徴とする。

【００４４】本発明のＭＯＳトランジスタの回路構成で
は、半導体集積回路の構成に起因する縦型バイポーラト
ランジスタは動作せず、カソード電極が基板に短絡した
り無駄な電流が流れたりしない。

【００４５】

【発明の実施の形態】本発明によるＭＯＳトランジスタ
の接続方法は接合ダイオードを使わずダイオードを半導
体集積回路上に実現する事ができる。以下Ｎ型ＭＯＳト
ランジスタを例にして構造と動作原理を説明するが、電
位関係と拡散のＰ型Ｎ型を逆にする事でＰ型ＭＯＳトラ
ンジスタでも同様に実現できる。

【００４６】図１は本発明のＭＯＳトランジスタの接続
法を示している。第一のＭＯＳトランジスタ１０１のゲ
ートとドレインをアノード電極１０４に接続し、かつ抵
抗素子１０３の一方に接続し、抵抗素子１０３の他方を
第一のＭＯＳトランジスタ１０１のバルクと接続し、か
つ第一のＭＯＳトランジスタ１０１と同極性の第二のＭ
ＯＳトランジスタ１０２のドレインとゲートとバルクに
接続し、第一のＭＯＳトランジスタ１０１のソースと第
二のＭＯＳトランジスタ１０２のソースとをカソード電
極１０５に接続する。

【００４７】先ずアノード電極１０４に負電圧、カソー
ド電極１０５に正電圧の電圧差を印可した場合を説明す
る。この場合第二のＭＯＳトランジスタ１０２のゲート
とドレイン間電圧差は零なので、第二のＭＯＳトランジ
スタ１０２はＯＦＦ状態であり抵抗素子１０３には電流
は流れない。従って抵抗素子１０３の両端の電圧差も無
く、第一のＭＯＳトランジスタのゲートとドレインとバ
ルク間は全て同電圧で電流は流れない。

【００４８】また第一のＭＯＳトランジスタ１０１と第
二のＭＯＳトランジスタ１０２は何れもバルクとソース
間の接合が逆方向にバイアスされ、他に電流が流れる経
路が存在しない。このためアノード電極１０４とカソー
ド電極１０５間には電流は流れない。

【００４９】次にアノード電極１０４に正電圧、カソー
ド電極１０５に負電圧の電圧差を印可した場合を説明す
る。第二のＭＯＳトランジスタ１０２はバルクをドレイ
ンに接続してあるので、基板バイアス効果によって同一
半導体基板上に形成する第一のＭＯＳトランジスタより
も閾値電圧が下がる。従ってこの場合の印可電圧では先
ず第二のＭＯＳトランジスタ１０２がＯＮする。

【００５０】第二のＭＯＳトランジスタ１０２の閾値電
圧を接合ダイオードのビルトインポテンシャル以下に設
定すれば、何れのＭＯＳトランジスタのソースとバルク
間電圧差とも接合ダイオードのビルトインポテンシャル
を越える事はなく、従来例で示した縦型バイポーラトラ
ンジスタのベースとエミッタ間電流は流れない。

【００５１】従って寄生的に存在する縦型バイポーラト
ランジスタはＯＮせず、カソード電極１０５が基板に短
絡する事もない。

【００５２】ＭＯＳトランジスタの閾値電圧の設定は、
一般的に行われており、容易に行う事ができる。また元
々の閾値電圧の値がビルトイン電圧より高くても、ドレ
インとバルクを接続させるため基板バイアス効果で低下
し、目的を果たす事ができる。

【００５３】アノード電極１０４に正電圧、カソード電
極１０５に負電圧の電圧差を更に拡大すると、電流は抵
抗１０３を介して流れるため、印可した電圧差のほとん
どは抵抗素子１０３の両端に発生し、第二のＭＯＳトラ
ンジスタ１０２のドレインとソース間電圧は、ソースと
バルク間のビルトインポテンシャル以下を保ったままに
なる。

【００５４】従ってこの場合の印可電圧でも縦型バイポ
ーラトランジスタはＯＮせず、カソード電極１０５が基
板に短絡したり不要な電流が流れたりする事はなく、例
えば時計用集積回路などの低消電化が特に重要な回路に
も適用できる。

【００５５】抵抗素子１０３はポリシリコンや金属等の
抵抗体あるいは拡散抵抗体で構成する。

【００５６】一般に半導体集積回路上に形成する抵抗素
子は面積が大きく半導体集積回路自体の面積に影響する
のでなるべく単位面積当たりの抵抗値が大きい方が良
し、半導体集積回路基板に漏れ電流が発生しない事が必
要であることから、抵抗素子１０３をポリシリコンで形
成する事が望ましい。

【００５７】

【発明の効果】本発明のＭＯＳトランジスタの接続法に
よれば、半導体集積回路の構造に起因する縦型バイポー
ラトランジスタの動作を禁止し、低消電の回路にも適用
できるダイオードを半導体集積回路上のＭＯＳトランジ
スタで実現する事が可能になった。

【図面の簡単な説明】

【図１】本発明の実施例におけるＭＯＳトランジスタの
接続法を示す回路図である。

【図２】従来のＭＯＳトランジスタの接続法を示す図で
ある。

【図３】改良した、従来のＭＯＳトランジスタの接続法
を示す図である。

【図４】更に改良した、従来のＭＯＳトランジスタの接
続法を示す図である。

【符号の説明】

１０１ 第一のＭＯＳトランジスタ １０２ 第二のＭＯＳトランジスタ １０３ 抵抗素子 １０４ アノード電極 １０５ カソード電極 ２０１ ＭＯＳトランジスタ ２０２ アノード電極 ２０３ カソード電極 ２１０ Ｐ型ウェル ２１１ Ｎ型基板 ２１２ ゲート電極 ２１３ ドレインとなるＮ型拡散層 ２１４ ソースとなるＮ型拡散層 ２１５ バルクとなるＰ型拡散層 ３０１ ＭＯＳトランジスタ ３０２ アノード電極 ３０３ カソード電極 ３１０ Ｐ型ウェル ３１１ Ｎ型基板 ３１２ ゲート電極 ３１３ ドレインとなるＮ型拡散層 ３１４ ソースとなるＮ型拡散層 ３１５ バルクとなるＰ型拡散層 ３１６ 基板電極に接続するＮ型拡散層 ３１７ 基板電極 ４０１ ＭＯＳトランジスタ ４０２ アノード電極 ４０３ カソード電極 ４０４ 抵抗素子

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＭＯＳ型集積回路上に形成する半導体ダ
   イオードであって、第一のＭＯＳトランジスタのゲート
   とドレインを接続し、かつ抵抗素子の一方に接続し、抵
   抗素子の他方を第一のＭＯＳトランジスタのバルクと接
   続し、かつ第一のＭＯＳトランジスタと同極性の第二の
   ＭＯＳトランジスタのドレインとゲートとバルクに接続
   し、第一のＭＯＳトランジスタのソースと第二のＭＯＳ
   トランジスタのソースとを接続してなることを特徴とす
   る半導体ダイオード。
2. 【請求項２】 上記抵抗素子はポリシリコン抵抗、ある
   いは金属抵抗、あるいは拡散抵抗である事を特徴とする
   請求項１に記載の半導体ダイオード。