JPH1131021A - クロックジェネレータ - Google Patents
クロックジェネレータInfo
- Publication number
- JPH1131021A JPH1131021A JP9188483A JP18848397A JPH1131021A JP H1131021 A JPH1131021 A JP H1131021A JP 9188483 A JP9188483 A JP 9188483A JP 18848397 A JP18848397 A JP 18848397A JP H1131021 A JPH1131021 A JP H1131021A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- clock generator
- clock
- signal
- capacity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 abstract description 5
- 238000007634 remodeling Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000002411 adverse Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Abstract
(57)【要約】
【課題】省スペースを図りながら基板の改造も生じない
クロックジェネレータのノイズ低減を実現するクロック
ジェネレータを提供する。 【解決手段】本発明のクロックジェネレータ１は、コン
ピュータ等の電子機器に供給する出力クロック信号６を
生成するクロック生成部２と、クロック生成部２に電源
を供給する電源信号４とＧＮＤ５との間に設けられたコ
ンデンサ３１，外部からのコンデンサ容量設定信号７に
よりコンデンサ３１の容量を変更するコンデンサ容量制
御部３２を備えた容量制御コンデンサ部３とを有する。
クロックジェネレータのノイズ低減を実現するクロック
ジェネレータを提供する。 【解決手段】本発明のクロックジェネレータ１は、コン
ピュータ等の電子機器に供給する出力クロック信号６を
生成するクロック生成部２と、クロック生成部２に電源
を供給する電源信号４とＧＮＤ５との間に設けられたコ
ンデンサ３１，外部からのコンデンサ容量設定信号７に
よりコンデンサ３１の容量を変更するコンデンサ容量制
御部３２を備えた容量制御コンデンサ部３とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、クロックジェネレ
ータに関し、特にコンピュータ装置等の電子機器に使用
されるクロックジェネレータに関する。
ータに関し、特にコンピュータ装置等の電子機器に使用
されるクロックジェネレータに関する。
【０００２】
【従来の技術】コンピュータ装置等の電子機器は内部に
クロックジェネレータを内蔵しているが、そのクロック
ジェネレータがノイズ源となって装置に悪影響を与える
場合がある。このクロックジェネレータが発生するノイ
ズは、従来の技術の構成を示すブロック図である図３に
おいて、クロック生成部２から出力される出力クロック
信号６に重畳されて装置内部に供給される。
クロックジェネレータを内蔵しているが、そのクロック
ジェネレータがノイズ源となって装置に悪影響を与える
場合がある。このクロックジェネレータが発生するノイ
ズは、従来の技術の構成を示すブロック図である図３に
おいて、クロック生成部２から出力される出力クロック
信号６に重畳されて装置内部に供給される。
【０００３】従来、このクロックジェネレータ１が発生
するノイズを抑えるためには、図３に示すクロックジェ
ネレータ１の電源信号４とＧＮＤ（グランド）５との間
に適当な容量のコンデンサ８を入れている。この場合、
ノイズ周波数に応じてコンデンサ容量の最適値を求め、
作業者がその容量を持つコンデンサ８をクロックジェネ
レータ１の外部の回路基板上に実装している。このた
め、容量によっては複数のコンデンサを基板上に実装す
る場合もあり、基板上の配線パターンの追加，変更に伴
う基板の改造が生じていた。
するノイズを抑えるためには、図３に示すクロックジェ
ネレータ１の電源信号４とＧＮＤ（グランド）５との間
に適当な容量のコンデンサ８を入れている。この場合、
ノイズ周波数に応じてコンデンサ容量の最適値を求め、
作業者がその容量を持つコンデンサ８をクロックジェネ
レータ１の外部の回路基板上に実装している。このた
め、容量によっては複数のコンデンサを基板上に実装す
る場合もあり、基板上の配線パターンの追加，変更に伴
う基板の改造が生じていた。
【０００４】
【発明が解決しようとする課題】上述した従来の技術に
おいては、クロックジェネレータのノイズ低減のための
コンデンサをクロックジェネレータ外部の回路基板上に
実装しているため、基板上の配線パターンの追加，変更
に伴う基板の改造が生じるとともに、コンデンサ，配線
パターン等のためのスペースが必要になり基板が大きく
なってしまうという問題がある。
おいては、クロックジェネレータのノイズ低減のための
コンデンサをクロックジェネレータ外部の回路基板上に
実装しているため、基板上の配線パターンの追加，変更
に伴う基板の改造が生じるとともに、コンデンサ，配線
パターン等のためのスペースが必要になり基板が大きく
なってしまうという問題がある。
【０００５】本発明は、省スペースを図りながら基板の
改造も生じないクロックジェネレータのノイズ低減を実
現するクロックジェネレータを提供することを目的とす
る。
改造も生じないクロックジェネレータのノイズ低減を実
現するクロックジェネレータを提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明の第１のクロック
ジェネレータは、コンピュータ等の電子機器に供給する
クロック信号を生成するクロック生成部を備えたクロッ
クジェネレータにおいて、前記クロック生成部から発生
するノイズを防止するためのコンデンサを前記クロック
ジェネレータに内蔵することを特徴とする。
ジェネレータは、コンピュータ等の電子機器に供給する
クロック信号を生成するクロック生成部を備えたクロッ
クジェネレータにおいて、前記クロック生成部から発生
するノイズを防止するためのコンデンサを前記クロック
ジェネレータに内蔵することを特徴とする。
【０００７】本発明の第２のクロックジェネレータは、
コンピュータ等の電子機器に供給するクロック信号を生
成するクロック生成部を備えたクロックジェネレータに
おいて、前記クロック生成部から発生するノイズを防止
するためのコンデンサを前記クロックジェネレータに内
蔵し、前記コンデンサの容量を外部からの入力信号によ
り変更することを特徴とする。
コンピュータ等の電子機器に供給するクロック信号を生
成するクロック生成部を備えたクロックジェネレータに
おいて、前記クロック生成部から発生するノイズを防止
するためのコンデンサを前記クロックジェネレータに内
蔵し、前記コンデンサの容量を外部からの入力信号によ
り変更することを特徴とする。
【０００８】本発明の第３のクロックジェネレータは、
コンピュータ等の電子機器に供給するクロック信号を生
成するクロック生成部と、前記クロック生成部に電源を
供給する電源端子と接地との間に接続されたコンデンサ
と、外部からの入力信号により前記コンデンサの容量を
変更するコンデンサ容量制御部とをクロックジェネレー
タの内部に有することを特徴とする。
コンピュータ等の電子機器に供給するクロック信号を生
成するクロック生成部と、前記クロック生成部に電源を
供給する電源端子と接地との間に接続されたコンデンサ
と、外部からの入力信号により前記コンデンサの容量を
変更するコンデンサ容量制御部とをクロックジェネレー
タの内部に有することを特徴とする。
【０００９】
【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。
を参照して説明する。
【００１０】図１は、本発明のクロックジェネレータの
構成を示すブロック図である。図１に示すように、本発
明のクロックジェネレータ１は、出力クロック信号６を
生成するクロック生成部２と、クロック生成部２に電源
を供給する電源信号４とＧＮＤ５の間をバイパスする容
量制御コンデンサ部３とから構成される。なお、容量制
御コンデンサ部３には、コンデンサ容量設定のためのコ
ンデンサ容量設定信号７が外部から入力される。
構成を示すブロック図である。図１に示すように、本発
明のクロックジェネレータ１は、出力クロック信号６を
生成するクロック生成部２と、クロック生成部２に電源
を供給する電源信号４とＧＮＤ５の間をバイパスする容
量制御コンデンサ部３とから構成される。なお、容量制
御コンデンサ部３には、コンデンサ容量設定のためのコ
ンデンサ容量設定信号７が外部から入力される。
【００１１】このような構成において、クロックジェネ
レータ１のノイズは、電源信号４およびＧＮＤ５が電気
的に不安定になるとクロック生成部２において発生す
る。この発生したノイズは、出力クロック信号６に重畳
されてこのクロックジェネレータ１を内蔵した電子機器
に放出され、電子機器に悪影響を及ぼす。
レータ１のノイズは、電源信号４およびＧＮＤ５が電気
的に不安定になるとクロック生成部２において発生す
る。この発生したノイズは、出力クロック信号６に重畳
されてこのクロックジェネレータ１を内蔵した電子機器
に放出され、電子機器に悪影響を及ぼす。
【００１２】この場合、従来の技術においては、コンデ
ンサをクロックジェネレータ１の外部に設け、ノイズを
低減させている。本発明においては、予めクロックジェ
ネレータ１内部の空きスペースに容量制御コンデンサ部
３を内蔵させ、電源信号４およびＧＮＤ５が電気的に不
安定にならないよう予防し、クロック生成部２における
ノイズの発生を防止する。従って、回路基板上にコンデ
ンサや配線パターンのスペースを必要としない。
ンサをクロックジェネレータ１の外部に設け、ノイズを
低減させている。本発明においては、予めクロックジェ
ネレータ１内部の空きスペースに容量制御コンデンサ部
３を内蔵させ、電源信号４およびＧＮＤ５が電気的に不
安定にならないよう予防し、クロック生成部２における
ノイズの発生を防止する。従って、回路基板上にコンデ
ンサや配線パターンのスペースを必要としない。
【００１３】図２は、本発明のクロックジェネレータに
内蔵される容量制御コンデンサ部の構成を示すブロック
図である。図２に示すように、容量制御コンデンサ部３
は、コンデンサ３１と、コンデンサ３１の容量を制御す
るコンデンサ容量制御部３２とから構成される。なお、
コンデンサ容量制御部３２には、コンデンサ容量設定の
ためのコンデンサ容量設定信号７が外部から入力され
る。
内蔵される容量制御コンデンサ部の構成を示すブロック
図である。図２に示すように、容量制御コンデンサ部３
は、コンデンサ３１と、コンデンサ３１の容量を制御す
るコンデンサ容量制御部３２とから構成される。なお、
コンデンサ容量制御部３２には、コンデンサ容量設定の
ためのコンデンサ容量設定信号７が外部から入力され
る。
【００１４】このような構成において、クロックジェネ
レータ１を電子機器に組込んだ後、出力クロック信号６
からノイズが放出されていることが確認された場合、ク
ロックジェネレータ１に内蔵された容量制御コンデンサ
部３に設けられたコンデンサ３１の容量を、そのノイズ
に対して最適化しなくてはならない。
レータ１を電子機器に組込んだ後、出力クロック信号６
からノイズが放出されていることが確認された場合、ク
ロックジェネレータ１に内蔵された容量制御コンデンサ
部３に設けられたコンデンサ３１の容量を、そのノイズ
に対して最適化しなくてはならない。
【００１５】この場合、出力クロック信号６のノイズ周
波数を測定部（図示せず）にて測定し、その結果によ
り、制御部（図示せず）にてコンデンサ容量設定信号７
を設定してコンデンサ容量制御部３２に入力する。コン
デンサ容量制御部３２は、コンデンサ容量設定信号７に
よる指示を受けて、コンデンサ３１の容量を調節する。
これによってコンデンサ３１の容量は最適化され、クロ
ック生成部２におけるノイズの発生を防止する。
波数を測定部（図示せず）にて測定し、その結果によ
り、制御部（図示せず）にてコンデンサ容量設定信号７
を設定してコンデンサ容量制御部３２に入力する。コン
デンサ容量制御部３２は、コンデンサ容量設定信号７に
よる指示を受けて、コンデンサ３１の容量を調節する。
これによってコンデンサ３１の容量は最適化され、クロ
ック生成部２におけるノイズの発生を防止する。
【００１６】なお、コンデンサ容量設定信号７は、例え
ば、コンデンサ容量制御部３２にコンデンサ容量設定信
号入力端子を複数設け、各コンデンサ容量設定信号入力
端子に入力される電圧レベルで論理的にＯＮ，ＯＦＦを
表し、このＯＮ，ＯＦＦの組合わせに対応して容量を予
め設定しておくことでコンデンサ３１の容量の調節が可
能となる。
ば、コンデンサ容量制御部３２にコンデンサ容量設定信
号入力端子を複数設け、各コンデンサ容量設定信号入力
端子に入力される電圧レベルで論理的にＯＮ，ＯＦＦを
表し、このＯＮ，ＯＦＦの組合わせに対応して容量を予
め設定しておくことでコンデンサ３１の容量の調節が可
能となる。
【００１７】また、コンデンサ３１は、例えば、複数の
コンデンサを設けてそれらの組合わせ容量を複数パター
ン備えたり、コンデンサの極板の間隔を調節したりする
ことで、その容量調節が可能である。
コンデンサを設けてそれらの組合わせ容量を複数パター
ン備えたり、コンデンサの極板の間隔を調節したりする
ことで、その容量調節が可能である。
【００１８】
【発明の効果】上述したように、本発明による第１の効
果は、クロックジェネレータのノイズ低減のためのコン
デンサをクロックジェネレータに内蔵したため、基板上
の配線パターンの追加，変更に伴う基板の改造が不要と
なるとともに、コンデンサ，配線パターン等のための基
板上のスペースも不要になり省スペース化が図れるとい
うことである。
果は、クロックジェネレータのノイズ低減のためのコン
デンサをクロックジェネレータに内蔵したため、基板上
の配線パターンの追加，変更に伴う基板の改造が不要と
なるとともに、コンデンサ，配線パターン等のための基
板上のスペースも不要になり省スペース化が図れるとい
うことである。
【００１９】第２の効果は、クロックジェネレータ内部
に設けたコンデンサの容量を外部からの設定信号により
自動的に調節可能としたため、作業者による調節作業が
不要になったことである。
に設けたコンデンサの容量を外部からの設定信号により
自動的に調節可能としたため、作業者による調節作業が
不要になったことである。
【図１】本発明のクロックジェネレータの構成を示すブ
ロック図である。
ロック図である。
【図２】本発明のクロックジェネレータに内蔵される容
量制御コンデンサ部の構成を示すブロック図である。
量制御コンデンサ部の構成を示すブロック図である。
【図３】従来の技術の構成を示すブロック図である。
１ クロックジェネレータ ２ クロック生成部 ３ 容量制御コンデンサ部 ３１ コンデンサ ３２ コンデンサ容量制御部 ４ 電源信号 ５ ＧＮＤ ６ 出力クロック信号 ７ コンデンサ容量設定信号
Claims (3)
- 【請求項１】 コンピュータ等の電子機器に供給するク
ロック信号を生成するクロック生成部を備えたクロック
ジェネレータにおいて、前記クロック生成部から発生す
るノイズを防止するためのコンデンサを前記クロックジ
ェネレータに内蔵することを特徴とするクロックジェネ
レータ。 - 【請求項２】 コンピュータ等の電子機器に供給するク
ロック信号を生成するクロック生成部を備えたクロック
ジェネレータにおいて、前記クロック生成部から発生す
るノイズを防止するためのコンデンサを前記クロックジ
ェネレータに内蔵し、前記コンデンサの容量を外部から
の入力信号により変更することを特徴とするクロックジ
ェネレータ。 - 【請求項３】 コンピュータ等の電子機器に供給するク
ロック信号を生成するクロック生成部と、前記クロック
生成部に電源を供給する電源端子と接地との間に接続さ
れたコンデンサと、外部からの入力信号により前記コン
デンサの容量を変更するコンデンサ容量制御部とをクロ
ックジェネレータの内部に有することを特徴とするクロ
ックジェネレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9188483A JPH1131021A (ja) | 1997-07-14 | 1997-07-14 | クロックジェネレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9188483A JPH1131021A (ja) | 1997-07-14 | 1997-07-14 | クロックジェネレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1131021A true JPH1131021A (ja) | 1999-02-02 |
Family
ID=16224531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9188483A Pending JPH1131021A (ja) | 1997-07-14 | 1997-07-14 | クロックジェネレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1131021A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009146962A (ja) * | 2007-12-12 | 2009-07-02 | Panasonic Corp | ノイズ低減回路 |
| JP2020148502A (ja) * | 2019-03-11 | 2020-09-17 | トヨタ自動車株式会社 | 電流計測装置 |
-
1997
- 1997-07-14 JP JP9188483A patent/JPH1131021A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009146962A (ja) * | 2007-12-12 | 2009-07-02 | Panasonic Corp | ノイズ低減回路 |
| JP2020148502A (ja) * | 2019-03-11 | 2020-09-17 | トヨタ自動車株式会社 | 電流計測装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2133770A2 (en) | Motherboard with additional voltage regulator module slot area and associated electronic module | |
| JP3251770B2 (ja) | 半導体集積回路の電源回路 | |
| JPH1131021A (ja) | クロックジェネレータ | |
| KR100478226B1 (ko) | 불필요한 신호의 발생을 억제한 컴퓨터 | |
| JP2000164808A (ja) | 半導体装置 | |
| TW334649B (en) | Power apparatus includes a compensator which is capable of enabling phase to lead as the frequency increases, even if gain increases, as shown in a Bode diagram, so as to operate stably | |
| EP1825347A2 (en) | Control of parallel-connected voltage regulators for supplying power to integrated circuit | |
| KR100596612B1 (ko) | 반도체 집적 회로 장치 및 전자 회로 | |
| JPH04192389A (ja) | 電子回路 | |
| JPS63292312A (ja) | クロック信号発生回路 | |
| JP2003283303A (ja) | 半導体集積回路 | |
| JPH0342744Y2 (ja) | ||
| JP3120352B2 (ja) | クロック供給システム、リアルタイムクロックモジュール、動作クロック供給ユニットおよび情報処理装置 | |
| JP4465865B2 (ja) | Ｉｃ回路及びこれを用いた圧電発振器 | |
| JPH0816274A (ja) | 電子機器の不要輻射低減方法及びその回路 | |
| JPS6241471Y2 (ja) | ||
| JP2002110914A (ja) | 半導体集積回路装置 | |
| JP2007158584A (ja) | 半導体集積回路 | |
| JP2006014472A (ja) | Ｄｃ／ｄｃコンバータを備える電子機器 | |
| JPH04282904A (ja) | 発振回路 | |
| JPS6322744B2 (ja) | ||
| JPH0934581A (ja) | 電子機器 | |
| CN119718036A (zh) | 电源供应设备及其操作方法 | |
| KR200404445Y1 (ko) | 플라즈마 디스플레이 패널 시스템용 스피커 | |
| JPH033657A (ja) | 電源回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000118 |