JPH11311865A - 段差をもった基板上の高精度レジストパターニング方法 - Google Patents
段差をもった基板上の高精度レジストパターニング方法Info
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- JPH11311865A JPH11311865A JP29702098A JP29702098A JPH11311865A JP H11311865 A JPH11311865 A JP H11311865A JP 29702098 A JP29702098 A JP 29702098A JP 29702098 A JP29702098 A JP 29702098A JP H11311865 A JPH11311865 A JP H11311865A
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- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 本発明は、ＣＤ制御エラーを無くして信頼性
の向上を図る。 【解決手段】 本発明は、段差をもった基板上の高精度
レジストパターニング方法を開示する。具体的には、段
差をもった基板１上に平坦化膜２１を形成して下地段差
を平坦化し、その上に反射防止膜２２を平坦に形成し、
その上にレジスト２３を精度良くパターニングする。こ
れにより、定在波効果の出現を阻止でき、定在波効果に
よるＣＤ制御エラーを無くすことができる。平坦化膜
は、シルセスキオキサン化水素を材料とした場合、レジ
スト等と同様にアルカリ現像液で除去できる。このた
め、ＳｉＯ2 膜、多結晶シリコン及びＳｉＮ膜に対して
選択比を大きく取れ、平坦化膜除去時のオーバーエッチ
ングによる下地パターンのＣＤ制御エラーを無くすこと
ができる。
の向上を図る。 【解決手段】 本発明は、段差をもった基板上の高精度
レジストパターニング方法を開示する。具体的には、段
差をもった基板１上に平坦化膜２１を形成して下地段差
を平坦化し、その上に反射防止膜２２を平坦に形成し、
その上にレジスト２３を精度良くパターニングする。こ
れにより、定在波効果の出現を阻止でき、定在波効果に
よるＣＤ制御エラーを無くすことができる。平坦化膜
は、シルセスキオキサン化水素を材料とした場合、レジ
スト等と同様にアルカリ現像液で除去できる。このた
め、ＳｉＯ2 膜、多結晶シリコン及びＳｉＮ膜に対して
選択比を大きく取れ、平坦化膜除去時のオーバーエッチ
ングによる下地パターンのＣＤ制御エラーを無くすこと
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、段差をもった基板
上の高精度レジストパターニング方法に関する。
上の高精度レジストパターニング方法に関する。
【０００２】
【従来の技術】一般に、集積回路は、多数の微細な半導
体素子が基板に集積されて形成され、各半導体素子が正
常に動作することにより、全体が正常に動作する。ここ
で、各半導体素子は、例えばゲート電極等の寸法が変わ
ると、しきい値電圧等の動作も変わる。このため、各半
導体素子は、設計寸法の通りに形成されることが求めら
れる。この設計寸法通りの形成制御は、クリティカル・
ディメンション（critical dimension；ＣＤ）制御と呼
ばれる。
体素子が基板に集積されて形成され、各半導体素子が正
常に動作することにより、全体が正常に動作する。ここ
で、各半導体素子は、例えばゲート電極等の寸法が変わ
ると、しきい値電圧等の動作も変わる。このため、各半
導体素子は、設計寸法の通りに形成されることが求めら
れる。この設計寸法通りの形成制御は、クリティカル・
ディメンション（critical dimension；ＣＤ）制御と呼
ばれる。
【０００３】ところで、この種の集積回路は、例えば基
板表面の層上へのレジスト塗布、露光・現像によるレジ
ストのパターニング、パターニングにより露出された層
のエッチング、レジストの除去、といった工程をもつリ
ソグラフィ技術及びエッチング技術が用いられて製造さ
れる。
板表面の層上へのレジスト塗布、露光・現像によるレジ
ストのパターニング、パターニングにより露出された層
のエッチング、レジストの除去、といった工程をもつリ
ソグラフィ技術及びエッチング技術が用いられて製造さ
れる。
【０００４】従って、前述したＣＤ制御には、レジスト
のパターニングに代表されるリソグラフィ技術の高精度
化が要求される。例えば、波長２４８ｎｍのＫｒＦエキ
シマレーザといった短波長の露光装置を用い、約２５０
ｎｍ幅のレジスト層を設計寸法の通りに形成するような
高精度なレジストパターニング方法の開発も要求されて
いる。
のパターニングに代表されるリソグラフィ技術の高精度
化が要求される。例えば、波長２４８ｎｍのＫｒＦエキ
シマレーザといった短波長の露光装置を用い、約２５０
ｎｍ幅のレジスト層を設計寸法の通りに形成するような
高精度なレジストパターニング方法の開発も要求されて
いる。
【０００５】しかしながら通常、露光の際には、異なる
屈折率の媒体からの各反射光の光干渉によって光強度が
空間的に変動する定在波が生じる。この定在波は、反射
光軸上に沿ってレジスト線幅を周期的に波面のように変
動させる効果をもつ。この定在波効果は、高い精度を要
する微細な半導体素子ほど悪影響が大きいので、反射防
止（anti-reflection coating 以下、ＡＲＣという）膜
やＣＭＰ(chemical mechanical polishing）などを用い
た平坦化技術により、抑制されることが好ましい。
屈折率の媒体からの各反射光の光干渉によって光強度が
空間的に変動する定在波が生じる。この定在波は、反射
光軸上に沿ってレジスト線幅を周期的に波面のように変
動させる効果をもつ。この定在波効果は、高い精度を要
する微細な半導体素子ほど悪影響が大きいので、反射防
止（anti-reflection coating 以下、ＡＲＣという）膜
やＣＭＰ(chemical mechanical polishing）などを用い
た平坦化技術により、抑制されることが好ましい。
【０００６】図５は従来の活性領域（active area;以
下、ＡＡという）リソグラフィ工程の一部を示す断面図
である。図５中、基板１上の半導体層２には複数の深い
トレンチ（deep trench;以下、ＤＴという）３が形成さ
れ、各ＤＴ３内にはカラー酸化膜４を介して多結晶シリ
コン５が半導体層２の表面よりも５０ｎｍ下の高さまで
埋込み形成されている。各ＤＴ３間の半導体層２の表面
上には８ｎｍ厚のＳｉＯ2 薄膜６を介して１００〜１５
０ｎｍ厚のＳｉＮ膜７が形成されている。すなわち、こ
の基板１は、各ＤＴ３内の多結晶シリコン５の表面と、
各ＤＴ３間のＳｉＮ膜７の表面とで約１５０ｎｍの高低
差をもつ段差を有している。
下、ＡＡという）リソグラフィ工程の一部を示す断面図
である。図５中、基板１上の半導体層２には複数の深い
トレンチ（deep trench;以下、ＤＴという）３が形成さ
れ、各ＤＴ３内にはカラー酸化膜４を介して多結晶シリ
コン５が半導体層２の表面よりも５０ｎｍ下の高さまで
埋込み形成されている。各ＤＴ３間の半導体層２の表面
上には８ｎｍ厚のＳｉＯ2 薄膜６を介して１００〜１５
０ｎｍ厚のＳｉＮ膜７が形成されている。すなわち、こ
の基板１は、各ＤＴ３内の多結晶シリコン５の表面と、
各ＤＴ３間のＳｉＮ膜７の表面とで約１５０ｎｍの高低
差をもつ段差を有している。
【０００７】ここで、基板１全面には、前述した定在波
効果を防止するためのＡＲＣ膜８が形成され、ＡＲＣ膜
８上にはレジスト層９が形成されている。しかしなが
ら、段差上に形成されたＡＲＣ膜８は、不均一な厚さ分
布を有してしまう。
効果を防止するためのＡＲＣ膜８が形成され、ＡＲＣ膜
８上にはレジスト層９が形成されている。しかしなが
ら、段差上に形成されたＡＲＣ膜８は、不均一な厚さ分
布を有してしまう。
【０００８】同様に、段差を埋込むようにＡＲＣ膜８上
に形成されたレジスト層９は、ＤＴ３上方の凹領域Ｂ
と、ＳｉＮ膜７上方の凸領域Ａとでは互いに約１５０ｎ
ｍ異なる厚みを有してしまう。
に形成されたレジスト層９は、ＤＴ３上方の凹領域Ｂ
と、ＳｉＮ膜７上方の凸領域Ａとでは互いに約１５０ｎ
ｍ異なる厚みを有してしまう。
【０００９】このようなレジスト厚の不均一な分布は、
２つの領域Ａ・Ｂ間で互いに最良な焦点位置及び最良な
照射量(dose)条件が異なるために、定在波効果により、
ＣＤ制御エラーを発生させる問題がある。
２つの領域Ａ・Ｂ間で互いに最良な焦点位置及び最良な
照射量(dose)条件が異なるために、定在波効果により、
ＣＤ制御エラーを発生させる問題がある。
【００１０】また、ＡＲＣ厚の不均一な分布は、ＡＲＣ
膜８に対しＲＩＥ等を用いたエッチングを困難とするた
め、完全なエッチングのためのオーバーエッチングを必
要とする。しかしながら、オーバーエッチングは、レジ
ストの膜厚減少をもたらし、オーバーエッチングにより
レジストの膜減りを増加させ、ＣＤ制御エラーの誘因と
なり易い問題がある。
膜８に対しＲＩＥ等を用いたエッチングを困難とするた
め、完全なエッチングのためのオーバーエッチングを必
要とする。しかしながら、オーバーエッチングは、レジ
ストの膜厚減少をもたらし、オーバーエッチングにより
レジストの膜減りを増加させ、ＣＤ制御エラーの誘因と
なり易い問題がある。
【００１１】以上のような問題は、ＡＡリソグラフィ工
程に特有なものではなく、段差を有する基板上でのＡＲ
Ｃを用いたレジストパターニングに共通である。例え
ば、図６は従来のゲート導電体（gate conductor; 以
下、ＧＣという）リソグラフィ工程の一部を示す断面図
である。図６中、図５と同様の各ＤＴ３は、各ＤＴ３間
の領域が各ＤＴ３の側半部を含んでエッチングで浅く除
去された後に酸化物層１０が埋込形成されることによ
り、浅いトレンチ分離（shallow trench isolation;以
下、ＳＴＩという）領域が設けられている。
程に特有なものではなく、段差を有する基板上でのＡＲ
Ｃを用いたレジストパターニングに共通である。例え
ば、図６は従来のゲート導電体（gate conductor; 以
下、ＧＣという）リソグラフィ工程の一部を示す断面図
である。図６中、図５と同様の各ＤＴ３は、各ＤＴ３間
の領域が各ＤＴ３の側半部を含んでエッチングで浅く除
去された後に酸化物層１０が埋込形成されることによ
り、浅いトレンチ分離（shallow trench isolation;以
下、ＳＴＩという）領域が設けられている。
【００１２】ここで、この基板１は、ＳＴＩ領域の表面
と、それ以外の各ＤＴ３外の領域の表面とで約５０ｎｍ
の高低差を持つ段差を有している。各領域上には、ゲー
ト酸化膜用の酸化膜１１、多結晶シリコン配線層１２、
ＷＳｉ配線層１３及びＳｉＮ層１４が順次形成されてい
る。ＳｉＮ層１４上には、ＡＲＣ膜１５及びレジスト層
１６が順次形成されている。但し、レジスト層１６は、
前述した段差に対応し、ＳＴＩ領域上方の凹領域Ｃと、
各ＤＴ外の領域上方の凸領域Ｄとで互いに約５０ｎｍ異
なる厚みを有してしまう。
と、それ以外の各ＤＴ３外の領域の表面とで約５０ｎｍ
の高低差を持つ段差を有している。各領域上には、ゲー
ト酸化膜用の酸化膜１１、多結晶シリコン配線層１２、
ＷＳｉ配線層１３及びＳｉＮ層１４が順次形成されてい
る。ＳｉＮ層１４上には、ＡＲＣ膜１５及びレジスト層
１６が順次形成されている。但し、レジスト層１６は、
前述した段差に対応し、ＳＴＩ領域上方の凹領域Ｃと、
各ＤＴ外の領域上方の凸領域Ｄとで互いに約５０ｎｍ異
なる厚みを有してしまう。
【００１３】そして同様に、レジスト厚の不均一な分布
は、定在波効果により、ＣＤ制御エラーを発生させてし
まう。また、ＡＲＣ膜１５は、前述同様に不均一に分布
し、ＣＤ制御エラーの誘因となり易いオーバーエッチン
グを必要とする問題がある。
は、定在波効果により、ＣＤ制御エラーを発生させてし
まう。また、ＡＲＣ膜１５は、前述同様に不均一に分布
し、ＣＤ制御エラーの誘因となり易いオーバーエッチン
グを必要とする問題がある。
【００１４】
【発明が解決しようとする課題】以上説明したように、
段差をもった基板上のレジストパターニングは、段差の
ためにＡＲＣ膜及びレジスト層の両者の厚さ分布を不均
一にし、ＣＤ制御エラーを発生させて信頼性を低下させ
る問題がある。
段差をもった基板上のレジストパターニングは、段差の
ためにＡＲＣ膜及びレジスト層の両者の厚さ分布を不均
一にし、ＣＤ制御エラーを発生させて信頼性を低下させ
る問題がある。
【００１５】本発明は上記実情を考慮してなされたもの
で、ＣＤ制御エラーを無くして信頼性を向上し得る、段
差をもった基板上の高精度レジストパターニング方法を
提供することを目的とする。
で、ＣＤ制御エラーを無くして信頼性を向上し得る、段
差をもった基板上の高精度レジストパターニング方法を
提供することを目的とする。
【００１６】
【課題を解決するための手段】第１の発明は上記目的を
達成するために、段差をもった基板上の高精度レジスト
パターニング方法であって、基板上に表面を平坦にする
ための平坦化(planarization) 膜を形成する工程と、平
坦化膜上に露光用の光の反射を防止するための反射防止
(anti-reflection coating；ＡＲＣ) 膜を形成する工程
と、ＡＲＣ膜上にフォトレジストを塗布する工程と、フ
ォトレジストを露光・現像によりパターニングしてＡＲ
Ｃ膜を部分的に露出させるようにフォトレジストパター
ンを形成する工程と、露出されたＡＲＣ膜をエッチング
した後、平坦化膜を介して基板の途中の深さに至る領域
をエッチングする工程と、エッチングの後、フォトレジ
スト及びＡＲＣ膜を除去し、平坦化膜を除去する工程と
を含んでいることを特徴とする。
達成するために、段差をもった基板上の高精度レジスト
パターニング方法であって、基板上に表面を平坦にする
ための平坦化(planarization) 膜を形成する工程と、平
坦化膜上に露光用の光の反射を防止するための反射防止
(anti-reflection coating；ＡＲＣ) 膜を形成する工程
と、ＡＲＣ膜上にフォトレジストを塗布する工程と、フ
ォトレジストを露光・現像によりパターニングしてＡＲ
Ｃ膜を部分的に露出させるようにフォトレジストパター
ンを形成する工程と、露出されたＡＲＣ膜をエッチング
した後、平坦化膜を介して基板の途中の深さに至る領域
をエッチングする工程と、エッチングの後、フォトレジ
スト及びＡＲＣ膜を除去し、平坦化膜を除去する工程と
を含んでいることを特徴とする。
【００１７】また、第２の発明は、段差をもった基板上
の高精度レジストパターニング方法であって、基板上に
配線層を形成する工程と、配線層上に絶縁層を形成する
工程と、絶縁層上に表面を平坦にするための平坦化膜を
形成する工程と、平坦化膜上に露光用の光の反射を防止
するための反射防止膜を形成する工程と、反射防止膜上
にフォトレジストを塗布する工程と、フォトレジストを
露光・現像によりパターニングして反射防止膜を部分的
に露出させる工程と、露出された反射防止膜から平坦化
膜及び絶縁層を介して配線層に至る領域をエッチングす
る工程と、エッチングの後、フォトレジスト及び反射防
止膜を除去する工程と、平坦化膜を除去する工程とを含
んでいることを特徴とする。
の高精度レジストパターニング方法であって、基板上に
配線層を形成する工程と、配線層上に絶縁層を形成する
工程と、絶縁層上に表面を平坦にするための平坦化膜を
形成する工程と、平坦化膜上に露光用の光の反射を防止
するための反射防止膜を形成する工程と、反射防止膜上
にフォトレジストを塗布する工程と、フォトレジストを
露光・現像によりパターニングして反射防止膜を部分的
に露出させる工程と、露出された反射防止膜から平坦化
膜及び絶縁層を介して配線層に至る領域をエッチングす
る工程と、エッチングの後、フォトレジスト及び反射防
止膜を除去する工程と、平坦化膜を除去する工程とを含
んでいることを特徴とする。
【００１８】従って、第１及び第２の発明では、局所的
な段差をもつ基板が、平坦化膜により、段差が平坦化さ
れて平坦な基板となる。この平坦化膜の上にＡＲＣ膜及
びレジスト層を順次形成するので、ＡＲＣ膜及びレジス
ト層の両者を夫々均一な厚みに形成できる。ここで、レ
ジスト層を均一な厚みに形成できるので、定在波効果の
影響を排除でき、ＣＤ制御エラーを無くして信頼性を向
上できる。また、ＡＲＣ膜を均一に形成できるので、Ａ
ＲＣ膜を完全に除去するためのオーバーエッチング時間
を低減できる。また、平坦化膜の除去には、下地の酸化
膜やシリコン窒化膜、多結晶シリコン膜に対して大きな
エッチング選択比を取れるアルカリ液等が使用できるた
め、選択的に平坦化膜のみを除去できる。
な段差をもつ基板が、平坦化膜により、段差が平坦化さ
れて平坦な基板となる。この平坦化膜の上にＡＲＣ膜及
びレジスト層を順次形成するので、ＡＲＣ膜及びレジス
ト層の両者を夫々均一な厚みに形成できる。ここで、レ
ジスト層を均一な厚みに形成できるので、定在波効果の
影響を排除でき、ＣＤ制御エラーを無くして信頼性を向
上できる。また、ＡＲＣ膜を均一に形成できるので、Ａ
ＲＣ膜を完全に除去するためのオーバーエッチング時間
を低減できる。また、平坦化膜の除去には、下地の酸化
膜やシリコン窒化膜、多結晶シリコン膜に対して大きな
エッチング選択比を取れるアルカリ液等が使用できるた
め、選択的に平坦化膜のみを除去できる。
【００１９】また、例えば段差が１５０ｎｍ以下あるい
は５０ｎｍ以下のような微細な製造工程でも有効であ
る。ＡＲＣ膜の直下に位置する平坦化膜は、シルセスキ
オキサン化水素を材料として用いた場合、前述した作用
効果に加え、次の（１）〜（４）に示す特性及び利点を
有する。 （１）塗布により平坦な表面を得やすい。即ち、スピン
コーティングのようにレジスト膜に適用される塗布方法
により、平坦な表面を得ることが容易である。この膜の
塗布及びベーキングの後、この平坦化膜は、ＳｉＯ2 膜
に似た性質に変化する。ＤＴ段差は、ＡＡ及びＧＣリソ
グラフィの場合に平坦化膜に完全に埋込まれる。 （２）ウェハの膜厚制御が良好である。例えば、ウエハ
内の膜厚変動は、塗布する膜厚の２０％未満である。例
えば１００ｎｍ塗布する場合に１５ｎｍの膜厚変動がウ
ェハ内にある。 （３）平坦化膜は、ＳｉＯ2 膜に類似したドライエッチ
ング（ＲＩＥ）特性をもつ。ＲＩＥによるＡＲＣドライ
エッチング及びＡＡドライエッチングの後、例えばトレ
ンチの深さ方向に沿った平坦化膜の膜厚分布は良好であ
る。そして、ＡＲＣ膜のオーバーエッチング時間は、均
一なＡＲＣ膜厚に起因して低減できる。すなわち、オー
バーエッチングに起因するＣＤ制御エラーを低減でき
る。これは、ＡＲＣ膜のエッチング後、高精度なレジス
トパターン分布に対応させて微細な半導体素子を設計寸
法通りに形成するのに有益である。 （４）現像液のようなエッチング溶液による膜の剥離が
容易である。
は５０ｎｍ以下のような微細な製造工程でも有効であ
る。ＡＲＣ膜の直下に位置する平坦化膜は、シルセスキ
オキサン化水素を材料として用いた場合、前述した作用
効果に加え、次の（１）〜（４）に示す特性及び利点を
有する。 （１）塗布により平坦な表面を得やすい。即ち、スピン
コーティングのようにレジスト膜に適用される塗布方法
により、平坦な表面を得ることが容易である。この膜の
塗布及びベーキングの後、この平坦化膜は、ＳｉＯ2 膜
に似た性質に変化する。ＤＴ段差は、ＡＡ及びＧＣリソ
グラフィの場合に平坦化膜に完全に埋込まれる。 （２）ウェハの膜厚制御が良好である。例えば、ウエハ
内の膜厚変動は、塗布する膜厚の２０％未満である。例
えば１００ｎｍ塗布する場合に１５ｎｍの膜厚変動がウ
ェハ内にある。 （３）平坦化膜は、ＳｉＯ2 膜に類似したドライエッチ
ング（ＲＩＥ）特性をもつ。ＲＩＥによるＡＲＣドライ
エッチング及びＡＡドライエッチングの後、例えばトレ
ンチの深さ方向に沿った平坦化膜の膜厚分布は良好であ
る。そして、ＡＲＣ膜のオーバーエッチング時間は、均
一なＡＲＣ膜厚に起因して低減できる。すなわち、オー
バーエッチングに起因するＣＤ制御エラーを低減でき
る。これは、ＡＲＣ膜のエッチング後、高精度なレジス
トパターン分布に対応させて微細な半導体素子を設計寸
法通りに形成するのに有益である。 （４）現像液のようなエッチング溶液による膜の剥離が
容易である。
【００２０】プロセスの後に平坦化膜を除去するには、
平坦化膜がシルセスキオキサン化水素である場合、レジ
スト現像液に似たアルカリ液が有効である。レジスト現
像液と同じシステムは、平坦化膜の除去に使用できる。
平坦化膜がシルセスキオキサン化水素である場合、レジ
スト現像液に似たアルカリ液が有効である。レジスト現
像液と同じシステムは、平坦化膜の除去に使用できる。
【００２１】
【発明の実施の形態】以下、本発明の各実施形態につい
て図面を参照しながら説明する。 （第１の実施形態）本発明の第１の実施形態に係る高精
度レジストパターニング方法について説明するが、始め
に各実施形態で共通に用いられる平坦化膜及びＡＲＣ膜
について述べる。
て図面を参照しながら説明する。 （第１の実施形態）本発明の第１の実施形態に係る高精
度レジストパターニング方法について説明するが、始め
に各実施形態で共通に用いられる平坦化膜及びＡＲＣ膜
について述べる。
【００２２】平坦化膜の材料は、表面の平坦性、ドライ
エッチングの特性及び除去の容易性の観点から、シルセ
スキオキサン化水素（hydrogen silosesquioxane）が好
ましく用いられる。シルセスキオキサン化水素は、流動
に適した酸化物(flowable oxide ；以下、ＦＯＸとい
う）という商品名でダウ・コーニング社から商業上入手
できるため、以下、ＦＯＸともいう。
エッチングの特性及び除去の容易性の観点から、シルセ
スキオキサン化水素（hydrogen silosesquioxane）が好
ましく用いられる。シルセスキオキサン化水素は、流動
に適した酸化物(flowable oxide ；以下、ＦＯＸとい
う）という商品名でダウ・コーニング社から商業上入手
できるため、以下、ＦＯＸともいう。
【００２３】このＦＯＸ膜の光学特性は、ＳｉＯ2 から
なる石英基板に酷似しており、且つ１％未満の厚さ変動
（±３σ）がＳＯＧ（spin-on-glass ）に似ている。し
かし、ＦＯＸ膜は、ＳＯＧとは異なり、レジストパター
ニングなどに用いられる現像液のようなアルカリ液によ
り、溶かされる性質をもっている。即ち、除去の際に、
ＳｉＯ2 膜、ポリＳｉ膜及びＳｉＮ膜に対して選択比を
大きく取れるので、オーバーエッチングによる下地に形
成したパターンのＣＤ制御エラーが生じない。なお、ア
ルカリ液としては、例えばｐＨ８〜１３の範囲が好まし
く、具体的にはＴＭＡＨ（テトラメチルアンモニウムハ
イドロオキサイド）（ＣＨ3 ）4 ＮＯＨ、又はコリン
（トリメチルジオキシエチルアンモニウムハイドロオキ
サイド）（ＣＨ3 ）3 Ｎ（ＣＨ2 ＣＨ2 ＯＨ）が使用可
能である。
なる石英基板に酷似しており、且つ１％未満の厚さ変動
（±３σ）がＳＯＧ（spin-on-glass ）に似ている。し
かし、ＦＯＸ膜は、ＳＯＧとは異なり、レジストパター
ニングなどに用いられる現像液のようなアルカリ液によ
り、溶かされる性質をもっている。即ち、除去の際に、
ＳｉＯ2 膜、ポリＳｉ膜及びＳｉＮ膜に対して選択比を
大きく取れるので、オーバーエッチングによる下地に形
成したパターンのＣＤ制御エラーが生じない。なお、ア
ルカリ液としては、例えばｐＨ８〜１３の範囲が好まし
く、具体的にはＴＭＡＨ（テトラメチルアンモニウムハ
イドロオキサイド）（ＣＨ3 ）4 ＮＯＨ、又はコリン
（トリメチルジオキシエチルアンモニウムハイドロオキ
サイド）（ＣＨ3 ）3 Ｎ（ＣＨ2 ＣＨ2 ＯＨ）が使用可
能である。
【００２４】ＦＯＸ膜の典型的な特性は次に示される
（これはダウ・コーニング社の小冊子(brochure)に記載
されていた）。 固体含有範囲 ４０％まで 塗布厚さ範囲 １０００ｎｍまで 厚さ変動（±３σ） １％未満 少量金属不純物（溶液中） １０ｐｐｂ未満 湿度吸収 １％未満 機械的ストレス範囲 −１×１０8 〜１×１０9 ｄｙｎｅｓ／ｃｍ2 屈折率 １．４０〜１．４５ １ＭＨｚでの誘電率 ３．３〜４．２ なお、上記屈折率及び１ＭＨｚでの誘電率は転換(conve
rsion)条件により、制御される。
（これはダウ・コーニング社の小冊子(brochure)に記載
されていた）。 固体含有範囲 ４０％まで 塗布厚さ範囲 １０００ｎｍまで 厚さ変動（±３σ） １％未満 少量金属不純物（溶液中） １０ｐｐｂ未満 湿度吸収 １％未満 機械的ストレス範囲 −１×１０8 〜１×１０9 ｄｙｎｅｓ／ｃｍ2 屈折率 １．４０〜１．４５ １ＭＨｚでの誘電率 ３．３〜４．２ なお、上記屈折率及び１ＭＨｚでの誘電率は転換(conve
rsion)条件により、制御される。
【００２５】このようなＦＯＸ膜は、例えば約３０００
〜５０００回転／分の間の回転スピン速度が好ましいス
ピンコーティングにより塗布され、そして約１５０〜４
５０℃の間の温度で約１５０℃で１分間、２５０℃で１
分間、４５０℃で６０分間焼かれて形成される。ＦＯＸ
膜の好ましい厚さは、約５０〜８００ｎｍの間である。
〜５０００回転／分の間の回転スピン速度が好ましいス
ピンコーティングにより塗布され、そして約１５０〜４
５０℃の間の温度で約１５０℃で１分間、２５０℃で１
分間、４５０℃で６０分間焼かれて形成される。ＦＯＸ
膜の好ましい厚さは、約５０〜８００ｎｍの間である。
【００２６】一方、ＡＲＣ膜の材料は、例えばポリマー
があり、この種のポリマーは、例えばＴＳＰ−４型とし
て日本の東京応化工業株式会社により生産されている。
ＡＲＣ膜の他の材料の例は、モンテフロスにより供給さ
れるパーフロロアルキルポリエーテル（perfluoroalkyl
polyether;ＰＦＡＥ）、東レ株式会社により供給される
ポリシロキサン（polysiloxane；ＳＨ４１０）、サイエ
ンティフィック・ポリマー・プロダクツ・インコーポレ
ーテッドにより生産されるポリエチルビニルエーテル
（polyethylvinylether;ＰＥＶＥ）及び株式会社クラレ
により供給されるポリビニルアルコール（polyvinylalc
ohol；ＰＶＡ）が夫々使用可能である。
があり、この種のポリマーは、例えばＴＳＰ−４型とし
て日本の東京応化工業株式会社により生産されている。
ＡＲＣ膜の他の材料の例は、モンテフロスにより供給さ
れるパーフロロアルキルポリエーテル（perfluoroalkyl
polyether;ＰＦＡＥ）、東レ株式会社により供給される
ポリシロキサン（polysiloxane；ＳＨ４１０）、サイエ
ンティフィック・ポリマー・プロダクツ・インコーポレ
ーテッドにより生産されるポリエチルビニルエーテル
（polyethylvinylether;ＰＥＶＥ）及び株式会社クラレ
により供給されるポリビニルアルコール（polyvinylalc
ohol；ＰＶＡ）が夫々使用可能である。
【００２７】なお、ＰＦＡＥは、三井・デュポン・フロ
ロ・ケミカル会社により供給されるＦＲＥＯＮ ＴＦに
より除去可能である。ポリシロキサンはキシレン中で除
去可能である。ＰＥＶＥ及びＰＶＡは夫々水に溶ける。
ロ・ケミカル会社により供給されるＦＲＥＯＮ ＴＦに
より除去可能である。ポリシロキサンはキシレン中で除
去可能である。ＰＥＶＥ及びＰＶＡは夫々水に溶ける。
【００２８】各ＡＲＣ膜は、例えば約３０００〜５００
０回転／分の間の回転スピン速度が好ましいスピンコー
ティングにより塗布され、そして約８０〜２００℃の間
の温度で約１分間、焼かれて形成される。ＡＲＣ膜の好
ましい厚さは、約３０〜８０ｎｍの間である。
０回転／分の間の回転スピン速度が好ましいスピンコー
ティングにより塗布され、そして約８０〜２００℃の間
の温度で約１分間、焼かれて形成される。ＡＲＣ膜の好
ましい厚さは、約３０〜８０ｎｍの間である。
【００２９】次に、以上のようなＦＯＸ膜及びＡＲＣ膜
を用いた高精度レジストパターニング方法について説明
する。図１及び図２はこの高精度レジストパターニング
方法を説明するためのＡＡリソグラフィの工程断面図で
ある。なお、添付図面中の同類の参照符号は数多の図中
の同等部分を示すものである。
を用いた高精度レジストパターニング方法について説明
する。図１及び図２はこの高精度レジストパターニング
方法を説明するためのＡＡリソグラフィの工程断面図で
ある。なお、添付図面中の同類の参照符号は数多の図中
の同等部分を示すものである。
【００３０】図１（ａ）に示すように、基板１上の半導
体層２には複数のＤＴ３が形成され、各ＤＴ３内にはカ
ラー酸化膜４を介してゲート用の多結晶シリコン５が半
導体層２の表面よりも５０ｎｍ下の高さまで埋込み形成
されている。各ＤＴ３間の半導体層２の表面上には８ｎ
ｍ厚のＳｉＯ2 薄膜６を介してＣＭＰストッパーとして
の１００〜１５０ｎｍ厚のＳｉＮ膜７が形成されてい
る。すなわち、この基板１は、各ＤＴ３内の多結晶シリ
コン５の表面と、各ＤＴ３間のＳｉＮ膜７の表面とで約
１５０ｎｍの高低差をもつ段差を有している。
体層２には複数のＤＴ３が形成され、各ＤＴ３内にはカ
ラー酸化膜４を介してゲート用の多結晶シリコン５が半
導体層２の表面よりも５０ｎｍ下の高さまで埋込み形成
されている。各ＤＴ３間の半導体層２の表面上には８ｎ
ｍ厚のＳｉＯ2 薄膜６を介してＣＭＰストッパーとして
の１００〜１５０ｎｍ厚のＳｉＮ膜７が形成されてい
る。すなわち、この基板１は、各ＤＴ３内の多結晶シリ
コン５の表面と、各ＤＴ３間のＳｉＮ膜７の表面とで約
１５０ｎｍの高低差をもつ段差を有している。
【００３１】ここで、従来とは異なり、この段差を埋込
んで平坦化するようにＦＯＸ膜２１が基板１全面上に形
成されている。なお、ＦＯＸ膜２１は、ＤＴ３上で約２
００ｎｍ厚で且つＳｉＮ膜７上で約５０ｎｍ厚となるよ
うに、スピンコーティングにより塗布形成される。しか
る後、ＦＯＸ膜２１を乾燥させるため、１５０℃（１
分）＋２００℃（１分）＋３５０℃（１分）のベーキン
グ条件により、基板１全体がベーキングされる。
んで平坦化するようにＦＯＸ膜２１が基板１全面上に形
成されている。なお、ＦＯＸ膜２１は、ＤＴ３上で約２
００ｎｍ厚で且つＳｉＮ膜７上で約５０ｎｍ厚となるよ
うに、スピンコーティングにより塗布形成される。しか
る後、ＦＯＸ膜２１を乾燥させるため、１５０℃（１
分）＋２００℃（１分）＋３５０℃（１分）のベーキン
グ条件により、基板１全体がベーキングされる。
【００３２】次に、図１（ｂ）に示すように、ＦＯＸ膜
２１の全面にＡＲＣ膜２２が形成される。ＡＲＣ膜２２
上には、塗布、乾燥、露光及び現像により、各ＤＴ３の
互いに対向する面を含む半分部の上方領域を露出させる
ように、選択的にレジスト層２３が形成される。なお、
ＦＯＸ膜２１は、レジストパターニング用のアルカリ現
像液に溶ける性質をもつが、ここではＡＲＣ膜２２に覆
われているので、溶けない。
２１の全面にＡＲＣ膜２２が形成される。ＡＲＣ膜２２
上には、塗布、乾燥、露光及び現像により、各ＤＴ３の
互いに対向する面を含む半分部の上方領域を露出させる
ように、選択的にレジスト層２３が形成される。なお、
ＦＯＸ膜２１は、レジストパターニング用のアルカリ現
像液に溶ける性質をもつが、ここではＡＲＣ膜２２に覆
われているので、溶けない。
【００３３】次に、図２（ａ）に示すように、各レジス
ト層２３間で露出されたＡＲＣ膜２２がＲＩＥ（reacti
ve ion etching）により、除去される。その後、ＦＯＸ
膜２１と、各ＤＴ３の側半部を含むＤＴ３間領域とが、
非選択ＲＩＥにより、浅くエッチングされて除去され
る。これにより、ＳＴＩ領域２４が形成される。
ト層２３間で露出されたＡＲＣ膜２２がＲＩＥ（reacti
ve ion etching）により、除去される。その後、ＦＯＸ
膜２１と、各ＤＴ３の側半部を含むＤＴ３間領域とが、
非選択ＲＩＥにより、浅くエッチングされて除去され
る。これにより、ＳＴＩ領域２４が形成される。
【００３４】次に、図２（ｂ）に示すように、レジスト
層２３及びＡＲＣ膜２２が、例えばＯ2 アッシング等に
より除去された後、前述したレジストパターニング用の
アルカリ現像液により、ＦＯＸ膜２１が溶かされ、除去
される。すなわち、ＦＯＸ膜２１は、基板１から下地の
他のパターンに対して選択的に除去される。
層２３及びＡＲＣ膜２２が、例えばＯ2 アッシング等に
より除去された後、前述したレジストパターニング用の
アルカリ現像液により、ＦＯＸ膜２１が溶かされ、除去
される。すなわち、ＦＯＸ膜２１は、基板１から下地の
他のパターンに対して選択的に除去される。
【００３５】上述したように第１の実施形態によれば、
局所的な段差をもつ基板１が、平坦化膜としてのＦＯＸ
膜２１を形成したことにより、段差が平坦化されてＦＯ
Ｘ膜２１表面は平坦となる。このＦＯＸ膜２１の上にＡ
ＲＣ膜２２及びレジスト層２３を順次形成するので、Ａ
ＲＣ膜２２及びレジスト層２３の両者を夫々均一な厚み
に形成できる。ここで、レジスト層２３を均一な厚みに
形成できるので、定在波効果の影響を排除でき、定在波
効果によるレジストパターンのＣＤ制御エラーを無くし
てパターン寸法の制御性を向上でき、それにより素子特
性の信頼性を向上できる。
局所的な段差をもつ基板１が、平坦化膜としてのＦＯＸ
膜２１を形成したことにより、段差が平坦化されてＦＯ
Ｘ膜２１表面は平坦となる。このＦＯＸ膜２１の上にＡ
ＲＣ膜２２及びレジスト層２３を順次形成するので、Ａ
ＲＣ膜２２及びレジスト層２３の両者を夫々均一な厚み
に形成できる。ここで、レジスト層２３を均一な厚みに
形成できるので、定在波効果の影響を排除でき、定在波
効果によるレジストパターンのＣＤ制御エラーを無くし
てパターン寸法の制御性を向上でき、それにより素子特
性の信頼性を向上できる。
【００３６】また、ＡＲＣ膜２２を均一に形成できるの
で、ＡＲＣ膜２２を完全に除去するためのオーバーエッ
チング時間を低減できる。このため、ＡＲＣ膜２２のオ
ーバーエッチングによるレジスト膜減りを防止でき、レ
ジスト膜減りによるＣＤ制御エラーを無くすことができ
る。
で、ＡＲＣ膜２２を完全に除去するためのオーバーエッ
チング時間を低減できる。このため、ＡＲＣ膜２２のオ
ーバーエッチングによるレジスト膜減りを防止でき、レ
ジスト膜減りによるＣＤ制御エラーを無くすことができ
る。
【００３７】さらに、ＦＯＸ膜２１は、１％未満の厚さ
変動（±３σ）という特性を有する上、スピンコーティ
ングを用いることにより、段差を持つ下地の上にも容易
且つ確実に平坦に塗布することができる。
変動（±３σ）という特性を有する上、スピンコーティ
ングを用いることにより、段差を持つ下地の上にも容易
且つ確実に平坦に塗布することができる。
【００３８】また、ＦＯＸ膜２１が、ＳｉＯ2 に似たド
ライエッチング特性を有しているので、高精度なレジス
トパターンに対応して高精度に下地のＳｉＯ2 膜等と同
時にＲＩＥを施すことができ、ドライエッチング時のＣ
Ｄ制御エラーを無くすことができる。
ライエッチング特性を有しているので、高精度なレジス
トパターンに対応して高精度に下地のＳｉＯ2 膜等と同
時にＲＩＥを施すことができ、ドライエッチング時のＣ
Ｄ制御エラーを無くすことができる。
【００３９】さらに、ＦＯＸ膜２１がアルカリ現像液に
より溶かされるので、ＳｉＯ2 膜６、多結晶シリコン５
及びＳｉＮ膜７に対して選択比を大きく取れ、平坦化膜
除去時のオーバーエッチングによる下地、ＳｉＯ2 膜、
Ｓｉ3 Ｎ4 膜、多結晶シリコン膜等のＣＤ制御エラーを
無くすことができる。
より溶かされるので、ＳｉＯ2 膜６、多結晶シリコン５
及びＳｉＮ膜７に対して選択比を大きく取れ、平坦化膜
除去時のオーバーエッチングによる下地、ＳｉＯ2 膜、
Ｓｉ3 Ｎ4 膜、多結晶シリコン膜等のＣＤ制御エラーを
無くすことができる。
【００４０】また、アルカリ溶液を用いてＦＯＸ膜２１
を基板１から選択的に除去するので、簡易な工程によっ
て実現することができる。同様に、レジスト現像と同じ
システムを、ＦＯＸ膜２１の除去に使用できるので、既
存の設備を有効に利用することができる。 （第２の実施形態）図３及び図４は本発明の第２の実施
形態に係る高精度レジストパターニング方法を説明する
ためのＧＣリソグラフィの工程断面図である。
を基板１から選択的に除去するので、簡易な工程によっ
て実現することができる。同様に、レジスト現像と同じ
システムを、ＦＯＸ膜２１の除去に使用できるので、既
存の設備を有効に利用することができる。 （第２の実施形態）図３及び図４は本発明の第２の実施
形態に係る高精度レジストパターニング方法を説明する
ためのＧＣリソグラフィの工程断面図である。
【００４１】図３（ａ）に示すように、各ＤＴ３は、各
ＤＴ３間の領域が各ＤＴ３の側半部を含んでエッチング
で浅く除去された後に酸化物層１０が埋込形成されるこ
とにより、ＳＴＩ領域２４が設けられている。この基板
１は、ＳＴＩ領域２４の表面と、それ以外の各ＤＴ３外
の領域の表面とで約５０ｎｍの高低差を持つ段差を有し
ている。各領域上には、ゲート酸化膜用の酸化膜１１、
多結晶シリコン配線層１２、ＷＳｉ配線層１３及びＳｉ
Ｎ層１４が順次形成されている。ＳｉＮ層１４は、前述
した段差に対応し、ＳＴＩ領域２４上方の凹領域と、各
ＤＴ３外の領域とで互いに約５０ｎｍ異なる段差を有し
ている。
ＤＴ３間の領域が各ＤＴ３の側半部を含んでエッチング
で浅く除去された後に酸化物層１０が埋込形成されるこ
とにより、ＳＴＩ領域２４が設けられている。この基板
１は、ＳＴＩ領域２４の表面と、それ以外の各ＤＴ３外
の領域の表面とで約５０ｎｍの高低差を持つ段差を有し
ている。各領域上には、ゲート酸化膜用の酸化膜１１、
多結晶シリコン配線層１２、ＷＳｉ配線層１３及びＳｉ
Ｎ層１４が順次形成されている。ＳｉＮ層１４は、前述
した段差に対応し、ＳＴＩ領域２４上方の凹領域と、各
ＤＴ３外の領域とで互いに約５０ｎｍ異なる段差を有し
ている。
【００４２】ここで、従来とは異なり、この段差を埋込
んで平坦化するようにＦＯＸ膜３１がＳｉＮ層１４全面
上に形成されている。なお、ＦＯＸ膜３１は、凹領域で
約１００ｎｍ厚で且つ凸領域で約５０ｎｍ厚となるよう
に、スピンコーティングにより塗布形成される。しかる
後、ＦＯＸ膜３１を乾燥させるため、例えば前述したベ
ーキング条件により、基板１全体がベーキングされる。
んで平坦化するようにＦＯＸ膜３１がＳｉＮ層１４全面
上に形成されている。なお、ＦＯＸ膜３１は、凹領域で
約１００ｎｍ厚で且つ凸領域で約５０ｎｍ厚となるよう
に、スピンコーティングにより塗布形成される。しかる
後、ＦＯＸ膜３１を乾燥させるため、例えば前述したベ
ーキング条件により、基板１全体がベーキングされる。
【００４３】次に、図３（ｂ）に示すように、ＦＯＸ膜
３１の全面にＡＲＣ膜３２が形成される。ＡＲＣ膜３２
上には、塗布、乾燥、露光及び現像により、各ＤＴ３間
の上方領域などを露出させるように、選択的にレジスト
層３３が形成される。
３１の全面にＡＲＣ膜３２が形成される。ＡＲＣ膜３２
上には、塗布、乾燥、露光及び現像により、各ＤＴ３間
の上方領域などを露出させるように、選択的にレジスト
層３３が形成される。
【００４４】次に、図４（ａ）に示すように、各レジス
ト層３３間で露出されたＡＲＣ膜３２がＲＩＥにより、
除去される。その後、ＦＯＸ膜３１及びその直下のＳｉ
Ｎ層１４がＲＩＥにより、除去される。これにより、所
定のパターン形状をもつＳｉＮキャップ層１４ａが形成
される。
ト層３３間で露出されたＡＲＣ膜３２がＲＩＥにより、
除去される。その後、ＦＯＸ膜３１及びその直下のＳｉ
Ｎ層１４がＲＩＥにより、除去される。これにより、所
定のパターン形状をもつＳｉＮキャップ層１４ａが形成
される。
【００４５】次に、図４（ｂ）に示すように、レジスト
層３３及びＡＲＣ膜３２をＯ2 アッシング等により除去
した後、前述したアルカリ現像液により、ＦＯＸ膜３１
が溶かされ、基板１から剥離されて除去される。しかる
後、ＳｉＮキャップ層１４ａをマスクとして、ＷＳｉ配
線層１３及び多結晶シリコン配線層１２がエッチングさ
れる。
層３３及びＡＲＣ膜３２をＯ2 アッシング等により除去
した後、前述したアルカリ現像液により、ＦＯＸ膜３１
が溶かされ、基板１から剥離されて除去される。しかる
後、ＳｉＮキャップ層１４ａをマスクとして、ＷＳｉ配
線層１３及び多結晶シリコン配線層１２がエッチングさ
れる。
【００４６】上述したように第２の実施形態によれば、
段差をもった基板１上にＦＯＸ膜３１を形成して下地段
差を平坦化し、その上にＡＲＣ膜３２を平坦に形成し、
その上にレジスト層３３を精度良くパターニングする工
程を含んでいるので、第１の実施形態と同様の効果を得
ることができる。 （他の実施形態）上記第１及び第２の実施形態は、ＲＩ
Ｅ後のＦＯＸ膜２１，３１の除去工程にアルカリ現像液
を用いた場合を説明したが、これに限らず、アルカリ現
像液に代えて、希ＨＦ溶液を用いるように変形してもよ
い。このように変形しても、本発明を同様に実施して同
様の効果を得ることができる。
段差をもった基板１上にＦＯＸ膜３１を形成して下地段
差を平坦化し、その上にＡＲＣ膜３２を平坦に形成し、
その上にレジスト層３３を精度良くパターニングする工
程を含んでいるので、第１の実施形態と同様の効果を得
ることができる。 （他の実施形態）上記第１及び第２の実施形態は、ＲＩ
Ｅ後のＦＯＸ膜２１，３１の除去工程にアルカリ現像液
を用いた場合を説明したが、これに限らず、アルカリ現
像液に代えて、希ＨＦ溶液を用いるように変形してもよ
い。このように変形しても、本発明を同様に実施して同
様の効果を得ることができる。
【００４７】また、基板１の段差、ＦＯＸ膜２１，３１
及びＡＲＣ膜２２，３２の厚さ、ＡＲＣ膜２２，３２の
材料、スピンコーティングの回転速度やベーキング条件
などは、適宜変更できることは言うまでもない。
及びＡＲＣ膜２２，３２の厚さ、ＡＲＣ膜２２，３２の
材料、スピンコーティングの回転速度やベーキング条件
などは、適宜変更できることは言うまでもない。
【００４８】また、第２の実施形態でＦＯＸ膜３１を除
去してから、ＳｉＮキャップ層１４ａをマスクにして下
地をエッチング加工したが、ＦＯＸ膜３１を残したま
ま、下地をエッチングしても良い。その他、本発明はそ
の要旨を逸脱しない範囲で種々変形して実施できる。
去してから、ＳｉＮキャップ層１４ａをマスクにして下
地をエッチング加工したが、ＦＯＸ膜３１を残したま
ま、下地をエッチングしても良い。その他、本発明はそ
の要旨を逸脱しない範囲で種々変形して実施できる。
【００４９】
【発明の効果】以上説明したように本発明によれば、Ｃ
Ｄ制御エラーを無くして信頼性を向上し得る、段差をも
った基板上の高精度レジストパターニング方法を提供で
きる。
Ｄ制御エラーを無くして信頼性を向上し得る、段差をも
った基板上の高精度レジストパターニング方法を提供で
きる。
【図１】本発明の第１の実施形態に係る高精度レジスト
パターニング方法を説明するためのＡＡリソグラフィの
工程断面図
パターニング方法を説明するためのＡＡリソグラフィの
工程断面図
【図２】同実施形態におけるＡＡリソグラフィの工程断
面図
面図
【図３】本発明の第２の実施形態に係る高精度レジスト
パターニング方法を説明するためのＧＣリソグラフィの
工程断面図
パターニング方法を説明するためのＧＣリソグラフィの
工程断面図
【図４】同実施形態におけるＧＣリソグラフィの工程断
面図
面図
【図５】従来のＡＡリソグラフィ工程の一部を示す断面
図
図
【図６】従来のＧＣリソグラフィ工程の一部を示す断面
図
図
１…基板 ２…半導体層 ３…ＤＴ ４…カラー酸化膜 ５…多結晶シリコン ６…ＳｉＯ2 薄膜 ７…ＳｉＮ膜 １０…酸化物層 １１…酸化膜 １２…多結晶シリコン配線層 １３…ＷＳｉ配線層 １４…ＳｉＮ層 １４ａ…ＳｉＮキャップ層 ２１，３１…ＦＯＸ膜 ２２，３２…ＡＲＣ膜 ２３，３３…レジスト層 ２４…ＳＴＩ領域
Claims (8)
- 【請求項１】 段差をもった基板上の高精度レジストパ
ターニング方法であって、 前記基板上に表面を平坦にするための平坦化膜を形成す
る工程と、 前記平坦化膜上に露光用の光の反射を防止するための反
射防止膜を形成する工程と、 前記反射防止膜上にフォトレジストを塗布する工程と、 前記フォトレジストを露光・現像によりパターニングし
て前記反射防止膜を部分的に露出させる工程と、 前記露出された反射防止膜から前記平坦化膜を介して前
記基板の途中の深さに至る領域をエッチングする工程
と、 前記エッチングの後、前記フォトレジスト及び前記反射
防止膜を除去する工程と、 前記平坦化膜を下地膜に対して選択的に除去する工程と
を含んでいることを特徴とする段差をもった基板上の高
精度レジストパターニング方法。 - 【請求項２】 前記段差は、１５０ｎｍ以下であること
を特徴とする請求項１に記載の段差をもった基板上の高
精度レジストパターニング方法。 - 【請求項３】 段差をもった基板上の高精度レジストパ
ターニング方法であって、 前記基板上に配線層を形成する工程と、 前記配線層上に絶縁層を形成する工程と、 前記絶縁層上に表面を平坦にするための平坦化膜を形成
する工程と、 前記平坦化膜上に露光用の光の反射を防止するための反
射防止膜を形成する工程と、 前記反射防止膜上にフォトレジストを塗布する工程と、 前記フォトレジストを露光・現像によりパターニングし
て前記反射防止膜を部分的に露出させる工程と、 前記露出された反射防止膜から前記平坦化膜及び前記絶
縁層をエッチングする工程と、 前記エッチングの後、前記フォトレジスト及び前記反射
防止膜を除去する工程と、 前記平坦化膜を選択的に除去する工程と、 前記配線層を前記絶縁層をマスクにしてエッチングする
工程とを含んでいることを特徴とする段差をもった基板
上の高精度レジストパターニング方法。 - 【請求項４】 前記段差は、５０ｎｍ以下であることを
特徴とする請求項３に記載の段差をもった基板上の高精
度レジストパターニング方法。 - 【請求項５】 前記平坦化膜の材料は、シルセスキオキ
サン化水素（hydrogen silosesquioxane）であることを
特徴とする請求項１乃至請求項４のいずれか１項に記載
の段差をもった基板上の高精度レジストパターニング方
法。 - 【請求項６】 前記平坦化膜は、スピンコーティングに
より形成されることを特徴とする請求項５に記載の段差
をもった基板上の高精度レジストパターニング方法。 - 【請求項７】 前記除去する工程は、アルカリ液により
前記平坦化膜を溶かしていることを特徴とする請求項５
又は請求項６に記載の段差をもった基板上の高精度レジ
ストパターニング方法。 - 【請求項８】 前記エッチングする工程は、反応性イオ
ンエッチングであることを特徴とする請求項５乃至請求
項７のいずれか１項に記載の段差をもった基板上の高精
度レジストパターニング方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US4559498A | 1998-03-23 | 1998-03-23 | |
| US045594 | 1998-03-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11311865A true JPH11311865A (ja) | 1999-11-09 |
Family
ID=21938826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29702098A Pending JPH11311865A (ja) | 1998-03-23 | 1998-10-19 | 段差をもった基板上の高精度レジストパターニング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11311865A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011082510A (ja) * | 2009-10-06 | 2011-04-21 | Internatl Business Mach Corp <Ibm> | 分子性ガラス材料を用いたトポグラフィ上の平坦化 |
| WO2017145808A1 (ja) * | 2016-02-24 | 2017-08-31 | 日産化学工業株式会社 | シリコン含有組成物を用いた半導体基板の平坦化方法 |
| KR20230029408A (ko) * | 2021-08-24 | 2023-03-03 | 주식회사 선익시스템 | 가공면 보호층 및 이를 이용한 실리콘 마스크 제조방법 |
-
1998
- 1998-10-19 JP JP29702098A patent/JPH11311865A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011082510A (ja) * | 2009-10-06 | 2011-04-21 | Internatl Business Mach Corp <Ibm> | 分子性ガラス材料を用いたトポグラフィ上の平坦化 |
| US9235124B2 (en) | 2009-10-06 | 2016-01-12 | Globalfoundries Inc. | Planarization over topography with molecular glass materials |
| WO2017145808A1 (ja) * | 2016-02-24 | 2017-08-31 | 日産化学工業株式会社 | シリコン含有組成物を用いた半導体基板の平坦化方法 |
| KR20180118636A (ko) * | 2016-02-24 | 2018-10-31 | 닛산 가가쿠 가부시키가이샤 | 실리콘 함유 조성물을 이용한 반도체 기판의 평탄화방법 |
| CN108885997A (zh) * | 2016-02-24 | 2018-11-23 | 日产化学株式会社 | 使用了含硅组合物的半导体基板的平坦化方法 |
| JPWO2017145808A1 (ja) * | 2016-02-24 | 2018-12-13 | 日産化学株式会社 | シリコン含有組成物を用いた半導体基板の平坦化方法 |
| US20190051518A1 (en) * | 2016-02-24 | 2019-02-14 | Nissan Chemical Corporation | Planarization method for a semiconductor substrate using a silicon-containing composition |
| US10910220B2 (en) | 2016-02-24 | 2021-02-02 | Nissan Chemical Corporation | Planarization method for a semiconductor substrate using a silicon-containing composition |
| CN108885997B (zh) * | 2016-02-24 | 2023-06-02 | 日产化学株式会社 | 使用了含硅组合物的半导体基板的平坦化方法 |
| KR20230029408A (ko) * | 2021-08-24 | 2023-03-03 | 주식회사 선익시스템 | 가공면 보호층 및 이를 이용한 실리콘 마스크 제조방법 |
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