JPH11312301A - 磁気ディスクメモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成でＭＲヘッドの断線・短絡といっ
たような異常状態を検出する検出回路、ＭＲヘッドの異
常を検出しつつ、高感度で高周波までの動作を実現した
磁気ディスクメモリ装置を提供する。 【解決手段】 円盤状の磁気記憶媒体に回路の接地電位
を与え、ＭＲヘッドの一端に上記回路の接地電位を与え
て上記ＭＲヘッドの他端に所定のバイアス電流を供給し
て他端からの読み出し信号を、ゲートが供給されドレイ
ンに上記回路の接地電位が与えられた第１導電型の第１
増幅ＭＯＳＦＥＴと、ゲートにバイアス電圧が印加さ
れ、上記第１増幅ＭＯＳＦＥＴとソースが共通接続され
た第２導電型の第２増幅ＭＯＳＦＥＴと、上記第２導電
型の第２増幅ＭＯＳＦＥＴのドレインに設けられた負荷
回路設とによりリード初段アンプを構成し、上記バイア
ス電流に対応した電流を抵抗手段似流して検出電圧を形
成し、かかる検出電圧との関係において上記ＭＲヘッド
の実質的な短絡状態又は断線状態と見なされるような基
準電圧とを電圧比較することにより異常検出を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、磁気ディスクメ
モリ装置に関するものであり、特に読み出しヘッドとし
てＭＲ（磁気抵抗効果素子）ヘッドを用いるものの異常
検出技術に利用して有効な技術に関するものである。

【０００２】

【従来の技術】ＣＭＯＳで構成されたＭＲヘッド用リー
ドアンプの例として、アイ・イー・イー・イー ジャー
ナル オブ ソリッドステート サーキッツ(IEEE JOUR
NAL OFSOLID STATE CIRCUITS)第29巻No.12 、 1994 年1
2月、第1589頁〜第1595頁がある。上記文献に記載のリ
ードアンプは、増幅ＭＯＳＦＥＴを介してＭＲヘッドに
バイアス電流を流し、磁気抵抗の変化に対応した読み出
し電流を取り出すようにするものである。

【０００３】

【発明が解決しようとする課題】上記ＭＲヘッドは、デ
ィスク円板と微小な距離（例えば数ｎｍ〜数十ｎｍ）を
もって浮いている。このようなほとんど接触していると
みなされるような距離で、ディスク円板は高速回転して
おり、ＭＲヘッドもトラックアドレスに対応して位置を
変えるために動く。このため、ディスク円板とＭＲヘッ
ドは動作中において実際には何回も接触することにな
る。このような接触によってＭＲヘッドの断線状態や短
絡状態あるいはそれらに至らなくとも特性が劣化して読
み出しに不都合が生じることが予測される。

【０００４】この発明の目的は、簡単な構成でＭＲヘッ
ドの断線・短絡といったような異常状態を検出する検出
回路を備えた磁気ディスクメモリ装置を提供することに
ある。この発明の他の目的は、ＭＲヘッドの異常を検出
しつつ、高感度で高周波までの動作を実現した磁気ディ
スクメモリ装置を提供することにある。この発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、円盤状の磁気記憶媒体に回
路の接地電位を与え、ＭＲヘッドの一端に上記回路の接
地電位を与えて上記ＭＲヘッドの他端に所定のバイアス
電流を供給して他端からの読み出し信号を、ゲートが供
給されドレインに上記回路の接地電位が与えられた第１
導電型の第１増幅ＭＯＳＦＥＴと、ゲートにバイアス電
圧が印加され、上記第１増幅ＭＯＳＦＥＴとソースが共
通接続された第２導電型の第２増幅ＭＯＳＦＥＴと、上
記第２導電型の第２増幅ＭＯＳＦＥＴのドレインに設け
られた負荷回路設とによりリード初段アンプを構成し、
上記バイアス電流に対応した電流を抵抗手段似流して検
出電圧を形成し、かかる検出電圧との関係において上記
ＭＲヘッドの実質的な短絡状態又は断線状態と見なされ
るような基準電圧とを電圧比較することにより異常検出
を行う。

【０００６】

【発明の実施の形態】図１には、この発明に係る磁気デ
ィスクメモリ装置ないしハードディスクドライブ装置の
一実施例における読み出し系要部構成図が示されてい
る。磁気記憶媒体としての磁気ディスク円板（ハードデ
ィスク）は、駆動機構としてのモータＭＯＴにより回転
駆動される。このモータＭＯＴによる回転軸を介して磁
気ディスク円板の表面磁性体には回路の接地電位ＧＮＤ
が与えられる。このように接地電位ＧＮＤを与えるの
は、回転する磁気ディスク円板に溜まる不所望な電荷を
抜くために好都合であるからである。読み出し用のＭＲ
ヘッドは、上記ディスク円板との放電を防ぐために、そ
の一端が上記回路の接地電位ＧＮＤに接続され、実質的
に同電位にされる。

【０００７】上記のようにＭＲヘッドの一端に回路の接
地電位ＧＮＤを与えると、その他端の電圧は、通常ＭＲ
ヘッドの抵抗地が４０Ω程度であり、それに流すバイア
ス電流は１０ｍＡ程度なので、０．４Ｖ程度の微小な電
圧にしかならない。そして、磁気ディスクの高記憶密度
に対応して高周波数までの信号読み出しを行うようにす
るために電圧信号として取り出す必要がある。なぜな
ら、上記ＭＲヘッドから磁気抵抗変化に対応した電流信
号を取り出すようにした場合、前記のようにＭＲヘッド
とリード初段アンプとを接続するワイヤーのインダクタ
ンス成分が直接作用して高周波信号の取り出すを制限し
てしまうからである。

【０００８】したがって、上記のようにＭＲヘッドの他
端から磁気ディスク円板の磁気記憶情報に対応した電圧
信号として取り出すようにするために次のようなバイア
ス回路が用いられる。上記ＭＲヘッドの他端には、Ｐチ
ャンネル型ＭＯＳＦＥＴＭＰ１を通して電源電圧ＶＤＤ
（例えば３．３Ｖ〜５Ｖ）からバイアス電流が供給され
る。上記Ｐチャンネル型ＭＯＳＦＥＴＭＰ１のゲートに
は、基準電圧Ｖref と上記ＭＲヘッドの他端の電圧とを
受けるフードバックアンプＦＢ１の出力信号が供給され
る。上記ＭＯＳＦＥＴＭＰ１のゲートとソース間には交
流成分をバイパスさせる大きな容量値を持つキャパシタ
Ｃが設けられる。

【０００９】これにより、上記ＭＲヘッドの他端には、
上記フィードバックアンプＦＢ１とＰチャンネル型ＭＯ
ＳＦＥＴＭＰ１及びキャパシタＣにより上記基準電圧Ｖ
refに対応したＤＣボルテージバイアスが与えられ、上
記磁気記憶情報に対応した微小な交流信号を取り出すこ
とができる。なお、ＭＯＳＦＥＴは、金属−酸化膜−半
導体電界効果トランジスタの他に金属−絶縁膜−半導体
（ＭＩＳ）ＦＥＴも含む意味で用いている。そして、Ｍ
ＯＳＦＥＴのゲート電極は、金属ばかりでなく導電性多
結晶シリコンなども含むものである。

【００１０】上記広帯域の読み出し信号を増幅を高感度
で行うためには、上記のような低電圧の振幅の読み出し
電圧信号を直接に増幅する必要があり、次のようなリー
ド初段アンプが用いられる。上記ＭＲヘッドの他端から
得られる微小な電圧信号は、Ｐチャンネル型の増幅ＭＯ
ＳＦＥＴＭＰ２のゲートに供給される。この増幅ＭＯＳ
ＦＥＴＭＰ２のドレインは、回路の接地電位ＧＮＤに接
続される。上記増幅ＭＯＳＦＥＴＭＰ２のソースは、ゲ
ートにＤＣバイアス電圧が与えられたＮチャンネル型の
増幅ＭＯＳＦＥＴＭＮ１のソースと接続される。つま
り、増幅ＭＯＳＦＥＴＭＰ２とＭＮ１は、ソースを共通
接続したいわゆる変形差動形態にされる。上記Ｎチャン
ネル型の増幅ＭＯＳＦＥＴＭＮ１のドレインと電源電圧
ＶＤＤとの間には負荷素子が設けられる。そして、上記
増幅ＭＯＳＦＥＴＭＮ１のドレインから出力信号を得る
ようにするものである。

【００１１】上記の構成では、上記低電圧で微小な信号
振幅の読み出し信号は、直接に変形差動のＰチャンネル
型ＭＯＳＦＥＴＭＰ２とＭＮ１により増幅されるもので
あるので、Ｓ／Ｎ比のよい高感度の増幅動作を行わせる
ことができる。つまり、電源装置の簡素化のためにリー
ド初段アンプを含めた信号処理回路を１電源で動作させ
るようにする場合、上記低電圧で小振幅の電圧信号をダ
イオードや抵抗等を用いてレベルシフトして、Ｎチャン
ネル型ＭＯＳＦＥＴ等の増幅ＭＯＳＦＥＴのゲートに供
給することも可能である。しかしながら、このようなレ
ベルシフト動作を行わせると、上記ダイオードや抵抗で
発生する熱雑音等によって上記Ｓ／Ｎ比が劣化して高感
度のセンス動作ができなくなってしまうという問題が生
じるのである。

【００１２】電源回路ＰＯＷは、上記リード初段アンプ
及び後述するような後段アンプやライトアンプ等を含む
半導体集積回路装置の動作電圧ＶＤＤと、上記モータＭ
ＯＴの駆動電圧ＶＭＯを発生させる。上記電圧ＶＤＤと
ＶＭＯは、特に制限されないが、磁気ディスク円板が
２．５インチでは約５Ｖのような同一の電圧を形成し、
３．５インチではモータ駆動電圧ＶＭＯが１２Ｖのよう
な高い電圧にされる。この場合、電圧ＶＤＤとＶＭＯは
同じく極性の電圧であるから、例えば上記ＶＭＯを形成
し、それを降圧して５Ｖのような上記ＶＤＤを形成する
ようにする。このような構成とすることにより、リード
初段アンプだけで正極性と負極性の２つの電源電圧を用
いる場合に比べて、磁気ディスクメモリ装置の電源装置
の小型軽量化が可能になる。

【００１３】ＭＲヘッドは、周知のように半導体素子と
同じ微細加工技術によりウェハ上で作られており、その
寿命と信頼性のために電流のマイグレーション等は半導
体素子と同じか、それ以上に厳しく考慮しなければなら
ない。このため、上記のような電流バイアス方式では、
上記のような電流のマイグレーションに対して十分な配
慮を行う必要がある。ＭＲヘッドは、前記のようにディ
スク円板と微小な距離をもって浮いている。このような
ほとんど接触しているとみなされるような距離で、ディ
スク円板は高速回転しており、ＭＲヘッドもトラックア
ドレスに対応して位置を変えるために動くため、ディス
ク円板とＭＲヘッドは動作中において接触して上記高さ
が小さくなって接触によって電流のマイグレーションに
よる断線状態等の異常が発生する可能性が高くなる。

【００１４】この実施例では、上記ＭＲヘッドの断線等
の異常を検出するたのオープン（断線）、ショート（短
絡）の異常検出回路が設けられる。上記のようなオープ
ン・ショートの検出のために、ＭＲヘッドのバイアス電
流が利用される。つまり、この実施例のリード初段アン
プでは、ＭＲヘッドの両端に発生する電圧が一定になる
ようなバイアス電流を供給するものである。このこと
は、ＭＲヘッドの抵抗値の変化やバラツキに対応して上
記バイアス電流が変化することを意味する。

【００１５】この発明では、上記のようなバイアス電流
がＭＲヘッドの抵抗値に反映されていることに着目し、
上記バイアス電流をＭＲヘッドに供給するＰチャンネル
型ＭＯＳＦＥＴＭＰ１と電流ミラー形態にされたＰチャ
ンネル型ＭＯＳＦＥＴＭＰ７が設けられる。上記オープ
ン・ショート検出回路は、上記Ｐチャンネル型ＭＯＳＦ
ＥＴＭＰ７から供給される電流を監視し、そのオープン
状態とショート状態トを検出し、異常検出信号ＡＬを出
力させる。

【００１６】図２には、この発明に係る磁気ディスクメ
モリ装置における読み出し系回路及び上記読み出し系回
路を利用した異常検出回路の一実施例の概略回路図が示
されている。同図には、上記ＭＲヘッドにバイアス電圧
を供給するバイアス回路、リード初段アンプ、及び異常
検出回路の回路ブロックが示されている。

【００１７】上記ＭＲヘッドにバイアス電圧を供給する
バイアス回路は、次の各回路から構成される。前記のよ
うにＭＲヘッドにバイアス電流を供給するＰチャンネル
型ＭＯＳＦＥＴＭＰ１のソースは、電源電圧ＶＤＤに接
続され、そのゲートとソース間には前記キャパシタＣ０
が接続されている。図示しない定電流回路で形成された
定電流Ｉ１を抵抗Ｒ１に流すことにより上記ＭＲヘッド
に与えられるべきバイアス電圧に対応した基準電圧Ｖre
f が形成される。

【００１８】上記基準電圧Ｖref は、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ３とソースに設けられた定電流源Ｉ２によ
り構成されるソースフォロワ回路を通してレベルシフト
されて、フィードバックアンプＦＢ１を構成する一方の
入力であるＮチャンネル型の差動ＭＯＳＦＥＴＱ１のゲ
ートに供給される。上記一端が接地電位ＧＮＤにされた
ＭＲヘッドの他端の電圧Ｖ１は、上記同様なＰチャンネ
ル型ＭＯＳＦＥＴＱ４とソースに設けられた定電流源Ｉ
２により構成されるソースフォロワ回路を通してレベル
シフトされて、フィードバックアンプＦＢ１を構成する
他方の入力であるＮチャンネル型の差動ＭＯＳＦＥＴＱ
２のゲートに供給される。上記差動ＭＯＳＦＥＴＱ１と
Ｑ２の共通化されたソースと回路の接地電位ＧＮＤとの
間には、定電流負荷としての抵抗Ｒ２が設けられる。

【００１９】上記差動ＭＯＳＦＥＴＱ１とＱ２のドレイ
ンと電源電圧ＶＤＤには、電流ミラー形態にされてアク
ティブ負荷回路を構成するＰチャンネル型ＭＯＳＦＥＴ
Ｑ５とＱ６が設けられる。上記増幅ＭＯＳＦＥＴＱ１の
ドレイン出力が抵抗Ｒ３を介して上記ＭＲヘッドにバイ
アス電流を供給するＰチャンネル型ＭＯＳＦＥＴＭＰ１
のゲートに供給される。これにより、ＭＲヘッドの他端
側の電圧Ｖ１の直流成分は、上記基準電圧Ｖref と等し
くなるようなＤＣフィードバックがかかり、定電圧でバ
イアスされる。

【００２０】上記ＭＲヘッドの他端に現れる微小電圧信
号は、前記説明したような変形差動ＭＯＳＦＥＴＭＰ２
とＭＮ１により増幅される。この変形差動増幅回路で
は、特に制限されないが、上記電圧信号を増幅して電流
信号Δｉとして取り出すものである。このため、負荷回
路として、定電流負荷回路が設けられる。つまり、図示
しない定電流回路により形成された定電流をダイオード
形態のＰチャンネル型ＭＯＳＦＥＴＭＰ６に流し、かか
るＭＯＳＦＥＴＭＰ６と電流ミラー形態にされたＰチャ
ンネル型ＭＯＳＦＥＴＭＰ３によりバイアス電流Ｉｂを
流すようにするものである。

【００２１】Ｎチャンネル型の増幅ＭＯＳＦＥＴＭＮ１
のゲートに与えられるバイアス電圧ＶＢは、後述するよ
うに上記ＭＯＳＦＥＴＭＰ３と同様なバイアス電流が上
記増幅ＭＯＳＦＥＴＭＮ１に対応されて、それと同じサ
イズにされたダミーＭＯＳＦＥＴに流すようにすること
により形成される。無信号時あるいは直流的にみると、
上記増幅回路を構成するＭＯＳＦＥＴＭＰ２、ＭＮ１及
びＭＰ３と、上記バイアス電圧ＶＢを形成するバイアス
回路とがコピー回路となるようにしている。上記ＭＯＳ
ＦＥＴＭＰ３のゲートとソース間には、キャパシタＣ２
が設けられ、ＭＯＳＦＥＴＭＮ１のゲートと接地電位と
の間には、キャパシタＣ１が設けられて、ノイズキャン
セルを行うとともに後述するようにコピー回路でのオフ
セット調整のための電圧保持を行う。

【００２２】直流的にバランスされた状態では、増幅Ｍ
ＯＳＦＥＴＭＮ１のドレイン電流Ｉａと上記負荷素子と
してのＰチャンネル型ＭＯＳＦＥＴＭＰ３からのドレイ
ン電流Ｉｂが等しくされており、そのためにセンス電流
Δｉは零になっている。上記磁気ディスク円板に記憶さ
れた磁気情報によりＭＲヘッドの抵抗値が変化すると、
それに対応して電圧Ｖ１が微小電圧だけ変化する。例え
ば、上記電圧Ｖ１が交流的にΔＶだけ上昇することによ
り、増幅ＭＯＳＦＥＴＭＰ２とＭＮ１を通して流れる電
流ＩａがΔｉだけ減少したとする。これに対して、上記
負荷素子から供給される電流Ｉｂは変化しないから、そ
の差分に対応した余り電流Δｉ分を取り出しようにする
ものである。

【００２３】上記ＭＲヘッドの異常を検出するために、
上記Ｐチャンネル型ＭＯＳＦＥＴＭＰ１と電流ミラー形
態にされたＰチャンネル型ＭＯＳＦＥＴＭＰ７が設けら
れる。このＭＯＳＦＥＴＭＰ７のドレインには、抵抗Ｒ
５が接続される。特に制限されないが、上記ＭＯＳＦＥ
ＴＭＰ１とＭＰ７のサイズを等しくして、同じバイアス
電流Ｉｂを流すようにした場合、上記抵抗Ｒ５の抵抗値
は上記ＭＲヘッドの正常状態での抵抗値と同じくされ
る。例えば、一般的なＭＲヘッドの抵抗値は約４０Ω程
度であるので、上記抵抗Ｒ５も４０Ωに設定される。

【００２４】この実施例では、特に制限されないが、上
記ＭＲヘッドの抵抗値が２０Ωに低下したときにはそれ
をショートと見做し、上記抵抗値が８０Ωに増大したと
きにはオープンと見做して異常を検出するようにされ
る。上記オープン状態を検出するための電圧比較回路Ｖ
Ｃ１には、非反転入力（＋）に上記抵抗Ｒ５で発生した
検出電圧が供給され、反転入力（−）に抵抗Ｒ６で形成
した基準電圧が形成される。上記ＭＲヘッドの抵抗値が
８０Ωになると、その電流は上記正常状態でのバイアス
電流の１／２の電流が流れる。したがって、上記抵抗Ｒ
５で発生する電圧も１／２に減少する。このように減少
した電圧を検出するため、上記抵抗Ｒ６に流す定電流Ｉ
４の電流値を上記正常時のバイアス電流に合わせると抵
抗Ｒ６の抵抗値は、上記抵抗Ｒ５の１／２の抵抗値に対
応した２０Ωにされる。これにより、上記のようにＭＲ
ヘッドの抵抗値がオープン状態と見做されるような８０
Ω以上に大きくなると、上記抵抗Ｒ５に発生する検出電
圧が抵抗Ｒ６で形成された基準電圧以下となり、電圧比
較回路ＶＣ１はロウレベルの出力信号ＶＯ１を形成す
る。

【００２５】上記ショート状態を検出するための電圧比
較回路ＶＣ２には、反転入力（−）に上記抵抗Ｒ５で発
生した検出電圧が供給され、非反転入力（＋）に抵抗Ｒ
７で形成した基準電圧が形成される。上記ＭＲヘッドの
抵抗値が２０Ωになると、その電流は上記正常状態での
バイアス電流の２倍の電流が流れる。したがって、上記
抵抗Ｒ５で発生する電圧も２倍に増大する。このように
増大した電圧を検出するため、上記抵抗Ｒ７に流す定電
流Ｉ４の電流値を上記正常時のバイアス電流に合わせる
と抵抗Ｒ６の抵抗値は、上記抵抗Ｒ５の２倍の抵抗値に
対応した８０Ωにされる。これにより、上記のようにＭ
Ｒヘッドの抵抗値がショート状態と見做されるような２
０Ω以上以下に小さくなると、上記抵抗Ｒ５に発生する
検出電圧が抵抗Ｒ７で形成された基準電圧以上となり、
電圧比較回路ＶＣ２はロウレベルの出力信号ＶＯ２を形
成する。

【００２６】この実施例では、上記オープン・ショート
の検出信号ＶＯ１とＶＯ２とは、アンドゲート回路ＡＮ
Ｄを通して出力される。つまり、上記検出信号ＶＯ１の
ロウレベルによるオープン検出時には、アンドゲート回
路ＡＮＤの出力信号／ＡＬがロウレベルになって異常状
態を出力する。同様に、上記検出信号ＶＯ２のロウレベ
ルによるショート検出時には、アンドゲート回路ＡＮＤ
の出力信号／ＡＬがロウレベルになって異常状態を出力
する。つまり、上記検出信号ＶＯ１とＶＯ２が共にハイ
レベル（論理１）のときが正常状態であり、上記信号／
ＡＬがハイレベルになるものであり、かかる信号／ＡＬ
がハイレベルのときが上記リード初段アンプの出力が有
効にされる。

【００２７】図３には、上記電圧比較回路の一実施例の
回路図が示されている。図３（Ａ）には、前記電圧比較
回路ＶＣ１が示され、図３（Ｂ）には前記電圧比較回路
ＶＣ２が示されている。図３（Ａ）において、上記のよ
うに抵抗Ｒ５，Ｒ６で形成される電圧は、接地電位を基
準にした小さい電圧であり、それを差動ＭＯＳＦＥＴに
より直接比較するのが難しい。そこで、前記フィードバ
ックアンプＦＢ１と同様に、上記抵抗Ｒ５で形成された
電圧を受ける非反転入力（＋）には、Ｐチャンネル型Ｍ
ＯＳＦＥＴとソースに設けられた定電流源Ｉａにより構
成されるソースフォロワ回路がレベルシフト回路として
設けられる。このレベルシフト回路を通してレベルシフ
トされた検出電圧ＶＭが電圧比較回路ＶＣ１を構成する
Ｎチャンネル型の一方の差動ＭＯＳＦＥＴのゲートに供
給される。上記抵抗Ｒ６で形成された電圧ＶＯを受ける
反転入力（−）には、Ｐチャンネル型ＭＯＳＦＥＴとソ
ースに設けられた定電流源Ｉａにより構成されるソース
フォロワ回路がレベルシフト回路として設けられる。こ
のレベルシフト回路を通してレベルシフトされた基準電
圧が電圧比較回路ＶＣ１を構成する他方のＮチャンネル
型の差動ＭＯＳＦＥＴのゲートに供給される。特に制限
されないが、上記差動ＭＯＳＦＥＴのドレインには、電
流ミラー形態のＰチャンネル型ＭＯＳＦＥＴがアクティ
ブ負荷回路として設けられる。

【００２８】図３（Ｂ）においても同様に、上記抵抗Ｒ
５で形成された電圧ＶＭを受ける反転入力（−）には、
Ｐチャンネル型ＭＯＳＦＥＴとソースに設けられた定電
流源Ｉａにより構成されるソースフォロワ回路がレベル
シフト回路として設けられる。このレベルシフト回路を
通してレベルシフトされた検出電圧が電圧比較回路ＶＣ
２を構成するＮチャンネル型の一方の差動ＭＯＳＦＥＴ
のゲートに供給される。上記抵抗Ｒ７で形成された電圧
ＶＳを受ける非反転入力（＋）には、Ｐチャンネル型Ｍ
ＯＳＦＥＴとソースに設けられた定電流源Ｉａにより構
成されるソースフォロワ回路がレベルシフト回路として
設けられる。このレベルシフト回路を通してレベルシフ
トされた基準電圧が電圧比較回路ＶＣ２を構成する他方
のＮチャンネル型の差動ＭＯＳＦＥＴのゲートに供給さ
れる。特に制限されないが、上記差動ＭＯＳＦＥＴのド
レインには、電流ミラー形態のＰチャンネル型ＭＯＳＦ
ＥＴがアクティブ負荷回路として設けられる。

【００２９】上記のようにＭＲヘッドに供給されるバイ
アス電流は１０ｍＡ程度もの比較的大きな電流を流すも
のである。これと同様な電流を上記異常検出動作のため
に流すのは得策ではない。つまり、低消費電力化を図る
ために、ＭＯＳＦＥＴＭＰ７のサイズを小さくするなど
して、例えば１／１００に減少させて上記抵抗Ｒ５〜Ｒ
７に流れる電流を０．１ｍＡに低減させ、その代りに抵
抗Ｒ５〜Ｒ６の抵抗を１００倍に大きくすれば、上記と
同様な動作を行うようにすることができる。上記抵抗Ｒ
５〜Ｒ６の抵抗値を上記レベルシフト回路でのレベルシ
フト分も考慮して大きく形成すれば、レベルシフト回路
も省略できる。

【００３０】図４には、この発明に係る磁気ディスクメ
モリ装置における読み出し系回路の一実施例の回路図が
示されている。同図には、上記ＭＲヘッドにバイアス電
圧を供給するバイアス回路、リード初段アンプと、及び
かかるリード初段アンプにバイアス電圧を供給するバイ
アス回路、及び増幅された読み出し電流を増幅する後段
増幅回路の回路ブロックも合わせて描かれている。

【００３１】ＭＲヘッドの他端に現れる微小電圧信号
は、前記説明したような変形差動ＭＯＳＦＥＴＭＰ２と
ＭＮ１により増幅される。この変形差動増幅回路では、
上述のようにＭＲヘッドで形成された上記電圧信号を増
幅して電流信号Δｉとして取り出すものである。このた
め、負荷回路として、定電流負荷回路が設けられる。つ
まり、図示しない定電流回路により形成された定電流を
ダイオード形態のＰチャンネル型ＭＯＳＦＥＴＭＰ６に
流し、かかるＭＯＳＦＥＴＭＰ６と電流ミラー形態にさ
れたＰチャンネル型ＭＯＳＦＥＴＭＰ３によりバイアス
電流Ｉｂを流すようにするものである。

【００３２】Ｎチャンネル型の増幅ＭＯＳＦＥＴＭＮ１
のゲートに与えられるバイアス電圧を形成するため、上
記ＭＯＳＦＥＴＭＰ６には、電流ミラー形態にされたＰ
チャンネル型ＭＯＳＦＥＴＭＰ５が設けられ、上記ＭＯ
ＳＦＥＴＭＰ３と同様なバイアス電流Ｉｂを形成し、上
記増幅ＭＯＳＦＥＴＭＮ１に対応されて、それと同じサ
イズにされたダミーＭＯＳＦＥＴＭＮ２に流すようにさ
れる。上記ＭＯＳＦＥＴＭＮ２は、ゲートとドレインと
が共通接続される。上記ＭＯＳＦＥＴＭＮ２のソースに
は、上記増幅ＭＯＳＦＥＴＭＰ２に対応されて、それと
同じゲート長及びゲート幅のサイズにされたダミーＭＯ
ＳＦＥＴＭＰ４のソースが接続される。このＭＯＳＦＥ
ＴＭＰ４のドレインは、回路の接地電位が与えられると
ともに、ゲートには上記基準電圧Ｖref が供給される。

【００３３】これにより、Ｐチャンネル型ＭＯＳＦＥＴ
ＭＰ２とＭＮ４には、直流的には同じ基準電圧Ｖref が
与えられ、それと対をなすＮチャンネル型ＭＯＳＦＥＴ
ＭＮ１とＭＮ２のドレインには、同じ定電流Ｉ３に対応
して形成されたバイアス電流Ｉｂが流れるようにされる
ため、かかるバイアス電流ＩｂでのＰチャンネル型ＭＯ
ＳＦＥＴＭＰ４とＭＮ２のしきい値電圧に対応してバイ
アス電圧を形成し、抵抗Ｒ４を介して増幅ＭＯＳＦＥＴ
ＭＮ１のゲートにバイアス電圧を供給するものである。
無信号時あるいは直流的にみると、上記増幅回路を構成
するＭＯＳＦＥＴＭＰ２、ＭＮ１及びＭＰ３と、バイア
ス回路を構成するＭＯＳＦＥＴＭＰ４、ＭＮ２及びＭＰ
５はコピー回路となっており、Ｐチャンネル型ＭＯＳＦ
ＥＴＭＰ２とＭＰ４には、同じバイアス電圧Ｖ１＝Ｖre
f が与えられ、Ｎチャンネル型ＭＯＳＦＥＴＭＮ１とＭ
Ｎ２には、同じ定電流Ｉ３に基づいて電流Ｉｂが流れる
ようにバランスされているために、Ｉｂ＝Ｉａとなる。
そして、上記ＭＯＳＦＥＴＭＰ３のゲートとソース間に
は、キャパシタＣ２が設けられ、ＭＯＳＦＥＴＭＮ１の
ゲートと接地電位との間には、キャパシタＣ１が設けら
れて、ノイズキャンセルを行うとともに後述するように
上記コピー回路でのオフセット調整のための電圧保持を
行う。

【００３４】上記状態のような直流的にバランスされた
状態では、増幅ＭＯＳＦＥＴＭＮ１のドレイン電流Ｉａ
と上記負荷素子としてのＰチャンネル型ＭＯＳＦＥＴＭ
Ｐ３からのドレイン電流Ｉｂが等しくされており、その
ためにセンス電流Δｉは零になっている。上記磁気ディ
スク円板に記憶された磁気情報によりＭＲヘッドの抵抗
値が変化すると、それに対応して電圧Ｖ１が微小電圧だ
け変化する。例えば、上記電圧Ｖ１が交流的にΔＶだけ
上昇することにより、増幅ＭＯＳＦＥＴＭＰ２とＭＮ１
を通して流れる電流ＩａがΔｉだけ減少したとする。こ
れに対して、上記負荷素子から供給される電流Ｉｂは変
化しないから、その差分に対応した余り電流Δｉ分がＣ
ＭＡ（カレントモードアンプ）回路に流れ込むこととな
る。逆に、上記電圧Ｖ１が交流的にΔＶだけ減少するこ
とにより、増幅ＭＯＳＦＥＴＭＰ２とＭＮ１を通して流
れる電流ＩａがΔｉだけ増加したとする。これに対し
て、上記負荷素子から供給される電流Ｉｂは変化しない
から、その差分に対応した不足分の電流Δｉ分がＣＭＡ
（カレントモードアンプ）回路から供給される。

【００３５】ＣＭＡ回路は、上記のようなシングル入力
の電流信号を互いに逆相に動く差動の相補電流信号に変
換する回路である。このような相補差動電流を抵抗Ｒｏ
に流して電圧信号ＶｘとＶｙに増幅変換するとともに後
段アンプＡｍｐを通して読み出し信号として出力させ
る。

【００３６】上記のようなコピー回路において、上記定
電流Ｉ３のカレントコピーが正確で設計通りにＩｂ＝Ｉ
ａであれば直流的なオフセット電流が生じない。つま
り、無信号時にΔｉは零にされる。しかしながら、プロ
セスバラツキ等により無信号時でも電流ＩｂとＩａの差
分に対応したオフセット電流がＣＭＡ回路に流れて、そ
れが出力信号にオフセット電圧として現れてしまうこと
が考えられる。

【００３７】そこで、上記電圧ＶｘとＶｙが直流的には
零になるようなオフセット補償用のフィードバックアン
プＦＢ２が設けられる。このフィードバックアンプＦＢ
２は、上記電圧ＶｘとＶｙを受けて、それに対応した電
流信号を形成して上記ＭＯＳＦＥＴＭＮ２のドレインに
流すようにする。この電流によりキャパシタＣ１を直流
的にはチャージ／ディスチャージしてＭＯＳＦＥＴＭＮ
１のバイアス電圧を制御し、直流的には上記Ｉｂ＝Ｉａ
になるように設定する。なお、このフィードバックアン
プＦＢ２は、上記ＣＭＡ回路の出力の直流オフセットが
零になるように動作するものであるので、次に説明する
ような電流ミラー回路を用いたＣＭＡ回路を含めてオフ
セット調整を行うようにすることができるものである。
キャパシタＣ１は、上記ノイズ除去用のために、上記Ｄ
Ｃフィードバックのための交流カット用の容量としての
２つの役割を持つものである。

【００３８】図５には、この発明に係るハードディスク
装置の一実施例のブロック図が示されている。この発明
に係るハードディス装置は、記憶媒体としての複数のデ
ィスク円板と、それらのディスク円板を駆動するモータ
と、上記ディスク円板の両面に記憶された磁気記憶情報
をそれぞれ読み出す複数かちなるＭＲヘッドと、かかる
ＭＲヘッドに対応して設けられる複数のリードアンプ、
後段アンプを備えたリードアンプＬＳＩと、上記リード
アンプＬＳＩの出力信号を受けて信号処理を行う信号処
理ＬＳＩと、上位装置とのインターフェイスとから構成
される。上記ディスク円板は、その中心部がモータによ
り回転させられる共通の回転軸に取付けられ、かかる回
転軸に接地電位が与えられることにより、上記複数のデ
ィスク円板の記憶面の電位が接地電位にされる。同図で
は、リードアンプＬＳＩには書き込み系の各回路が省略
されており、それに対応して書き込み用の磁気ヘッドも
省略されている。

【００３９】前記のように１つのリードアンプＬＳＩに
８個のリード初段アンプを設けた構成では、１つのリー
ドアンプＬＳＩが搭載されたものでは、最大４枚のディ
クス円板を持つものに適用が可能である。これよりも多
い枚数のディスク円板を持つものでは、後述するように
複数のリードアンプＬＳＩが設けられ、信号処理ＬＳＩ
に対して並列に接続され、前記チップ選択信号ＣＳによ
り選択されたものが上記信号処理ＬＳＩと実質的に接続
される。

【００４０】上記ポストアンプ出力としての上記後段ア
ンプの一対の出力信号（リード出力）は、特に制限され
ないが、ＤＣ出力オフセットをカットするよう比較的大
きな容量値を持つキャパシタを介して信号処理ＬＳＩに
含まれるＡＧＣ（自動利得制御）アンプに供給される。
このＡＧＣアンプの出力信号は、波形整形回路により波
形整形され、パルス化回路によりパルス信号として磁気
ディスク制御回路等の上位装置に伝えられる。同様に、
上記各ＭＲヘッド用リードアンプに設けられた異常検出
回路の異常検出信号ＡＬ０〜ＡＬ７は、信号処理ＬＳＩ
を通して上位装置に伝えられ、異常信号に対応したＭＲ
ヘッドからの読み出しを停止させたり、データを無効に
する等種々のＭＲヘッドの異常に対応した動作処理が行
われるものである。

【００４１】ハードディスク装置の大記憶容量化のため
に上記リードアンプＬＳＩが複数個搭載された場合、そ
れぞれに対応したポストアンプ出力としての後段アンプ
は、他のリードアンプＬＳＩの後段アンプの出力端子と
共通に接続される。上記チップ選択信号により選択され
た１つのリードアンプＬＳＩの出力信号のみが前記キャ
パシタを通してＡＧＣアンプに伝えられるようにするた
めに、上記後段アンプは、出力ハイインピーダンスを含
む３状態出力機能を持つようにされる。言い換えるなら
ば、非選択状態に置かれるリードアンプＬＳＩの後段ア
ンプ出力がハイインピーダンス状態にされて、上記選択
されたリードアンプＬＳＩの後段アンプの出力信号のみ
が有効とされる。

【００４２】図示しないが、上位装置から信号処理ＬＳ
Ｉに含まれるライト補正回路を介して上記リードアンプ
ＬＳＩに含まれるライトデータ入力バッファに書き込み
データが供給される。書き込みデータはデータ入力用の
分周回路に入力される。この分周回路の出力信号が、複
数からなるライトドライバの入力に共通に伝えられ、選
択信号により選択されたものに対応したライトドライバ
が動作状態となって磁気ヘッドを駆動して書き込み動作
を行うものである。

【００４３】この実施例ではＭＲ素子にバイアス電流Ｉ
を流して、そこで発生する電圧降下（Ｉ・Ｒ）を読み出
し電圧として得るものである。ＭＲ素子の他のバイアス
方式としてＭＲ素子にバイアス電圧Ｖを印加してそこで
発生する電流（Ｖ／Ｒ）を読み出し信号として得るもの
もある。この構成では、ＭＲ膜の高さが磨耗によって減
少したりあるいは、製造バラツキによって高さそのもの
にもバラツキが生じた場合でもほぼ同じ電流が流れるよ
うにできる。これにより、かかるバイアス方式では、Ｍ
Ｒ素子の寿命と信頼性のために電流のマイグレーション
に対しては格別な配慮を不要になると考えられる。

【００４４】しかしながら、単純に電流（Ｖ／Ｒ）を読
み出し信号として得る場合には、ＭＲヘッドとリードア
ンプ（リード／ライトＩＣの内部）を接続するボンディ
ングワイヤーの持つインダクタンス成分が直列に接続さ
れる形態となる。このため、上記のようにＭＲヘッドに
流れる電流をそのままセンスするものとすると、高周波
領域での信号読み出しが劣化ないし不能になり、高記憶
密度に向かない。

【００４５】したがって、この実施例のように、ＭＲヘ
ッドに対しては上記直流成分のみをフィードバックされ
てバイアス電圧を与え、ＭＲヘッドに発生する磁気抵抗
変化による電圧信号をリード初段アンプで増幅させると
いう構成を採ることにより、上記リード／ラトトＩＣの
ワイヤーのインダクタンス成分による高周波領域での信
号劣化がなく、広帯域の読み出し動作を行わせるように
することができるものであり，そのバイアス方式をその
まま利用して異常検出も簡単にできるものとなる。

【００４６】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 円盤状の磁気記憶媒体に回路の接地電位を与
え、ＭＲヘッドの一端に上記回路の接地電位を与えて上
記ＭＲヘッドの他端に所定のバイアス電流を供給して他
端からの読み出し信号を、ゲートが供給されドレインに
上記回路の接地電位が与えられた第１導電型の第１増幅
ＭＯＳＦＥＴと、ゲートにバイアス電圧が印加され、上
記第１増幅ＭＯＳＦＥＴとソースが共通接続された第２
導電型の第２増幅ＭＯＳＦＥＴと、上記第２導電型の第
２増幅ＭＯＳＦＥＴのドレインに設けられた負荷回路設
とによりリード初段アンプを構成し、上記バイアス電流
に対応した電流を抵抗手段に流して検出電圧を形成し、
かかる検出電圧との関係において上記ＭＲヘッドの実質
的な短絡状態又は断線状態と見なされるような基準電圧
とを電圧比較することより簡単に異常検出を行うことが
できるという効果が得られる。

【００４７】（２） 上記バイアス電流を発生させるバ
イアス回路として、基準電圧と上記ＭＲヘッドの他端の
電圧を受ける電圧比較回路と、この電圧比較回路の出力
信号を受けて上記ＭＲヘッドの他端の電圧が上記基準電
圧と一致させるような直流電流を流す第１導電型の第１
のＭＯＳＦＥＴを用い、上記抵抗手段に供給される上記
バイアス電流に対応した電流を上記第１導電型の第１の
ＭＯＳＦＥＴと電流ミラー形態にされた第１導電型の第
２のＭＯＳＦＥＴにより形成することにより、上ＭＲヘ
ッドに流れる電流、言い換えるならば、ＭＲヘッドの実
質的なオープン・ショートに対応された抵抗値に反映さ
せた電流を正確に検出することができるという効果が得
られる。

【００４８】（３） 上記第２のＭＯＳＦＥＴは、上記
第１のＭＯＳＦＥＴに対して小さなサイズにより形成さ
れ、かかるサイズ比に対応して小さくされた電流を上記
抵抗手に供給し、上記抵抗手段の抵抗値を上記ＭＲヘッ
ドの正常状態での抵抗値に比べ大きな抵抗値に設定する
ことにより、異常検出回路での消費電流を削減するとが
きるという効果が得られる。

【００４９】（４） 上記第１検出回路と第２検出回路
の各々において、入力電圧の直流レベルを電源電圧側に
レベルシフトするレベルシフト回路を設け、上記レベル
シフト路の出力信号を差動ＭＯＳＦＥＴのゲートに供給
して電圧比較を行わせるようにすることにより、差動Ｍ
ＯＳＦＥＴでの動作電圧を確保しつつ、感度の高い領域
動作させることができるという効果が得られる。

【００５０】（５） 上記第１検出回路と第２検出回路
の検出信号を論理和回路を通して不良出信号として出力
させることにより、少ない端子又は信号線による検出信
号の出力が可能になるという効果が得られる。

【００５１】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＭＲ
ヘッドに直流バイアス電圧を供給する回路、変形差動の
増幅ＭＯＳＦＥＴ又は増幅トランジスタに直流バイアス
電圧を供給する各回路、ＣＭＡ回路等の具体的構成は、
種々の実施形態を採ることができるものである。この発
明は、ＭＲヘッドを備えた磁気ディスクメモリ装置に広
く利用することができるものである。

【００５２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、円盤状の磁気記憶媒体に回
路の接地電位を与え、ＭＲヘッドの一端に上記回路の接
地電位を与えて上記ＭＲヘッドの他端に所定のバイアス
電流を供給して他端からの読み出し信号を、ゲートが供
給されドレインに上記回路の接地電位が与えられた第１
導電型の第１増幅ＭＯＳＦＥＴと、ゲートにバイアス電
圧が印加され、上記第１増幅ＭＯＳＦＥＴとソースが共
通接続された第２導電型の第２増幅ＭＯＳＦＥＴと、上
記第２導電型の第２増幅ＭＯＳＦＥＴのドレインに設け
られた負荷回路設とによりリード初段アンプを構成し、
上記バイアス電流に対応した電流を抵抗手段に流して検
出電圧を形成し、かかる検出電圧との関係において上記
ＭＲヘッドの実質的な短絡状態又は断線状態と見なされ
るような基準電圧とを電圧比較することより簡単に異常
検出を行うことができる。

【図面の簡単な説明】

【図１】この発明に係る磁気ディスクメモリ装置（ＨＤ
Ｄ装置）の一実施例における読み出し系要部構成図であ
る。

【図２】この発明に係る磁気ディスクメモリ装置におけ
る読み出し系回路と異常検出回路の一実施例を示す回路
図である。

【図３】図２の電圧比較回路の一実施例を示す回路図で
ある。

【図４】この発明に係る磁気ディスクメモリ装置におけ
る読み出し系回路の一実施例を示す回路図である。

【図５】この発明に係るハードディスク装置の一実施例
を示すブロック図である。

【符号の説明】

ＭＰ１〜ＭＰ７，ＭＮ１〜ＭＮ２…ＭＯＳＦＥＴ、Ｑ１
〜Ｑ６…ＭＯＳＦＥＴ、Ｃ０〜Ｃ２…キャパシタ、Ｒ１
〜７…抵抗、Ｉ１〜Ｉ３…定電流源、ＦＢ１，ＦＢ２…
フィードバックアンプ、ＰＯＷ…電源装置、ＭＯＴ…モ
ータ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 回路の接地電位が与えられた円盤状の磁
   気記憶媒体と、 一端に上記回路の接地電位が与えられ、他端から読み出
   し信号を出力するＭＲヘッドと、 上記ＭＲヘッドから出力された読み出し信号を増幅する
   リード初段アンプと上記ＭＲヘッドの異常検出回路とを
   含む磁気ディスクメモリ装置であって、 上記リード初段アンプは、 上記ＭＲヘッドで発生する電圧が所定の基準電圧になる
   ようなバイアス電流を上記ＭＲヘッドの他端に供給する
   バイアス回路と、 上記ＭＲヘッドの他端から読み出された信号がゲートに
   供給され、ドレインに上記回路の接地電位が与えられた
   第１導電型の第１増幅ＭＯＳＦＥＴと、 上記第１導電型の第１増幅ＭＯＳＦＥＴのソースにソー
   スが共通接続され、ゲートにバイアス電圧が印加された
   第２導電型の第２増幅ＭＯＳＦＥＴと、 上記第２導電型の第２増幅ＭＯＳＦＥＴのドレインに設
   けられた第１の負荷回路とを含み、上記第２導電型の第
   ２増幅ＭＯＳＦＥＴのドレインから出力信号を得るもの
   であり、 上記異常検出回路は、 上記バイアス電流に対応した電流が流れるようにされて
   検出電圧を形成す抵抗手段と、 上記検出電圧と、かかる検出電圧との関係において上記
   ＭＲヘッドの実質な短絡状態と見なされるような基準電
   圧との電圧比較を行う第１の検出回路又は記検出電圧
   と、かかる検出電圧との関係において上記ＭＲヘッドの
   実質的な断線態と見なされるような基準電圧との電圧比
   較を行う第２の検出回路からなること特徴とする磁気デ
   ィスクメモリ装置。
2. 【請求項２】 上記バイアス電流を発生させるバイアス
   回路は、 基準電圧と上記ＭＲヘッドの他端の電圧を受ける電圧比
   較回路と、 この電圧比較回路の出力信号を受けて上記ＭＲヘッドの
   他端の電圧が上記基準電圧と一致させるような直流電流
   を流す第１導電型の第１のＭＯＳＦＥＴとからなり、 上記抵抗手段に供給される上記バイアス電流に対応した
   電流は、上記第１導電型の第１のＭＯＳＦＥＴと電流ミ
   ラー形態にされた第１導電型の第２のＭＯＳＦＴにより
   形成されるものであることを特徴とする請求項１の磁気
   ディスクメモリ置。
3. 【請求項３】 上記第２のＭＯＳＦＥＴは、上記第１の
   ＭＯＳＦＥＴに対して小さなサイズにより形成され、か
   かるサイズ比に対応して小さくされた電流が記抵抗手段
   に供給され、 上記抵抗手段は、上記ＭＲヘッドの正常状態での抵抗値
   に比べて大きな抵抗値設定されるものであることを特徴
   とする請求項２の磁気ディスクメモリ装置。
4. 【請求項４】 上記第１検出回路と第２検出回路の各々
   は、入力電圧の直流レベルを電源電圧側にレベルシフト
   するレベルシフト回路と、 上記レベルシフト回路の出力信号がゲートに供給された
   差動ＭＯＳＦＥＴとを含むものであることを特徴とする
   請求項１の磁気ディスクメモリ装置。
5. 【請求項５】 上記第１検出回路と第２検出回路の検
   出信号は論理和回路を通して不良検出信号として出力さ
   れるものであることを特徴とする請求項１の磁気ディス
   クメモリ装置。