JPH11312400A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11312400A JPH11312400A JP11039513A JP3951399A JPH11312400A JP H11312400 A JPH11312400 A JP H11312400A JP 11039513 A JP11039513 A JP 11039513A JP 3951399 A JP3951399 A JP 3951399A JP H11312400 A JPH11312400 A JP H11312400A
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Abstract
(57)【要約】
【課題】 動作の遅い検査装置でも高速半導体デバイス
の出力モニタリングを行えるようにする。 【解決手段】 制御信号ＣＴＬとアドレス信号ＡＤＲと
データ入力ＤＩとを受け取り内部データ出力ＩＤＯＵＴ
を供給するためのクロック同期式メモリ２０と、外部ク
ロック信号ＣＬＫよりも高い周波数を有する内部クロッ
ク信号ＩＣＬＫ１を生成するための内部クロック生成回
路３０と、外部クロック信号ＣＬＫと内部クロック信号
ＩＣＬＫ１とのいずれかを選択してクロック同期式メモ
リ２０へ供給するためのクロック選択回路４０と、内部
データ出力ＩＤＯＵＴを内部クロック信号ＩＣＬＫ１よ
り低い周波数を有するクロック信号に同期した外部デー
タ出力ＤＯＵＴに変換するためのデータ出力変換回路５
０と、内部データ出力ＩＤＯＵＴと外部データ出力ＤＯ
ＵＴとのいずれかを選択して出力するためのデータ出力
選択回路６０とを備える。
の出力モニタリングを行えるようにする。 【解決手段】 制御信号ＣＴＬとアドレス信号ＡＤＲと
データ入力ＤＩとを受け取り内部データ出力ＩＤＯＵＴ
を供給するためのクロック同期式メモリ２０と、外部ク
ロック信号ＣＬＫよりも高い周波数を有する内部クロッ
ク信号ＩＣＬＫ１を生成するための内部クロック生成回
路３０と、外部クロック信号ＣＬＫと内部クロック信号
ＩＣＬＫ１とのいずれかを選択してクロック同期式メモ
リ２０へ供給するためのクロック選択回路４０と、内部
データ出力ＩＤＯＵＴを内部クロック信号ＩＣＬＫ１よ
り低い周波数を有するクロック信号に同期した外部デー
タ出力ＤＯＵＴに変換するためのデータ出力変換回路５
０と、内部データ出力ＩＤＯＵＴと外部データ出力ＤＯ
ＵＴとのいずれかを選択して出力するためのデータ出力
選択回路６０とを備える。
Description
【発明の属する技術分野】本発明は、検査装置の動作よ
りも高速に動作した場合でも検査されることが可能な半
導体集積回路（半導体デバイス）に関するものである。
りも高速に動作した場合でも検査されることが可能な半
導体集積回路（半導体デバイス）に関するものである。
【従来の技術】従来、半導体デバイスのエージングのた
めの、ダイナミックバーンインと呼ばれる検査技術が知
られている。この技術によれば、時間とストレスに依存
する故障を起こすデバイスを除くため、恒温下におい
て、デバイスに定格電圧を超える電源電圧を印加し、か
つ該デバイスに通常動作に近い入力信号を与えながらス
クリーニングを行う。モニタードバーンイン装置は、こ
のようなダイナミックバーンインの機能に加えて、デバ
イス出力のモニタリング（監視・観測）機能をも有する
検査装置である。近年、半導体デバイスの動作が高速化
し、最高動作周波数が高くなってきている。特開平６−
１８７７９７号公報に開示された技術によれば、動作の
遅い検査装置でも高速メモリデバイスの検査が行えるよ
うに、外部クロック信号の周波数が該デバイスの内部で
高められ、この高められた周波数を有する内部クロック
信号に同期したアドレス信号が生成されるようになって
いる。ただし、デバイス出力のモニタリングに関する開
示は同公報にない。
めの、ダイナミックバーンインと呼ばれる検査技術が知
られている。この技術によれば、時間とストレスに依存
する故障を起こすデバイスを除くため、恒温下におい
て、デバイスに定格電圧を超える電源電圧を印加し、か
つ該デバイスに通常動作に近い入力信号を与えながらス
クリーニングを行う。モニタードバーンイン装置は、こ
のようなダイナミックバーンインの機能に加えて、デバ
イス出力のモニタリング（監視・観測）機能をも有する
検査装置である。近年、半導体デバイスの動作が高速化
し、最高動作周波数が高くなってきている。特開平６−
１８７７９７号公報に開示された技術によれば、動作の
遅い検査装置でも高速メモリデバイスの検査が行えるよ
うに、外部クロック信号の周波数が該デバイスの内部で
高められ、この高められた周波数を有する内部クロック
信号に同期したアドレス信号が生成されるようになって
いる。ただし、デバイス出力のモニタリングに関する開
示は同公報にない。
【発明が解決しようとする課題】上記モニタードバーン
イン装置によれば、デバイス出力のモニタリングが所定
の時間間隔で繰り返し行われる。ただし、モニタリング
中は、デバイスの電源電圧が定格電圧にまで引き下げら
れるので、電圧ストレスが低下する。したがって、各回
のモニタリングに要する時間の短縮が強く求められてい
る。そのためには、高速動作が可能なデバイスは、バー
ンイン下の出力モニタリング中でも通常動作時と同様に
高速動作させることが望ましい。ところが、従来は検査
装置側の種々の制約から、高速動作が可能なデバイスで
もバーンイン下の出力モニタリング中は低速動作させて
いたのが実状である。高速デバイスの機能検査の場面で
も、デバイス出力のモニタリングは不可欠である。とこ
ろが、従来はこれを動作の遅い検査装置で実現すること
ができなかった。本発明の目的は、動作の遅い検査装置
でも高速デバイスの出力モニタリングを行えるようにす
ることにある。
イン装置によれば、デバイス出力のモニタリングが所定
の時間間隔で繰り返し行われる。ただし、モニタリング
中は、デバイスの電源電圧が定格電圧にまで引き下げら
れるので、電圧ストレスが低下する。したがって、各回
のモニタリングに要する時間の短縮が強く求められてい
る。そのためには、高速動作が可能なデバイスは、バー
ンイン下の出力モニタリング中でも通常動作時と同様に
高速動作させることが望ましい。ところが、従来は検査
装置側の種々の制約から、高速動作が可能なデバイスで
もバーンイン下の出力モニタリング中は低速動作させて
いたのが実状である。高速デバイスの機能検査の場面で
も、デバイス出力のモニタリングは不可欠である。とこ
ろが、従来はこれを動作の遅い検査装置で実現すること
ができなかった。本発明の目的は、動作の遅い検査装置
でも高速デバイスの出力モニタリングを行えるようにす
ることにある。
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、高速デバイスの出力の変化頻度を該デ
バイスの内部で低くし、以て低い変化頻度を有する信号
を該デバイスから出力できるようにしたものである。あ
る見地によれば、本発明に係る半導体デバイスは、クロ
ック信号に同期して第１の周波数でデータを出力するた
めの機能回路と、第１の周波数よりも低い第２の周波数
の１周期中における第１の周波数の周期のうち第１の周
期において機能回路から第１のデータを取り込み保持す
るためのデータ保持手段と、前記１周期中における第１
の周波数の周期のうち前記第１の周期よりも後の第２の
周期において機能回路から第２のデータを取り込むため
のデータ取り込み手段と、保持された第１のデータと取
り込まれた第２のデータとに基づいて第３のデータを生
成し第２の周波数で出力するためのデータ出力変換手段
とを備えた構成を採用したものである。この構成によれ
ば、機能回路の第１の周波数のデータ出力のうち、ある
期間における第１のデータと、他の期間における第２の
データとがデータ出力変換手段に与えられる。データ出
力変換手段は、両データに基づいて生成した第３のデー
タを、第１の周波数よりも低い第２の周波数で出力す
る。したがって、当該デバイスの出力モニタリングは、
動作の遅い検査装置でも実行可能である。検査装置によ
る効率的な出力モニタリングのためには、上記データ出
力変換手段は、第３のデータが取り得る状態の数が、第
１のデータが取り得る状態と第２のデータが取り得る状
態とのあらゆる組み合わせの数よりも少なくなるように
データを変換する。他の見地によれば、本発明に係る半
導体デバイスは、通常動作モードと検査モードとを有す
るデバイスであって、ある頻度で変化する２値論理信号
を供給するための機能回路と、該機能回路から供給され
た２値論理信号を該２値論理信号の変化頻度よりも低い
頻度で変化する多値論理信号に変換するための変換回路
と、通常動作モードでは機能回路から供給された２値論
理信号を、検査モードでは変換による多値論理信号をそ
れぞれ当該デバイスから出力すべき信号として選択する
ための出力選択回路とを備えた構成を採用したものであ
る。多値論理信号は、例えば、論理値１を表すハイレベ
ルと、論理値０を表すローレベルとの各電圧状態に加え
て、第３の論理値を表すハイインピーダンス状態を有す
る３値論理信号である。この構成によれば、当該デバイ
スの出力モニタリングは、動作の遅い検査装置でも実行
可能である。しかも、検査モードにおいて多値論理信号
により単位時間当たりに出力される情報の量（第１の情
報レート）を、通常動作モードにおいて２値論理信号に
より単位時間当たりに出力される情報の量（第２の情報
レート）と同等にまで引き上げることができる。ただ
し、第２の情報レートが第１の情報レートを下回るよう
に、多値論理信号の論理値の数とその変化頻度とを選択
することも可能である。
めに、本発明は、高速デバイスの出力の変化頻度を該デ
バイスの内部で低くし、以て低い変化頻度を有する信号
を該デバイスから出力できるようにしたものである。あ
る見地によれば、本発明に係る半導体デバイスは、クロ
ック信号に同期して第１の周波数でデータを出力するた
めの機能回路と、第１の周波数よりも低い第２の周波数
の１周期中における第１の周波数の周期のうち第１の周
期において機能回路から第１のデータを取り込み保持す
るためのデータ保持手段と、前記１周期中における第１
の周波数の周期のうち前記第１の周期よりも後の第２の
周期において機能回路から第２のデータを取り込むため
のデータ取り込み手段と、保持された第１のデータと取
り込まれた第２のデータとに基づいて第３のデータを生
成し第２の周波数で出力するためのデータ出力変換手段
とを備えた構成を採用したものである。この構成によれ
ば、機能回路の第１の周波数のデータ出力のうち、ある
期間における第１のデータと、他の期間における第２の
データとがデータ出力変換手段に与えられる。データ出
力変換手段は、両データに基づいて生成した第３のデー
タを、第１の周波数よりも低い第２の周波数で出力す
る。したがって、当該デバイスの出力モニタリングは、
動作の遅い検査装置でも実行可能である。検査装置によ
る効率的な出力モニタリングのためには、上記データ出
力変換手段は、第３のデータが取り得る状態の数が、第
１のデータが取り得る状態と第２のデータが取り得る状
態とのあらゆる組み合わせの数よりも少なくなるように
データを変換する。他の見地によれば、本発明に係る半
導体デバイスは、通常動作モードと検査モードとを有す
るデバイスであって、ある頻度で変化する２値論理信号
を供給するための機能回路と、該機能回路から供給され
た２値論理信号を該２値論理信号の変化頻度よりも低い
頻度で変化する多値論理信号に変換するための変換回路
と、通常動作モードでは機能回路から供給された２値論
理信号を、検査モードでは変換による多値論理信号をそ
れぞれ当該デバイスから出力すべき信号として選択する
ための出力選択回路とを備えた構成を採用したものであ
る。多値論理信号は、例えば、論理値１を表すハイレベ
ルと、論理値０を表すローレベルとの各電圧状態に加え
て、第３の論理値を表すハイインピーダンス状態を有す
る３値論理信号である。この構成によれば、当該デバイ
スの出力モニタリングは、動作の遅い検査装置でも実行
可能である。しかも、検査モードにおいて多値論理信号
により単位時間当たりに出力される情報の量（第１の情
報レート）を、通常動作モードにおいて２値論理信号に
より単位時間当たりに出力される情報の量（第２の情報
レート）と同等にまで引き上げることができる。ただ
し、第２の情報レートが第１の情報レートを下回るよう
に、多値論理信号の論理値の数とその変化頻度とを選択
することも可能である。
【発明の実施の形態】以下、本発明に係る半導体集積回
路について、図面を参照して説明する。以下の説明は、
シンクロナスＤＲＡＭ（dynamic random access memor
y）等のクロック同期式メモリに本発明を適用した場合
に関するものである。図１は、本発明に係る半導体集積
回路（半導体デバイス）の構成例を示している。図１に
おいて、１０は、従来と同様のクロック同期式メモリ２
０を有する、半導体デバイスである。クロック同期式メ
モリ２０は、それぞれデバイス１０の外部から受け取っ
た制御信号ＣＴＬ、アドレス信号ＡＤＲ、及びデータ入
力ＤＩと、クロック選択回路４０を介して受け取った外
部クロック信号ＣＬＫ又は内部クロック信号ＩＣＬＫ１
とに基づいて動作し、内部データ出力ＩＤＯＵＴを供給
するための機能回路である。内部クロック生成回路３０
は、検査時において、デバイス１０の外部から受け取っ
た検査制御信号ＴＥＳＴに応じて、検査装置からそれぞ
れ受け取った外部クロック信号ＣＬＫと遅延外部クロッ
ク信号ＤＣＬＫとに基づいて、外部クロック信号ＣＬＫ
よりも高い周波数を有する内部クロック信号ＩＣＬＫ１
を生成するための回路手段である。クロック選択回路４
０は、受け取った検査制御信号ＴＥＳＴに応じて、内部
クロック信号ＩＣＬＫ１と外部から受け取った外部クロ
ック信号ＣＬＫとのいずれかを選択し、選択されたクロ
ック信号をクロック同期式メモリ２０へ供給するための
回路手段である。データ出力変換回路５０は、受け取っ
た検査制御信号ＴＥＳＴに応じて、ある頻度で変化する
内部データ出力（２値論理信号）ＩＤＯＵＴを、該２値
論理信号よりも低い頻度で変化する外部データ出力（３
値論理信号）ＤＯＵＴに変換するための回路手段であ
る。具体的には、データ出力変換回路５０は、クロック
同期式メモリ２０から内部クロック信号ＩＣＬＫ１に同
期して供給された内部データ出力ＩＤＯＵＴに基づい
て、外部クロック信号ＣＬＫ又はこれに等価なクロック
信号に同期した外部データ出力ＤＯＵＴを生成する。デ
ータ出力選択回路６０は、受け取った検査制御信号ＴＥ
ＳＴに応じて、外部データ出力ＤＯＵＴと内部データ出
力ＩＤＯＵＴとのいずれかを選択し、選択されたデータ
出力をデータ出力ＤＯとしてデバイス１０の外部へ供給
するための回路手段である。図１の半導体デバイス１０
の動作について説明する。通常の動作を行う場合には、
外部クロック信号ＣＬＫは、クロック選択回路４０を介
してクロック同期式メモリ２０へそのまま供給される。
そして、外部クロック信号ＣＬＫに同期してクロック同
期式メモリ２０から供給された内部データ出力ＩＤＯＵ
Ｔは、データ出力選択回路６０を介して、デバイス１０
の外部へデータ出力ＤＯとしてそのまま出力される。次
に、低速動作の検査装置を用いて検査が行われる場合の
半導体デバイス１０の動作について、図１〜図５を参照
して説明する。図２は、図１中のクロック生成回路３０
の動作を示している。図２に示すように、検査装置によ
って、周期Ｔを有する外部クロック信号ＣＬＫと、これ
に対してＴ／４分だけ位相が遅れた遅延外部クロック信
号ＤＣＬＫとが生成される。そして、図１に示すよう
に、生成された外部クロック信号ＣＬＫと遅延外部クロ
ック信号ＤＣＬＫとは被検査デバイス１０へそれぞれ供
給される。図１において、検査時には、検査制御信号Ｔ
ＥＳＴがアクティブになる。このことにより、内部クロ
ック生成回路３０が、受け取った外部クロック信号ＣＬ
Ｋと遅延外部クロック信号ＤＣＬＫとに基づいて、ＥＸ
ＯＲ（排他的論理和）論理によって内部クロック信号Ｉ
ＣＬＫ１を生成する。図２に示すように、内部クロック
信号ＩＣＬＫ１の周波数は、検査装置からデバイス１０
へ供給される外部クロック信号ＣＬＫの周波数の２倍に
なる。次に、生成された内部クロック信号ＩＣＬＫ１が
クロック選択回路４０を介してクロック同期式メモリ２
０へ供給される。したがって、内部データ出力ＩＤＯＵ
Ｔは、外部クロック信号ＣＬＫに対して２倍の周波数を
有する内部クロック信号ＩＣＬＫ１に同期してクロック
同期式メモリ２０から供給される。この供給された内部
データ出力ＩＤＯＵＴを検査装置によってそのまま検査
しようとすれば、検査装置の動作周波数も外部クロック
信号ＣＬＫの２倍でなければならない。そこで、外部ク
ロック信号ＣＬＫの２倍の周波数を有する内部クロック
信号ＩＣＬＫ１によってクロック同期式メモリ２０を動
作させ、かつ、その動作結果を外部クロック信号ＣＬＫ
を用いた検査装置によって検査できるようにする必要が
ある。この目的のために、本実施形態のデバイス１０
は、内部データ出力ＩＤＯＵＴを時間軸方向に縮退させ
るためのデータ出力変換回路５０を備えている。図３
は、図１中のデータ出力変換回路５０の詳細構成例を示
している。図３において、分周回路５１は、検査制御信
号ＴＥＳＴによって制御され、受け取った内部クロック
信号ＩＣＬＫ１を分周して、その１／２の周波数（２倍
の周期）を有する分周内部クロック信号ＩＣＬＫ２を生
成するための回路手段である。ＥＸＯＲ回路５２は、内
部データ出力ＩＤＯＵＴと分周内部クロック信号ＩＣＬ
Ｋ２との排他的論理和からなる比較結果信号ＣＭＰを供
給するための比較手段である。タイミング発生器５３
は、検査制御信号ＴＥＳＴによって制御され、分周内部
クロック信号ＩＣＬＫ２がそれぞれ所定の時間だけ遅延
された第１及び第２のタイミング信号ＰＨ１，ＰＨ２を
供給するための回路手段である。第１のタイミング信号
ＰＨ１と第２のタイミング信号ＰＨ２とは、それぞれ分
周内部クロック信号ＩＣＬＫ２が有する１周期の前半と
後半とにおけるタイミングを決定するための信号であ
る。Ｄフリップフロップ５４は、クロック入力として受
け取った第１のタイミング信号ＰＨ１によって、受け取
った比較結果信号ＣＭＰをラッチして前半データＤＦを
供給するための回路手段である。Ｄフリップフロップ５
５は、クロック入力として受け取った第２のタイミング
信号ＰＨ２によって、受け取った前半データＤＦをラッ
チして遅延前半データＤＤＦを供給するための回路手段
である。両Ｄフリップフロップ５４，５５は、第１のタ
イミング信号ＰＨ１により指定された期間においてクロ
ック同期式メモリ２０から第１のデータを取り込み、こ
れを第２のタイミング信号ＰＨ２により指定された期間
において保持出力するためのデータ保持手段を構成す
る。Ｄフリップフロップ５６は、クロック入力として受
け取った第２のタイミング信号ＰＨ２によって、受け取
った比較結果信号ＣＭＰをラッチして後半データＤＬを
供給するための回路手段であって、第２のタイミング信
号ＰＨ２により指定された期間においてクロック同期式
メモリ２０から第２のデータを取り込み、かつこれを保
持出力するためのデータ取り込み手段を構成する。ＥＸ
ＯＲ回路５７は、それぞれ受け取った遅延前半データＤ
ＤＦと後半データＤＬとの排他的論理和からなるバッフ
ァ制御信号ＥＮＡを供給するための比較手段である。ス
リーステート出力バッファ５８は、バッファ制御信号Ｅ
ＮＡに応じて、遅延前半データＤＤＦをそのまま出力
し、又は出力をハイインピーダンス（“Ｈｉ−Ｚ”）に
するための出力バッファである。データ出力変換回路５
０の動作について、図３と図４とを参照して説明する。
図４は、図３のデータ出力変換回路５０の動作を示すタ
イミングチャート図である。外部クロック信号ＣＬＫと
図示されていない遅延外部クロック信号ＤＣＬＫとに基
づいて生成された内部クロック信号ＩＣＬＫ１を、分周
回路５１でトグルフリップフロップ等を用いて分周して
分周内部クロック信号ＩＣＬＫ２を生成する。図４に示
すように、分周内部クロック信号ＩＣＬＫ２は外部クロ
ック信号ＣＬＫと同等の波形になる。ある場合には、分
周内部クロック信号ＩＣＬＫ２の代わりに外部クロック
信号ＣＬＫを用いてもよい。ＥＸＯＲ回路５２は、分周
内部クロック信号ＩＣＬＫ２と内部データ出力ＩＤＯＵ
Ｔとを受け取り、比較結果信号ＣＭＰを供給する。比較
結果信号ＣＭＰは、分周内部クロック信号ＩＣＬＫ２と
内部データ出力ＩＤＯＵＴとのレベルが“一致”であれ
ばローレベル“Ｌ”、“不一致”であればハイレベル
“Ｈ”となる。つまり、比較結果信号ＣＭＰは、分周内
部クロック信号ＩＣＬＫ２のある時点において分周内部
クロック信号ＩＣＬＫ２と内部データ出力ＩＤＯＵＴと
が“一致”であるか“不一致”であるかを表す信号であ
る。例えば、内部クロック信号ＩＣＬＫ１が“０”，
“１”と繰り返し変化するのと同じように内部クロック
信号ＩＣＬＫ１の１周期毎に内部データ出力ＩＤＯＵＴ
が“０”，“１”と繰り返し変化するような場合には、
ＥＸＯＲ回路５２の２入力同士が常に“一致”なので、
比較結果信号ＣＭＰは常に一定の“Ｌ”レベルを維持す
る。内部クロック信号ＩＣＬＫ１が“０”，“１”と繰
り返し変化するのとは反対に内部クロック信号ＩＣＬＫ
１の１周期毎に内部データ出力ＩＤＯＵＴが“１”，
“０”と繰り返し変化するような場合には、ＥＸＯＲ回
路５２の２入力同士が常に“不一致”なので、比較結果
信号ＣＭＰは常に一定の“Ｈ”レベルを維持する。クロ
ック入力として第１のタイミング信号ＰＨ１を受け取っ
たＤフリップフロップ５４は、分周内部クロック信号Ｉ
ＣＬＫ２の各周期Ｔ１，Ｔ２，…，Ｔ４，…の前半で比
較結果信号ＣＭＰをラッチし、各周期の前半で分周内部
クロック信号ＩＣＬＫ２と内部データ出力ＩＤＯＵＴと
が“一致”であるか“不一致”であるかを表す前半デー
タＤＦを供給する。同様に、クロック入力として第２の
タイミング信号ＰＨ２を受け取ったＤフリップフロップ
５６は、分周内部クロック信号ＩＣＬＫ２の各周期Ｔ
１，Ｔ２，…，Ｔ４，…の後半で比較結果信号ＣＭＰを
ラッチし、各周期の後半で分周内部クロック信号ＩＣＬ
Ｋ２と内部データ出力ＩＤＯＵＴとが“一致”であるか
“不一致”であるかを表す後半データＤＬを供給する。
また、各周期の前半でラッチされた前半データＤＦと、
各周期の後半でラッチされた後半データＤＬとを比較す
る目的で、Ｄフリップフロップ５５は、第２のタイミン
グ信号ＰＨ２に応じて、遅延された前半データＤＦであ
る遅延前半データＤＤＦを供給する。ＥＸＯＲ回路５７
は、遅延前半データＤＤＦと後半データＤＬとの排他的
論理和からなるバッファ制御信号ＥＮＡを供給する。し
たがって、前半データＤＦと後半データＤＬとがタイミ
ングを合わせて比較されたことになる。スリーステート
出力バッファ５８は、受け取ったバッファ制御信号ＥＮ
Ａが、“Ｈ”（ディセーブル）の場合には出力をハイイ
ンピーダンス（“Ｈｉ−Ｚ”）にし、“Ｌ”（イネーブ
ル）の場合には出力をローインピーダンスにして受け取
った遅延前半データＤＤＦをそのまま出力する。そし
て、スリーステート出力バッファ５８の出力が、データ
出力変換回路５０から供給される外部データ出力ＤＯＵ
Ｔとなる。図５は、データ出力変換回路５０における、
分周内部クロック信号ＩＣＬＫ２と内部データ出力ＩＤ
ＯＵＴとの比較結果と、外部データ出力ＤＯＵＴとの関
係を示している。図５に示すように、分周内部クロック
信号ＩＣＬＫ２と内部データ出力ＩＤＯＵＴとのレベル
が、分周内部クロック信号ＩＣＬＫ２の周期の前半と後
半とのいずれにおいても一致する場合（図４のＴ４の場
合）には、外部データ出力ＤＯＵＴは“０”になる。一
方、前半と後半とのいずれにおいても不一致である場合
（図４のＴ２の場合）には、外部データ出力ＤＯＵＴは
“１”になる。前半で一致かつ後半で不一致の場合（図
４のＴ１の場合）と、前半で不一致かつ後半で一致する
場合（図４のＴ３の場合）とにおいては、外部データ出
力ＤＯＵＴは共にハイインピーダンス(“Ｈｉ−Ｚ”）
になる。分周内部クロック信号ＩＣＬＫ２前半部の内部
データの状態と分周内部クロック信号ＩＣＬＫ２後半部
の内部データの状態との可能な組み合わせは４通りある
が、外部データ出力ＤＯＵＴの状態としては、“０”，
“１”，“Ｈｉ−Ｚ”の３通りが用いられる。このよう
にして、内部データ出力ＩＤＯＵＴを、その２分の１の
周波数（２倍の周期）の外部データ出力ＤＯＵＴに変換
している。しかも、前半一致、後半不一致の場合と、前
半不一致、後半一致の場合とが、共に外部データ出力Ｄ
ＯＵＴ＝“Ｈｉ−Ｚ”の場合に縮退している。検査パタ
ーンの一例として、モニタードバーンイン装置における
ストライプパターンを考える。１周期毎にデータが
“０”と“１”とを繰り返すストライプパターンを、ク
ロック同期式メモリ２０に書き込み、かつ読み出すので
ある。クロック同期式メモリ２０が正常に動作している
場合、つまり、内部クロック信号ＩＣＬＫ１に同期した
内部データ出力ＩＤＯＵＴが、ストライプパターンに応
じて予め検査装置が準備した期待値と同じである場合に
は、図５の「前半で一致かつ後半で一致」、又は「前半
で不一致かつ後半で不一致」の条件が常に成立するの
で、外部データ出力ＤＯＵＴは常に一定の値“０”又は
“１”を維持する。一方、ストライプパターンにおい
て、内部データ出力ＩＤＯＵＴが“０”，“０”又は
“１”，“１”となった場合（それぞれ図４のＴ３又は
Ｔ１の場合）には、外部データ出力ＤＯＵＴはハイイン
ピーダンス（“Ｈｉ−Ｚ”）になるので、クロック同期
式メモリ２０の動作不良を判別できる。以上説明したよ
うに、図１の半導体デバイスによれば、高い周波数を有
するクロック信号で動作する機能回路の２周期分の出力
を、低い周波数を有するクロック信号の１周期に対応し
て出力させることにより、低速動作の検査装置を用いて
機能回路の動作を検査できる。したがって、高い周波数
を有するクロック信号によって機能回路自体を動作させ
て機能回路を検査するので、検査時間を短縮して検査コ
ストを低減できる。また、検査装置には高い周波数を有
するクロック信号を設ける必要がないので、装置コスト
を低減できる。なお、以上の説明においては、外部クロ
ック信号ＣＬＫに対して１／４周期だけ遅れた遅延外部
クロック信号ＤＣＬＫを検査装置が発生させたが、これ
に代えて、位相の遅れたクロック信号をデバイス１０の
内部で発生させてもよい。この位相の遅れたクロック信
号（図２の遅延外部クロック信号ＤＣＬＫに相当）のタ
イミングは、図２に示したように、内部クロック信号Ｉ
ＣＬＫ１のデューティー比に影響するのみでその周期に
は影響しないので、位相の遅れは必ずしも１／４周期で
ある必要はない。また、データ出力変換回路５０の論理
は、図５に示すものに限らない。ハイインピーダンス状
態を用いず、“Ｈ”と“Ｌ”との２レベルのみを出力す
るように回路を構成してもよい。また、図３中のＥＸＯ
Ｒ回路５２の配設を省略して、内部データ出力ＩＤＯＵ
ＴをＤフリップフロップ５４，５６へ直接供給するよう
にしてもよい。図６は、本発明に係る半導体集積回路
（半導体デバイス）の他の構成例を示している。図６に
おいて、１０ａは、いわゆるＤＤＲ（double data rat
e）動作を行うクロック同期式メモリ２０ａを有する、
半導体デバイスである。クロック同期式メモリ２０ａ
は、それぞれデバイス１０ａの外部から受け取った制御
信号ＣＴＬ、アドレス信号ＡＤＲ、データ入力ＤＩ、及
び外部クロック信号ＣＬＫに基づいて動作し、外部クロ
ック信号ＣＬＫの立ち上がりと立ち下がりとの両エッジ
に同期して内部データ出力ＩＤＯＵＴを供給するための
機能回路である。データ出力変換回路５０ａは、受け取
った検査制御信号ＴＥＳＴに応じて、ある頻度で変化す
る内部データ出力（２値論理信号）ＩＤＯＵＴを、該２
値論理信号よりも低い頻度で変化する外部データ出力
（３値論理信号）ＤＯＵＴに変換するための回路手段で
ある。具体的には、データ出力変換回路５０ａは、クロ
ック同期式メモリ２０ａから外部クロック信号ＣＬＫに
同期して供給された内部データ出力ＩＤＯＵＴに基づい
て、外部クロック信号ＣＬＫ又はこれに等価なクロック
信号に同期した外部データ出力ＤＯＵＴを生成する。デ
ータ出力選択回路６０ａは、受け取った検査制御信号Ｔ
ＥＳＴに応じて、外部データ出力ＤＯＵＴと内部データ
出力ＩＤＯＵＴとのいずれかを選択し、選択されたデー
タ出力をデータ出力ＤＯとしてデバイス１０ａの外部へ
供給するための回路手段である。図６の半導体デバイス
１０ａの動作について説明する。通常の動作を行う場合
には、外部クロック信号ＣＬＫに同期してクロック同期
式メモリ２０ａから供給された内部データ出力ＩＤＯＵ
Ｔは、データ出力選択回路６０ａを介して、デバイス１
０ａの外部へデータ出力ＤＯとしてそのまま出力され
る。次に、低速動作の検査装置を用いて検査が行われる
場合の半導体デバイス１０ａの動作について、図６〜図
８を参照して説明する。図７は、図６中のデータ出力変
換回路５０ａの詳細構成例を示している。図７におい
て、ＥＸＯＲ回路５２は、内部データ出力ＩＤＯＵＴと
外部クロック信号ＣＬＫとの排他的論理和からなる比較
結果信号ＣＭＰを供給するための比較手段である。タイ
ミング発生器５３は、検査制御信号ＴＥＳＴによって制
御され、外部クロック信号ＣＬＫがそれぞれ所定の時間
だけ遅延された第１及び第２のタイミング信号ＰＨ１，
ＰＨ２を供給するための回路手段である。第１のタイミ
ング信号ＰＨ１と第２のタイミング信号ＰＨ２とは、そ
れぞれ外部クロック信号ＣＬＫが有する１周期の前半と
後半とにおけるタイミングを決定するための信号であ
る。Ｄフリップフロップ５４は、クロック入力として受
け取った第１のタイミング信号ＰＨ１によって、受け取
った比較結果信号ＣＭＰをラッチして前半データＤＦを
供給するための回路手段である。Ｄフリップフロップ５
５は、クロック入力として受け取った第２のタイミング
信号ＰＨ２によって、受け取った前半データＤＦをラッ
チして遅延前半データＤＤＦを供給するための回路手段
である。両Ｄフリップフロップ５４，５５は、第１のタ
イミング信号ＰＨ１により指定された期間においてクロ
ック同期式メモリ２０ａから第１のデータを取り込み、
これを第２のタイミング信号ＰＨ２により指定された期
間において保持出力するためのデータ保持手段を構成す
る。Ｄフリップフロップ５６は、クロック入力として受
け取った第２のタイミング信号ＰＨ２によって、受け取
った比較結果信号ＣＭＰをラッチして後半データＤＬを
供給するための回路手段であって、第２のタイミング信
号ＰＨ２により指定された期間においてクロック同期式
メモリ２０ａから第２のデータを取り込み、かつこれを
保持出力するためのデータ取り込み手段を構成する。Ｅ
ＸＯＲ回路５７は、それぞれ受け取った遅延前半データ
ＤＤＦと後半データＤＬとの排他的論理和からなるバッ
ファ制御信号ＥＮＡを供給するための比較手段である。
スリーステート出力バッファ５８は、バッファ制御信号
ＥＮＡに応じて、遅延前半データＤＤＦをそのまま出力
し、又は出力をハイインピーダンス（“Ｈｉ−Ｚ”）に
するための出力バッファである。データ出力変換回路５
０ａの動作について、図８を参照して説明する。図８
は、図７のデータ出力変換回路５０ａの動作を示すタイ
ミングチャート図である。ＥＸＯＲ回路５２は、外部ク
ロック信号ＣＬＫと内部データ出力ＩＤＯＵＴとを受け
取り、比較結果信号ＣＭＰを供給する。比較結果信号Ｃ
ＭＰは、外部クロック信号ＣＬＫと内部データ出力ＩＤ
ＯＵＴとのレベルが“一致”であればローレベル
“Ｌ”、“不一致”であればハイレベル“Ｈ”となる。
つまり、比較結果信号ＣＭＰは、外部クロック信号ＣＬ
Ｋのある時点において外部クロック信号ＣＬＫと内部デ
ータ出力ＩＤＯＵＴとが“一致”であるか“不一致”で
あるかを表す信号である。クロック入力として第１のタ
イミング信号ＰＨ１を受け取ったＤフリップフロップ５
４は、外部クロック信号ＣＬＫの各周期Ｔ１，Ｔ２，
…，Ｔ４，…の前半で比較結果信号ＣＭＰをラッチし、
各周期の前半で外部クロック信号ＣＬＫと内部データ出
力ＩＤＯＵＴとが“一致”であるか“不一致”であるか
を表す前半データＤＦを供給する。同様に、クロック入
力として第２のタイミング信号ＰＨ２を受け取ったＤフ
リップフロップ５６は、外部クロック信号ＣＬＫの各周
期Ｔ１，Ｔ２，…，Ｔ４，…の後半で比較結果信号ＣＭ
Ｐをラッチし、各周期の後半で外部クロック信号ＣＬＫ
と内部データ出力ＩＤＯＵＴとが“一致”であるか“不
一致”であるかを表す後半データＤＬを供給する。ま
た、各周期の前半でラッチされた前半データＤＦと、各
周期の後半でラッチされた後半データＤＬとを比較する
目的で、Ｄフリップフロップ５５は、第２のタイミング
信号ＰＨ２に応じて、遅延された前半データＤＦである
遅延前半データＤＤＦを供給する。ＥＸＯＲ回路５７
は、遅延前半データＤＤＦと後半データＤＬとの排他的
論理和からなるバッファ制御信号ＥＮＡを供給する。し
たがって、前半データＤＦと後半データＤＬとがタイミ
ングを合わせて比較されたことになる。スリーステート
出力バッファ５８は、受け取ったバッファ制御信号ＥＮ
Ａが、“Ｈ”（ディセーブル）の場合には出力をハイイ
ンピーダンス（“Ｈｉ−Ｚ”）にし、“Ｌ”（イネーブ
ル）の場合には出力をローインピーダンスにして受け取
った遅延前半データＤＤＦをそのまま出力する。そし
て、スリーステート出力バッファ５８の出力が、データ
出力変換回路５０ａから供給される外部データ出力ＤＯ
ＵＴとなる。以上説明したように、図６の半導体デバイ
スによれば、通常動作（ＤＤＲ動作）時は外部クロック
信号ＣＬＫの立ち上がりと立ち下がりとの両エッジに同
期して変化するデータが出力されるが、検査時には出力
データの変化頻度が半減するので、低速動作の検査装置
を用いて機能回路の動作を検査できる。したがって、検
査装置のコストを低減できる。なお、データ出力変換回
路５０ａにおいて、ハイインピーダンス状態を用いず、
“Ｈ”と“Ｌ”との２レベルのみを出力するように回路
を構成してもよい。また、図７中のＥＸＯＲ回路５２の
配設を省略して、内部データ出力ＩＤＯＵＴをＤフリッ
プフロップ５４，５６へ直接供給するようにしてもよ
い。以上、クロック同期式メモリに本発明を適用した場
合について説明したが、クロック信号に同期してデータ
を出力する機能回路を有するデバイスであれば、メモリ
に限らず他のデバイスに対しても本発明を適用できる。
また、本発明は、モニタードバーンイン装置によるデバ
イス出力のモニタリングだけでなく、一般の機能検査の
場面にも適用できる。
路について、図面を参照して説明する。以下の説明は、
シンクロナスＤＲＡＭ（dynamic random access memor
y）等のクロック同期式メモリに本発明を適用した場合
に関するものである。図１は、本発明に係る半導体集積
回路（半導体デバイス）の構成例を示している。図１に
おいて、１０は、従来と同様のクロック同期式メモリ２
０を有する、半導体デバイスである。クロック同期式メ
モリ２０は、それぞれデバイス１０の外部から受け取っ
た制御信号ＣＴＬ、アドレス信号ＡＤＲ、及びデータ入
力ＤＩと、クロック選択回路４０を介して受け取った外
部クロック信号ＣＬＫ又は内部クロック信号ＩＣＬＫ１
とに基づいて動作し、内部データ出力ＩＤＯＵＴを供給
するための機能回路である。内部クロック生成回路３０
は、検査時において、デバイス１０の外部から受け取っ
た検査制御信号ＴＥＳＴに応じて、検査装置からそれぞ
れ受け取った外部クロック信号ＣＬＫと遅延外部クロッ
ク信号ＤＣＬＫとに基づいて、外部クロック信号ＣＬＫ
よりも高い周波数を有する内部クロック信号ＩＣＬＫ１
を生成するための回路手段である。クロック選択回路４
０は、受け取った検査制御信号ＴＥＳＴに応じて、内部
クロック信号ＩＣＬＫ１と外部から受け取った外部クロ
ック信号ＣＬＫとのいずれかを選択し、選択されたクロ
ック信号をクロック同期式メモリ２０へ供給するための
回路手段である。データ出力変換回路５０は、受け取っ
た検査制御信号ＴＥＳＴに応じて、ある頻度で変化する
内部データ出力（２値論理信号）ＩＤＯＵＴを、該２値
論理信号よりも低い頻度で変化する外部データ出力（３
値論理信号）ＤＯＵＴに変換するための回路手段であ
る。具体的には、データ出力変換回路５０は、クロック
同期式メモリ２０から内部クロック信号ＩＣＬＫ１に同
期して供給された内部データ出力ＩＤＯＵＴに基づい
て、外部クロック信号ＣＬＫ又はこれに等価なクロック
信号に同期した外部データ出力ＤＯＵＴを生成する。デ
ータ出力選択回路６０は、受け取った検査制御信号ＴＥ
ＳＴに応じて、外部データ出力ＤＯＵＴと内部データ出
力ＩＤＯＵＴとのいずれかを選択し、選択されたデータ
出力をデータ出力ＤＯとしてデバイス１０の外部へ供給
するための回路手段である。図１の半導体デバイス１０
の動作について説明する。通常の動作を行う場合には、
外部クロック信号ＣＬＫは、クロック選択回路４０を介
してクロック同期式メモリ２０へそのまま供給される。
そして、外部クロック信号ＣＬＫに同期してクロック同
期式メモリ２０から供給された内部データ出力ＩＤＯＵ
Ｔは、データ出力選択回路６０を介して、デバイス１０
の外部へデータ出力ＤＯとしてそのまま出力される。次
に、低速動作の検査装置を用いて検査が行われる場合の
半導体デバイス１０の動作について、図１〜図５を参照
して説明する。図２は、図１中のクロック生成回路３０
の動作を示している。図２に示すように、検査装置によ
って、周期Ｔを有する外部クロック信号ＣＬＫと、これ
に対してＴ／４分だけ位相が遅れた遅延外部クロック信
号ＤＣＬＫとが生成される。そして、図１に示すよう
に、生成された外部クロック信号ＣＬＫと遅延外部クロ
ック信号ＤＣＬＫとは被検査デバイス１０へそれぞれ供
給される。図１において、検査時には、検査制御信号Ｔ
ＥＳＴがアクティブになる。このことにより、内部クロ
ック生成回路３０が、受け取った外部クロック信号ＣＬ
Ｋと遅延外部クロック信号ＤＣＬＫとに基づいて、ＥＸ
ＯＲ（排他的論理和）論理によって内部クロック信号Ｉ
ＣＬＫ１を生成する。図２に示すように、内部クロック
信号ＩＣＬＫ１の周波数は、検査装置からデバイス１０
へ供給される外部クロック信号ＣＬＫの周波数の２倍に
なる。次に、生成された内部クロック信号ＩＣＬＫ１が
クロック選択回路４０を介してクロック同期式メモリ２
０へ供給される。したがって、内部データ出力ＩＤＯＵ
Ｔは、外部クロック信号ＣＬＫに対して２倍の周波数を
有する内部クロック信号ＩＣＬＫ１に同期してクロック
同期式メモリ２０から供給される。この供給された内部
データ出力ＩＤＯＵＴを検査装置によってそのまま検査
しようとすれば、検査装置の動作周波数も外部クロック
信号ＣＬＫの２倍でなければならない。そこで、外部ク
ロック信号ＣＬＫの２倍の周波数を有する内部クロック
信号ＩＣＬＫ１によってクロック同期式メモリ２０を動
作させ、かつ、その動作結果を外部クロック信号ＣＬＫ
を用いた検査装置によって検査できるようにする必要が
ある。この目的のために、本実施形態のデバイス１０
は、内部データ出力ＩＤＯＵＴを時間軸方向に縮退させ
るためのデータ出力変換回路５０を備えている。図３
は、図１中のデータ出力変換回路５０の詳細構成例を示
している。図３において、分周回路５１は、検査制御信
号ＴＥＳＴによって制御され、受け取った内部クロック
信号ＩＣＬＫ１を分周して、その１／２の周波数（２倍
の周期）を有する分周内部クロック信号ＩＣＬＫ２を生
成するための回路手段である。ＥＸＯＲ回路５２は、内
部データ出力ＩＤＯＵＴと分周内部クロック信号ＩＣＬ
Ｋ２との排他的論理和からなる比較結果信号ＣＭＰを供
給するための比較手段である。タイミング発生器５３
は、検査制御信号ＴＥＳＴによって制御され、分周内部
クロック信号ＩＣＬＫ２がそれぞれ所定の時間だけ遅延
された第１及び第２のタイミング信号ＰＨ１，ＰＨ２を
供給するための回路手段である。第１のタイミング信号
ＰＨ１と第２のタイミング信号ＰＨ２とは、それぞれ分
周内部クロック信号ＩＣＬＫ２が有する１周期の前半と
後半とにおけるタイミングを決定するための信号であ
る。Ｄフリップフロップ５４は、クロック入力として受
け取った第１のタイミング信号ＰＨ１によって、受け取
った比較結果信号ＣＭＰをラッチして前半データＤＦを
供給するための回路手段である。Ｄフリップフロップ５
５は、クロック入力として受け取った第２のタイミング
信号ＰＨ２によって、受け取った前半データＤＦをラッ
チして遅延前半データＤＤＦを供給するための回路手段
である。両Ｄフリップフロップ５４，５５は、第１のタ
イミング信号ＰＨ１により指定された期間においてクロ
ック同期式メモリ２０から第１のデータを取り込み、こ
れを第２のタイミング信号ＰＨ２により指定された期間
において保持出力するためのデータ保持手段を構成す
る。Ｄフリップフロップ５６は、クロック入力として受
け取った第２のタイミング信号ＰＨ２によって、受け取
った比較結果信号ＣＭＰをラッチして後半データＤＬを
供給するための回路手段であって、第２のタイミング信
号ＰＨ２により指定された期間においてクロック同期式
メモリ２０から第２のデータを取り込み、かつこれを保
持出力するためのデータ取り込み手段を構成する。ＥＸ
ＯＲ回路５７は、それぞれ受け取った遅延前半データＤ
ＤＦと後半データＤＬとの排他的論理和からなるバッフ
ァ制御信号ＥＮＡを供給するための比較手段である。ス
リーステート出力バッファ５８は、バッファ制御信号Ｅ
ＮＡに応じて、遅延前半データＤＤＦをそのまま出力
し、又は出力をハイインピーダンス（“Ｈｉ−Ｚ”）に
するための出力バッファである。データ出力変換回路５
０の動作について、図３と図４とを参照して説明する。
図４は、図３のデータ出力変換回路５０の動作を示すタ
イミングチャート図である。外部クロック信号ＣＬＫと
図示されていない遅延外部クロック信号ＤＣＬＫとに基
づいて生成された内部クロック信号ＩＣＬＫ１を、分周
回路５１でトグルフリップフロップ等を用いて分周して
分周内部クロック信号ＩＣＬＫ２を生成する。図４に示
すように、分周内部クロック信号ＩＣＬＫ２は外部クロ
ック信号ＣＬＫと同等の波形になる。ある場合には、分
周内部クロック信号ＩＣＬＫ２の代わりに外部クロック
信号ＣＬＫを用いてもよい。ＥＸＯＲ回路５２は、分周
内部クロック信号ＩＣＬＫ２と内部データ出力ＩＤＯＵ
Ｔとを受け取り、比較結果信号ＣＭＰを供給する。比較
結果信号ＣＭＰは、分周内部クロック信号ＩＣＬＫ２と
内部データ出力ＩＤＯＵＴとのレベルが“一致”であれ
ばローレベル“Ｌ”、“不一致”であればハイレベル
“Ｈ”となる。つまり、比較結果信号ＣＭＰは、分周内
部クロック信号ＩＣＬＫ２のある時点において分周内部
クロック信号ＩＣＬＫ２と内部データ出力ＩＤＯＵＴと
が“一致”であるか“不一致”であるかを表す信号であ
る。例えば、内部クロック信号ＩＣＬＫ１が“０”，
“１”と繰り返し変化するのと同じように内部クロック
信号ＩＣＬＫ１の１周期毎に内部データ出力ＩＤＯＵＴ
が“０”，“１”と繰り返し変化するような場合には、
ＥＸＯＲ回路５２の２入力同士が常に“一致”なので、
比較結果信号ＣＭＰは常に一定の“Ｌ”レベルを維持す
る。内部クロック信号ＩＣＬＫ１が“０”，“１”と繰
り返し変化するのとは反対に内部クロック信号ＩＣＬＫ
１の１周期毎に内部データ出力ＩＤＯＵＴが“１”，
“０”と繰り返し変化するような場合には、ＥＸＯＲ回
路５２の２入力同士が常に“不一致”なので、比較結果
信号ＣＭＰは常に一定の“Ｈ”レベルを維持する。クロ
ック入力として第１のタイミング信号ＰＨ１を受け取っ
たＤフリップフロップ５４は、分周内部クロック信号Ｉ
ＣＬＫ２の各周期Ｔ１，Ｔ２，…，Ｔ４，…の前半で比
較結果信号ＣＭＰをラッチし、各周期の前半で分周内部
クロック信号ＩＣＬＫ２と内部データ出力ＩＤＯＵＴと
が“一致”であるか“不一致”であるかを表す前半デー
タＤＦを供給する。同様に、クロック入力として第２の
タイミング信号ＰＨ２を受け取ったＤフリップフロップ
５６は、分周内部クロック信号ＩＣＬＫ２の各周期Ｔ
１，Ｔ２，…，Ｔ４，…の後半で比較結果信号ＣＭＰを
ラッチし、各周期の後半で分周内部クロック信号ＩＣＬ
Ｋ２と内部データ出力ＩＤＯＵＴとが“一致”であるか
“不一致”であるかを表す後半データＤＬを供給する。
また、各周期の前半でラッチされた前半データＤＦと、
各周期の後半でラッチされた後半データＤＬとを比較す
る目的で、Ｄフリップフロップ５５は、第２のタイミン
グ信号ＰＨ２に応じて、遅延された前半データＤＦであ
る遅延前半データＤＤＦを供給する。ＥＸＯＲ回路５７
は、遅延前半データＤＤＦと後半データＤＬとの排他的
論理和からなるバッファ制御信号ＥＮＡを供給する。し
たがって、前半データＤＦと後半データＤＬとがタイミ
ングを合わせて比較されたことになる。スリーステート
出力バッファ５８は、受け取ったバッファ制御信号ＥＮ
Ａが、“Ｈ”（ディセーブル）の場合には出力をハイイ
ンピーダンス（“Ｈｉ−Ｚ”）にし、“Ｌ”（イネーブ
ル）の場合には出力をローインピーダンスにして受け取
った遅延前半データＤＤＦをそのまま出力する。そし
て、スリーステート出力バッファ５８の出力が、データ
出力変換回路５０から供給される外部データ出力ＤＯＵ
Ｔとなる。図５は、データ出力変換回路５０における、
分周内部クロック信号ＩＣＬＫ２と内部データ出力ＩＤ
ＯＵＴとの比較結果と、外部データ出力ＤＯＵＴとの関
係を示している。図５に示すように、分周内部クロック
信号ＩＣＬＫ２と内部データ出力ＩＤＯＵＴとのレベル
が、分周内部クロック信号ＩＣＬＫ２の周期の前半と後
半とのいずれにおいても一致する場合（図４のＴ４の場
合）には、外部データ出力ＤＯＵＴは“０”になる。一
方、前半と後半とのいずれにおいても不一致である場合
（図４のＴ２の場合）には、外部データ出力ＤＯＵＴは
“１”になる。前半で一致かつ後半で不一致の場合（図
４のＴ１の場合）と、前半で不一致かつ後半で一致する
場合（図４のＴ３の場合）とにおいては、外部データ出
力ＤＯＵＴは共にハイインピーダンス(“Ｈｉ−Ｚ”）
になる。分周内部クロック信号ＩＣＬＫ２前半部の内部
データの状態と分周内部クロック信号ＩＣＬＫ２後半部
の内部データの状態との可能な組み合わせは４通りある
が、外部データ出力ＤＯＵＴの状態としては、“０”，
“１”，“Ｈｉ−Ｚ”の３通りが用いられる。このよう
にして、内部データ出力ＩＤＯＵＴを、その２分の１の
周波数（２倍の周期）の外部データ出力ＤＯＵＴに変換
している。しかも、前半一致、後半不一致の場合と、前
半不一致、後半一致の場合とが、共に外部データ出力Ｄ
ＯＵＴ＝“Ｈｉ−Ｚ”の場合に縮退している。検査パタ
ーンの一例として、モニタードバーンイン装置における
ストライプパターンを考える。１周期毎にデータが
“０”と“１”とを繰り返すストライプパターンを、ク
ロック同期式メモリ２０に書き込み、かつ読み出すので
ある。クロック同期式メモリ２０が正常に動作している
場合、つまり、内部クロック信号ＩＣＬＫ１に同期した
内部データ出力ＩＤＯＵＴが、ストライプパターンに応
じて予め検査装置が準備した期待値と同じである場合に
は、図５の「前半で一致かつ後半で一致」、又は「前半
で不一致かつ後半で不一致」の条件が常に成立するの
で、外部データ出力ＤＯＵＴは常に一定の値“０”又は
“１”を維持する。一方、ストライプパターンにおい
て、内部データ出力ＩＤＯＵＴが“０”，“０”又は
“１”，“１”となった場合（それぞれ図４のＴ３又は
Ｔ１の場合）には、外部データ出力ＤＯＵＴはハイイン
ピーダンス（“Ｈｉ−Ｚ”）になるので、クロック同期
式メモリ２０の動作不良を判別できる。以上説明したよ
うに、図１の半導体デバイスによれば、高い周波数を有
するクロック信号で動作する機能回路の２周期分の出力
を、低い周波数を有するクロック信号の１周期に対応し
て出力させることにより、低速動作の検査装置を用いて
機能回路の動作を検査できる。したがって、高い周波数
を有するクロック信号によって機能回路自体を動作させ
て機能回路を検査するので、検査時間を短縮して検査コ
ストを低減できる。また、検査装置には高い周波数を有
するクロック信号を設ける必要がないので、装置コスト
を低減できる。なお、以上の説明においては、外部クロ
ック信号ＣＬＫに対して１／４周期だけ遅れた遅延外部
クロック信号ＤＣＬＫを検査装置が発生させたが、これ
に代えて、位相の遅れたクロック信号をデバイス１０の
内部で発生させてもよい。この位相の遅れたクロック信
号（図２の遅延外部クロック信号ＤＣＬＫに相当）のタ
イミングは、図２に示したように、内部クロック信号Ｉ
ＣＬＫ１のデューティー比に影響するのみでその周期に
は影響しないので、位相の遅れは必ずしも１／４周期で
ある必要はない。また、データ出力変換回路５０の論理
は、図５に示すものに限らない。ハイインピーダンス状
態を用いず、“Ｈ”と“Ｌ”との２レベルのみを出力す
るように回路を構成してもよい。また、図３中のＥＸＯ
Ｒ回路５２の配設を省略して、内部データ出力ＩＤＯＵ
ＴをＤフリップフロップ５４，５６へ直接供給するよう
にしてもよい。図６は、本発明に係る半導体集積回路
（半導体デバイス）の他の構成例を示している。図６に
おいて、１０ａは、いわゆるＤＤＲ（double data rat
e）動作を行うクロック同期式メモリ２０ａを有する、
半導体デバイスである。クロック同期式メモリ２０ａ
は、それぞれデバイス１０ａの外部から受け取った制御
信号ＣＴＬ、アドレス信号ＡＤＲ、データ入力ＤＩ、及
び外部クロック信号ＣＬＫに基づいて動作し、外部クロ
ック信号ＣＬＫの立ち上がりと立ち下がりとの両エッジ
に同期して内部データ出力ＩＤＯＵＴを供給するための
機能回路である。データ出力変換回路５０ａは、受け取
った検査制御信号ＴＥＳＴに応じて、ある頻度で変化す
る内部データ出力（２値論理信号）ＩＤＯＵＴを、該２
値論理信号よりも低い頻度で変化する外部データ出力
（３値論理信号）ＤＯＵＴに変換するための回路手段で
ある。具体的には、データ出力変換回路５０ａは、クロ
ック同期式メモリ２０ａから外部クロック信号ＣＬＫに
同期して供給された内部データ出力ＩＤＯＵＴに基づい
て、外部クロック信号ＣＬＫ又はこれに等価なクロック
信号に同期した外部データ出力ＤＯＵＴを生成する。デ
ータ出力選択回路６０ａは、受け取った検査制御信号Ｔ
ＥＳＴに応じて、外部データ出力ＤＯＵＴと内部データ
出力ＩＤＯＵＴとのいずれかを選択し、選択されたデー
タ出力をデータ出力ＤＯとしてデバイス１０ａの外部へ
供給するための回路手段である。図６の半導体デバイス
１０ａの動作について説明する。通常の動作を行う場合
には、外部クロック信号ＣＬＫに同期してクロック同期
式メモリ２０ａから供給された内部データ出力ＩＤＯＵ
Ｔは、データ出力選択回路６０ａを介して、デバイス１
０ａの外部へデータ出力ＤＯとしてそのまま出力され
る。次に、低速動作の検査装置を用いて検査が行われる
場合の半導体デバイス１０ａの動作について、図６〜図
８を参照して説明する。図７は、図６中のデータ出力変
換回路５０ａの詳細構成例を示している。図７におい
て、ＥＸＯＲ回路５２は、内部データ出力ＩＤＯＵＴと
外部クロック信号ＣＬＫとの排他的論理和からなる比較
結果信号ＣＭＰを供給するための比較手段である。タイ
ミング発生器５３は、検査制御信号ＴＥＳＴによって制
御され、外部クロック信号ＣＬＫがそれぞれ所定の時間
だけ遅延された第１及び第２のタイミング信号ＰＨ１，
ＰＨ２を供給するための回路手段である。第１のタイミ
ング信号ＰＨ１と第２のタイミング信号ＰＨ２とは、そ
れぞれ外部クロック信号ＣＬＫが有する１周期の前半と
後半とにおけるタイミングを決定するための信号であ
る。Ｄフリップフロップ５４は、クロック入力として受
け取った第１のタイミング信号ＰＨ１によって、受け取
った比較結果信号ＣＭＰをラッチして前半データＤＦを
供給するための回路手段である。Ｄフリップフロップ５
５は、クロック入力として受け取った第２のタイミング
信号ＰＨ２によって、受け取った前半データＤＦをラッ
チして遅延前半データＤＤＦを供給するための回路手段
である。両Ｄフリップフロップ５４，５５は、第１のタ
イミング信号ＰＨ１により指定された期間においてクロ
ック同期式メモリ２０ａから第１のデータを取り込み、
これを第２のタイミング信号ＰＨ２により指定された期
間において保持出力するためのデータ保持手段を構成す
る。Ｄフリップフロップ５６は、クロック入力として受
け取った第２のタイミング信号ＰＨ２によって、受け取
った比較結果信号ＣＭＰをラッチして後半データＤＬを
供給するための回路手段であって、第２のタイミング信
号ＰＨ２により指定された期間においてクロック同期式
メモリ２０ａから第２のデータを取り込み、かつこれを
保持出力するためのデータ取り込み手段を構成する。Ｅ
ＸＯＲ回路５７は、それぞれ受け取った遅延前半データ
ＤＤＦと後半データＤＬとの排他的論理和からなるバッ
ファ制御信号ＥＮＡを供給するための比較手段である。
スリーステート出力バッファ５８は、バッファ制御信号
ＥＮＡに応じて、遅延前半データＤＤＦをそのまま出力
し、又は出力をハイインピーダンス（“Ｈｉ−Ｚ”）に
するための出力バッファである。データ出力変換回路５
０ａの動作について、図８を参照して説明する。図８
は、図７のデータ出力変換回路５０ａの動作を示すタイ
ミングチャート図である。ＥＸＯＲ回路５２は、外部ク
ロック信号ＣＬＫと内部データ出力ＩＤＯＵＴとを受け
取り、比較結果信号ＣＭＰを供給する。比較結果信号Ｃ
ＭＰは、外部クロック信号ＣＬＫと内部データ出力ＩＤ
ＯＵＴとのレベルが“一致”であればローレベル
“Ｌ”、“不一致”であればハイレベル“Ｈ”となる。
つまり、比較結果信号ＣＭＰは、外部クロック信号ＣＬ
Ｋのある時点において外部クロック信号ＣＬＫと内部デ
ータ出力ＩＤＯＵＴとが“一致”であるか“不一致”で
あるかを表す信号である。クロック入力として第１のタ
イミング信号ＰＨ１を受け取ったＤフリップフロップ５
４は、外部クロック信号ＣＬＫの各周期Ｔ１，Ｔ２，
…，Ｔ４，…の前半で比較結果信号ＣＭＰをラッチし、
各周期の前半で外部クロック信号ＣＬＫと内部データ出
力ＩＤＯＵＴとが“一致”であるか“不一致”であるか
を表す前半データＤＦを供給する。同様に、クロック入
力として第２のタイミング信号ＰＨ２を受け取ったＤフ
リップフロップ５６は、外部クロック信号ＣＬＫの各周
期Ｔ１，Ｔ２，…，Ｔ４，…の後半で比較結果信号ＣＭ
Ｐをラッチし、各周期の後半で外部クロック信号ＣＬＫ
と内部データ出力ＩＤＯＵＴとが“一致”であるか“不
一致”であるかを表す後半データＤＬを供給する。ま
た、各周期の前半でラッチされた前半データＤＦと、各
周期の後半でラッチされた後半データＤＬとを比較する
目的で、Ｄフリップフロップ５５は、第２のタイミング
信号ＰＨ２に応じて、遅延された前半データＤＦである
遅延前半データＤＤＦを供給する。ＥＸＯＲ回路５７
は、遅延前半データＤＤＦと後半データＤＬとの排他的
論理和からなるバッファ制御信号ＥＮＡを供給する。し
たがって、前半データＤＦと後半データＤＬとがタイミ
ングを合わせて比較されたことになる。スリーステート
出力バッファ５８は、受け取ったバッファ制御信号ＥＮ
Ａが、“Ｈ”（ディセーブル）の場合には出力をハイイ
ンピーダンス（“Ｈｉ−Ｚ”）にし、“Ｌ”（イネーブ
ル）の場合には出力をローインピーダンスにして受け取
った遅延前半データＤＤＦをそのまま出力する。そし
て、スリーステート出力バッファ５８の出力が、データ
出力変換回路５０ａから供給される外部データ出力ＤＯ
ＵＴとなる。以上説明したように、図６の半導体デバイ
スによれば、通常動作（ＤＤＲ動作）時は外部クロック
信号ＣＬＫの立ち上がりと立ち下がりとの両エッジに同
期して変化するデータが出力されるが、検査時には出力
データの変化頻度が半減するので、低速動作の検査装置
を用いて機能回路の動作を検査できる。したがって、検
査装置のコストを低減できる。なお、データ出力変換回
路５０ａにおいて、ハイインピーダンス状態を用いず、
“Ｈ”と“Ｌ”との２レベルのみを出力するように回路
を構成してもよい。また、図７中のＥＸＯＲ回路５２の
配設を省略して、内部データ出力ＩＤＯＵＴをＤフリッ
プフロップ５４，５６へ直接供給するようにしてもよ
い。以上、クロック同期式メモリに本発明を適用した場
合について説明したが、クロック信号に同期してデータ
を出力する機能回路を有するデバイスであれば、メモリ
に限らず他のデバイスに対しても本発明を適用できる。
また、本発明は、モニタードバーンイン装置によるデバ
イス出力のモニタリングだけでなく、一般の機能検査の
場面にも適用できる。
【発明の効果】以上説明してきたとおり、本発明によれ
ば、高速デバイスの出力の変化頻度を該デバイスの内部
で低くし、以て低い変化頻度を有する信号を該デバイス
から出力できるようにしたので、動作の遅い検査装置で
も該デバイスの出力モニタリングを行えるという効果が
得られる。これにより、検査装置のコスト低減が可能に
なる。
ば、高速デバイスの出力の変化頻度を該デバイスの内部
で低くし、以て低い変化頻度を有する信号を該デバイス
から出力できるようにしたので、動作の遅い検査装置で
も該デバイスの出力モニタリングを行えるという効果が
得られる。これにより、検査装置のコスト低減が可能に
なる。
【図１】本発明に係る半導体集積回路の構成例を示すブ
ロック図である。
ロック図である。
【図２】図１中の内部クロック生成回路の動作を示すタ
イミングチャート図である。
イミングチャート図である。
【図３】図１中のデータ出力変換回路の詳細構成例を示
す回路図である。
す回路図である。
【図４】図３のデータ出力変換回路の動作を示すタイミ
ングチャート図である。
ングチャート図である。
【図５】図３のデータ出力変換回路の出力を説明するた
めの図である。
めの図である。
【図６】本発明に係る半導体集積回路の他の構成例を示
すブロック図である。
すブロック図である。
【図７】図６中のデータ出力変換回路の詳細構成例を示
す回路図である。
す回路図である。
【図８】図７のデータ出力変換回路の動作を示すタイミ
ングチャート図である。
ングチャート図である。
１０，１０ａ 半導体集積回路（半導体デバイス） ２０，２０ａ クロック同期式メモリ（機能回路） ３０ 内部クロック生成回路（クロック生成手段） ４０ クロック選択回路（クロック選択手段） ５０，５０ａ データ出力変換回路（データ出力変換手
段） ５１ 分周回路（分周手段） ５２ ＥＸＯＲ回路（第１の比較手段） ５３ タイミング発生器 ５４，５５，５６ Ｄフリップフロップ ５７ ＥＸＯＲ回路（比較手段，第２の比較手段） ５８ スリーステート出力バッファ ６０，６０ａ データ出力選択回路（データ出力選択手
段） ＡＤＲ アドレス信号 ＣＬＫ 外部クロック信号 ＣＭＰ 比較結果信号 ＣＴＬ 制御信号 ＤＣＬＫ 遅延外部クロック信号 ＤＤＦ 遅延前半データ ＤＦ 前半データ ＤＩ データ入力 ＤＬ 後半データ ＤＯ データ出力 ＤＯＵＴ 外部データ出力（第３のデータ） ＥＮＡ バッファ制御信号 ＩＣＬＫ１ 内部クロック信号 ＩＣＬＫ２ 分周内部クロック信号 ＩＤＯＵＴ 内部データ出力（第１、第２のデータ） ＰＨ１，ＰＨ２ タイミング信号 ＴＥＳＴ 検査制御信号
段） ５１ 分周回路（分周手段） ５２ ＥＸＯＲ回路（第１の比較手段） ５３ タイミング発生器 ５４，５５，５６ Ｄフリップフロップ ５７ ＥＸＯＲ回路（比較手段，第２の比較手段） ５８ スリーステート出力バッファ ６０，６０ａ データ出力選択回路（データ出力選択手
段） ＡＤＲ アドレス信号 ＣＬＫ 外部クロック信号 ＣＭＰ 比較結果信号 ＣＴＬ 制御信号 ＤＣＬＫ 遅延外部クロック信号 ＤＤＦ 遅延前半データ ＤＦ 前半データ ＤＩ データ入力 ＤＬ 後半データ ＤＯ データ出力 ＤＯＵＴ 外部データ出力（第３のデータ） ＥＮＡ バッファ制御信号 ＩＣＬＫ１ 内部クロック信号 ＩＣＬＫ２ 分周内部クロック信号 ＩＤＯＵＴ 内部データ出力（第１、第２のデータ） ＰＨ１，ＰＨ２ タイミング信号 ＴＥＳＴ 検査制御信号
Claims (13)
- 【請求項１】 クロック信号に同期して第１の周波数で
データを出力するための機能回路と、 前記第１の周波数よりも低い第２の周波数の１周期中に
おける前記第１の周波数の周期のうち第１の周期におい
て前記機能回路から第１のデータを取り込み保持するた
めのデータ保持手段と、 前記１周期中における前記第１の周波数の周期のうち前
記第１の周期よりも後の第２の周期において前記機能回
路から第２のデータを取り込むためのデータ取り込み手
段と、 前記保持された第１のデータと前記取り込まれた第２の
データとに基づいて第３のデータを生成し前記第２の周
波数で出力するためのデータ出力変換手段とを備えたこ
とを特徴とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記データ出力変換手段は、前記第３のデータが取り得
る状態の数が前記第１のデータが取り得る状態と前記第
２のデータが取り得る状態とのあらゆる組み合わせの数
よりも少なくなるようにデータを変換することを特徴と
する半導体集積回路。 - 【請求項３】 請求項１記載の半導体集積回路におい
て、 各々受け取った検査制御信号に基づいて、前記半導体集
積回路が通常動作する場合には前記第１の周波数で前記
機能回路から出力されたデータを、前記半導体集積回路
が検査される場合には前記第３のデータを、それぞれデ
ータ出力として前記半導体集積回路の外部へ供給するた
めのデータ出力選択手段を更に備えたことを特徴とする
半導体集積回路。 - 【請求項４】 請求項１記載の半導体集積回路におい
て、 前記機能回路は、前記クロック信号の立ち上がりエッジ
と立ち下がりエッジとの双方に同期して、前記クロック
信号の周波数の２倍の周波数でデータを出力することを
特徴とする半導体集積回路。 - 【請求項５】 請求項４記載の半導体集積回路におい
て、 前記第２の周波数が前記クロック信号の周波数に等しい
ことを特徴とする半導体集積回路。 - 【請求項６】 請求項１記載の半導体集積回路におい
て、 前記データ出力変換手段は、前記第１のデータと前記第
２のデータとを比較するための比較手段を備えたことを
特徴とする半導体集積回路。 - 【請求項７】 請求項１記載の半導体集積回路におい
て、 前記半導体集積回路の外部から外部クロック信号を受け
取り、かつ該外部クロック信号に基づき前記第１の周波
数を有する内部クロック信号を生成するためのクロック
生成手段と、 各々受け取った検査制御信号に基づいて、前記半導体集
積回路が検査される場合には前記内部クロック信号を、
前記半導体集積回路が通常動作する場合には前記外部ク
ロック信号を、それぞれ前記機能回路へ供給するための
クロック選択手段とを更に備えたことを特徴とする半導
体集積回路。 - 【請求項８】 請求項７記載の半導体集積回路におい
て、 前記データ出力変換手段は、 前記内部クロック信号を分周して前記第２の周波数を有
する分周内部クロック信号を生成するための分周手段
と、 前記機能回路から受け取ったデータの論理値と前記分周
内部クロック信号の論理値とを比較するための第１の比
較手段と、 前記第１の周期と前記第２の周期とにおける前記第１の
比較手段の出力同士を比較するための第２の比較手段と
を備えたことを特徴とする半導体集積回路。 - 【請求項９】 請求項１記載の半導体集積回路におい
て、 前記機能回路は、クロック同期式メモリであることを特
徴とする半導体集積回路。 - 【請求項１０】 通常動作モードと検査モードとを有す
る半導体集積回路であって、 ある頻度で変化する２値論理信号を供給するための機能
回路と、 前記機能回路から供給された前記２値論理信号を、前記
２値論理信号の変化頻度よりも低い頻度で変化する多値
論理信号に変換するための変換回路と、 前記通常動作モードでは前記２値論理信号を、前記検査
モードでは前記多値論理信号をそれぞれ前記半導体集積
回路から出力すべき信号として選択するための出力選択
回路とを備えたことを特徴とする半導体集積回路。 - 【請求項１１】 請求項１０記載の半導体集積回路にお
いて、 前記半導体集積回路は、前記通常動作モードでは第１の
周波数を、前記検査モードでは前記第１の周波数よりも
低い第２の周波数をそれぞれ有する外部クロック信号を
受け取り、かつ、 前記検査モードにおいて、前記外部クロック信号から前
記第２の周波数よりも高い周波数を有する内部クロック
信号を生成するためのクロック生成回路と、 前記通常動作モードでは前記外部クロック信号を、前記
検査モードでは前記内部クロック信号をそれぞれ前記機
能回路へ供給すべきクロック信号として選択するための
クロック選択回路とを更に備え、 前記機能回路は、前記クロック選択回路から供給された
クロック信号の立ち上がりエッジ又は立ち下がりエッジ
のいずれか一方のみに同期して変化する信号を前記２値
論理信号として供給することを特徴とする半導体集積回
路。 - 【請求項１２】 請求項１０記載の半導体集積回路にお
いて、 前記機能回路は、与えられた外部クロック信号の立ち上
がりエッジと立ち下がりエッジとの双方に同期して変化
する信号を前記２値論理信号として供給することを特徴
とする半導体集積回路。 - 【請求項１３】 請求項１０記載の半導体集積回路にお
いて、 前記機能回路は、クロック同期式メモリであることを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11039513A JPH11312400A (ja) | 1998-02-24 | 1999-02-18 | 半導体集積回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-42118 | 1998-02-24 | ||
| JP4211898 | 1998-02-24 | ||
| JP11039513A JPH11312400A (ja) | 1998-02-24 | 1999-02-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11312400A true JPH11312400A (ja) | 1999-11-09 |
Family
ID=26378922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11039513A Pending JPH11312400A (ja) | 1998-02-24 | 1999-02-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11312400A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000048599A (ja) * | 1998-07-24 | 2000-02-18 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP2001202798A (ja) * | 2000-01-20 | 2001-07-27 | Fujitsu Ltd | 半導体装置 |
| KR20010076311A (ko) * | 2000-01-20 | 2001-08-11 | 가네꼬 히사시 | 반도체기억장치 |
| KR100401506B1 (ko) * | 2001-05-10 | 2003-10-17 | 주식회사 하이닉스반도체 | 비동기 프리차지 기능을 갖는 싱크로노스 메모리 디바이스 |
| KR100499626B1 (ko) * | 2000-12-18 | 2005-07-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100753698B1 (ko) | 2005-01-18 | 2007-08-30 | 인피니언 테크놀로지스 아게 | 메모리 디바이스 및 데이터 교환 방법 |
| JP2008217947A (ja) * | 2007-03-07 | 2008-09-18 | Elpida Memory Inc | 半導体記憶装置 |
| JP2008538045A (ja) * | 2005-03-18 | 2008-10-02 | イナパック テクノロジー インコーポレイテッド | 集積回路試験モジュール |
| JP2008299993A (ja) * | 2007-06-01 | 2008-12-11 | Renesas Technology Corp | 半導体記憶装置 |
| US7953998B2 (en) | 2007-05-14 | 2011-05-31 | Hynix Semiconductor Inc. | Clock generation circuit and semiconductor memory apparatus having the same |
-
1999
- 1999-02-18 JP JP11039513A patent/JPH11312400A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000048599A (ja) * | 1998-07-24 | 2000-02-18 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
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| JP2008538045A (ja) * | 2005-03-18 | 2008-10-02 | イナパック テクノロジー インコーポレイテッド | 集積回路試験モジュール |
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| JP2008299993A (ja) * | 2007-06-01 | 2008-12-11 | Renesas Technology Corp | 半導体記憶装置 |
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|---|---|---|---|
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|
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|
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