JPH11312794A - 埋め込み層の形成方法 - Google Patents

Abstract

(57)【要約】 【課題】 厚さのさらに小さな変動を有する改善された
埋め込みストラップを提供する。 【解決手段】 変動の減少は、埋め込み層の頂面をかつ
それから埋め込み層の下側面を定義することによって達
成される。その結果、埋め込みストラップの変動の改善
された制御が達成され、それによりＩＣの特性の改善が
達成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的に集積回路
（ＩＣ）に関し、かつとくにＩＣにおける埋め込み層の
空間的位置の制御に関する。

【０００２】

【従来の技術】半導体の製造において、絶縁体、半導体
及び導体の層がトランジスタ、コンデンサ又は抵抗のよ
うな装置構造を形成するために、基板上に堆積され、か
つパターニングされる。それからこれらの装置構造は、
所望の電気的な機能を達成するために相互接続され、Ｉ
Ｃを構成する。種々の装置層の製造及びパターニング
は、例えば酸化、注入、堆積、シリコンエピタキシャル
成長、リソグラフィー及びエッチングのような通常の製
造技術を利用して達成される。このような技術は、Ｓ．
Ｍ．Ｓｚｅ、“VLSI Technology”、第２版、ニューヨ
ーク在、マグロー−ヒル、１９８８に記載されており、
これは、あらゆる目的のために引用によりここに組込ま
れる。

【０００３】さらに高速かつさらに高密度のＩＣに対す
る要求が増大すると、埋め込み装置層の空間的な位置を
制御する能力が、さらに重要になる。例えばダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）セルを形成する
ためにトランジスタをコンデンサに連結するために使わ
れる埋め込みストラップが存在する。特性及び設計仕様
に依存して、埋め込みストラップの最小の厚さが必要で
ある。

【０００４】埋め込みストラップを形成する通常の技術
は、少なくとも３つのエッチングプロセスを含む。第１
のエッチングは、ポリシリコン（ポリ）充填物、及びト
レンチコンデンサの上側部分を覆うカラーに凹部を設け
る。さらに第２のエッチングは、埋め込み層の底部を定
義するために、ポリ充填物の下のカラーに凹部を設け
る。ポリは、トレンチを充填するために堆積され、かつ
第３のエッチングは、埋め込み層の頂部を定義するため
に、ポリに凹部を設けるように行なわれる。このような
技術は、例えばほぼ＋／−５０ｎｍの埋め込みストラッ
プ高さの大きな変動を生じる。埋め込みストラップが、
少なくとも最小の埋め込みストラップの厚さのものであ
ることを保証するために、埋め込みストラップは、少な
くとも最小の厚さ＋｜変動｜である。

【０００５】埋め込みストラップの厚さは、設計の要求
に依存する。典型的に厚さは、ほぼ１００ｎｍであり、
これは、最小の厚さが、１００〜２００ｎｍからの埋め
込みストラップの厚さの変動を含んで１５０ｎｍである
ことを意味する。ＩＣにわたって埋め込みストラップの
厚さのこのように大きな変動は、装置の特性に不利な影
響を及ぼすので、不所望である。追加的にこのように大
きな変動は、さらに厚い埋め込みストラップを必要と
し、プロセスの困難を追加する。例えば浅いトレンチ絶
縁体（ＳＴＩ）のできるだけ浅い深さを有すること望ま
しい。しかしながらさらに厚い埋め込みストラップの結
果、埋め込みストラップの底部は、基板表面の下にさら
に深くなり、さらに深いＳＴＩを必要とする。

【０００６】

【発明が解決しようとする課題】前記の議論から、厚さ
のさらに小さな変動を有する改善された埋め込みストラ
ップが望まれる。

【０００７】

【課題を解決するための手段】本発明は、改善された埋
め込み層の形成に関する。埋め込み層は、トレンチコン
デンサ内において埋め込みストラップとして使われる。
１実施態では、トレンチコンデンサは、トレンチの上側
部分を覆いかつ基板とトレンチ内におけるドーピングさ
れたポリのような半導体材料とを分離する誘電体カラー
を有する基板内に設けられる。半導体材料は、凹部を設
けられ、実効的に埋め込みストラップの頂部を定義す
る。カラーは、半導体材料を囲む凹部領域を形成するた
めに、半導体材料の頂面の下において凹部を設けられ
る。凹部領域の底面は、埋め込みストラップの底部を定
義する。ライナ材料は、凹部領域を満たすために堆積さ
れる。１実施態では、ライナはシリコンからなる。ライ
ナから過剰な材料が除去され、埋め込みストラップの頂
面まで充填された凹部領域を残す。

【０００８】

【実施例】本発明は、埋め込み層の改善された空間的な
制御に関する。例示の目的で、本発明は、ＤＲＡＭセル
に関連して説明する。しかしながら本発明は、それより
著しく広く、かつ一般にＩＣの製造にまで広がってい
る。ＩＣは、例えばＤＲＡＭ、同期ＤＲＡＭ（ＳＤＲＡ
Ｍ）、スタティックＲＡＭ（ＳＲＡＭ）又は読み出し専
用メモリ（ＲＯＭ）のような種々のタイプのメモリ回路
を含む。ＩＣは、プログラミング可能な論理アレイ（Ｐ
ＬＡ）、アプリケーション固有のＩＣ（ＡＳＩＣ）、組
合せＤＲＡＭ−論理ＩＣ（埋め込みＤＲＡＭ）又はなん
らかのその他の回路装置のような論理装置を含むことも
ある。

【０００９】典型的には多数のＩＣが、シリコンウエー
ハのような基板上に並列に製造される。プロセスの後
に、ウエーハは、複数の個々のチップにＩＣを分離する
ためにダイシングされる。それからチップは、例えばコ
ンピュータシステム、セルラフォン、個人用ディジタル
アシスタント（ＰＡＤ）及びその他の電子製品のような
消費者製品に利用するために、最終製品になるようにパ
ッケージングされる。

【００１０】図１には、トレンチコンデンサＤＲＡＭセ
ルが示されている。このようなＤＲＡＭセルは、例えば
Nesbit他、A 0.6μm₂ 256Mb Trench DRAM Cell With Se
lf-Aligned Buried Strap(BEST)、IEDM93-627に記載さ
れており、これは、あらゆる目的のために引用によって
ここに組込まれる。

【００１１】図示したように、ＤＲＡＭセルは、基板１
０１に形成されたトレンチコンデンサ１６０を有する。
トレンチは、典型的にｎ−ドーパントによって重くドー
ピングされたポリシリコン（ポリ）１６１によって満た
されている。ポリは、コンデンサの電極として使われ、
“蓄積ノード”と称する。ｎ−タイプドーパントによっ
てドーピングされた埋め込みプレート１６５は、トレン
チの下側部分を囲んでいる。埋め込みプレートは、コン
デンサの第２の電極として使われる。トレンチの上側部
分における内側側壁を覆って、カラー１６８は、深いト
レンチの回りの垂直の寄生漏れを減少するために設けら
れている。典型的にカラーは、ほぼ１ｎｍの深さを有す
る。トレンチの下側部分において、ノード誘電体１６３
は、コンデンサの２つのプレートを分離している。ｎ−
タイプドーパントを含む埋め込みウエル１７０は、アレ
イにおけるＤＲＡＭセルの埋め込みプレートを接続する
ために設けられている。埋め込みウエルの上にｐ−ウエ
ル１７３がある。ｐ−ウエルは、垂直漏れを減少するた
めに使われる。

【００１２】ＤＲＡＭは、トランジスタ１１０も含む。
トランジスタは、ゲート１１２、及びｎ−タイプドーパ
ントを含む拡散領域１１３及び１１４を含む。拡散領域
は、ソース及びドレインと称する。ソースとドレインの
指定は、トランジスタの動作に依存する。トランジスタ
とコンデンサの接続は、“ノード拡散”と称する拡散領
域１２５を介して達成される。“ワードライン”とも称
するゲートは、典型的にポリ３６６及び窒化物３６８層
を含む。その代わりに層３５７は、ワードライン抵抗を
減少するためにポリの層の上に、モリブデン（ＭｏＳｉ
ｘ）、タンタル（ＴａＳｉｘ）、タングステン（ＷＳｉ
ｘ）、チタン（ＴｉＳｉｘ）又はコバルト（ＣｏＳｉ
ｘ）のようなシリコン化物を含むポリサイドの層であ
る。

【００１３】１実施態では、ポリサイド層は、ポリ上に
わたってＷＳｉｘを含む。窒化物ライナ３６９は、ゲー
トスタック及び基板を覆っている。窒化物層３６８及び
窒化物ライナは、後続のプロセスのためにエッチング又
は研磨停止層として使われる。

【００１４】浅いトレンチ絶縁体（ＳＴＩ）１８０は、
別のセル又は装置からＤＲＡＭセルを絶縁するために設
けられている。図示したようにワードライン１２０は、
トレンチ上にわたって形成されており、かつＳＴＩによ
ってここから絶縁されている。ワードライン１２０は、
“パッシングワードライン”と称する。このような構造
は、フォールデッドビットラインアーキテクチャと称す
る。オープン又はオープン−フォールデッドビットライ
ンアーキテクチャ又はセル構成のようなその他の構成も
有用である。

【００１５】レベル間誘電体層１８９は、ワードライン
の上に形成される。ビットラインをなす導体層は、レベ
ル間誘電体層の上に形成される。ビットライン接触開口
１８６は、ソース１１３をビットライン１９０に接続す
るために、レベル間誘電体層に設けられている。

【００１６】複数のこのようなセルは、メモリＩＣのア
レイを形成するように構成されている。セルのアレイ
は、ワードライン及びビットラインによって相互接続さ
れる。セルへのアクセスは、セルの相当するワードライ
ン及びビットラインを活性化することによって達成され
る。

【００１７】図２には、ＩＣの横断面が示されている。
ＩＣは、例えばシリコンからなる基板を含んでいる。シ
リコンオンインシュレータ又はエピタキシャルのような
その他の半導体基板も有用である。基板２００は、ここ
に形成されたパッドスタック２１１を有する。パッドス
タックは、種々の層を含んでおり、これらは、ＩＣのプ
ロセスを容易にするために使われる。典型的にパッドス
タックは、例えば熱酸化によって形成されるパッド酸化
物層２１２を含む。パッド酸化物上にパッドエッチング
停止層２１１がある。パッドエッチング停止層は、それ
により別の装置層がそれに対して選択的にエッチングで
き又は研磨できる材料を含み、それによりＩＣのプロセ
スを容易にする。例えばエッチング停止層は、これに対
して選択的にポリ又は誘電体カラーを除去することがで
きる材料からなる。１実施態では、パッド停止層は、例
えば低圧化学蒸着（ＬＰＣＶＤ）又はプラズマ増強化学
蒸着（ＰＥＣＶＤ）のような化学蒸着（ＣＶＤ）を含む
通常の技術を利用して形成されたシリコン窒化物からな
る。その他のタイプのエッチング停止層も有用である。
パッドスタックは、深いトレンチ２０５をエッチングす
るために使われるハードマスク層（図示せず）のような
追加的な１つ又は複数の層を含んでいてもよい。典型的
にハードマスク層は、トレンチの形成の後に除去され
る。

【００１８】基板は、部分的に完成したトレンチコンデ
ンサを含む。議論のために、トレンチコンデンサの頂部
だけが示されている。下側部分は、図１に示したトレン
チコンデンサと同様であることができる。カラー１１０
は、トレンチコンデンサの上側部分に設けられており、
トレンチの側壁を覆っている。カラーは、例えばテトラ
エチルオキソシラン（ＴＥＯＳ）によって形成された酸
化物のような誘電体材料からなる。窒化物層は、カラー
の絶縁特性を改善するために、酸化物カラーの上に設け
ることができる。ポリ２２０は、典型的にトレンチを充
填するために利用される。ポリは、ドーパントによって
ドーピングされている。１つの構成において、ポリは、
りん（Ｐ）又はひ素（Ａｓ）のようなｎ−タイプのドー
パントによってドーピングされている。その代わりにｐ
−タイプのアレイセルのためにｐ−タイプのドーパント
を利用してもよい。基板の表面は、パッド停止層に対し
て選択的に研磨される。例えば化学的機械的研磨からな
る研磨は、パッド層の材料よりも高い速度でポリを研磨
する。したがってＣＭＰは、実効的にパッド停止層を除
去することなく、表面から過剰のポリ材料を除去し、平
らな表面２２７を形成する。

【００１９】図３によれば、埋め込み層を形成するため
に、エッチングが行なわれる。エッチングは、例えばパ
ッド停止及びカラーに対して選択的な反応イオンエッチ
ング（ＲＩＥ）からなる。エッチングは、基板の表面２
０８より下に凹部領域２４０を形成する。本発明によれ
ば、エッチングは、埋め込み層の頂面２５０を定義する
ために、トレンチ内におけるポリに凹部を設ける。後続
のプロセスの結果、少量の材料がさらにトレンチに凹部
を設けるために除去されることがあるが、追加的な材料
のこの除去は、無視することができる。したがってエッ
チングは、実効的にほぼ埋め込み層の頂面を定義する。
埋め込み層の頂面の深さは、トレンチの上に配置された
装置層からの絶縁のような設計の要求に依存する。例え
ばフォールデッドビットラインアーキテクチャにおい
て、パッシングワードラインは、トレンチの上に配置さ
れる。埋め込みストラップの頂面と装置層（典型的には
基板の表面における）との間の距離は、絶縁材料がこれ
ら２つの間の絶縁を提供するように十分に長くする。典
型的に埋め込みストラップの頂面の深さは、ほぼ５０ｎ
ｍである。凹部の深さ又は進路は、所望の電気的特性を
達成するために、変化してもよく、かつ特定の用途に対
して最適化することができる。

【００２０】図４には、表面２５０の上の誘電体カラー
が除去されている。カラーの除去は、例えば湿式又は化
学的乾式エッチングのような等方性エッチングによって
達成される。エッチングは、パッド停止及びポリに対し
て選択的である。本発明によれば、埋め込み層の底部を
定義するために、表面２５０より下のカラーに凹部を設
けるように過剰エッチングが行なわれる。その結果、凹
部領域２５５は、トレンチを囲む表面２５０より下に設
けられる。典型的に過剰エッチングは、ほぼ５０〜１０
０ｎｍの埋め込みストラップ層の厚さを提供するため
に、表面２５０より下のほぼ５０〜１００ｎｍの深さま
でカラーに凹部を設ける。もちろん過剰エッチングの深
さは、抵抗のような設計の要求に依存して変更すること
ができる。

【００２１】図５において、パッド停止層の表面、トレ
ンチ側壁及び表面２５０を覆うために、ライナ２６０が
堆積される。ライナは、１つの構成において、ポリシリ
コン又はアモルファスシリコンのようなドーピングされ
ていないシリコンからなる。ゲルマニウム（Ｇｅ）、炭
素（Ｃ）又はＧｓ−Ｓｉ又はＳｉ−Ｃ化合物を含む化合
物も、ライナを形成するために利用することができる。
ライナは、例えばＬＰＣＶＤのような通常の技術によっ
て形成される。

【００２２】ライナは、凹部領域２５５を満たすために
十分に厚い。ライナの厚さは、カラーの厚さに依存して
いる。ライナは、少なくともカラーの厚さの半分であ
る。典型的にカラーの厚さは、ほぼ３０ｎｍである。凹
部領域２５５を満たすために、２０〜４０ｎｍの厚さの
ライナで十分である。

【００２３】その代わりに図６に示すように、ライナ２
６０は、選択的なエピタキシャル技術によって堆積され
たシリコンからなる。このような技術は、周知であり、
かつ例えばS.M.Sze “VLSI Technology"、第２版、ニ
ューヨーク在、マグロー−ヒル、１９８８に記載されて
おり、これは、あらゆる目的のために引用によりここに
組込まれる。選択的なエピタキシャル技術は、トレンチ
側壁２０及び表面２５０上にライナを有利に堆積し、凹
部領域２５５を満たす。

【００２４】図７では、ライナから過剰の材料が除去さ
れ、領域２５５を満たすライナ材料を残している。過剰
のライナ材料の除去は、例えば湿式エッチング又はＣＤ
Ｅのような等方性エッチングを利用して達成される。そ
の結果、厚さＴを有する埋め込み層２７０が構成され
る。

【００２５】場合により、エピ層は、トレンチ側壁２０
及び表面２５０を覆う過剰の材料が熱酸化プロセスによ
って消費され、エピによって満たされた凹部領域を残す
ように、十分に薄い。典型的にエピは、ほぼ２０〜４０
ｎｍの厚さを有する。このことは、過剰のライナ材料を
除去するために利用されるエッチングを有利に除く。酸
化プロセスは、ＩＣの製造の間の分離したプロセスであ
ることができ、又は後続の熱プロセスの一部として統合
することができる。

【００２６】第１に埋め込み層の頂部を実効的に定義す
ることによって、その厚さの改善された制御が達成され
る。その結果、改善された集積化方式及び装置特性が得
られる。

【００２７】プロセスは、継続してＩＣを完成する。例
えば図１に示すようなＤＲＡＭセルの製造のために、活
性領域の定義、不活性領域における絶縁体の形成、活性
領域におけるトランジスタの形成、及びその他のプロセ
スが行なわれる。それから相互接続が形成でき、ＩＣが
構成され、このＩＣは、パッケージングされ、かつ電子
製品において利用される。

【図面の簡単な説明】

【図１】ＤＲＡＭセルを示す図である。

【図２】本発明の方法の１過程を示す図である。

【図３】本発明の方法の１過程を示す図である。

【図４】本発明の方法の１過程を示す図である。

【図５】本発明の方法の１過程を示す図である。

【図６】本発明の方法の１過程を示す図である。

【図７】本発明の方法の１過程を示す図である。

【符号の説明】

２００ 基板、 ２０８ 基板表面、 ２１１ パッド
スタック、 ２１２パッド酸化物層、 ２２０ ポリ、
２２７ 平らな表面、 ２４０ 凹部領域、 ２５０
頂面、 ２５５ 凹部領域、 ２６０ ライナ、 ２
７０ 埋め込み層

フロントページの続き (72)発明者 ヨハン アルスマイヤー アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ マーリン ドライヴ ４

Claims (1)

【特許請求の範囲】
1. 【請求項１】 埋め込み層の形成法において、 基板に半導体材料を満たしたトレンチを設け、トレンチ
   が、トレンチの上側部分の側壁を覆う誘電体カラーを有
   し、トレンチの上側部分におけるトレンチ側壁から半導
   体材料を分離し；基板の表面の下の半導体材料に凹部を
   設け、凹部が、埋め込み層の頂面を定義し；埋め込み層
   の頂面の下のカラーに凹部を設け、半導体材料の頂面を
   囲む凹部領域を構成し、その際、凹部領域の底面が、埋
   め込み層の下側表面を定義し；ライナを堆積し、凹部領
   域を充填し；かつライナ、線、トレンチの側壁及び半導
   体材料の頂面から過剰の材料を除去し、ライナを充填さ
   れたまま凹部領域を残す：ことを特徴とする、埋め込み
   層の形成方法。