JPH11316104A - 磁気抵抗素子 - Google Patents

Abstract

(57)【要約】 【課題】 磁気検出回路の実装面積を小さくできる磁気
抵抗素子を提供すること。 【解決手段】 磁気抵抗素子１のチップ基板２には、互
いに直交する磁気感度を備え、かつ、直列接続されて感
磁部１０を構成する第１および第２の磁気抵抗薄膜パタ
ーン３、４が形成されているだけでなく、第３の磁気抵
抗薄膜パターン５も形成されている。第３の磁気抵抗薄
膜パターン５は、第１の磁気抵抗薄膜パターン３に対す
る温度補償抵抗となった第２の磁気抵抗薄膜パターン４
と同じ方向の磁気感度を備えている。第３の磁気抵抗薄
膜パターン５の一方の端部５１はグランドに電気的接続
される。この第３の磁気抵抗薄膜パターン５は、感磁部
１０の信号出力Ｖｏと比較される基準電圧Ｖｒを生成す
る際の分圧抵抗として使用することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、モータの回転検出
や移動部材の位置検出等に用いられる磁気抵抗素子に関
するものである。さらに詳しくは、回路の実装面積を小
さくできる磁気抵抗素子に関するものである。

【０００２】

【従来の技術】モータの回転検出や往復部材の位置検出
等に用いられる磁気抵抗素子は、図５に示すように、チ
ップ基板２に第１および第２の磁気抵抗薄膜パターン
３、４が形成された構成をしている。第１および第２の
磁気抵抗薄膜パターン３、４は互いに直交する磁気感度
を備え、かつ、直列接続されて感磁部１０を構成してい
る。また、第２の磁気抵抗薄膜パターン４は第１の磁気
抵抗薄膜パターン３に対する温度補償抵抗となってい
る。

【０００３】チップ基板２には、さらに、感磁部１０に
対する電圧印加用の第１の電極端子１１と、感磁部１０
の信号出力用端子とされる第２の電極端子１２と、感磁
部１０のグランド接続用の第３の電極端子１３が形成さ
れている。また、チップ基板２を回路基板に面実装する
際のバランスを保つために、どこにも電気的接続されて
いない第４の電極端子１４がダミーの端子として形成さ
れている。

【０００４】このように形成された磁気抵抗素子１Ｂを
用いて磁気検出回路を構成する際には、図６に示すよう
に、第１の電極端子１１と第３の電極端子１３の間に電
源電圧Ｖccを印加し、第２の電極端子１２を感磁部１０
の信号出力Ｖｏとしてコンパレータ８の反転入力端子８
１に電気的接続する。また、コンパレータ８の非反転入
力端子８２には、感磁部１０の信号出力Ｖｏと比較され
る基準電圧Ｖｒが入力される。この基準電圧Ｖｒは、直
列接続した２つの抵抗器１６、１７によって電源電圧Ｖ
ccを分圧することによって生成される。

【０００５】

【発明が解決しようとする課題】しかしながら、磁気検
出回路７Ｂに抵抗器１６、１７等のディスクリート部品
を多用すると、磁気検出回路７Ｂの実装面積が大きくな
るという問題がある。また、磁気抵抗素子１Ｂには、ど
こにも電気的接続されていない第４の電極端子１４が形
成されているので、回路基板には、無駄な電極端子１４
を半田付けしなければならない。この点からみても、磁
気検出回路７Ｂの実装面積が大きくなってしまう。その
結果、磁気検出回路７Ｂが実装された回路基板６が大型
化してしまう。あるいは、回路基板６に別の回路が搭載
されている場合には、別の回路の実装スペースが狭くな
る。

【０００６】そこで、本発明の課題は、磁気抵抗素子を
使用した磁気検出回路の実装面積を小さくすることがで
きる磁気抵抗素子を提供することにある。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、第１の磁気抵抗薄膜パターンと、該第１
の磁気抵抗薄膜パターンに対して直交する磁気感度をも
って当該第１の磁気抵抗薄膜パターンに対して直列接続
していることにより温度補償抵抗として使用可能な第２
の磁気抵抗薄膜パターンとが形成された基板を有する磁
気抵抗素子において、前記基板には、さらに、前記第１
および第２の磁気抵抗薄膜パターンの接続点からの信号
出力と比較される基準電圧を生成する際の温度補償用抵
抗として使用可能な第３の磁気抵抗薄膜パターンが形成
されていることを特徴とする。

【０００８】本発明では、磁気抵抗素子の基板上に、感
磁部を構成する第１および第２の磁気抵抗薄膜パターン
の他に、第３の磁気抵抗薄膜パターンも形成され、この
第３の磁気抵抗薄膜パターンを分圧抵抗として用いれ
ば、基準電圧を生成できると共に、この基準電圧に温度
補償を施すことができる。従って、従来では、ディスク
リート部品である抵抗器を２個使用して基準電圧を生成
しているのに対して、本発明では、そのうちの１つの抵
抗器を磁気抵抗素子の第３の磁気抵抗薄膜パターンに置
き換えることができる。従って、ディスクリート部品を
１つ減らすことができるので、磁気検出回路の占有面積
を縮小できる。

【０００９】本発明において、前記基板に第１ないし第
４の電極端子が形成されている場合には、該第１ないし
第４の電極端子のうち、前記第１ないし第３の電極端子
はそれぞれ、直列接続された前記第１および第２の磁気
抵抗薄膜パターンに対して、一方の端部に電気的接続す
る電圧印加用端子、前記接続点に電気的接続する信号出
力用端子、および他方の端部に電気的接続するグランド
接続用端子であり、前記第３の磁気抵抗薄膜パターン
は、前記第２の磁気抵抗薄膜パターンと同じ方向の磁気
感度をもって、一方の端部が前記第３の電極端子に電気
的接続され、他方の端部は前記第４の電極端子に電気的
接続していることが好ましい。このように構成すると、
第３の磁気抵抗薄膜パターンは、第１の磁気抵抗薄膜パ
ターンの温度補償抵抗である第２の磁気抵抗薄膜パター
ンと同じ方向の磁気感度を備えているので、基準電圧生
成用の分圧回路のプルダウン抵抗として使用できる。ま
た、第３の磁気抵抗薄膜パターンの一方の端部は、グラ
ンド接続用端子である第３の電極端子に電気的接続さ
れ、他方の端部は、従来の磁気抵抗素子では面実装する
際のバランスをとるだけのために形成されていた第４の
電極端子に電気的接続されている。従って、磁気抵抗素
子の基板に第３の磁気抵抗薄膜パターンを追加したため
に新たな電極端子が必要になっても、従来の磁気抵抗素
子ではダミーの端子であった第４の電極端子を有効利用
するので、新たな電極端子を追加する必要がない。それ
故、磁気抵抗素子の実装面積が大きくなることはない。

【００１０】本発明において、前記基板に第１ないし第
４の電極端子が形成されている場合には、該第１ないし
第４の電極端子のうち、前記第１ないし第３の電極端子
はそれぞれ、直列接続された前記第１および第２の磁気
抵抗薄膜パターンに対して、一方の端部に電気的接続す
る電圧印加用端子、前記接続点に電気的接続する信号出
力用端子、および他方の端部に電気的接続するグランド
接続用端子であり、前記第３の磁気抵抗薄膜パターン
は、前記第１の磁気抵抗薄膜パターンと同じ方向の磁気
感度をもって、一方の端部が前記第１の電極端子に電気
的接続され、他方の端部が前記第４の電極端子に電気的
接続されていてもよい。このように構成すると、第３の
磁気抵抗薄膜パターンは、第１の磁気抵抗薄膜パターン
と同じ方向の磁気感度を備えているので、基準電圧生成
用の分圧回路のプルアップ抵抗として使用できる。ま
た、第３の磁気抵抗薄膜パターンの一方の端部は、電圧
印加用端子である第１の電極端子に電気的接続され、他
方の端部は、従来の磁気抵抗素子では面実装する際のバ
ランスをとるだけのために形成されていた第４の電極端
子に電気的接続されている。従って、磁気抵抗素子の基
板に第３の磁気抵抗薄膜パターンを追加したために新た
な電極端子が必要になっても、従来の磁気抵抗素子では
ダミーの端子であった第４の電極端子を有効利用すれば
よいので、新たな電極端子を追加する必要がない。それ
故、磁気抵抗素子の実装面積が大きくなることはない。

【００１１】本発明において、前記基板は四角形に形成
されていると共に、前記第１ないし第４の電極端子はそ
れぞれ前記基板の四隅に形成されていることが好まし
い。このように構成すると、この磁気抵抗素子を回路基
板に面実装する際に、半田によって引っ張られる力が基
板の四隅に作用するので、基板の一方が浮き上がること
がないなど、面実装時の基板のバランスがよいという利
点がある。

【００１２】

【発明の実施の形態】以下に、図面を参照して本発明の
実施の形態を説明する。

【００１３】［実施の形態１］ （磁気抵抗素子の構成）図１は、本発明の実施の形態１
に係る磁気抵抗素子を示す平面図である。図１に示すよ
うに、磁気抵抗素子１は、四角形に形成されたガラス製
のチップ基板２を備え、このチップ基板２の表面２１に
は、強磁性体薄膜によって形成されて磁気抵抗効果を備
えた第１〜第３の磁気抵抗薄膜パターン３〜５が形成さ
れている。

【００１４】第１の磁気抵抗薄膜パターン３は、チップ
基板２の横方向（矢印Ａの方向）に向けて延びた方形波
状に形成されている。この方形波の各波形３３は、チッ
プ基板２の横方向Ａの長さＬ１の方が縦方向（矢印Ｂの
方向）の長さＬ２よりも短く形成されている。この第１
の磁気抵抗薄膜パターン３の抵抗値と磁気感度は、パタ
ーン３の縦方向Ｂの長さＬ２とパターン３の線幅Ｗ１に
依存する。従って、第１の磁気抵抗薄膜パターン３の抵
抗値は、横方向Ａの磁界を受けると低下し、縦方向Ｂの
磁界を受けると上昇する。このような第１の磁気抵抗薄
膜パターン３は、例えば２０μｍの線幅に形成され、磁
界を受けていない状態では２０ｋΩの抵抗値となってい
る。

【００１５】第２の磁気抵抗薄膜パターン４は、チップ
基板２の縦方向Ｂに向けて延びた方形波状に形成されて
いる。この方形波の各波形４３は、チップ基板２の横方
向Ａの長さＬ３の方が縦方向Ｂの長さＬ４より長く形成
されている。この第２の磁気抵抗薄膜パターン４の抵抗
値と磁気感度は、パターン４の横方向Ａの長さＬ３とパ
ターン４の線幅Ｗ２に依存する。従って、第２の磁気抵
抗薄膜パターン４の抵抗値は、横方向Ａの磁界を受ける
と上昇し、縦方向Ｂの磁界を受けると低下する。すなわ
ち、第２の磁気抵抗薄膜パターン４の磁気感度は第１の
磁気抵抗薄膜パターン３の磁気感度と直交している。こ
のような第２の磁気抵抗薄膜パターン４は、例えば４μ
ｍの線幅に形成され、磁界を受けていない状態では、２
０ｋΩの抵抗値となっている。このように、第２の磁気
抵抗薄膜パターン４の線幅は、第１の磁気抵抗薄膜パタ
ーン３と比べて極めて狭いので、第２の磁気抵抗薄膜パ
ターン４の磁気感度は、第１の磁気抵抗薄膜パターン３
の磁気感度と比較して極めて低い。従って、磁界が作用
したときの抵抗値の変化は第１の磁気抵抗薄膜パターン
３と比較して極めて小さい。

【００１６】また、第２の磁気抵抗薄膜パターン４は、
第１の磁気抵抗薄膜パターン３に直列接続され、第１の
磁気抵抗薄膜パターン３に対する温度補償抵抗となって
いる。この直列接続された第１の磁気抵抗薄膜パターン
３と第２の磁気抵抗薄膜パターン４が感磁部１０として
機能する。

【００１７】第３の磁気抵抗薄膜パターン５は、第２の
磁気抵抗薄膜パターン４と同様に、チップ基板２の縦方
向Ｂに向けて延びた方形波状に形成されている。この方
形波の各波形５３は、チップ基板２の横方向Ａの長さＬ
５の方が縦方向Ｂの長さＬ６より長く形成されている。
この第３の磁気抵抗薄膜パターン５の抵抗値と磁気感度
は、パターン５の横方向Ａの長さＬ５とパターン５の線
幅Ｗ３に依存する。従って、第３の磁気抵抗薄膜パター
ン４の抵抗値は、横方向Ａの磁界を受けると上昇し、縦
方向Ｂの磁界を受けると低下する。すなわち、第３の磁
気抵抗薄膜パターン５は第２の磁気抵抗薄膜パターン４
と同じ方向の磁気感度を備えている。このような第３の
磁気抵抗薄膜パターン５は、例えば、４μｍの線幅に形
成され、磁界を受けていない状態では、第２の磁気抵抗
薄膜パターン４よりも大きい１００ｋΩの抵抗値を備え
ている。このように、第３の磁気抵抗薄膜パターン５の
線幅も第１の磁気抵抗薄膜パターン３と比べて極めて狭
いので、第３の磁気抵抗薄膜パターン５の磁気感度は、
第１の磁気抵抗薄膜パターン３の磁気感度と比較して極
めて低い。従って、磁界が作用したときの抵抗値の変化
は第１の磁気抵抗薄膜パターン３と比較して極めて小さ
い。

【００１８】また、チップ基板２の四隅にはそれぞれ、
第１〜第４の電極端子１１〜１４が形成されている。第
１の電極端子１１には、第２の磁気抵抗薄膜パターン４
の両端部のうちの一方の端部４１が電気的接続されてい
る。第２の電極端子１２には、第２の磁気抵抗薄膜パタ
ーン４の他方の端部４２と、第１の磁気抵抗薄膜パター
ン３の両端部のうちの一方の端部３１との接続点３４が
電気的接続されている。第３の電極端子１３には、第１
の磁気抵抗薄膜パターン３の他方の端部３２と、第３の
磁気抵抗薄膜パターン５の両端部のうちの一方の端部５
１が電気的接続されている。第４の電極端子１４には、
第３の磁気抵抗薄膜パターン５の他方の端部５２が電気
的接続されている。

【００１９】（磁気抵抗素子１を用いた磁気検出回路）
図２は、磁気抵抗素子１を用いた磁気検出回路を示す等
価回路である。図２に示すように、磁気抵抗素子１を用
いて磁気検出回路７を構成する際には、第１の電極端子
１１に電源電圧Ｖccを印加し、第３の電極端子１３をグ
ランドＧに電気的接続する。このように、第１の電極端
子１１を感磁部１０に対する電圧印加用端子として使用
し、第３の電極端子１３を感磁部１０に対するグランド
接続用端子として使用すると、感磁部１０の接続点３４
に電気的接続された第２の電極端子１２には、電源電圧
Ｖccを第１の磁気抵抗薄膜パターン３と第２の磁気抵抗
薄膜パターン４で分圧した信号出力Ｖｏが出力される。
この信号出力用端子である第２の電極端子１２は、コン
パレータ８の反転入力端子８１に電気的接続される。

【００２０】また、第３の電極端子１３はグランドＧに
電気的接続されているので、第３の磁気抵抗薄膜パター
ン５の一方の端部５１は接地された状態にある。しか
も、第３の磁気抵抗薄膜パターン５は、第２の磁気抵抗
薄膜パターン４と同じ方向の磁気感度を備えている。従
って、第３の磁気抵抗薄膜パターン５は、感磁部１０の
信号出力Ｖｏに対する基準電圧を生成する際の分圧抵抗
として使用することができると共に、生成した基準電圧
に温度補償を施すことができる。すなわち、第４の電極
端子１４に外部の抵抗器１６を介して電源電圧Ｖccを印
加すると、第３の磁気抵抗薄膜パターン５は、分圧回路
１５のプルダウン抵抗となり、第４の電極端子１４に
は、第３の磁気抵抗薄膜パターン５と抵抗器１６で分圧
された基準電圧Ｖｒが出力される。この第４の電極端子
１４をコンパレータ８の非反転入力端子８２に電気的接
続すればよい。

【００２１】なお、抵抗器１６は可変抵抗となってお
り、磁気抵抗素子１に磁界が作用していない状態では、
感磁部１０の信号出力Ｖｏと基準電圧Ｖｒが同じとなる
ようにその抵抗値が設定されている。

【００２２】このように構成された磁気検出回路７にお
いて、例えば、磁気抵抗素子１に矢印Ａの方向の磁界が
近付くと、第１の磁気抵抗薄膜パターン３の抵抗値が低
下する。この際には、第２の磁気抵抗薄膜パターン４
は、第１の磁気抵抗薄膜パターン３と比較して極めて低
い磁気感度とはいえ、第１の磁気抵抗薄膜パターン３と
直交する方向の磁気感度を備えているので、第２の磁気
抵抗薄膜パターン４の抵抗値は、第１の磁気抵抗薄膜パ
ターン３とは反対に、僅かに上昇する。従って、第１の
磁気抵抗薄膜パターン３の抵抗値が低下すると共に、第
２の磁気抵抗薄膜パターン４の抵抗値が上昇するので、
感磁部１０の信号出力Ｖｏは低下する。

【００２３】ここで、第３の磁気抵抗薄膜パターン５も
第２の磁気抵抗薄膜パターン４と同様に、第１の磁気抵
抗薄膜パターン３と比較して極めて低い磁気感度とはい
え、磁界によって抵抗値が変動する。このため、感磁部
１０の信号出力Ｖｏと比較すべき基準電圧Ｖｒも変動す
る。但し、第３の磁気抵抗薄膜パターン５は、第２の磁
気抵抗薄膜パターン４と同じ方向の磁気感度を備えてい
るので、第１の磁気抵抗薄膜パターン３の抵抗値が低下
する方向Ａの磁界を受けると、第３の磁気抵抗薄膜パタ
ーン５の抵抗値は上昇する。従って、信号出力Ｖｏが低
下したときには、基準電圧Ｖｒは上昇するので、コンパ
レータ８では、感磁部１０の信号出力Ｖｏが低下したこ
とを検出できる。

【００２４】反対に、磁気抵抗素子１から矢印Ａの方向
の磁界が遠ざかり、感磁部１０の信号出力Ｖｏが上昇し
たときには、第３の磁気抵抗薄膜パターン５の抵抗値は
低下し、基準電圧Ｖｒは低下するので、コンパレータ８
では、感磁部１０の信号出力Ｖｏが上昇したことを検出
できる。

【００２５】（本形態の効果）このように、本形態の磁
気抵抗素子１では、チップ基板２上に、感磁部１０を構
成する第１および第２の磁気抵抗薄膜パターン３、４の
他に、基準電圧を生成する際の分圧抵抗として使用可能
な第３の磁気抵抗薄膜パターン５も形成されている。従
って、従来であればディスクリート部品である抵抗器を
２個使用して基準電圧Ｖｒを生成していたのに対して、
そのうちの１つの抵抗器を磁気抵抗素子１の第３の磁気
抵抗パターン５に置き換えることができる。このため、
この磁気抵抗素子１を用いた回路では、実装するディス
クリート部品を１つ減らすことができるので、その分、
磁気抵抗素子１を用いた磁気検出回路７の実装面積を小
さくすることができる。それ故、磁気検出回路７を実装
する回路基板６を小さく形成することができる。あるい
は、回路基板６に別の回路（図示せず。）が搭載されて
いる場合には、別の回路の実装スペースを広くとること
ができる。

【００２６】また、本形態の磁気抵抗素子１では、第１
〜第４の電極端子１１〜１４がチップ基板２の四隅に形
成されているので、磁気抵抗素子１を回路基板６に面実
装する際のバランスを保つことができる。すなわち、磁
気抵抗素子１を回路基板６に面実装する際に半田によっ
て引っ張られる力がチップ基板２の四隅に作用するの
で、チップ基板２の一方が浮き上がるなどの不具合がな
い。

【００２７】さらに、第３の磁気抵抗薄膜パターン５の
一方の端部５１は、グランド接続用端子である第３の電
極端子１３に電気的接続され、他方の端部５２は、従来
の磁気抵抗素子では面実装する際のバランスをとるだけ
のために形成されていた第４の電極端子１４に電気的接
続されている。従って、磁気抵抗素子１の基板２に第３
の磁気抵抗薄膜パターン５を追加したために新たな電極
端子が必要になっても、従来の磁気抵抗素子ではダミー
の端子であった第４の電極端子１４を有効利用するの
で、新たな電極端子を追加する必要がない。それ故、第
３の磁気抵抗薄膜パターン５を形成しても、磁気抵抗素
子１の実装面積が大きくなることはない。

【００２８】［実施の形態２］ （磁気抵抗素子の構成）図３は、本発明の実施の形態２
に係る磁気抵抗素子を示す平面図である。なお、本形態
の磁気抵抗素子１Ａは、実施の形態１で説明した磁気抵
抗素子１と基本的な構成が同様なので、共通する機能を
有する部分は同じ符号を付して、その説明は省略する。

【００２９】図３に示すように、磁気抵抗素子１Ａに
は、感磁部１０を構成する第１および第２の磁気抵抗薄
膜パターン３、４の他に、第３の磁気抵抗薄膜パターン
５Ａが形成されている。第３の磁気抵抗薄膜パターン５
Ａは、チップ基板２の横方向Ａに向けて延びた方形波状
に形成されている。この方形波の各波形５３は、チップ
基板２の横方向Ａの長さＬ５の方が縦方向Ｂの長さＬ６
より短く形成されている。この第３の磁気抵抗薄膜パタ
ーン５Ａの抵抗値と磁気感度は、パターン５Ａの縦方向
Ｂの長さＬ６とパターン５Ａの線幅Ｗ４に依存する。従
って、第３の磁気抵抗薄膜パターン５Ａの抵抗値は、横
方向Ａの磁界を受けると低下し、縦方向Ｂの磁界を受け
ると上昇する。すなわち、第３の磁気抵抗薄膜パターン
５Ａは第１の磁気抵抗薄膜パターン３と同じ方向の磁気
感度を備えている。また、第３の磁気抵抗薄膜パターン
５Ａの両端部のうちの一方の端部５１は第１の電極端子
１１に電気的接続され、他方の端部５２は第４の電極端
子に電気的接続されている。

【００３０】（磁気抵抗素子１Ａを用いた磁気検出回
路）図４は、磁気抵抗素子１Ａを用いた磁気検出回路を
示す等価回路図である。図４に示すように、本形態の磁
気抵抗素子１Ａでは、第３の磁気抵抗薄膜パターン５Ａ
の一方の端部５１は電圧印加用の第１の電極端子１１に
電気的接続されているので、第３の磁気抵抗薄膜パター
ン５Ａの一方の端部５１には電源電圧Ｖccが印加された
状態にある。しかも、第３の磁気抵抗薄膜パターン５Ａ
は、第２の磁気抵抗薄膜パターン４と同じ方向の磁気感
度を備えている。従って、第３の磁気抵抗薄膜パターン
５Ａは、感磁部１０の信号出力Ｖｏに対する基準電圧Ｖ
ｒを生成する際の分圧抵抗として使用することができる
と共に、生成した基準電圧Ｖｒに温度補償を施すことが
できる。すなわち、第４の電極端子１４を外部の抵抗器
１６によってプルダウンすると、第３の磁気抵抗薄膜パ
ターン５は、分圧回路１５のプルアップ抵抗となり、第
４の電極端子１４には、第３の磁気抵抗薄膜パターン５
Ａと抵抗器１６で分圧された基準電圧Ｖｒが出力され
る。この第４の電極端子１４をコンパレータ８の非反転
入力端子８２に電気的接続すればよい。

【００３１】なお、コンパレータ８の非反転出力端子８
１には、実施の形態１で説明した磁気抵抗素子１と同様
に、感磁部１０の信号出力Ｖｏが出力される第２の電極
端子１２が電気的接続されている。

【００３２】このように構成された磁気検出回路７Ａに
おいて、例えば、磁気抵抗素子１Ａに矢印Ａの方向の磁
界が近付くと、第１の磁気抵抗薄膜パターン３の抵抗値
が低下し、第２の磁気抵抗薄膜パターン４の抵抗値が上
昇して感磁部１０の信号出力Ｖｏが低下する。

【００３３】ここで、第３の磁気抵抗薄膜パターン５Ａ
の抵抗値も磁界によって変動するので、感磁部１０の信
号出力Ｖｏと比較すべき基準電圧Ｖｒも変動する。但
し、第３の磁気抵抗薄膜パターン５Ａは、第１の磁気抵
抗薄膜パターン３と同じ方向の磁気感度を備えているの
で、第１の磁気抵抗薄膜パターン３の抵抗値が低下する
方向Ａの磁界を受けると、第３の磁気抵抗薄膜パターン
５Ａの抵抗値も低下する。従って、信号出力Ｖｏが低下
したときには、基準電圧Ｖｒは上昇するので、コンパレ
ータ８では、感磁部１０の信号出力Ｖｏが低下したこと
を検出できる。

【００３４】反対に、磁気抵抗素子１Ａから矢印Ａの方
向の磁界が遠ざかり、感磁部１０の信号出力Ｖｏが上昇
したときには、第３の磁気抵抗薄膜パターン５Ａの抵抗
値は上昇し、基準電圧Ｖｒは低下するので、コンパレー
タ８では、感磁部１０の信号出力Ｖｏが上昇したことを
検出できる。

【００３５】（本形態の効果）このように、本形態の磁
気抵抗素子１Ａでも、チップ基板２上に、感磁部１０を
構成する第１および第２の磁気抵抗薄膜パターン３、４
の他に、基準電圧生成用の分圧抵抗として使用可能な第
３の磁気抵抗薄膜パターン５Ａが形成されているので、
この磁気抵抗素子１Ａを用いた回路では、実装する抵抗
器を１つ減らすことができる。従って、その分、磁気抵
抗素子１Ａを用いた磁気検出回路７の実装面積を小さく
することができる。

【００３６】また、本形態の磁気抵抗素子１Ａでは、第
３の磁気抵抗薄膜パターン５Ａの一方の端部５１は、電
圧印加用端子である第１の電極端子１１に電気的接続さ
れ、他方の端部５２は、従来の磁気抵抗素子では面実装
する際のバランスをとるだけのために形成されていた第
４の電極端子１４に電気的接続されている。従って、本
形態の磁気抵抗素子１Ａでも、磁気抵抗素子１Ａの基板
２に第３の磁気抵抗薄膜パターン５Ａを追加しても、新
たな電極端子が増えないので、磁気抵抗素子１Ａの実装
面積が大きくなることはない。

【００３７】［その他の実施の形態］なお、チップ基板
２の材質としては、ガラスの他に、感光性ガラス、シリ
コン、セラミクス等を利用できる。

【００３８】また、第３の磁気抵抗薄膜パターン５、５
Ａは、第２の磁気抵抗薄膜パターン４の上に、絶縁層を
介して形成してもよい。さらに、第３の磁気抵抗薄膜パ
ターン５、５Ａは、チップ基板２の裏面に形成してもよ
い。この場合には、チップ基板２の表面２１に形成した
磁気抵抗薄膜パターンや電極端子に対してスルーホール
を介して電気的接続すればよい。

【００３９】

【発明の効果】以上説明したように、本発明の磁気抵抗
素子は、感磁部を構成する第１および第２の磁気抵抗薄
膜パターンの他に、第３の磁気抵抗薄膜パターンも形成
されている。この第３の磁気抵抗薄膜パターンを分圧抵
抗として用いれば、基準電圧を生成できると共に、この
基準電圧に温度補償を施すことができる。従って、従来
であればディスクリート部品である抵抗器を２個使用し
て基準電圧を生成していたのを、そのうちの１つの抵抗
器を磁気抵抗素子に作り込んだ第３の磁気抵抗薄膜パタ
ーンに置き換えることができる。従って、ディスクリー
ト部品を１つ減らすことができるので、磁気検出回路の
占有面積を縮小できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係る磁気抵抗素子の平
面図である。

【図２】図１に示す磁気抵抗素子を用いた磁気検出回路
を示す等価回路図である。

【図３】本発明の実施の形態２に係る磁気抵抗素子の平
面図である。

【図４】図２に示す磁気抵抗素子を用いた磁気検出回路
を示す等価回路図である。

【図５】従来の磁気抵抗素子の平面図である。

【図６】従来の磁気抵抗素子を用いた磁気検出回路を示
す等価回路図である。

【符号の説明】

１、１Ａ 磁気抵抗素子 ２ 基板 ３ 第１の磁気抵抗薄膜パターン ４ 第２の磁気抵抗薄膜パターン ５、５Ａ 第３の磁気抵抗薄膜パターン ６ 回路基板 ７、７Ａ 磁気検出回路 ８ コンパレータ １０ 感磁部 １１ 第１の電極端子 １２ 第２の電極端子 １３ 第３の電極端子 １４ 第４の電極端子 １５ 分圧回路 １６ 抵抗器 ３１、３２ 第１の磁気抵抗薄膜パターンの端部 ３４ 接続点 ４１、４２ 第２の磁気抵抗薄膜パターンの端部 ５１、５２ 第３の磁気抵抗薄膜パターンの端部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１の磁気抵抗薄膜パターンと、該第１
   の磁気抵抗薄膜パターンに対して直交する磁気感度をも
   って当該第１の磁気抵抗薄膜パターンに対して直列接続
   していることにより温度補償抵抗として使用可能な第２
   の磁気抵抗薄膜パターンとが形成された基板を有する磁
   気抵抗素子において、 前記基板には、さらに、前記第１および第２の磁気抵抗
   薄膜パターンの接続点からの信号出力と比較される基準
   電圧を生成する際の温度補償用抵抗として使用可能な第
   ３の磁気抵抗薄膜パターンが形成されていることを特徴
   とする磁気抵抗素子。
2. 【請求項２】 請求項１において、前記基板には第１な
   いし第４の電極端子が形成され、 該第１ないし第４の電極端子のうち、前記第１ないし第
   ３の電極端子はそれぞれ、直列接続された前記第１およ
   び第２の磁気抵抗薄膜パターンに対して、一方の端部に
   電気的接続する電圧印加用端子、前記接続点に電気的接
   続する信号出力用端子、および他方の端部に電気的接続
   するグランド接続用端子であり、 前記第３の磁気抵抗薄膜パターンは、前記第２の磁気抵
   抗薄膜パターンと同じ方向の磁気感度をもって、一方の
   端部が前記第３の電極端子に電気的接続され、他方の端
   部は前記第４の電極端子に電気的接続していることを特
   徴とする磁気抵抗素子。
3. 【請求項３】 請求項１において、前記基板には第１な
   いし第４の電極端子が形成され、 該第１ないし第４の電極端子のうち、前記第１ないし第
   ３の電極端子はそれぞれ、直列接続された前記第１およ
   び第２の磁気抵抗薄膜パターンに対して、一方の端部に
   電気的接続する電圧印加用端子、前記接続点に電気的接
   続する信号出力用端子、および他方の端部に電気的接続
   するグランド接続用端子であり、 前記第３の磁気抵抗薄膜パターンは、前記第１の磁気抵
   抗薄膜パターンと同じ方向の磁気感度をもって、一方の
   端部が前記第１の電極端子に電気的接続され、他方の端
   部が前記第４の電極端子に電気的接続されていることを
   特徴とする磁気抵抗素子。
4. 【請求項４】 請求項２または３において、前記基板は
   四角形に形成されていると共に、前記第１ないし第４の
   電極端子はそれぞれ前記基板の四隅に形成されているこ
   とを特徴とする磁気抵抗素子。