JPH11316695A - ス―パ―スカラ―マイクロプロセッサ―の停止点インタ―ラプト発生装置 - Google Patents

Abstract

(57)【要約】 【課題】 コンピュータプログラムの停止点インターラ
プトを生成するための装置であって、ハードウェア資
源、その面積、電力消耗を減らすこと。 【解決手段】 多数のアドレス及びメモリアクセス時発
生される要請信号を入力して１サイクルに一つのアドレ
スを出力するアドレス制御ロジック２００と、停止点を
生成したいアドレスを保存する停止点アドレスレジスタ
２１０と、停止点インターラプト発生のために必要な制
御情報を保存する制御レジスタ２２０と、停止点アドレ
スレジスタからのアドレスとアドレス制御ロジックから
入力されるアドレスとの比較情報、制御レジスタからの
情報、及びバスサイクル情報を入力して停止点が発生し
たかを毎サイクルごとにチェックして保存しアドレス制
御ロジックからの終了信号に応答して最終停止点インタ
ーラプト信号を発生させるイネーブル手段とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマイクロプロセッサ
ーに関し、特にコンピュータプログラムの停止点インタ
ーラプト（ｂｒｅａｋｐｏｉｎｔ ｉｎｔｅｒｒｕｐ
ｔ）を生成するための装置に関するものである。

【０００２】

【従来技術】コンピュータプログラムを開発する過程
で、プログラムの性能を分析したりプログラム上のエラ
ー（ｅｒｒｏｒ）を除去するためにプログラムデバッギ
ング（ｐｒｏｇｒａｍ ｄｅｂｕｇｇｉｎｇ）の過程を
経る。プログラムをデバッギングすることはプログラム
を開発する過程中で重要な部分だと認識されているの
に、このような過程はたびたびプログラムを作成する時
間よりはるかにより多い時間を必要とする時がある。

【０００３】コンピュータプログラムをデバッギングす
るための一つの方法は観察したいイベントをあらかじめ
設定しておき、プログラムを実行させていて設定したイ
ベントが発生するようになればプログラム実行を中断さ
せ、その時のプログラマービザブルレジスター（ｐｒｏ
ｇｒａｍｍｅｒ ｖｉｓｉｂｌｅ ｒｅｇｉｓｔｅｒ）
値のようなものを分析することである。メモリにあるプ
ログラムまたはデータを参照するために、使われるアド
レスをあらかじめ設定しておき、プログラムを実行させ
ている途中でこのようなアドレスが生成される場合をこ
のようなイベントの一例だといえる。

【０００４】コンピュータにより生成されたアドレスが
あらかじめ設定されたアドレスと一致した時、停止点
（ｂｒｅａｋｐｏｉｎｔ）が発生してコンピュータの実
行が中断され、状況を分析することができる状態とな
る。

【０００５】このような停止点インターラプト（ｂｒｅ
ａｋｐｏｉｎｔ ｉｎｔｅｒｒｕｐｔ）を生成するため
の方法が多様に提起されており、その中ひとつはプログ
ラムを修正することである。すなわち、プログラムのあ
るアドレスにソフトウェア（ｓｏｆｔｗａｒｅ）インタ
ーラプト命令語（ｉｎｓｔｒｕｃｔｉｏｎ）を取り入れ
ることである。しかし、このような方法は具現が容易で
あるが、データを参照するアドレスに対しては停止点を
設定出来ないという短所がある。

【０００６】停止点インターラプトを生成するためのも
う一つの方法はコンピュータまたはマイクロプロセッサ
ー（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）の外部に停止点イ
ンターラプトを発生させることができるハードウェア
（ｈａｒｄｗａｒｅ）を設置することである。このよう
なハードウェアはコンピュータから生成されたアドレス
をあらかじめ設定されているアドレスと比較し、一致す
ればハードウェアインターラプト信号をコンピュータや
マイクロプロセッサーに送って実行を中断させる。しか
し、このような方法は費用が多くなって、印刷回路基板
（ＰｒｉｎｔｅｄＣｉｒｃｕｉｔ ｂｏａｒｄ）の追加
空間も必要になり、また高速のプロセッサーに対しては
構成したハードウェアがプロセッサーの動作速度に合わ
せることができないので、実際に停止点インターラプト
を発生すべき時点に発生させられず、後に停止点インタ
ーラプトを発生させるようになる場合が生じる。

【０００７】そして、プロセッサーが内部的にアドレス
生成装置（ａｄｄｒｅｓｓ ｇｅｎｅｒａｔｉｏｎ ｕ
ｎｉｔ）をもっている場合には、プロセッサーの外で見
ることができるアドレスがプログラムの論理アドレス
（ｌｏｇｉｃａｌ ａｄｄｒｅｓｓ）でなくメモリアク
セスのための物理アドレス（ｐｈｙｓｉｃａｌ ａｄｄ
ｒｅｓｓ）になるのでこのような方法を使用して停止点
インターラプトを生成出来なくなる。

【０００８】最近では停止点インターラプトを生成でき
る装置をプロセッサー内部に置き、このような装置は比
較すべきアドレスをあらかじめ保存しておくことができ
る多数のアドレスレジスター、停止点インターラプトを
発生させるための制御情報を保存している多数のレジス
ター及びあらかじめ設定されたアドレスとプロセッサー
で生成されたアドレスを比較する比較器を含む。

【０００９】このような方法をＲＩＳＣ（Ｒｅｄｕｃｅ
ｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅ
ｒ）プロセッサーに適用した場合には命令語とデータの
長さが４バイト（３２ビット）で常に一定の値を持つた
め比較すべき値が４の倍数になるので、比較器の具現が
あまり複雑ではないが、インテル（Ｉｎｔｅｌ）Ｘ８６
系列のようなＣＩＳＣ（Ｃｏｍｐｌｅｘ Ｉｎｓｔｒｕ
ｃｔｉｏｎ ＳｅｔＣｏｍｐｕｔｅｒ）プロセッサーに
適用した場合には命令語の長さまたはデータの長さが多
様であるため、比較器を具現するために多くのハードウ
ェア資源（ｈａｒｄｗａｒｅ ｒｅｓｏｕｒｃｅ）が必
要となる。

【００１０】ここで、停止点アドレスと停止点アドレス
の範囲に制約条件（ｃｏｎｓｔｒａｉｎｔ）を与えれば
多少比較器の設計が容易になるが、例えばインテルの３
８６プロセッサーの場合は停止点アドレスの値を範囲が
１ である時はなんの値でも比較可能で、範囲が ２
である時は偶数アドレスだけ比較可能で、範囲が４
である時は４の倍数アドレスだけ比較可能になるように
制約条件を与えることによって比較器の設計を簡単にで
きる。しかし、インテルペンティアム（Ｐｅｎｔｉｕ
ｍ）と共にｎ−ウェイスーパースカラー（ｓｕｐｅｒ
ｓｃａｌａｒ）方式で動作するプロセッサーでは１サイ
クルに多数のメモリ参照アドレスが生成されるために、
それぞれの停止点アドレスレジスターはｎ個の読み出し
ポート（ｒｅａｄ ｐｏｒｔ）がなければならず、また
それぞれの停止点アドレスレジスターごとに比較のため
のｎ個の比較器が必要であるためハードウェア資源が非
常に多く消費されるという問題点がある。

【００１１】次に、停止点アドレスと停止点アドレスの
範囲に制約条件がない場合に対する従来の停止点インタ
ーラプト発生装置でのアドレスマッチ回路部が図１に図
示されている。図１は従来の停止点インターラプト発生
装置でのアドレスマッチ回路部を概念的に図示したブロ
ック図である。

【００１２】まず停止点アドレスレジスターから停止点
の開始アドレス（以下、Ｂｓｔａｒｔという）を定め、
第１加算器（１００）を通じて停止点アドレスと範囲
（以下、Ｒという）を加算した後停止点のストップアド
レス（以下、Ｂｓｔｏｐという）を生成する。例えば、
停止点アドレスレジスターの値が１６進数のＦＦＦで、
Ｒが４バイト（ｂｙｔｅ）ならば、Ｂｓｔａｒｔは１６
進数のＦＦＦで、Ｂｓｔｏｐは１６進数の１００２とな
る。そして、アドレス生成ユニット（ａｄｄｒｅｓｓ
ｇｅｎｅｒａｔｉｏｎ ｕｎｉｔ）から生成されたアド
レスのメモリ参照に対する開始アドレス（以下、Ｍｓｔ
ａｒｔという）を定め、第２加算器（１２０）を通じて
メモリ参照アドレスとオペランド大きさ（以下、ＯＳと
いう）を加算した後メモリ参照に対するストップアドレ
ス（以下、Ｍｓｔｏｐという）を生成する。例えば、ア
ドレス生成ユニットから生成されたアドレスが１０００
で、ＯＳが２バイトならば、Ｍｓｔａｒｔは１６進数の
１０００、Ｍｓｔｏｐは１６進数の１００１になる。

【００１３】次に、停止点インターラプトが発生するた
めにはＢｓｔａｒｔ、Ｂｓｔｏｐ、Ｍｓｔａｒｔ、そし
てＭｓｔｏｐ間に下の条件１及び条件２が満足されなけ
ればならない。

【００１４】（条件１） Ｂｓｔａｒｔ≦Ｍｓｔｏｐ （条件２） Ｍｓｔａｒｔ≦Ｂｓｔｏｐ このために、Ｂｓｔａｒｔ、Ｂｓｔｏｐ、Ｍｓｔａｒ
ｔ、そしてＭｓｔｏｐが上記条件１及び２を満足するか
を第１比較器（１４０）と第２比較器（１６０）を通じ
て比較した後、各比較結果を論理積ゲート（１８０）を
通じて論理積して最終マッチ信号を発生する。例えば、
詳述した例の場合にＢｓｔａｒｔが１６進数のＦＦＦ
で、Ｂｓｔｏｐが１６進数の１００２、Ｍｓｔａｒｔが
１６進数の１０００、そしてＭｓｔｏｐが１６進数の１
００１であるから上の条件を満足して最終マッチ信号を
発生する。

【００１５】上述した通り停止点アドレスと範囲間に制
約が存在しない場合に対する停止点インターラプト発生
装置における従来のアドレスマッチ回路は、停止点アド
レスのマッチ可否を知っているために加算器、比較器及
び論理ゲートなどのようなハードウェア資源がたくさん
必要とするようになり、これによってマッチ信号発生に
対する時間がクリティカル（ｃｒｉｔｉｃａｌ）にな
る。

【００１６】

【発明が解決しようとする課題】本発明は上記のような
問題点を解決するために案出されたもので、より少ない
ハードウェア資源を利用して面積を減らしたスーパース
カラーマイクロプロセッサーの停止点インターラプト発
生装置を提供することを目的とする。

【００１７】本発明のもう一つの目的は具現が容易で要
求されるチップ−面積が少ないスーパースカラーマイク
ロプロセッサーの停止点インターラプト発生に使うこと
ができるアドレスマッチ回路を提供することである。

【００１８】

【課題を解決するための手段】上記目的を達成するため
本発明によれば、ｎーウェイスーパースカラーマイクロ
プロセッサーの停止点インターラプト発生装置におい
て、多数のアドレス及びメモリアクセス時発生される多
数の要請信号を入力して１サイクルに一つのアドレスを
出力するアドレス制御手段と、上記停止点を生成したい
アドレスを保存する停止点アドレス貯蔵手段と、上記停
止点インターラプト発生のために必要な制御情報を保存
する制御情報貯蔵手段と、上記停止点アドレス貯蔵手段
からのアドレスと上記アドレス制御手段から入力される
アドレスを比較して二つのアドレス値のマッチ可否を出
力するアドレスマッチ手段と、上記比較手段からの比較
情報、上記制御情報貯蔵手段からの情報、及びバスサイ
クル情報を入力して停止点が発生したかを毎サイクルご
とにチェックして保存していて上記アドレス制御手段か
らの終了信号に応答して最終停止点インターラプト信号
を発生させるイネーブル手段とを含んでなるスーパース
カラーマイクロプロセッサーの停止点インターラプト発
生装置が提供される。

【００１９】また本発明によれば、ｎ−ウェイスーパー
スカラーマイクロプロセッサーの停止点インターラプト
発生回路において、ｎ個のアドレスを並列で入力して毎
サイクルごとにひとつずつ出力するアドレス制御手段と
−ここで、ｎ個のアドレスが全て出力される時まで次の
ｎ個のアドレスが入力されることを停止するための停止
信号を発生して、入力されたｎ個のアドレスが全て出力
される完了信号を発生する−、停止点アドレスを保存し
ている停止点アドレスメモリと、上記アドレス制御手段
の出力と上記停止点アドレスを比較してアドレスマッチ
信号を出力するアドレスマッチ手段と、上記完了信号が
発生された時に上記アドレスマッチ信号に基づいて停止
点インターラプト信号を発生する論理手段とを含むｎ−
ウェイスーパースカラーマイクロプロセッサーの停止点
インターラプト発生回路が提供される。

【００２０】さらに、本発明では、上記停止点インター
ラプト発生回路はデバッギングモードの可否を示すモー
ドレジスターをさらに含んで、上記アドレス制御手段は
上記モードレジスターがデバッギングモードを示す場合
にイネーブルされる。

【００２１】さらに、本発明によれば、スーパースカラ
ーマイクロプロセッサーの停止点インターラプト発生回
路から入力されるアドレスが停止点発生が要求される所
定アドレス範囲に属しているかの可否を判断するアドレ
スマッチ回路において、上記停止点発生が要求されるア
ドレス範囲の開始アドレスの停止点アドレスを保存して
いる停止点アドレスメモリと、上記アドレス範囲値を保
存している範囲メモリと、実行されるオペランドの大き
さ値を保存しているオペランド大きさメモリと、上記停
止点アドレスで上記入力アドレスを減算して出力する減
算器と、上記減算器の出力が、上記オペランド大きさの
反転値より大きいかもしくは同じかを、上記アドレス範
囲値より小さいかもしくは同じかを検出する検出手段と
を含むスーパースカラーマイクロプロセッサーの停止点
インターラプト発生のためのアドレスマッチ回路が提供
される。

【００２２】さらに、本発明では、上記減算器の出力が
Ｍビットで、上記オペランド大きさ及び上記アドレス範
囲が全部Ｌビットで表現される時、上記検出手段は、上
記減算器の出力中で上位Ｍ−Ｌビットが全部 ０ であ
るかを検出する第１検出器と、上記減算器の出力中で上
位Ｍ−Ｌビットが全部 １ であるかを検出する第２検
出器と、上記減算器の出力中で下位Ｌビットが上記アド
レス範囲値より小さいかもしくは同じかを比較する第１
比較器と、上記減算器の出力中で下位Ｌビットが上記オ
ペランド大きさより大きいかもしくは同じかを比較する
第２比較器と、上記第１及び第２検出器の出力及び上記
第１及び第２比較器の出力に基づいてアドレスマッチ信
号を出力する論理手段とを含む。

【００２３】以下、添付した図面を参照して本発明を詳
細に説明する。

【００２４】一般に停止点を生成するために、停止点ア
ドレスレジスターの値、範囲、現在アドレス生成ユニッ
トで生成されたｎ個のアドレス及びオペランド大きさな
どのあらゆる値を利用して１サイクルにおいてアドレス
を比較するのに、本発明はデバッギング時プロセッサー
の実行速度がクリティカル（ｃｒｉｔｉｃａｌ）でない
という点に着眼して、生成されたｎ個のアドレスを制御
して１サイクルに１つずつのアドレスを与えることがで
きるようにするハードウェアと読み出しポートが１個の
停止点レジスター、及びそれぞれの停止点アドレスレジ
スターごとに１個の比較器を利用して停止点を生成す
る。

【００２５】図２は本発明の停止点インターラプト発生
装置を図示したブロック図で、ｎ個のアドレス及びメモ
リアクセス時発生されるｎ個の要請信号（Ｒｅｑ１、Ｒ
ｅｑ２、…Ｒｅｑｎ）を入力して１サイクルに一つのア
ドレスを送るアドレス制御ロジック（２００）、停止点
を生成したいアドレスを保存する停止点アドレスレジス
ター（２１０）、停止点インターラプト発生のために必
要な制御情報を保存する制御レジスター（２２０）、停
止点アドレスレジスターの値とアドレス制御ロジック
（２００）から入力されるアドレスを比較して二つのア
ドレス値のマッチ可否を出力するアドレスマッチ回路部
（２３０）、アドレスマッチ回路部（２３０）から出力
される情報と制御レジスター（２２０）の情報、及びバ
スサイクル情報を入力して停止点が発生したかを毎サイ
クルごとにチェックして保存しアドレス制御ロジック
（２００）から終了信号を入力受けた時最終停止点イン
ターラプト信号を発生させるイネーブルロジック（２４
０）で構成される。

【００２６】アドレス制御ロジック（２００）は最大ｎ
個のアドレスを入力すればプロセッサーにストール（ｓ
ｔａｌｌ）信号を発生させ、各サイクルごとに１個のア
ドレスを選択する役割をし、有限状態マシン（Ｆｉｎｉ
ｔｅ Ｓｔａｔｅ Ｍａｃｈｉｎｅ、以下ＦＳＭとい
う）で具現される。

【００２７】制御レジスター（２２０）が保存する制御
情報としては停止点インターラプト発生装置に対するイ
ネーブル情報、各停止点アドレスレジスターに対するイ
ネーブル情報、停止点のタイプ（すなわち、入力／出力
参照、メモリプログラム参照、またはメモリデータ参照
等）及び範囲などである。

【００２８】図３は本発明に係る上記図２の停止点イン
ターラプト発生装置のアドレス制御ロジックに対する内
部ブロック図で、セグメントユニット（ｓｅｇｍｅｎｔ
ｕｎｉｔ：図示せず）から出力された要請信号（Ｒｅ
ｑ１、Ｒｅｑ２、…Ｒｅｑｎ）に応答してアドレス選択
信号、ストール、終了信号を生成するＦＳＭ（３００）
及びアドレス選択信号に応答して一サイクルにｎ個のア
ドレス中のひとつを選択して出力するマルチプレクサ
（３１０）で構成される。

【００２９】ＦＳＭ（３００）は一つの遊休ステート
（ｉｄｌｅ ｓｔａｔｅ）とｎ個のステートで構成さ
れ、遊休ステートにある時、それぞれのアドレスに該当
する要請信号を受けて要請されたアドレスに該当するス
テートに遷移し、各アドレス選択命令の選択信号を出力
する。例えば、アドレス１、アドレス３、アドレス５に
対する要請信号があったら（すなわち、Ｒｅｑ１、Ｒｅ
ｑ３、Ｒｅｑ５が入力されば）、はじめは遊休ステート
から第１ステートに遷移し、この時ストール信号とマル
チプレクサ（３１０）にアドレス１選択命令のアドレス
選択信号が出力される。次のサイクルでアドレス３に対
する要請信号（Ｒｅｑ３）があるかを確認して第３ステ
ートに遷移し、この時ストール信号とアドレス３に該当
するアドレス選択信号を出力する。その後、サイクルで
アドレス５に対する要請信号（Ｒｅｑ５）があるかを確
認して第５ステートに遷移し、この時ストール信号とア
ドレス５に該当するアドレス選択信号をマルチプレクサ
（３１０）に出力し、これ以上の要請信号がないのでそ
の次のサイクルで遊休ステートに遷移しながら終了信号
をイネーブルロジック（２４０）に出力する。

【００３０】次に、停止点アドレスレジスターの値とア
ドレス制御ロジック（２００）から入力されるアドレス
を比較して二つのアドレス値のマッチ可否を出力する本
発明のアドレスマッチ回路部（２３０）を下に詳細に説
明する。この時、アドレスマッチ回路部（２３０）は停
止点アドレスと範囲間に制約が存在しない場合に対応し
たものである。

【００３１】上述した条件１及び２は、Ｍｓｔｏｐ及び
ＢｓｔｏｐをＭｓｔａｒｔ＋（ＯＳ−１）及びＢｓｔａ
ｒｔ＋（Ｒ−１）に各々代えれば次の条件３及び４に変
換される。

【００３２】（条件３） Ｂｓｔａｒｔ＝Ｍｓｔａｒｔ＋（ＯＳ−１） （条件４） Ｍｓｔａｒｔ＝Ｂｓｔａｒｔ＋（Ｒ−１） 上記条件３及び４を結合させば、次の条件５を得ること
ができる。

【００３３】（条件５） −ＯＳ≦Ｍｓｔａｒｔ Ｂｓｔａｒｔ≦Ｒ 上記式で、ＯＳはオペランドの大きさで、Ｒは停止点ア
ドレスの範囲である。

【００３４】一般に、３２ビットプロセッサーでＯＳと
Ｒは各々１から４バイトまでの値であるので、２ビット
で表現可能で、 ００ が１バイト、 ０１ が２バイ
ト、１０ が３バイト、そして １１ が４バイトを各
々示す。

【００３５】上記条件５で停止点が発生するためにはＭ
ｓｔａｒｔがＢｓｔａｒｔより大きい場合はその差がＲ
より小さくなければならず、ＭｓｔａｒｔがＢｓｔａｒ
ｔより小さな場合はその差がＯＳの負数値よりは大きく
なければならない。この時ＯＳとＲが各々２ビットで表
現されるので、停止点を発生するためにはＭｓｔａｒｔ
−Ｂｓｔａｒｔが正数である場合にその差の上位ビット
は全部 ０ で、下位２ビットはＲより小さいかもしく
は同じでなければならないし、Ｍｓｔａｒｔ−Ｂｓｔａ
ｒｔが負数である場合にその差の上位ビットは全部 １
で、下位２ビットはＯＳの反転された値より大きいか
もしくは同じでなければならない。

【００３６】図４は本発明に係る上記図２の停止点イン
ターラプト発生装置のアドレスマッチ回路部に対する内
部ブロック図である。

【００３７】図面のようにアドレスマッチ回路部（２３
０）は停止点アドレスレジスター（２１０）からの停止
点アドレスから、アドレス制御ロジック（２００）から
の選択されたアドレス（すなわち、従来技術で説明され
たメモリ参照アドレス）を減算する減算器（４００）、
減算結果（Ｓｕｂ［３２：０］）が正数である場合下位
２ビットを除外した残りビットが全部 ０ であるかを
検出する第１検出器（ｄｅｔｅｃｔｏｒ、４１０）、下
位２ビットが範囲値（Ｒ）より小さいかもしくは同じか
を比較する第１比較器（４２０）、減算結果（Ｓｕｂ
［３２：０］）が負数である場合下位２ビットを除外し
た残りビットが全部 １ であるかを検出する第２検出
器（４３０）、下位２ビットが反転されたＯＳより大き
いかもしくは同じかを比較する第２比較器（４４０）、
上記第１検出器（４１０）及び上記第１比較器（４２
０）から出力される信号を論理積する第１論理積ゲート
（４５０）、上記第２検出器（４３０）及び上記第２比
較器（４４０）から出力される信号を論理積する第２論
理積ゲート（４６０）及び上記第１及び第２論理積ゲー
ト（４５０、４６０）から出力される信号を論理和して
最終マッチ信号を生成する論理和ゲート（４７０）で構
成される。

【００３８】アドレスマッチ過程は、まず減算器（４０
０）を通じてＭｓｔａｒｔとＢｓｔａｒｔの差を求め
る。この時減算器（４００）に入力される二つのアドレ
ス値は全部非符号化値であるから、上位に ０ を１ビ
ットずつ追加して使用する。減算結果は全部３３ビット
になって最上位ビットは減算結果が正数または負数であ
るかを示す。すなわち、正数の場合には最上位ビットが
０ となり、負数の場合には最上位ビットが １ と
なる。したがって、減算結果信号の上位３１ビットと下
位２ビットを利用してアドレスマッチを実行する。具体
的に、減算結果が正数である場合は上位３１ビットが全
部 ０ であるかと下位２ビットがＲより小さいかもし
くは同じかをチェックし、結果が負数である場合は上位
３１ビットが全部 １ であるかと下位２ビットがＯＳ
の反転された値より大きいかをチェックする。

【００３９】以上で説明した本発明は、提示された実施
例及び添附図面で限定されることがなく、本発明の技術
思想を逸脱しない範囲内で本発明が属する技術分野の当
業者により容易になされることができるいろいろ置換、
変形及び変更も本発明の範囲に属するものである。

【００４０】

【発明の効果】上記のような本発明は、デバッギング時
プロセッサーの実行速度がクリティカル（ｃｒｉｔｉｃ
ａｌ）でないという点に着眼して、１サイクルに生成さ
れたｎ個のアドレスを制御して一つのアドレスを与える
ことができるようにするハードウェア、読み出しポート
が１個の停止点レジスター、及びそれぞれの停止点アド
レスレジスターごとに１個の比較器を利用して停止点を
生成することによって、ハードウェア資源を減らし、そ
れにともなう面積、電力消耗を減らすことができる効果
がある。

【００４１】また、本発明は停止点アドレスと範囲間に
制約が存在しない場合に対する停止点インターラプト発
生装置におけるアドレスマッチ回路部を少ないハードウ
ェア資源を利用し具現することによって面積減少及び電
力減少の効果を得ることができる。

【図面の簡単な説明】

【図１】従来の停止点インターラプト発生装置でのアド
レスマッチ回路部を概念的に図示したブロック図であ
る。

【図２】本発明の停止点インターラプト発生装置を図示
したブロック図である。

【図３】本発明に係る上記図２の停止点インターラプト
発生装置のアドレス制御ロジックに対する内部ブロック
図である。

【図４】本発明に係る上記図２の停止点インターラプト
発生装置のアドレスマッチ回路部に対する内部ブロック
図である。

【符号の説明】

２００ アドレス制御ロジック ２１０ 停止点アドレスレジスター ２２０ 制御レジスター ２３０ アドレスマッチ回路部 ２４０ イネーブルロジック

Claims (14)

【特許請求の範囲】
1. 【請求項１】 スーパースカラーマイクロプロセッサー
   の停止点インターラプト発生装置において、 多数のアドレス及びメモリアクセス時発生される多数の
   要請信号を入力して１サイクルに一つのアドレスを出力
   するアドレス制御手段と、 上記停止点を生成したいアドレスを保存する停止点アド
   レス貯蔵手段と、 上記停止点インターラプト発生のために必要な制御情報
   を保存する制御情報貯蔵手段と、 上記停止点アドレス貯蔵手段からのアドレスと上記アド
   レス制御手段から入力されるアドレスを比較して二つの
   アドレス値のマッチ可否を出力するアドレスマッチ手段
   と、 上記比較手段からの比較情報、上記制御情報貯蔵手段か
   らの情報、及びバスサイクル情報を入力して停止点が発
   生したかを毎サイクルごとにチェックして保存し上記ア
   ドレス制御手段からの終了信号に応答して最終停止点イ
   ンターラプト信号を発生させるイネーブル手段とを含ん
   でなるスーパースカラーマイクロプロセッサーの停止点
   インターラプト発生装置。
2. 【請求項２】 上記アドレス制御手段は、 セグメントユニットから出力された上記要請信号に応答
   してアドレス選択信号、ストール信号及び上記終了信号
   を生成する有限状態マシンと、 上記アドレス選択信号に応答して１サイクルに上記多数
   のアドレス中のひとつを選択して出力する選択手段とを
   含む請求項１記載のスーパースカラーマイクロプロセッ
   サーの停止点インターラプト発生装置。
3. 【請求項３】 上記有限状態マシンは、一つの遊休ステ
   ート及び多数のステートで構成され、上記遊休ステート
   で上記アドレスに該当する上記要請信号を入力して要請
   されたアドレスに該当する上記ステートに遷移した後上
   記アドレス選択命令の選択信号及び上記ストール信号を
   出力することを特徴とする請求項２記載のスーパースカ
   ラーマイクロプロセッサーの停止点インターラプト発生
   装置。
4. 【請求項４】 上記有限状態マシンは、上記ステートで
   上記要請信号がこれ以上ない場合次のサイクルで遊休ス
   テートに遷移した後上記終了信号を上記イネーブル手段
   に出力することを特徴とする請求項３記載のスーパース
   カラーマイクロプロセッサーの停止点インターラプト発
   生装置。
5. 【請求項５】 上記制御情報貯蔵手段は、上記停止点イ
   ンターラプト発生装置に対するイネーブル情報、上記停
   止点アドレス貯蔵手段に対するイネーブル情報、停止点
   のタイプ及び範囲に対する情報を保存する請求項１記載
   のスーパースカラーマイクロプロセッサーの停止点イン
   ターラプト発生装置。
6. 【請求項６】 上記アドレスマッチ手段は、停止点アド
   レスと範囲間に制約が存在しない場合に上記停止点アド
   レス貯蔵手段からの停止点アドレスから、上記アドレス
   制御手段からの選択されたアドレスを減算する減算手段
   と、 上記減算手段から出力される減算結果の下位２ビットを
   除外した残りビットが全部 ０ であるかを検出する第
   １検出手段と、 上記下位２ビットが上記停止点アドレスの範囲より小さ
   いかもしくは同じかを比較する第１比較手段と、 上記減算手段から出力される減算結果の下位２ビットを
   除外した残りビットが全部 １ であるかを検出する第
   ２検出手段と、 上記下位２ビットが反転された上記アドレス制御手段か
   らの選択されたアドレスのオペランド大きさより大きい
   かもしくは同じかを比較する第２比較手段と、 上記第１及び第２検出手段と上記第１及び第２比較手段
   から出力される比較結果を入力してアドレスマッチ信号
   を出力する論理手段とを含んでなる請求項１記載のスー
   パースカラーマイクロプロセッサーの停止点インターラ
   プト発生装置。
7. 【請求項７】 上記論理手段は、上記第１検出手段及び
   上記第１比較手段から出力される信号を論理積する第１
   論理手段と、 上記第２検出手段及び上記第２比較手段から出力される
   信号を論理積する第２論理手段と、 上記第１及び第２論理手段から出力される信号を論理和
   して上記マッチ信号を生成する第３論理手段とを含む請
   求項６記載のスーパースカラーマイクロプロセッサーの
   停止点インターラプト発生装置。
8. 【請求項８】 上記停止点アドレス及び上記アドレス制
   御手段からの選択されたアドレスは各々３２ビットの非
   符号化された値として最上位ビットに ０を１ビットず
   つ各々追加して上記減算手段に入力されることを特徴と
   する請求項６記載のスーパースカラーマイクロプロセッ
   サーの停止点インターラプト発生装置。
9. 【請求項９】 上記減算手段は、 ３３ビットの減算演算を実行することを特徴とする請求
   項８記載のスーパースカラーマイクロプロセッサーの停
   止点インターラプト発生装置。
10. 【請求項１０】 上記第１検出手段及び上記第２検出手
    段は、上記減算結果の上位３１ビットに対して上記検出
    動作を各々実行することを特徴とする請求項９記載のス
    ーパースカラーマイクロプロセッサーの停止点インター
    ラプト発生装置。
11. 【請求項１１】 ｎ−ウェイスーパースカラーマイクロ
    プロセッサーの停止点インターラプト発生回路におい
    て、 ｎ個のアドレスを並列で入力して毎サイクルごとにひと
    つずつ出力するアドレス制御手段であって、ｎ個のアド
    レスが全て出力される時まで次のｎ個のアドレスが入力
    されることを停止するための停止信号を発生して、入力
    されたｎ個のアドレスが全て出力される完了信号を発生
    するアドレス制御手段と、 停止点アドレスを保存している停止点アドレスメモリ
    と、 上記アドレス制御手段の出力と上記停止点アドレスを比
    較してアドレスマッチ信号を出力するアドレスマッチ手
    段と、 上記完了信号が発生された時に上記アドレスマッチ信号
    に基づいて停止点インターラプト信号を発生する論理手
    段とを含むｎ−ウェイスーパースカラーマイクロプロセ
    ッサーの停止点インターラプト発生回路。
12. 【請求項１２】 デバッギングモードの可否を示すモー
    ドレジスターをさらに含んで、 上記アドレス制御手段は上記モードレジスターがデバッ
    ギングモードを示す場合にイネーブルされることを特徴
    とする請求項１１記載のｎ−ウェイスーパースカラーマ
    イクロプロセッサーの停止点インターラプト発生回路。
13. 【請求項１３】 スーパースカラーマイクロプロセッサ
    ーの停止点インターラプト発生回路から入力されるアド
    レスが停止点発生が要求される所定アドレス範囲に属し
    ているかの可否を判断するアドレスマッチ回路におい
    て、 上記停止点発生が要求されるアドレス範囲の開始アドレ
    スの停止点アドレスを保存している停止点アドレスメモ
    リと、 上記アドレス範囲値を保存している範囲メモリと、 実行されるオペランドの大きさ値を保存しているオペラ
    ンド大きさメモリと、 上記停止点アドレスから上記入力アドレスを減算して出
    力する減算器と、 上記減算器の出力が、上記オペランド大きさの反転値よ
    り大きいかもしくは同じかを、上記アドレス範囲値より
    小さいかもしくは同じかを検出する検出手段とを含むス
    ーパースカラーマイクロプロセッサーの停止点インター
    ラプト発生のためのアドレスマッチ回路。
14. 【請求項１４】 上記減算器の出力がＭビットで、上記
    オペランド大きさ及び上記アドレス範囲が全部Ｌビット
    で表現される時、 上記検出手段は、 上記減算器の出力中で上位Ｍ−Ｌビットが全部 ０ で
    あるかを検出する第１検出器と、 上記減算器の出力中で上位Ｍ−Ｌビットが全部 １ で
    あるかを検出する第２検出器と、 上記減算器の出力中で下位Ｌビットが上記アドレス範囲
    値より小さいかもしくは同じかを比較する第１比較器
    と、 上記減算器の出力中で下位Ｌビットが上記オペランド大
    きさより大きいかもしくは同じかを比較する第２比較器
    と、 上記第１及び第２検出器の出力及び上記第１及び第２比
    較器の出力に基づいてアドレスマッチ信号を出力する論
    理手段とを含む請求項１３記載のスーパースカラーマイ
    クロプロセッサーの停止点インターラプト発生のための
    アドレスマッチ回路。