JPH11317089A - 高電圧発生回路 - Google Patents
高電圧発生回路Info
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- JPH11317089A JPH11317089A JP35609598A JP35609598A JPH11317089A JP H11317089 A JPH11317089 A JP H11317089A JP 35609598 A JP35609598 A JP 35609598A JP 35609598 A JP35609598 A JP 35609598A JP H11317089 A JPH11317089 A JP H11317089A
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- 239000003990 capacitor Substances 0.000 claims description 27
- 238000005086 pumping Methods 0.000 claims description 23
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- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
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- Engineering & Computer Science (AREA)
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- Dc-Dc Converters (AREA)
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- Continuous-Control Power Sources That Use Transistors (AREA)
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Abstract
(57)【要約】
【課題】電荷ポンプの出力電圧の急激な変動を低減し得
る高電圧発生回路を提供すること。 【解決手段】高電圧発生回路は、第１及び第２ポンプ制
御信号に従って昇圧動作して出力電圧を生成する電荷ポ
ンプ部１０と、外部信号に応答して電荷ポンプ部１０の
出力電圧を第１の所定の抵抗比により分圧して第１出力
信号ＶＲＥＧ１を出力する第１レベル検出部２０と、第
１出力信号ＶＲＥＧ１と基準電圧ＶＲＥＦとを比較して
第１ポンプ制御信号ＣＬＫＸを生成する第１ポンプ制御
部３０と、第１ポンプ制御部の比較出力に応答して出力
電圧を第２の所定の抵抗比により分圧して第２出力信号
ＶＲＥＧ２を出力する第２レベル検出部４０と、第２出
力信号ＶＲＥＧ２と基準電圧ＶＲＥＦとを比較して第２
ポンプ制御信号ＣＬＫＹを出力する第２ポンプ制御部５
０とを備える。
る高電圧発生回路を提供すること。 【解決手段】高電圧発生回路は、第１及び第２ポンプ制
御信号に従って昇圧動作して出力電圧を生成する電荷ポ
ンプ部１０と、外部信号に応答して電荷ポンプ部１０の
出力電圧を第１の所定の抵抗比により分圧して第１出力
信号ＶＲＥＧ１を出力する第１レベル検出部２０と、第
１出力信号ＶＲＥＧ１と基準電圧ＶＲＥＦとを比較して
第１ポンプ制御信号ＣＬＫＸを生成する第１ポンプ制御
部３０と、第１ポンプ制御部の比較出力に応答して出力
電圧を第２の所定の抵抗比により分圧して第２出力信号
ＶＲＥＧ２を出力する第２レベル検出部４０と、第２出
力信号ＶＲＥＧ２と基準電圧ＶＲＥＦとを比較して第２
ポンプ制御信号ＣＬＫＹを出力する第２ポンプ制御部５
０とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は高電圧発生回路に関
し、詳しくは、電荷ポンプ部により生成される高出力電
圧の変動を低減する高電圧発生回路に関する。
し、詳しくは、電荷ポンプ部により生成される高出力電
圧の変動を低減する高電圧発生回路に関する。
【０００２】
【従来の技術】一般に、フラッシュメモリの動作でフラ
ッシュセルをプログラム又は消去するとき、高電圧を発
生させる電荷ポンプ(charge pump)回路を必要とする。
ッシュセルをプログラム又は消去するとき、高電圧を発
生させる電荷ポンプ(charge pump)回路を必要とする。
【０００３】以下、添付図面に基づき従来の技術の高電
圧発生回路を説明する。図１は従来の技術の高電圧発生
回路を示す回路図である。従来の技術の高電圧発生回路
は、図１に示すように、複数個の電荷ポンプ部１００、
出力電圧センサ部２００、基準電圧発生部３００、電圧
比較部４００、そしてクロック制御部５００から構成さ
れる。
圧発生回路を説明する。図１は従来の技術の高電圧発生
回路を示す回路図である。従来の技術の高電圧発生回路
は、図１に示すように、複数個の電荷ポンプ部１００、
出力電圧センサ部２００、基準電圧発生部３００、電圧
比較部４００、そしてクロック制御部５００から構成さ
れる。
【０００４】まず、電荷ポンプ部１００は、ゲート及び
ドレインに共通にＶｃｃ電源が印加され且つソースを出
力端とするＮＭＯＳトランジスタ１１により、Ｖｃｃ電
源から供給された電圧を受け取る。前記ＮＭＯＳトラン
ジスタ１１により高電位電源Ｖｃｃからの電圧を受ける
電荷ポンプ部１００は、互いに異なる位相の第１、第２
ポンプ制御信号１７、１８をそれぞれ入力する第１、第
２キャパシタ１３、１５と、前記第１、第２キャパシタ
１３、１５にそれぞれゲートが接続され第１、第２ＮＭ
ＯＳトランジスタ１４、１６とから構成される。第１Ｎ
ＭＯＳトランジスタ１４のドレイン及びゲートは、ＮＭ
ＯＳトランジスタ１１のソースに共通接続されている。
第２ＮＭＯＳトランジスタ１６のドレイン及びゲートは
第１ＮＭＯＳトランジスタ１４のソースに接続され、か
つ出力端としてのソースを有する。
ドレインに共通にＶｃｃ電源が印加され且つソースを出
力端とするＮＭＯＳトランジスタ１１により、Ｖｃｃ電
源から供給された電圧を受け取る。前記ＮＭＯＳトラン
ジスタ１１により高電位電源Ｖｃｃからの電圧を受ける
電荷ポンプ部１００は、互いに異なる位相の第１、第２
ポンプ制御信号１７、１８をそれぞれ入力する第１、第
２キャパシタ１３、１５と、前記第１、第２キャパシタ
１３、１５にそれぞれゲートが接続され第１、第２ＮＭ
ＯＳトランジスタ１４、１６とから構成される。第１Ｎ
ＭＯＳトランジスタ１４のドレイン及びゲートは、ＮＭ
ＯＳトランジスタ１１のソースに共通接続されている。
第２ＮＭＯＳトランジスタ１６のドレイン及びゲートは
第１ＮＭＯＳトランジスタ１４のソースに接続され、か
つ出力端としてのソースを有する。
【０００５】上記のように構成された電荷ポンプ部１０
０では、前記ＮＭＯＳトランジスタ１１によりＶｃｃ電
源から供給された電圧が第１ＮＭＯＳトランジスタ１４
のドレインにＶｃｃ−Ｖｔにプリチャージされる。この
際、第１キャパシタ１３の入力は「０」である。前記第
１キャパシタ１３の両端間の電圧差を維持することを利
用して、第１ポンプ制御信号１７がＶｃｃ電源レベルの
時に第１ＮＭＯＳトランジスタ１４のドレインは２Ｖｃ
ｃ−Ｖｔだけ上がり、第２ＮＭＯＳトランジスタ１６の
ドレインは２（Ｖｃｃ−Ｖｔ）にプリチャージされる。
この際、第２キャパシタ１５の第２ポンプ制御信号１８
は０Ｖであり、第２キャパシタ１５の両端の電圧差は２
（Ｖｃｃ−Ｖｔ）となる。そして、電荷ポンプ部１００
は、第１、第２ポンプ制御信号１７、１８に従って昇圧
動作を行う。こうして電荷ポンプ部１００を直列接続す
ることにより、出力電圧１９が段階的に昇圧される。
０では、前記ＮＭＯＳトランジスタ１１によりＶｃｃ電
源から供給された電圧が第１ＮＭＯＳトランジスタ１４
のドレインにＶｃｃ−Ｖｔにプリチャージされる。この
際、第１キャパシタ１３の入力は「０」である。前記第
１キャパシタ１３の両端間の電圧差を維持することを利
用して、第１ポンプ制御信号１７がＶｃｃ電源レベルの
時に第１ＮＭＯＳトランジスタ１４のドレインは２Ｖｃ
ｃ−Ｖｔだけ上がり、第２ＮＭＯＳトランジスタ１６の
ドレインは２（Ｖｃｃ−Ｖｔ）にプリチャージされる。
この際、第２キャパシタ１５の第２ポンプ制御信号１８
は０Ｖであり、第２キャパシタ１５の両端の電圧差は２
（Ｖｃｃ−Ｖｔ）となる。そして、電荷ポンプ部１００
は、第１、第２ポンプ制御信号１７、１８に従って昇圧
動作を行う。こうして電荷ポンプ部１００を直列接続す
ることにより、出力電圧１９が段階的に昇圧される。
【０００６】出力電圧センサ部２００は、出力電圧１９
とＶｓｓとの間に直列接続される第１、第２抵抗２０
１、２０２と、前記第１抵抗２０１と並列接続され、二
つのトランジスタ２０５、２０６から構成される動作レ
ジスタ回路部２５０とを備える。出力電圧センサ部２０
０は更に前記各トランジスタの出力端にそれぞれ接続さ
れた第１、第２ＥＥＰＲＯＭヒューズ回路部２１０、２
２０を備える。
とＶｓｓとの間に直列接続される第１、第２抵抗２０
１、２０２と、前記第１抵抗２０１と並列接続され、二
つのトランジスタ２０５、２０６から構成される動作レ
ジスタ回路部２５０とを備える。出力電圧センサ部２０
０は更に前記各トランジスタの出力端にそれぞれ接続さ
れた第１、第２ＥＥＰＲＯＭヒューズ回路部２１０、２
２０を備える。
【０００７】動作レジスタ回路部２５０では、出力電圧
１９と第１、第２レジスタ２０１、２０２間の出力ノー
ド２０７との間に第１トランジスタ２０５と第１レジス
タ２０３とが直列接続され、更に第２トランジスタ２０
６と第２レジスタ２０４とが直列接続される。第１、第
２トランジスタ２０５、２０６のゲートと第１、第２Ｅ
ＥＰＲＯＭヒューズ回路部２１０、２２０の出力端２３
０、２４０とが接続されている。
１９と第１、第２レジスタ２０１、２０２間の出力ノー
ド２０７との間に第１トランジスタ２０５と第１レジス
タ２０３とが直列接続され、更に第２トランジスタ２０
６と第２レジスタ２０４とが直列接続される。第１、第
２トランジスタ２０５、２０６のゲートと第１、第２Ｅ
ＥＰＲＯＭヒューズ回路部２１０、２２０の出力端２３
０、２４０とが接続されている。
【０００８】第１、第２ＥＥＰＲＯＭヒューズ回路部２
１０、２２０は、ドレインにＶｃｃ電源が印加され、出
力端としてのソースとゲートとが互いに接続される第
１、第２デプレーショントランジスタ２１１、２２１を
備えている。第１、第２ＥＥＰＲＯＭヒューズ回路部２
１０、２２０は、更に第１、第２デプレーショントラン
ジスタ２１１、２２１の出力端にそれぞれドレインが接
続され、コントロールゲートにリセット信号２５２、２
５４が印加され、ソースにＶｓｓ電源が印加されるフロ
ーティングゲート薄膜トランジスタ２１２、２２２を備
える。又、第１、第２ＥＥＰＲＯＭヒューズ回路部２１
０、２２０は、第１、第２デプレーショントランジスタ
２１１、２２１の出力端と、動作レジスタ回路部２５０
の第１、第２トランジスタ２０５、２０６のゲートとの
間にそれぞれ接続される第１、第２インバーター２１
３、２２３を備える。
１０、２２０は、ドレインにＶｃｃ電源が印加され、出
力端としてのソースとゲートとが互いに接続される第
１、第２デプレーショントランジスタ２１１、２２１を
備えている。第１、第２ＥＥＰＲＯＭヒューズ回路部２
１０、２２０は、更に第１、第２デプレーショントラン
ジスタ２１１、２２１の出力端にそれぞれドレインが接
続され、コントロールゲートにリセット信号２５２、２
５４が印加され、ソースにＶｓｓ電源が印加されるフロ
ーティングゲート薄膜トランジスタ２１２、２２２を備
える。又、第１、第２ＥＥＰＲＯＭヒューズ回路部２１
０、２２０は、第１、第２デプレーショントランジスタ
２１１、２２１の出力端と、動作レジスタ回路部２５０
の第１、第２トランジスタ２０５、２０６のゲートとの
間にそれぞれ接続される第１、第２インバーター２１
３、２２３を備える。
【０００９】フローティングゲート薄膜トランジスタ２
１２、２２２はＥＥＰＲＯＭヒューズ回路部２１０、２
２０を動作させるに必要なデータを記憶する。すなわ
ち、フローティングゲート薄膜トランジスタ２１２、２
２２のドレインに印加される制御信号２５１、２５３に
よりプログラム或いは消去動作が行われ、ＥＥＰＲＯＭ
ヒューズ回路部２１０、２２０はその薄膜トランジスタ
２１２、２２２に格納されたデータに基づいて電荷ポン
プ部１００の所定の出力電圧の大きさを決定する。
１２、２２２はＥＥＰＲＯＭヒューズ回路部２１０、２
２０を動作させるに必要なデータを記憶する。すなわ
ち、フローティングゲート薄膜トランジスタ２１２、２
２２のドレインに印加される制御信号２５１、２５３に
よりプログラム或いは消去動作が行われ、ＥＥＰＲＯＭ
ヒューズ回路部２１０、２２０はその薄膜トランジスタ
２１２、２２２に格納されたデータに基づいて電荷ポン
プ部１００の所定の出力電圧の大きさを決定する。
【００１０】基準電圧発生部３００は、Ｖｃｃ電源とＶ
ｓｓ電源との間に直列接続される第１、第２デプレーシ
ョントランジスタ３０２、３０５と、第１、第２デプレ
ーショントランジスタ３０２、３０５の間に直列接続さ
れる第１、第２ＮＭＯＳトランジスタ３０３、３０４
と、第１、第２ＮＭＯＳトランジスタ３０３、３０４の
ゲートに共通に接続されたインバーター３０１とを有す
る。インバーター３０１は、書込イネーブル信号（バー
ＷＥ）を受け取り、反転書込イネーブル信号を出力す
る。
ｓｓ電源との間に直列接続される第１、第２デプレーシ
ョントランジスタ３０２、３０５と、第１、第２デプレ
ーショントランジスタ３０２、３０５の間に直列接続さ
れる第１、第２ＮＭＯＳトランジスタ３０３、３０４
と、第１、第２ＮＭＯＳトランジスタ３０３、３０４の
ゲートに共通に接続されたインバーター３０１とを有す
る。インバーター３０１は、書込イネーブル信号（バー
ＷＥ）を受け取り、反転書込イネーブル信号を出力す
る。
【００１１】ここで、第１、第２デプレーショントラン
ジスタ３０２、３０５のゲートはＶｓｓ電源に接続さ
れ、第１、第２ＮＭＯＳトランジスタ３０３、３０４間
の出力ノード３１０から基準電圧が出力される。
ジスタ３０２、３０５のゲートはＶｓｓ電源に接続さ
れ、第１、第２ＮＭＯＳトランジスタ３０３、３０４間
の出力ノード３１０から基準電圧が出力される。
【００１２】そして、電圧比較部４００は一般的な差動
増幅器であり、二つのＰＭＯＳトランジスタ４０３、４
０４と３つのＮＭＯＳトランジスタ４０１、４０２、４
０５とを備える。ＮＭＯＳトランジスタ４０５のゲート
は書込イネーブル信号（バーＷＥ）を反転させて出力す
るインバーター４０６に接続される。電圧比較部４００
の出力は３つのインバーター４０７、４０８、４０９を
介して出力される。
増幅器であり、二つのＰＭＯＳトランジスタ４０３、４
０４と３つのＮＭＯＳトランジスタ４０１、４０２、４
０５とを備える。ＮＭＯＳトランジスタ４０５のゲート
は書込イネーブル信号（バーＷＥ）を反転させて出力す
るインバーター４０６に接続される。電圧比較部４００
の出力は３つのインバーター４０７、４０８、４０９を
介して出力される。
【００１３】ここで、電圧比較部４００は、ノード３１
０を介して出力される基準電圧と、ノード２６０を介し
て出力される抵抗分配により決定される電圧とを比較し
てインバーター４０７の入力に比較出力信号を供給す
る。
０を介して出力される基準電圧と、ノード２６０を介し
て出力される抵抗分配により決定される電圧とを比較し
てインバーター４０７の入力に比較出力信号を供給す
る。
【００１４】クロック制御部５００は、クロックパルス
信号ＯＰ、書込イネーブル信号バーＷＥそしてノード４
１０を介しての電圧比較部４００をそれぞれ入力する第
１、第２ＮＯＲゲート５０１、５０２と、第１ＮＯＲゲ
ート５０１の出力信号を反転させて第１ポンプ制御信号
１７を出力する第１インバーター５０３と、第２ＮＯＲ
ゲート５０２の出力信号を遅延させて第２ポンプ制御信
号１８を出力する第２、第３インバーター５０４、５０
５とを備える。
信号ＯＰ、書込イネーブル信号バーＷＥそしてノード４
１０を介しての電圧比較部４００をそれぞれ入力する第
１、第２ＮＯＲゲート５０１、５０２と、第１ＮＯＲゲ
ート５０１の出力信号を反転させて第１ポンプ制御信号
１７を出力する第１インバーター５０３と、第２ＮＯＲ
ゲート５０２の出力信号を遅延させて第２ポンプ制御信
号１８を出力する第２、第３インバーター５０４、５０
５とを備える。
【００１５】クロック制御部５００は、書込イネーブル
信号（バーＷＥ）が「Ｌ」の時にイネーブルされ、ノー
ド４１０が「Ｌ」の時にインバーター５０３、５０４、
５０５を介して位相の互いに異なる第１、第２ポンプ制
御信号１７、１８がクロックパルス信号ＯＰに従って発
生する。
信号（バーＷＥ）が「Ｌ」の時にイネーブルされ、ノー
ド４１０が「Ｌ」の時にインバーター５０３、５０４、
５０５を介して位相の互いに異なる第１、第２ポンプ制
御信号１７、１８がクロックパルス信号ＯＰに従って発
生する。
【００１６】電荷ポンプ部１００により出力電圧１９が
上昇し、出力電圧センサ部２００により所望の出力電圧
の大きさが決定される。例えば、出力電圧１９が所定の
電圧よりも低い場合、ノード３１０の電圧がノード２６
０の電圧よりも高くなるので、インバーター４０７には
比較出力「Ｈ」が供給され、クロック制御部５００はノ
ード４１０を介して出力信号「Ｌ」を受け取る。従っ
て、各ＮＯＲゲート５０１、５０２はノード４１０のレ
ベルに関係なくクロックパルス信号ＯＰにより決定され
た信号を出力する。こうして、電荷ポンプ部１００に互
いに異なる位相を有する第１、第２ポンプ制御信号１
７、１８が供給され、電荷ポンプ部１００が正常動作す
る。
上昇し、出力電圧センサ部２００により所望の出力電圧
の大きさが決定される。例えば、出力電圧１９が所定の
電圧よりも低い場合、ノード３１０の電圧がノード２６
０の電圧よりも高くなるので、インバーター４０７には
比較出力「Ｈ」が供給され、クロック制御部５００はノ
ード４１０を介して出力信号「Ｌ」を受け取る。従っ
て、各ＮＯＲゲート５０１、５０２はノード４１０のレ
ベルに関係なくクロックパルス信号ＯＰにより決定され
た信号を出力する。こうして、電荷ポンプ部１００に互
いに異なる位相を有する第１、第２ポンプ制御信号１
７、１８が供給され、電荷ポンプ部１００が正常動作す
る。
【００１７】又、出力電圧１９が所定の電圧よりも高い
場合、ノード３１０の電圧がノード２６０の電圧よりも
低くなるので、インバーター４０７には比較出力「Ｌ」
が供給され、クロック制御部５００はノード４１０を介
して出力信号「Ｈ」を受け取る。従って、ＮＯＲゲート
５０１、５０２はクロックパルス信号ＯＰに関係なく
「Ｌ」レベルの信号を出力する。こうして電荷ポンプ部
１００にそれぞれ「Ｈ」、「Ｌ」に固定された第１、第
２ポンプ制御信号１７、１８が供給され、電荷ポンプ部
１００の動作が停止する。
場合、ノード３１０の電圧がノード２６０の電圧よりも
低くなるので、インバーター４０７には比較出力「Ｌ」
が供給され、クロック制御部５００はノード４１０を介
して出力信号「Ｈ」を受け取る。従って、ＮＯＲゲート
５０１、５０２はクロックパルス信号ＯＰに関係なく
「Ｌ」レベルの信号を出力する。こうして電荷ポンプ部
１００にそれぞれ「Ｈ」、「Ｌ」に固定された第１、第
２ポンプ制御信号１７、１８が供給され、電荷ポンプ部
１００の動作が停止する。
【００１８】
【発明が解決しようとする課題】しかし、上記した従来
例の高電圧発生回路においては、出力電圧が所定の電圧
よりも高い場合に電荷ポンプの動作が停止するため、プ
ログラムに際して出力電圧から電流を供給する際に出力
電圧が急激に落ちるという問題点があった。すなわち、
このように出力電圧を制限する過程で電圧変動(voltage
ripple)が大きくなってプログラム遂行能力が悪くな
る。
例の高電圧発生回路においては、出力電圧が所定の電圧
よりも高い場合に電荷ポンプの動作が停止するため、プ
ログラムに際して出力電圧から電流を供給する際に出力
電圧が急激に落ちるという問題点があった。すなわち、
このように出力電圧を制限する過程で電圧変動(voltage
ripple)が大きくなってプログラム遂行能力が悪くな
る。
【００１９】本発明は上記した問題点を解決するために
なされたものであり、その目的は、電荷ポンプ部の出力
電圧を制限する過程で出力電圧の急激な変動を低減する
ことが可能な高電圧発生回路を提供することにある。
なされたものであり、その目的は、電荷ポンプ部の出力
電圧を制限する過程で出力電圧の急激な変動を低減する
ことが可能な高電圧発生回路を提供することにある。
【００２０】
【課題を解決するための手段】上記目的を達成するため
の請求項１に記載の高電圧発生回路は、第１及び第２ポ
ンプ制御信号に従って昇圧動作して出力電圧を生成する
電荷ポンプ部と、外部信号に応答して電荷ポンプ部の出
力電圧を第１の所定の抵抗比により分圧して第１出力信
号を出力する第１レベル検出部と、前記第１レベル検出
部の第１出力信号、基準電圧及び外部の第１クロック信
号を受けとり、第１出力信号と基準電圧とを比較して第
１ポンプ制御信号を生成する第１ポンプ制御部と、前記
第１ポンプ制御部の比較出力に応答して出力電圧を第２
の所定の抵抗比により分圧して第２出力信号を出力する
第２レベル検出部と、前記第２レベル検出部の第２出力
信号、基準電圧及び前記第１クロック信号とは反対位相
を有する第２クロック信号を受けとり、第２出力信号と
基準電圧とを比較して第２ポンプ制御信号を出力する第
２ポンプ制御部とを備えることを要旨とする。
の請求項１に記載の高電圧発生回路は、第１及び第２ポ
ンプ制御信号に従って昇圧動作して出力電圧を生成する
電荷ポンプ部と、外部信号に応答して電荷ポンプ部の出
力電圧を第１の所定の抵抗比により分圧して第１出力信
号を出力する第１レベル検出部と、前記第１レベル検出
部の第１出力信号、基準電圧及び外部の第１クロック信
号を受けとり、第１出力信号と基準電圧とを比較して第
１ポンプ制御信号を生成する第１ポンプ制御部と、前記
第１ポンプ制御部の比較出力に応答して出力電圧を第２
の所定の抵抗比により分圧して第２出力信号を出力する
第２レベル検出部と、前記第２レベル検出部の第２出力
信号、基準電圧及び前記第１クロック信号とは反対位相
を有する第２クロック信号を受けとり、第２出力信号と
基準電圧とを比較して第２ポンプ制御信号を出力する第
２ポンプ制御部とを備えることを要旨とする。
【００２１】請求項２に記載の発明は、請求項１記載の
高電圧発生回路において前記電荷ポンプ部は、高電位電
源と出力電圧の出力端子との間に直列接続された複数個
のポンピング部を含むことを要旨とする。
高電圧発生回路において前記電荷ポンプ部は、高電位電
源と出力電圧の出力端子との間に直列接続された複数個
のポンピング部を含むことを要旨とする。
【００２２】請求項３に記載の発明は、請求項２記載の
高電圧発生回路において、前記ポンピング部は、ＮＭＯ
Ｓトランジスタとキャパシタとを含むことを要旨とす
る。請求項４に記載の発明は、請求項１記載の高電圧発
生回路において、前記第１レベル検出部は、前記電荷ポ
ンプ部の出力電圧と接地端との間に直列接続される第
１、第２抵抗とＮＭＯＳトランジスタとを含むことを要
旨とする。
高電圧発生回路において、前記ポンピング部は、ＮＭＯ
Ｓトランジスタとキャパシタとを含むことを要旨とす
る。請求項４に記載の発明は、請求項１記載の高電圧発
生回路において、前記第１レベル検出部は、前記電荷ポ
ンプ部の出力電圧と接地端との間に直列接続される第
１、第２抵抗とＮＭＯＳトランジスタとを含むことを要
旨とする。
【００２３】請求項５に記載の発明は、請求項１記載の
高電圧発生回路において、前記第２レベル検出部は、電
荷ポンプ部の出力電圧と接地端との間に直列接続される
ＰＭＯＳトランジスタと第３、第４抵抗とを含むことを
要旨とする。
高電圧発生回路において、前記第２レベル検出部は、電
荷ポンプ部の出力電圧と接地端との間に直列接続される
ＰＭＯＳトランジスタと第３、第４抵抗とを含むことを
要旨とする。
【００２４】請求項６に記載の発明は、請求項１記載の
高電圧発生回路において、前記第１及び第２レベル検出
部、第１及び第２ポンプ制御部は、前記ポンピング部の
数に応じて設けられていることを要旨とする。
高電圧発生回路において、前記第１及び第２レベル検出
部、第１及び第２ポンプ制御部は、前記ポンピング部の
数に応じて設けられていることを要旨とする。
【００２５】
【発明の実施の形態】以下、添付図面に基づいて本発明
の一実施の形態の高電圧発生回路を詳細に説明する。
の一実施の形態の高電圧発生回路を詳細に説明する。
【００２６】図２は一実施の形態の高電圧発生回路を示
す構成ブロック図であり、図３は図２の高電圧発生回路
の詳細回路図である。高電圧発生回路は、図２に示すよ
うに、電荷ポンプ部１０、第１レベル検出部２０、第１
ポンプ制御部３０、第２レベル検出部４０及び第２ポン
プ制御部５０を備える。電荷ポンプ部１０は、同期信号
としての第１、第２ポンプ制御信号（ＣＬＫＸ、ＣＬＫ
Ｙ）に従って昇圧動作して出力電圧（ＶＯＵＴ）を出力
する。第１レベル検出部２０は、外部信号（ＥＮ１）に
より動作し、出力電圧（ＶＯＵＴ）の抵抗比により分圧
して第１出力信号（ＶＲＥＧ１）を出力する。第１ポン
プ制御部３０は、第１レベル検出部２０の第１出力信号
（ＶＲＥＧ１）、基準電圧（ＶＲＥＦ）及び外部の第１
クロック信号（バーＯＳＣ）を受け取り、基準電圧と第
１出力信号とを比較して第１ポンプ制御信号（ＣＬＫ
Ｘ）を出力する。第２レベル検出部４０は、第１ポンプ
制御部３０の比較出力信号をイネーブル信号（ＥＮ２）
として受け取り、出力電圧（ＶＯＵＴ）を抵抗比により
分圧して第２出力信号（ＶＲＥＧ２）を出力する。第２
ポンプ制御部５０は、第２レベル検出部４０の第２出力
信号（ＶＲＥＧ２）、基準電圧（ＶＲＥＦ）及び第１ク
ロック信号（バーＯＳＣ）とは反対位相を有する第２ク
ロック信号（ＯＳＣ）を受け取り、基準電圧と第２出力
信号とを比較して第２ポンプ制御信号（ＣＬＫＹ）を出
力する。
す構成ブロック図であり、図３は図２の高電圧発生回路
の詳細回路図である。高電圧発生回路は、図２に示すよ
うに、電荷ポンプ部１０、第１レベル検出部２０、第１
ポンプ制御部３０、第２レベル検出部４０及び第２ポン
プ制御部５０を備える。電荷ポンプ部１０は、同期信号
としての第１、第２ポンプ制御信号（ＣＬＫＸ、ＣＬＫ
Ｙ）に従って昇圧動作して出力電圧（ＶＯＵＴ）を出力
する。第１レベル検出部２０は、外部信号（ＥＮ１）に
より動作し、出力電圧（ＶＯＵＴ）の抵抗比により分圧
して第１出力信号（ＶＲＥＧ１）を出力する。第１ポン
プ制御部３０は、第１レベル検出部２０の第１出力信号
（ＶＲＥＧ１）、基準電圧（ＶＲＥＦ）及び外部の第１
クロック信号（バーＯＳＣ）を受け取り、基準電圧と第
１出力信号とを比較して第１ポンプ制御信号（ＣＬＫ
Ｘ）を出力する。第２レベル検出部４０は、第１ポンプ
制御部３０の比較出力信号をイネーブル信号（ＥＮ２）
として受け取り、出力電圧（ＶＯＵＴ）を抵抗比により
分圧して第２出力信号（ＶＲＥＧ２）を出力する。第２
ポンプ制御部５０は、第２レベル検出部４０の第２出力
信号（ＶＲＥＧ２）、基準電圧（ＶＲＥＦ）及び第１ク
ロック信号（バーＯＳＣ）とは反対位相を有する第２ク
ロック信号（ＯＳＣ）を受け取り、基準電圧と第２出力
信号とを比較して第２ポンプ制御信号（ＣＬＫＹ）を出
力する。
【００２７】ここで、未説明符号の６０はインバーター
であり、第２クロック信号（ＯＳＣ）を反転させて第１
ポンプ制御部３０へ出力するために使用される。上記の
ように構成される高電圧発生回路の詳細を以下に説明す
る。
であり、第２クロック信号（ＯＳＣ）を反転させて第１
ポンプ制御部３０へ出力するために使用される。上記の
ように構成される高電圧発生回路の詳細を以下に説明す
る。
【００２８】図３に示すように、電荷ポンプ部１０は、
入力端（Ｖｃｃ）と出力電圧（ＶＯＵＴ）との間に直列
接続される複数個のポンピング部１１を備える。各ポン
ピング部１１はＮＭＯＳトランジスタ及びキャパシタを
含む。第１ポンピング部１１における第１ＮＭＯＳトラ
ンジスタ１２のドレイン及びゲートはＶｃｃ電源に接続
され、ソースは第２ポンピング部１１における第２ＮＭ
ＯＳトランジスタ１３のドレイン及びゲートに接続され
る。次いで、第１ポンピング部１１における第１キャパ
シタ１４の出力は第１ＮＭＯＳトランジスタ１２のソー
スと第２ＮＭＯＳトランジスタ１３のドレイン及びゲー
トに接続され、入力は第１ポンプ制御信号（ＣＬＫＸ）
と接続される。第２ポンピング部１１における第２キャ
パシタ１５の出力は第２ＮＭＯＳトランジスタ１３のソ
ースと第３ポンピング部１１における第３ＮＭＯＳトラ
ンジスタ１６のドレイン及びゲートに接続され、入力は
第２ポンプ制御信号（ＣＬＫＹ）と接続される。第３ポ
ンピング部１１における第３キャパシタ１７の出力は第
３ＮＭＯＳトランジスタ１６のソースと第４ポンピング
部１１における第４ＮＭＯＳトランジスタ１８のドレイ
ン及びゲートに接続され、入力は第１ポンプ制御信号
（ＣＬＫＸ）と接続される。次いで、第４ポンピング部
１１における第４キャパシタ１９の出力は第４ＮＭＯＳ
トランジスタ１８のソースと第５ＮＭＯＳトランジスタ
２１のドレイン及びゲートに接続され、入力は第２ポン
プ制御信号（ＣＬＫＹ）と接続される。
入力端（Ｖｃｃ）と出力電圧（ＶＯＵＴ）との間に直列
接続される複数個のポンピング部１１を備える。各ポン
ピング部１１はＮＭＯＳトランジスタ及びキャパシタを
含む。第１ポンピング部１１における第１ＮＭＯＳトラ
ンジスタ１２のドレイン及びゲートはＶｃｃ電源に接続
され、ソースは第２ポンピング部１１における第２ＮＭ
ＯＳトランジスタ１３のドレイン及びゲートに接続され
る。次いで、第１ポンピング部１１における第１キャパ
シタ１４の出力は第１ＮＭＯＳトランジスタ１２のソー
スと第２ＮＭＯＳトランジスタ１３のドレイン及びゲー
トに接続され、入力は第１ポンプ制御信号（ＣＬＫＸ）
と接続される。第２ポンピング部１１における第２キャ
パシタ１５の出力は第２ＮＭＯＳトランジスタ１３のソ
ースと第３ポンピング部１１における第３ＮＭＯＳトラ
ンジスタ１６のドレイン及びゲートに接続され、入力は
第２ポンプ制御信号（ＣＬＫＹ）と接続される。第３ポ
ンピング部１１における第３キャパシタ１７の出力は第
３ＮＭＯＳトランジスタ１６のソースと第４ポンピング
部１１における第４ＮＭＯＳトランジスタ１８のドレイ
ン及びゲートに接続され、入力は第１ポンプ制御信号
（ＣＬＫＸ）と接続される。次いで、第４ポンピング部
１１における第４キャパシタ１９の出力は第４ＮＭＯＳ
トランジスタ１８のソースと第５ＮＭＯＳトランジスタ
２１のドレイン及びゲートに接続され、入力は第２ポン
プ制御信号（ＣＬＫＹ）と接続される。
【００２９】電荷ポンプ部１０は更に第５ＮＭＯＳトラ
ンジスタ２１を備え、その第５ＮＭＯＳトランジスタ２
１は電荷ポンプ部１０の出力信号が逆流することを防止
するための出力部として動作する。このように各ポンピ
ング部１１は連続的に接続される。この際、各ポンピン
グ部１１の入力は第１、第２、第３、第４ＮＭＯＳトラ
ンジスタ１２、１３、１６、１８のドレイン及びゲート
であり、出力は第１、第２、第３、第４ＮＭＯＳトラン
ジスタ１２、１３、１６、１８のソースである。そし
て、ポンピング部１１の第１、第２、第３、第４キャパ
シタ１４、１５、１７、１９の入力端は、連続的に第
１、第２クロック信号（ＣＬＫＸ、ＣＬＫＹ）と交互に
接続される。一方、最終的な第５ＮＭＯＳトランジスタ
２１のソースは第１、第２レベル検出部２０、４０の入
力、つまり抵抗２２の入力端とＰＭＯＳトランジスタ４
１のドレインと接続される。
ンジスタ２１を備え、その第５ＮＭＯＳトランジスタ２
１は電荷ポンプ部１０の出力信号が逆流することを防止
するための出力部として動作する。このように各ポンピ
ング部１１は連続的に接続される。この際、各ポンピン
グ部１１の入力は第１、第２、第３、第４ＮＭＯＳトラ
ンジスタ１２、１３、１６、１８のドレイン及びゲート
であり、出力は第１、第２、第３、第４ＮＭＯＳトラン
ジスタ１２、１３、１６、１８のソースである。そし
て、ポンピング部１１の第１、第２、第３、第４キャパ
シタ１４、１５、１７、１９の入力端は、連続的に第
１、第２クロック信号（ＣＬＫＸ、ＣＬＫＹ）と交互に
接続される。一方、最終的な第５ＮＭＯＳトランジスタ
２１のソースは第１、第２レベル検出部２０、４０の入
力、つまり抵抗２２の入力端とＰＭＯＳトランジスタ４
１のドレインと接続される。
【００３０】第１レベル検出部２０は、電荷ポンプ部１
０の出力電圧（ＶＯＵＴ）と接地端（Ｖｓｓ）との間に
直列接続される第１、第２抵抗２２、２３、第６ＮＭＯ
Ｓトランジスタ２４を備える。第１レベル検出部２０に
おいて、第１抵抗２２と第２抵抗２３との間のノードは
第１ポンプ制御部３０の入力に接続され、そのノードか
ら分圧出力（ＶＲＥＧ１）が出力される。第６ＮＭＯＳ
トランジスタ２４は、第２抵抗２３と接地端（Ｖｓｓ）
との間に接続され、そのゲートが外部信号ＥＮ１に接続
されている。
０の出力電圧（ＶＯＵＴ）と接地端（Ｖｓｓ）との間に
直列接続される第１、第２抵抗２２、２３、第６ＮＭＯ
Ｓトランジスタ２４を備える。第１レベル検出部２０に
おいて、第１抵抗２２と第２抵抗２３との間のノードは
第１ポンプ制御部３０の入力に接続され、そのノードか
ら分圧出力（ＶＲＥＧ１）が出力される。第６ＮＭＯＳ
トランジスタ２４は、第２抵抗２３と接地端（Ｖｓｓ）
との間に接続され、そのゲートが外部信号ＥＮ１に接続
されている。
【００３１】第２レベル検出部４０は、電荷ポンプ部１
０の出力電圧（ＶＯＵＴ）と接地端（Ｖｓｓ）との間に
直列に接続されたＰＭＯＳトランジスタ４１、第３、第
４抵抗４２、４３を備える。ＰＭＯＳトランジスタ４１
のドレインは、電荷ポンプ部１０の出力電圧に接続さ
れ、ゲートが第１ポンプ制御部３０の比較出力電圧（Ｃ
ＯＮ１）、即ち第１差動増幅器３１の出力に接続され、
ソースが第３抵抗に接続されている。第３抵抗４２と第
４抵抗４３との間のノードは第２ポンプ制御部５０の入
力に接続され、第４抵抗４３の他端は接地端（Ｖｓｓ）
に接続される。
０の出力電圧（ＶＯＵＴ）と接地端（Ｖｓｓ）との間に
直列に接続されたＰＭＯＳトランジスタ４１、第３、第
４抵抗４２、４３を備える。ＰＭＯＳトランジスタ４１
のドレインは、電荷ポンプ部１０の出力電圧に接続さ
れ、ゲートが第１ポンプ制御部３０の比較出力電圧（Ｃ
ＯＮ１）、即ち第１差動増幅器３１の出力に接続され、
ソースが第３抵抗に接続されている。第３抵抗４２と第
４抵抗４３との間のノードは第２ポンプ制御部５０の入
力に接続され、第４抵抗４３の他端は接地端（Ｖｓｓ）
に接続される。
【００３２】第１ポンプ制御部３０は第１差動増幅器３
１と第１ＮＡＮＤゲート３２とを備える。ここで、第１
差動増幅器３１は基準電圧（ＶＲＥＦ）に接続された第
１の入力端子と、第１レベル検出部２０の第１、第２抵
抗２２、２３間のノードに接続された第２の入力端子
と、第１ＮＡＮＤゲート３２の第１の入力端子に接続さ
れた出力端子とを有する。そして、第１ＮＡＮＤゲート
３２は外部の第１クロック信号（バーＯＳＣ）に接続さ
れた第２の入力端子と、第１、第３キャパシタ１４、１
７の入力に接続され、第１ポンプ制御信号（ＣＬＫＸ）
を出力する出力端子とを有する。
１と第１ＮＡＮＤゲート３２とを備える。ここで、第１
差動増幅器３１は基準電圧（ＶＲＥＦ）に接続された第
１の入力端子と、第１レベル検出部２０の第１、第２抵
抗２２、２３間のノードに接続された第２の入力端子
と、第１ＮＡＮＤゲート３２の第１の入力端子に接続さ
れた出力端子とを有する。そして、第１ＮＡＮＤゲート
３２は外部の第１クロック信号（バーＯＳＣ）に接続さ
れた第２の入力端子と、第１、第３キャパシタ１４、１
７の入力に接続され、第１ポンプ制御信号（ＣＬＫＸ）
を出力する出力端子とを有する。
【００３３】第２ポンプ制御部５０は第２差動増幅器５
１と第２ＮＡＮＤゲート５２とから構成される。第２差
動増幅器５１は基準電圧（ＶＲＥＦ）に接続された第１
の入力端子と、外の入力は第２レベル検出部４０の第
３、第４抵抗４２、４３間のノードに接続された第２の
入力端子と、第２ＮＡＮＤゲート５２の第１の入力端子
に接続された出力端子とを有する。第２ＮＡＮＤゲート
５２は外部の第２クロック信号（ＯＳＣ）に接続された
第２の入力端子と、第２、第４キャパシタ１５、１７の
入力に接続され、第２ポンプ制御信号（ＣＬＫＹ）を出
力する出力端子とを有する。
１と第２ＮＡＮＤゲート５２とから構成される。第２差
動増幅器５１は基準電圧（ＶＲＥＦ）に接続された第１
の入力端子と、外の入力は第２レベル検出部４０の第
３、第４抵抗４２、４３間のノードに接続された第２の
入力端子と、第２ＮＡＮＤゲート５２の第１の入力端子
に接続された出力端子とを有する。第２ＮＡＮＤゲート
５２は外部の第２クロック信号（ＯＳＣ）に接続された
第２の入力端子と、第２、第４キャパシタ１５、１７の
入力に接続され、第２ポンプ制御信号（ＣＬＫＹ）を出
力する出力端子とを有する。
【００３４】インバーター６０は第２クロック信号（Ｏ
ＳＣ）を反転させて第１クロック信号（バーＯＳＣ）を
第１ポンプ制御部３０へ出力する。上記のように構成さ
れた高電圧発生回路の動作について以下に説明する。
ＳＣ）を反転させて第１クロック信号（バーＯＳＣ）を
第１ポンプ制御部３０へ出力する。上記のように構成さ
れた高電圧発生回路の動作について以下に説明する。
【００３５】図３に示すように、電荷ポンプ部１０は電
源電圧（Ｖｃｃ）を昇圧して出力電圧（ＶＯＵＴ）を出
力する。すなわち、第１ＮＭＯＳトランジスタ１２のソ
ースは入力端子（Ｖｃｃ）によりＶｃｃ−Ｖｔのレベル
にプリチャージされる。この際、第１キャパシタ１４の
入力信号である第１ポンプ制御信号（ＣＬＫＸ）は「０
（Ｌ）」である。次に、第１ポンプ制御信号（ＣＬＫ
Ｘ）がＨ（Ｖｃｃ）レベルとなると、第１キャパシタ１
４の両端間の電圧が維持され、これにより第１キャパシ
タ１４の出力は２Ｖｃｃ−Ｖｔとなる。この際、第２ポ
ンプ制御信号（ＣＬＫＹ）は「０（Ｌ）」なので、第２
キャパシタ１５はプリチャージされる。一方、第２ＮＭ
ＯＳトランジスタ１３はターンオン状態であり、第２キ
ャパシタ１５の出力は２（Ｖｃｃ−Ｖｔ）レベルにプリ
チャージされ、第２キャパシタ１５の両端間の電圧差は
２（Ｖｃｃ−Ｖｔ）となる。このようにして、上記の方
式で電荷ポンプ部１０で出力電圧（ＶＯＵＴ）への昇圧
動作を行う。
源電圧（Ｖｃｃ）を昇圧して出力電圧（ＶＯＵＴ）を出
力する。すなわち、第１ＮＭＯＳトランジスタ１２のソ
ースは入力端子（Ｖｃｃ）によりＶｃｃ−Ｖｔのレベル
にプリチャージされる。この際、第１キャパシタ１４の
入力信号である第１ポンプ制御信号（ＣＬＫＸ）は「０
（Ｌ）」である。次に、第１ポンプ制御信号（ＣＬＫ
Ｘ）がＨ（Ｖｃｃ）レベルとなると、第１キャパシタ１
４の両端間の電圧が維持され、これにより第１キャパシ
タ１４の出力は２Ｖｃｃ−Ｖｔとなる。この際、第２ポ
ンプ制御信号（ＣＬＫＹ）は「０（Ｌ）」なので、第２
キャパシタ１５はプリチャージされる。一方、第２ＮＭ
ＯＳトランジスタ１３はターンオン状態であり、第２キ
ャパシタ１５の出力は２（Ｖｃｃ−Ｖｔ）レベルにプリ
チャージされ、第２キャパシタ１５の両端間の電圧差は
２（Ｖｃｃ−Ｖｔ）となる。このようにして、上記の方
式で電荷ポンプ部１０で出力電圧（ＶＯＵＴ）への昇圧
動作を行う。
【００３６】次いで、第１レベル検出部２０では、第１
の所定の出力電圧（Ｖｏｕｔ１）に基づいて以下の式に
従って第１、第２抵抗２２、２３の値が決定される。
の所定の出力電圧（Ｖｏｕｔ１）に基づいて以下の式に
従って第１、第２抵抗２２、２３の値が決定される。
【００３７】
【数１】 すなわち、外部信号ＥＮ１が「Ｈ」になると、第１レベ
ル検出部２０が動作し始める。出力電圧（ＶＯＵＴ）が
第１の所定の出力電圧（Ｖｏｕｔ１）よりも低い場合に
は電圧分配法則に基づいて第１レベル検出部２０の出力
信号（ＶＲＥＧ１）が基準電圧（ＶＲＥＦ）よりも低く
なるように第１及び第２抵抗２２、２３の値が決定され
る。又、出力電圧（ＶＯＵＴ）が第１の所定の出力電圧
（Ｖｏｕｔ１）と同じである場合には第１レベル検出部
２０の出力信号（ＶＲＥＧ１）が基準電圧（ＶＲＥＦ）
と等しくなるように第１及び第２抵抗２２、２３の値が
決定される。更に、出力電圧（ＶＯＵＴ）が第１の所定
の出力電圧（Ｖｏｕｔ１）よりも高い場合には第１レベ
ル検出部２０の出力信号（ＶＲＥＧ１）が基準電圧（Ｖ
ＲＥＦ）よりも高くなるように第１及び第２抵抗２２、
２３の値が決定される。
ル検出部２０が動作し始める。出力電圧（ＶＯＵＴ）が
第１の所定の出力電圧（Ｖｏｕｔ１）よりも低い場合に
は電圧分配法則に基づいて第１レベル検出部２０の出力
信号（ＶＲＥＧ１）が基準電圧（ＶＲＥＦ）よりも低く
なるように第１及び第２抵抗２２、２３の値が決定され
る。又、出力電圧（ＶＯＵＴ）が第１の所定の出力電圧
（Ｖｏｕｔ１）と同じである場合には第１レベル検出部
２０の出力信号（ＶＲＥＧ１）が基準電圧（ＶＲＥＦ）
と等しくなるように第１及び第２抵抗２２、２３の値が
決定される。更に、出力電圧（ＶＯＵＴ）が第１の所定
の出力電圧（Ｖｏｕｔ１）よりも高い場合には第１レベ
ル検出部２０の出力信号（ＶＲＥＧ１）が基準電圧（Ｖ
ＲＥＦ）よりも高くなるように第１及び第２抵抗２２、
２３の値が決定される。
【００３８】第２レベル検出部４０でも、第２の所定の
出力電圧（Ｖｏｕｔ２）に基づいて以下の式に従って第
３、第４抵抗４２、４３の値が決定される。
出力電圧（Ｖｏｕｔ２）に基づいて以下の式に従って第
３、第４抵抗４２、４３の値が決定される。
【００３９】
【数２】 すなわち、第１ポンプ制御回路３０からのイネーブル信
号ＥＮ２が「Ｌ」となると、ＰＭＯＳトランジスタ４１
がイネーブルされて第２レベル検出部４０が動作し始め
る。出力電圧（ＶＯＵＴ）が第２の所定の出力電圧（Ｖ
ｏｕｔ２）よりも高いか、又は低いかにより、それぞれ
第２レベル検出部４０の出力信号（ＶＲＧ２）が基準電
圧（ＶＲＥＦ）よりも高く又は低くなるように第３及び
第４抵抗４２、４３の値が決定される。
号ＥＮ２が「Ｌ」となると、ＰＭＯＳトランジスタ４１
がイネーブルされて第２レベル検出部４０が動作し始め
る。出力電圧（ＶＯＵＴ）が第２の所定の出力電圧（Ｖ
ｏｕｔ２）よりも高いか、又は低いかにより、それぞれ
第２レベル検出部４０の出力信号（ＶＲＧ２）が基準電
圧（ＶＲＥＦ）よりも高く又は低くなるように第３及び
第４抵抗４２、４３の値が決定される。
【００４０】第１ポンプ制御部３０では、第１レベル検
出部２０の出力信号（ＶＲＥＧ１）が基準電圧（ＶＲＥ
Ｆ）よりも高いとき、第１差動増幅器３１の出力信号
（ＣＯＮ１）が「Ｌ」になり、第１ＮＡＮＤゲート３２
はインバーター６０の出力に関係なく「Ｈ」レベルに維
持された第１ポンプ制御信号（ＣＬＫＸ）を出力する。
第１レベル検出部２０の出力信号（ＶＲＥＧ１）が基準
電圧（ＶＲＥＦ）よりも低い場合には、第１差動増幅器
３１の出力信号（ＣＯＮ１）が「Ｈ」になり、インバー
ター６０の出力に応じて第１ＮＡＮＤゲート３２は第１
ポンプ制御信号（ＣＬＫＸ）を変化させる。
出部２０の出力信号（ＶＲＥＧ１）が基準電圧（ＶＲＥ
Ｆ）よりも高いとき、第１差動増幅器３１の出力信号
（ＣＯＮ１）が「Ｌ」になり、第１ＮＡＮＤゲート３２
はインバーター６０の出力に関係なく「Ｈ」レベルに維
持された第１ポンプ制御信号（ＣＬＫＸ）を出力する。
第１レベル検出部２０の出力信号（ＶＲＥＧ１）が基準
電圧（ＶＲＥＦ）よりも低い場合には、第１差動増幅器
３１の出力信号（ＣＯＮ１）が「Ｈ」になり、インバー
ター６０の出力に応じて第１ＮＡＮＤゲート３２は第１
ポンプ制御信号（ＣＬＫＸ）を変化させる。
【００４１】一方、第２ポンプ制御部４０における第２
差動増幅器５１や第２ＮＡＮＤゲート５２も、第１ポン
プ制御部３０と同様に動作する。全体的な動作を察して
みると、電荷ポンプ部１０で出力電圧（ＶＯＵＴ）を昇
圧する過程で出力電圧（ＶＯＵＴ）が第１の所定の電圧
（Ｖｏｕｔ１）よりも低いときには、第１レベル検出部
２０の出力信号（ＶＲＥＧ１）が基準電圧（ＶＲＥＦ）
より低くなる。すると、第１差動増幅器３１の出力信号
（ＣＯＮ１）が「Ｈ」になり、第１ポンプ制御信号（Ｃ
ＬＫＸ）が第１クロック信号（バーＯＳＣ）により同期
される。この際、第１差動増幅器３１の出力信号（ＣＯ
Ｎ１）、すなわち、イネーブル信号ＥＮ２は「Ｈ」であ
る。従って、ＰＭＯＳトランジスタ４１はオフ状態とな
り、第２レベル検出部４０の出力信号（ＶＲＥＧ２）が
「０」になって基準電圧（ＶＲＥＦ）より低くなる。ゆ
えに、第２差動増幅器５１の出力信号（ＣＯＮ２）が
「Ｈ」になり、第２ポンプ制御信号（ＣＬＫＹ）が第２
クロック信号（ＯＳＣ）により同期される。従って、第
１、第２ポンプ制御信号（ＣＬＫＸ、ＣＬＫＹ）が同期
されて第１、第２、第３、第４キャパシタ１４、１５、
１７、１９がすべて動作して正常的な昇圧動作が行われ
る。
差動増幅器５１や第２ＮＡＮＤゲート５２も、第１ポン
プ制御部３０と同様に動作する。全体的な動作を察して
みると、電荷ポンプ部１０で出力電圧（ＶＯＵＴ）を昇
圧する過程で出力電圧（ＶＯＵＴ）が第１の所定の電圧
（Ｖｏｕｔ１）よりも低いときには、第１レベル検出部
２０の出力信号（ＶＲＥＧ１）が基準電圧（ＶＲＥＦ）
より低くなる。すると、第１差動増幅器３１の出力信号
（ＣＯＮ１）が「Ｈ」になり、第１ポンプ制御信号（Ｃ
ＬＫＸ）が第１クロック信号（バーＯＳＣ）により同期
される。この際、第１差動増幅器３１の出力信号（ＣＯ
Ｎ１）、すなわち、イネーブル信号ＥＮ２は「Ｈ」であ
る。従って、ＰＭＯＳトランジスタ４１はオフ状態とな
り、第２レベル検出部４０の出力信号（ＶＲＥＧ２）が
「０」になって基準電圧（ＶＲＥＦ）より低くなる。ゆ
えに、第２差動増幅器５１の出力信号（ＣＯＮ２）が
「Ｈ」になり、第２ポンプ制御信号（ＣＬＫＹ）が第２
クロック信号（ＯＳＣ）により同期される。従って、第
１、第２ポンプ制御信号（ＣＬＫＸ、ＣＬＫＹ）が同期
されて第１、第２、第３、第４キャパシタ１４、１５、
１７、１９がすべて動作して正常的な昇圧動作が行われ
る。
【００４２】更に、続く昇圧動作過程で出力電圧（ＶＯ
ＵＴ）が第１の所定の出力電圧（Ｖｏｕｔ１）よりも高
くなれば、第１差動増幅器３１の出力信号（ＣＯＮ１）
が「Ｌ」になり、第１ポンプ制御信号（ＣＬＫＸ）が第
１クロック信号（バーＯＳＣ）に関係なく「Ｈ」にな
る。従って、第１、第３キャパシタ１４、１７は昇圧動
作を行わない。この際、ＰＭＯＳトランジスタ４１が
「オン」となり、出力電圧（ＶＯＵＴ）が第２の所定の
出力電圧（Ｖｏｕｔ２）よりも低ければ、依然として第
２差動増幅器５１の出力信号（ＣＯＮ２）は「Ｈ」に維
持され、第２ポンプ制御信号（ＣＬＫＹ）は第２クロッ
ク信号（ＯＳＣ）により同期される。従って、第２、第
４キャパシタ１５、１９は正常動作を行って出力電圧
（ＶＯＵＴ）を昇圧する。
ＵＴ）が第１の所定の出力電圧（Ｖｏｕｔ１）よりも高
くなれば、第１差動増幅器３１の出力信号（ＣＯＮ１）
が「Ｌ」になり、第１ポンプ制御信号（ＣＬＫＸ）が第
１クロック信号（バーＯＳＣ）に関係なく「Ｈ」にな
る。従って、第１、第３キャパシタ１４、１７は昇圧動
作を行わない。この際、ＰＭＯＳトランジスタ４１が
「オン」となり、出力電圧（ＶＯＵＴ）が第２の所定の
出力電圧（Ｖｏｕｔ２）よりも低ければ、依然として第
２差動増幅器５１の出力信号（ＣＯＮ２）は「Ｈ」に維
持され、第２ポンプ制御信号（ＣＬＫＹ）は第２クロッ
ク信号（ＯＳＣ）により同期される。従って、第２、第
４キャパシタ１５、１９は正常動作を行って出力電圧
（ＶＯＵＴ）を昇圧する。
【００４３】もしも、出力電圧（ＶＯＵＴ）が第２の所
定の出力電圧（Ｖｏｕｔ２）よりも高くなった場合に
は、第２差動増幅器５１の出力信号（ＣＯＮ２）が
「Ｌ」になってすべての第１、第２、第３、第４キャパ
シタ１４、１５、１７、１９の動作が抑制される。すな
わち、出力電圧（ＶＯＵＴ）の変化が小さくなる。
定の出力電圧（Ｖｏｕｔ２）よりも高くなった場合に
は、第２差動増幅器５１の出力信号（ＣＯＮ２）が
「Ｌ」になってすべての第１、第２、第３、第４キャパ
シタ１４、１５、１７、１９の動作が抑制される。すな
わち、出力電圧（ＶＯＵＴ）の変化が小さくなる。
【００４４】上記したように本実施の形態によれば、電
荷ポンプ１０の出力電圧が第１の所定の出力電圧よりも
高いとき第１クロック信号を無効化し、更に電荷ポンプ
１０の出力電圧が第２の所定の出力電圧より高いとき第
２クロック信号を無効化するようにした。従って、出力
電圧を制限する際の出力電圧の急激な変動が低減され、
正確な制御動作を行うことができる。従って、フラッシ
ュメモリのプログラム及び消去遂行能力が向上する。
荷ポンプ１０の出力電圧が第１の所定の出力電圧よりも
高いとき第１クロック信号を無効化し、更に電荷ポンプ
１０の出力電圧が第２の所定の出力電圧より高いとき第
２クロック信号を無効化するようにした。従って、出力
電圧を制限する際の出力電圧の急激な変動が低減され、
正確な制御動作を行うことができる。従って、フラッシ
ュメモリのプログラム及び消去遂行能力が向上する。
【００４５】なお、第１、第２ポンプ制御部３０、５
０、第１、第２レベル検出部２０、４０は各キャパシタ
１４、１５、１７、１９の個数に対応して個々に設けら
れててもよい。このようにすると、より、各ポンピング
部を個々に有効化あるいは無効化することが可能となる
ため、出力電圧の変動をより効果的に低減することがで
き、かつ瞬間流れるピーク電流が少なくなってノイズの
影響を減少させることができる。
０、第１、第２レベル検出部２０、４０は各キャパシタ
１４、１５、１７、１９の個数に対応して個々に設けら
れててもよい。このようにすると、より、各ポンピング
部を個々に有効化あるいは無効化することが可能となる
ため、出力電圧の変動をより効果的に低減することがで
き、かつ瞬間流れるピーク電流が少なくなってノイズの
影響を減少させることができる。
【００４６】
【発明の効果】以上説明したように、本発明による高電
圧発生回路においては以下のような効果がある。
圧発生回路においては以下のような効果がある。
【００４７】請求項１に記載の発明によれば、電荷ポン
プの出力電圧の急激な変動を低減して正確な出力電圧の
制御動作を行うことができる。請求項２、３の発明によ
れば、複数個のポンピング部を用いて必要な高電圧に昇
圧することができる。
プの出力電圧の急激な変動を低減して正確な出力電圧の
制御動作を行うことができる。請求項２、３の発明によ
れば、複数個のポンピング部を用いて必要な高電圧に昇
圧することができる。
【００４８】請求項４、５に記載の発明によれば、第１
及び第２レベル検出部の各抵抗を利用して所定の出力電
圧に応じて各抵抗比を適切な値に設定することができ
る。請求項６に記載の発明によれば、第１及び第２レベ
ル検出部、第１及び第２ポンプ制御部をポンピング部の
数に応じて設けることにより、各ポンピング部を個々に
有効化又は無効化して、出力電圧の急激な変動をより低
減することができる。
及び第２レベル検出部の各抵抗を利用して所定の出力電
圧に応じて各抵抗比を適切な値に設定することができ
る。請求項６に記載の発明によれば、第１及び第２レベ
ル検出部、第１及び第２ポンプ制御部をポンピング部の
数に応じて設けることにより、各ポンピング部を個々に
有効化又は無効化して、出力電圧の急激な変動をより低
減することができる。
【図１】従来例の高電圧発生回路を示す回路図。
【図２】本発明の一実施の形態の高電圧発生回路を示す
構成ブロック図。
構成ブロック図。
【図３】一実施の形態の高電圧発生回路の詳細な回路
図。
図。
１０…電荷ポンプ部 ２０…第１レベル検出部 ３０…第１ポンプ制御部 ４０…第２レベル検出部 ５０…第２ポンプ制御部
Claims (6)
- 【請求項１】 第１及び第２ポンプ制御信号に従って昇
圧動作して出力電圧を生成する電荷ポンプ部と、 外部信号に応答して電荷ポンプ部の出力電圧を第１の所
定の抵抗比により分圧して第１出力信号を出力する第１
レベル検出部と、 前記第１レベル検出部の第１出力信号、基準電圧及び外
部の第１クロック信号を受けとり、第１出力信号と基準
電圧とを比較して第１ポンプ制御信号を生成する第１ポ
ンプ制御部と、 前記第１ポンプ制御部の比較出力に応答して出力電圧を
第２の所定の抵抗比により分圧して第２出力信号を出力
する第２レベル検出部と、 前記第２レベル検出部の第２出力信号、基準電圧及び前
記第１クロック信号とは反対位相を有する第２クロック
信号を受けとり、第２出力信号と基準電圧とを比較して
第２ポンプ制御信号を出力する第２ポンプ制御部とを備
えることを特徴とする高電圧発生回路。 - 【請求項２】 前記電荷ポンプ部は、高電位電源と出力
電圧の出力端子との間に直列接続された複数個のポンピ
ング部を含むことを特徴とする請求項１記載の高電圧発
生回路。 - 【請求項３】 前記ポンピング部は、ＮＭＯＳトランジ
スタとキャパシタとを含むことを特徴とする請求項２記
載の高電圧発生回路。 - 【請求項４】 前記第１レベル検出部は、前記電荷ポン
プ部の出力電圧と接地端との間に直列接続される第１、
第２抵抗とＮＭＯＳトランジスタとを含むことを特徴と
する請求項１記載の高電圧発生回路。 - 【請求項５】 前記第２レベル検出部は、電荷ポンプ部
の出力電圧と接地端との間に直列接続されるＰＭＯＳト
ランジスタと第３、第４抵抗とを含むことを特徴とする
請求項１記載の高電圧発生回路。 - 【請求項６】 前記第１及び第２レベル検出部、第１及
び第２ポンプ制御部は、前記ポンピング部の数に応じて
設けられていることを特徴とする請求項１記載の高電圧
発生回路。
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|---|---|
| JPH11317089A true JPH11317089A (ja) | 1999-11-16 |
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| KR100763355B1 (ko) | 2006-03-22 | 2007-10-04 | 삼성전자주식회사 | 넓은 범위 전원전압 하에서도 안정적인 레벨의 승압전압을발생하는 승압전압 발생회로 및 이를 포함하는 반도체메모리 장치 |
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| KR100813527B1 (ko) * | 2006-04-06 | 2008-03-17 | 주식회사 하이닉스반도체 | 반도체 메모리의 내부 전압 발생 장치 |
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| KR100308186B1 (ko) * | 1998-09-02 | 2001-11-30 | 윤종용 | 반도체집적회로장치의기준전압발생회로 |
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