JPH11317097A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】ワード線に電源電圧よりも昇圧された電圧を印
加でき、しかもチップ面積の削減を図ることができる。 【構成】複数のワード線を選択する複数のワード線選択
回路５０と、複数のワード線を駆動する複数のワード線
駆動回路５１と、通常動作時に電源電圧を昇圧したワー
ド線駆動用電圧を切換回路６２を介して複数のワード線
選択回路５０及び複数のワード線駆動回路５１に出力す
るワード線駆動用電圧源４２と、電圧ストレス試験時に
外部からストレス電圧が印加され切換回路６２を介して
複数のワード線選択回路５０及び複数のワード線駆動回
路５１に与えるパッド６１と、電圧ストレス試験時には
通常動作時に選択される行よりも多くの行を選択するよ
うに複数のワード線選択回路５０を制御する制御回路３
４とから構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特にダイナミックＲＡＭ（以下、ＤＲＡＭとい
う）の例えばウェハー状態での不良のスクリーニングに
際して、メモリセルのトランスファゲ−トのスクリーニ
ングを行うために通常使用時よりも加速して電圧ストレ
スをかけるための回路に関する。

【０００２】

【従来の技術】一般に、半導体デバイスを製造出荷する
場合、その信頼性を確保するために、良品デバイスを劣
化させたり不良品としないようにデバイスの潜在的な不
良を露呈させ、欠陥デバイスを除去するスクリ−ニング
を行う。このスクリ−ニングの方法として、電界加速と
温度加速を同時に実現できるバーンインが多用されてい
る。このバーンインは、電圧を実使用電圧より高く、温
度を実使用温度より高くしてデバイスを動作させること
により、実使用条件での初期故障期間以上のストレスを
短時間でデバイスに経験させてしまい、初期動作不良を
起こすおそれのあるデバイスを出荷前に予め選別してス
クリ−ニングする。これにより、初期動作不良を起こす
おそれのあるデバイスを効率的に取り除き、製品の信頼
性を高くすることができる。

【０００３】従来、ＤＲＡＭのバーンインに際しては、
アドレス順にスキャンしてワ−ド線を順々にアクセスす
る方法が用いられている。この場合、ワ−ド線にゲート
が接続されたメモリセルのトランスファゲ−ト用のトラ
ンジスタ（以下、セルトランジスタという）についてみ
ると、周辺回路のトランジスタよりずっと少ない頻度で
しか電圧ストレスが印加されないことになる。例えば、
４メガＤＲＡＭについてみると、ワ−ド線は４０９６本
あるが、これらのうち１サイクルに選択される本数は４
本のみであり、セルトランジスタの試験は、１０２４サ
イクル行うことにより完了することになる。従って、セ
ルトランジスタのゲ−トは、周辺回路のトランジスタに
比べ１０２４分の１の時間しか電圧ストレスを受けない
ことになり、最大電界が印加されている実質時間が短か
いので、バーンインに長時間を必要とする。

【０００４】さらに、近年のＤＲＡＭは、メモリセルの
容量の電極に電源電圧の半分（Ｖcc／２）を印加するの
が一般的となっている。このため、容量の絶縁膜は、膜
厚が薄くても電界の面で緩和されるため、信頼性上問題
となることが少ない。これに対して、セルトランジスタ
のゲ−ト酸化膜は、セルトランジスタの選択時に昇圧さ
れた電位（例えば、１．５×Ｖcc近傍）が印加されるの
で、膜厚が厚くても厳しい電界が加わり、信頼性上問題
となる可能性が大きい。そこで、ＤＲＡＭのバーンイン
に際しては、特に昇圧電位がゲートに印加されるセルト
ランジスタを積極的にスクリ−ニングの対象にしたいと
ころである。

【０００５】上記したように、積極的にスクリ−ニング
の対象としたいセルトランジスタに少ない頻度でしか電
圧ストレスが印加されないという問題点を解決するため
に、本願発明者の一人により、不良のスクリ−ニング時
に全てのワード線あるいは通常動作時に選択される本数
以上のワード線に一斉に電圧ストレスを印加し得るよう
にし、セルトランジスタに対するストレス印加の効率を
向上し得る半導体メモリ装置を提案した（本願出願人の
出願に係る特願平１−１６９６３１号）。

【０００６】これにより、ＤＲＡＭの場合、メモリセル
のトランスファゲートの不良のスクリ−ニングについて
は不良が十分に収束するレベルになり、１メガのＤＲＡ
Ｍや４メガのＤＲＡＭにおける不良の大半を占めるビッ
ト不良を高速に収束することが可能になり、スクリ−ニ
ングの効率を著しく向上することが可能になる。

【０００７】上記提案に係る半導体メモリ装置において
は、ＤＲＡＭのワード線に一斉に電圧ストレスを印加す
る手段の具体例として、（ａ）図８に示すように、不良
のスクリ−ニング時に、デコーダ２０の出力によりワ−
ド線駆動用のＮチャネル型のＭＯＳトランジスタ（以
下、ＮＭＯＳトランジスタという。）１２をオン状態に
制御し、パッド１８に外部からＤＣ（直流）的あるいは
ＡＣ（交流）的に与えた所望の電圧ストレスを上記ＮＭ
ＯＳトランジスタ１２およびワ−ド線ＷＬを介してセル
トランジスタ１５のゲートに印加する構成、（ｂ）図９
に示すように、一端にワ−ド線駆動回路が接続されたワ
−ド線ＷＬの他端側に、不良のスクリ−ニング時にパッ
ド２６から与えられるゲート電圧によりオン状態となる
ように制御されるスイッチ用のＮＭＯＳトランジスタ２
５を接続し、パッド２７に外部から与えた所望の電圧ス
トレスを上記スイッチ用トランジスタ２５およびワ−ド
線ＷＬを介してセルトランジスタ１５のゲートに印加す
る構成などを示している。

【０００８】

【発明が解決しようとする課題】上記したように現在提
案中の半導体メモリ装置において、ＤＲＡＭの不良のス
クリ−ニング時に、パッドに所望のストレス電圧をＤＣ
的に印加してワード線駆動用ＮＭＯＳトランジスタおよ
びワ−ド線を介してセルトランジスタのゲートに印加す
る場合には、ワード線駆動用のＮＭＯＳトランジスタの
ゲートノードが浮遊状態になってリークによってレベル
が下がると、ワード線部分のＤＣ的な電圧ストレスが下
がっていくおそれがある。また、電圧ストレスをＡＣ的
に印加する場合には、ストレスを加えていない時間が存
在し、ストレス印加時間の効率が低下する。

【０００９】また、パッドに所望のストレス電圧を印加
してワ−ド線の他端側に接続されたスイッチ用のＮＭＯ
Ｓトランジスタおよびワ−ド線を介してセルトランジス
タのゲートに印加する場合には、ワード線駆動回路を介
することなく電圧ストレスを印加するので、セルトラン
ジスタとワード線駆動回路とに対して同時に電圧ストレ
ス試験を行なうことができず、ワ−ド線毎にスイッチ用
のＮＭＯＳトランジスタを付加するので、記憶装置のチ
ップ面積の増大を招く。

【００１０】このように従来では、ワード線に電源電圧
よりも昇圧された電圧を印加する場合に、多くの素子数
を必要とし、チップ面積の削減を図ることができないと
いう問題がある。

【００１１】本発明は上記の事情に鑑みてなされたもの
で、ワード線に電源電圧よりも昇圧された電圧を印加で
き、しかもチップ面積の削減を図ることができる半導体
記憶装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明は、行列状に配置
された複数個のメモリセルと、同一行のメモリセルに接
続される複数のワード線と、同一列のメモリセルに接続
される複数のビット線と、Ｐチャネル型の第１のＭＯＳ
トランジスタと、前記第１のＭＯＳトランジスタのドレ
インと接地電位との間にソース・ドレインが直列に接続
されゲートに内部アドレス信号が供給されるＮチャネル
型の複数の第２のＭＯＳトランジスタとから構成され、
前記複数のワード線を選択する複数のワード線選択回路
と、前記複数のワード線選択回路に対応して設けられ、
ドレインが対応する前記ワード線に接続されたＰチャネ
ル型の第３のＭＯＳトランジスタと、前記第３のＭＯＳ
トランジスタのドレインと接地電位との間にソース・ド
レインが接続されゲートが前記第３のＭＯＳトランジス
タのゲートと共通接続され、この共通ゲートが前記対応
するワード線選択回路内の前記第１のＭＯＳトランジス
タのドレインの電位に基づいて制御されるＮチャネル型
の第４のＭＯＳトランジスタとから構成され、前記複数
のワード線を駆動する複数のワード線駆動回路と、外部
から与えられる電源電圧を昇圧する昇圧回路を含み、該
電源電圧を昇圧したワード線駆動用電圧を直接もしくは
切換回路を介して前記複数のワード線選択回路内の前記
第１のＭＯＳトランジスタのソース及び前記複数のワー
ド線駆動回路内の前記第３のＭＯＳトランジスタのソー
スに出力するワード線駆動用電圧源と、外部からストレ
ス電圧が印加され、該ストレス電圧を直接もしくは前記
切換回路を介して前記複数のワード線選択回路内の前記
第１のＭＯＳトランジスタのソース及び前記複数のワー
ド線駆動回路内の前記第３のＭＯＳトランジスタのソー
スに与えるパッドとを具備し、前記複数のワード線選択
回路内の前記第１のＭＯＳトランジスタのゲートは共通
に接続され、全ての第１のＭＯＳトランジスタは共通に
プリチャージ信号によって制御されることを特徴とす
る。

【００１３】さらに、本発明は、行列状に配置された複
数個のメモリセルと、同一行のメモリセルに接続される
複数のワード線と、同一列のメモリセルに接続される複
数のビット線と、外部から与えられる電源電圧を昇圧す
る昇圧回路を含み、該電源電圧を昇圧したワード線駆動
用電圧を出力するワード線駆動用電圧源と、ワード線駆
動時にはソースに前記ワード線駆動用電圧が印加される
Ｐチャネル型の第１のＭＯＳトランジスタと、前記第１
のＭＯＳトランジスタのドレインと接地電位との間にソ
ース・ドレインが直列に接続されゲートに内部アドレス
信号が供給されるＮチャネル型の複数の第２のＭＯＳト
ランジスタとから構成され、前記複数のワード線を選択
する複数のワード線選択回路と、前記複数のワード線選
択回路に対応して設けられ、ワード線駆動時にはソース
に前記ワード線駆動用電圧が印加されドレインが対応す
る前記ワード線に接続されたＰチャネル型の第３のＭＯ
Ｓトランジスタと、前記第３のＭＯＳトランジスタのド
レインと接地電位との間にソース・ドレインが接続され
ゲートが前記第３のＭＯＳトランジスタのゲートと共通
接続され、この共通ゲートが前記対応するワード線選択
回路内の前記第１のＭＯＳトランジスタのドレインの電
位に基づいて制御されるＮチャネル型の第４のＭＯＳト
ランジスタとから構成され、前記複数のワード線を駆動
する複数のワード線駆動回路と、外部から電圧ストレス
試験制御信号が入力するストレス試験信号用パッドと、
前記複数のワード線選択回路の各出力と接地電位との間
にソース・ドレインがそれぞれ接続され各ゲートが前記
ストレス試験信号用パッドに接続されたＮチャネル型の
複数の第５のＭＯＳトランジスタとを具備し、前記複数
のワード線選択回路内の前記第１のＭＯＳトランジスタ
のゲートは共通に接続され、全ての第１のＭＯＳトラン
ジスタは共通にプリチャージ信号によって制御されるこ
とを特徴とする。

【００１４】本発明によれば、ワード線を選択するワー
ド線選択回路と、このワード線選択回路の出力が供給さ
れワード線を駆動するワード線駆動回路とをそれぞれＰ
チャネル型のＭＯＳトランジスタとＮチャネル型のＭＯ
Ｓトランジスタとで構成することにより、ワード線選択
回路の出力をレベル変換回路を用いてレベル変換するこ
となくワード線選択回路に供給でき、ワード線駆動用電
圧源から出力される電源電圧を昇圧したワード線駆動用
電圧をそのままワード線に出力させることができる。

【００１５】

【実施の形態】以下、図面を参照して本発明の実施の形
態を説明する。図１は、この発明の途中で考えられたＤ
ＲＡＭの一部を示している。３１…はチップ外部からア
ドレス信号が入力されるアドレス用ボンディングパッ
ド、３２は通常動作時は使用されないが、電圧ストレス
試験時に外部から電圧ストレス試験制御信号が入力する
ストレス試験信号用パッドである。

【００１６】アドレス増幅回路３３…は、上記アドレス
用パッド３１…からのアドレス信号がそれぞれ対応して
入力し、それぞれ相補型の内部アドレス信号を出力す
る。

【００１７】制御回路３４は、上記アドレス増幅回路３
３…の出力側にそれぞれ接続されたゲート回路群を有
し、通常動作時には上記アドレス増幅回路３３…から出
力する相補型の内部アドレス信号を出力し、電圧ストレ
ス試験時には通常動作時に外部アドレス信号に応じて選
択される行より多くの行を選択するように内部アドレス
信号を制御するものである。この制御回路３４の構成例
としては、上記アドレス増幅回路３３…から出力する相
補型の内部アドレス信号がそれぞれ入力するインバータ
３５、３６群と、前記ストレス試験信号用パッドからの
信号が共通に入力するインバータ３７群と、このインバ
ータ３７群の各出力と前記インバータ３５、３６群の各
出力とのナンドをそれぞれとる２入力ナンドゲート３
８、３９群とからなる。

【００１８】ワード線選択回路４０…は、ナンドゲート
群で構成され、上記制御回路３４からの内部アドレス信
号に応じてワード線選択信号を出力する。ワード線駆動
回路４１は、ワード線駆動用電圧源４２とワード線ＷＬ
との間に接続された少なくとも１つの駆動用ＭＯＳトラ
ンジスタ４３を有し、上記ワード線選択回路４０の出力
信号に応じてワード線ＷＬを駆動する。

【００１９】上記ワード線駆動回路４１の一例として
は、ワード線選択回路４０の出力端に一端が接続され、
ゲートに電源電位Ｖccが与えられるバリア用のＮＭＯＳ
トランジスタ４４と、このトランジスタ４４の他端にゲ
ートが接続され、ソース・基板相互が接続され、前記ワ
ード線駆動用電圧源４２とワード線ＷＬとの間に接続さ
れた駆動用のＰＭＯＳトランジスタ４３と、ワード線Ｗ
Ｌと接地電位Ｖssとの間に接続されたプルダウン用（ノ
イズキャンセル用）のＮＭＯＳトランジスタ４５と、ゲ
ートがワード線ＷＬに接続され、ソース・基板相互が接
続され、ワード線駆動用電圧源４２と駆動用のＰＭＯＳ
トランジスタ４３のゲートと間に接続されたプルアップ
用のＰＭＯＳトランジスタ４６とからなる。

【００２０】前記ワード線駆動用電圧源４２は、本例で
は記憶装置内部（ＤＲＡＭチップ上）で生成される、例
えば、通常はチップ外部から与えられる電源電圧を昇圧
する昇圧回路からなり、この昇圧出力をワード線駆動用
電圧として複数個のワード線駆動回路４１に共通に供給
するものとする。

【００２１】なお、上記ＤＲＡＭにおいては、通常通
り、リフレッシュ動作を必要とする複数個のダイナミッ
ク型メモリセルが行列状に配置され、同一行のメモリセ
ルにワード線が接続され、同一列のメモリセルにビット
線が接続されている。このメモリセルは、後出の図３に
示すように、ＮＭＯＳトランジスタ１５のゲートがワー
ド線ＷＬに接続され、そのドレインがビット線ＢＬに接
続され、そのソースが情報蓄積用の容量素子１６の一端
に接続され、この容量素子１６の他端がキャパシタプレ
ート電位に接続されている。

【００２２】次に、図１の回路の動作を説明する。通常
動作時には、外部からアドレス信号がアドレス増幅回路
３３…に入力すると、相補型の内部アドレス信号が出力
し、この内部アドレス信号のロジック・レベルの組み合
わせに応じて任意の本数のワード線ＷＬ分のワード線選
択信号が出力してワード線ＷＬが選択される。この場
合、ワード線選択信号の活性レベル“Ｌ”が入力する選
択状態のワード線駆動回路４１においては、ＮＭＯＳト
ランジスタ４５がオフ状態になると共にバリア用のＮＭ
ＯＳトランジスタ４４がオン状態になるので、駆動用の
ＰＭＯＳトランジスタ４３はゲート電位が接地電位Ｖss
に固定されてオン状態になってワード線ＷＬを“Ｈ”レ
ベル状態に駆動し、プルアップ用のＰＭＯＳトランジス
タ４６はゲート電位（ワード線電位）が“Ｈ”レベルで
あるのでオフ状態になる。

【００２３】また、ワード線選択信号の非活性レベル
“Ｈ”が入力する非選択状態のワード線駆動回路４１に
おいては、ＮＭＯＳトランジスタ４５がオン状態になる
と共にバリア用のＮＭＯＳトランジスタ４４がオフ状態
になり、プルアップ用のＰＭＯＳトランジスタ４６はゲ
ート電位（ワード線電位）が“Ｌ”レベルであるのでオ
ン状態になり、駆動用のＰＭＯＳトランジスタ４３はゲ
ート電位が“Ｈ”レベルになるのでオフ状態になる。

【００２４】これに対して、上記ＤＲＡＭのバーンイン
を行なう場合には、動作電源を供給してＤＲＡＭを動作
可能状態にし、パッド３２に“Ｈ”レベルの電圧ストレ
ス試験制御信号を入力すると、制御回路３４は相補型の
内部アドレス信号を全て“Ｈ”レベルにし、ワード線選
択回路４０の出力信号が全て“Ｌ”レベルになり、全て
のワード線ＷＬが駆動される。

【００２５】上記したように図１のＤＲＡＭによれば、
制御回路３４は、外部から通常動作時には使用されない
パッド３２を介して入力する電圧ストレス試験制御信号
に基ずいて、通常動作時に外部アドレス信号に応じて選
択される行より多くの行を選択するように内部アドレス
信号を制御するので、ワード線駆動回路４１が通常動作
時に外部アドレス信号入力に応じて選択される行より多
くの行を駆動するようになる。

【００２６】これにより、バーンイン時にワード線駆動
回路４１を介して全てのワード線ＷＬあるいは通常動作
時に選択される本数以上のワード線ＷＬに一斉にＤＣ的
な電圧ストレスを印加することができ、バーンインの効
率を著しく向上することが可能になる。

【００２７】また、セルトランジスタ１５がＮＭＯＳト
ランジスタである場合に、ワード線駆動用トランジスタ
としてＰＭＯＳトランジスタ４３を用い、電圧ストレス
試験時に上記ＰＭＯＳトランジスタ４３のゲート・ノー
ドを接地電位Ｖssに固定してそのゲートノードを安定に
維持しているので、このゲート・ノードのリークによる
ワード線電位の降下がなく、ＰＭＯＳトランジスタ４３
を介してワード線ＷＬにＤＣ的な電圧ストレスを安定に
加えることが可能になる。

【００２８】しかも、前記制御回路３４は、比較的簡単
な回路構成で実現可能であり、制御回路の付加による記
憶装置のチップ面積の増大分は少なくて済む。

【００２９】図２は、この発明の途中で考えられた図１
のＤＲＡＭとは異なる別のＤＲＡＭの構成を示してい
る。図２のＤＲＡＭでは、プリチャージ型のナンドゲー
トからなるワード線選択回路５０を用い、ワード線駆動
回路５１としてＰＭＯＳトランジスタ４３およびＮＭＯ
Ｓトランジスタ４５からなるＣＭＯＳインバータを用い
た場合を示しており、その他は図１中と同じであるので
同一符号を付している。

【００３０】上記プリチャージ型のナンドゲートは、前
記ワード線駆動用電圧源４２と接地電位Ｖssとの間に、
プリチャージ用のＰＭＯＳトランジスタ５２と内部アド
レス信号デコード用の３個のＮＭＯＳトランジスタ群５
３とが直列に接続され、ＰＭＯＳトランジスタ５２とＮ
ＭＯＳトランジスタ群５３との直列接続点が出力ノード
５４となっている。

【００３１】すなわち、上記ワード線選択回路５０は、
ソースに前記ワード線駆動用電圧が印加されるＰＭＯＳ
トランジスタ５２と、このＰＭＯＳトランジスタ５２の
ドレインと接地電位Ｖssとの間にソース・ドレインが直
列に接続されゲートに内部アドレス信号が供給される３
個のＮＭＯＳトランジスタ群５３とから構成されてい
る。また、ワード線駆動回路５１は、ソースに前記ワー
ド線駆動用電圧が印加されドレインが対応するワード線
ＷＬに接続されたＰＭＯＳトランジスタ４３と、このＰ
ＭＯＳトランジスタ４３のドレインと接地電位Ｖssとの
間にソース・ドレインが接続されたＮＭＯＳトランジス
タ４５とから構成されている。

【００３２】上記ワード線選択回路５０の動作は、プリ
チャージ信号が活性レベル“Ｌ”になって出力ノード５
４を“Ｈ”レベルにプリチャージした後に、入力される
内部アドレス信号が全て“Ｈ”レベルになった場合に出
力ノード５４の信号（ワード線選択信号）を“Ｌ”レベ
ルに引き落とす。ワード線駆動回路５１は、ワード線選
択信号の“Ｌ”／“Ｈ”レベルに対応して、ＰＭＯＳト
ランジスタ４３／ＮＭＯＳトランジスタ４５がオン状態
になる。

【００３３】図２のＤＲＡＭによれば、基本的には前記
図１のＤＲＡＭと同様の動作が可能であり、図１のＤＲ
ＡＭと同様の効果が得られる。また、図２のＤＲＡＭに
よれば、ワード線選択回路５０内のＮＭＯＳトランジス
タ群５３の各ゲートに入力される内部アドレス信号の電
圧振幅は、ワード線駆動用電圧に変換されているので、
出力ノード５４の信号によりワード線駆動回路５１内の
ＰＭＯＳトランジスタ４３／ＮＭＯＳトランジスタ４５
を十分にオン状態にでき、ＰＭＯＳトランジスタ４３が
オン状態のときにワード線駆動用電圧をそのまま対応す
るワード線ＷＬに出力することができる。さらに、図１
のＤＲＡＭに比べて、レベルシフト用の素子（ＭＯＳト
ランジスタ４４や４６）が省略できるので、チップ面積
の削減を図ることができる。

【００３４】図３は、この発明の途中で考えられた別な
ＤＲＡＭを示しており、前記図１のＤＲＡＭに、さら
に、電圧ストレス試験時に各ビット線を所望の固定電位
に接続するビット線電位制御手段が付加されており、図
１中と同一部分には同一符号を付している。

【００３５】このビット線電位制御手段の一例として
は、各ビット線の一端側にそれぞれスイッチ用ＮＭＯＳ
トランジスタ４７を挿入接続し、前記ストレス試験制御
信号用パッド３２からの信号入力時に上記各スイッチ用
トランジスタ４７をオン状態に制御するようにし、上記
各スイッチ用トランジスタ４７の一端側に所望の電圧を
印加するビット線電圧印加回路４８を接続する。

【００３６】この場合、上記各スイッチ用トランジスタ
４７を通常動作時に使用されるビット線プリチャージ用
トランジスタと兼用するために、ストレス試験制御信号
用パッド３２からの信号入力とビット線プリチャージ・
イコライズ用信号ＥＱＬとの論理和をとって上記各スイ
ッチ用トランジスタ４７のゲートに印加するためのロジ
ック回路４９を付加し、前記ビット線電圧印加回路４８
として、通常動作時にはビット線ＢＬにビット線プリチ
ャージ電位ＶＢＬ（電源電位Ｖccと接地電位Ｖssとの中
間の電位、通常はＶcc／２）を印加するプリチャージ電
圧発生回路を用い、電圧ストレス試験制御信号入力によ
り上記プリチャージ電圧発生回路の出力を所望の電圧
（例えば接地電位Ｖss）に切換えるように制御する切換
回路を付加し、この切換回路を電圧ストレス試験時に動
作させるように構成すればよい。

【００３７】図３のＤＲＡＭによれば、基本的には前記
した図１のＤＲＡＭと同様の動作が可能であり、図１の
ＤＲＡＭと同様の効果が得られるほか、電圧ストレス試
験時に各ビット線ＢＬが各スイッチ用トランジスタ４７
を介して例えば接地電位Ｖssに設定することが可能にな
るので、各セルトランジスタ１５のゲート・ドレイン間
に大きな電圧ストレスを加えることができる。

【００３８】図４は、この発明の途中で考えられた別な
ＤＲＡＭを示しており、前記図１のＤＲＡＭと比べて、
通常動作時は使用されないワード線駆動電圧印加用パッ
ド６１と、通常動作時には記憶装置内部で生成されるワ
ード線駆動用電圧源４２を選択し、電圧ストレス試験時
には外部の電圧源から上記パッド６１を介して加えられ
る所望のストレス電圧を選択してワード線駆動用電圧を
供給する切換回路６２とが付設されている点が異なり、
その他は同じであるので同一符号を付している。

【００３９】図４のＤＲＡＭによれば、基本的には前記
図１のＤＲＡＭと同様の動作が可能であり、図１のＤＲ
ＡＭと同様の効果が得られるほか、前記ワード線駆動用
電圧源４２を記憶装置内部（ＤＲＡＭチップ上）で生成
する場合に通常動作時に選択されるワード線数を駆動す
る能力しかないと、全てのワード線ＷＬを駆動する時に
は過渡的に電圧降下が生じるという問題を避けることが
可能になる。これにより、ワード線駆動回路４１を介し
てワード線ＷＬにＤＣ的なストレスを直ちに印加するこ
とが可能となる。

【００４０】なお、前記切換回路６２を省略し、前記ワ
ード線駆動電圧印加用パッド６１をワード線駆動用電圧
源４２の出力ノードに接続しておき、電圧ストレス試験
時に外部の電圧源から上記パッド６１を介してワード線
駆動用電圧を供給するようにしても、図３のＤＲＡＭと
同様の効果が得られる。

【００４１】図５は、この発明の第１の実施の形態に係
るＤＲＡＭの構成を示している。この実施の形態のＤＲ
ＡＭは、図２のＤＲＡＭと同様に、プリチャージ型のナ
ンドゲートからなるワード線選択回路５０を用い、ワー
ド線駆動回路５１としてＣＭＯＳインバータを用いた場
合を示しており、その他は図４中と同じであるので同一
符号を付している。この実施の形態によるＤＲＡＭで
も、図２のＤＲＡＭと同様の効果が得られる。

【００４２】図６は、この発明の第２の実施の形態のＤ
ＲＡＭを示しており、前記した図２のＤＲＡＭと比べ
て、アドレス増幅回路３３…の出力側の制御回路３４に
代えて、ワード線選択回路５０の出力側に制御回路７０
が設けられている点が異なり、その他は同じであるので
同一符号を付している。この制御回路７０は、ワード線
選択回路５０の出力側にそれぞれ接続されるゲート回路
を有し、通常動作時には上記ワード線選択回路５０から
出力するワード線選択信号を出力し、電圧ストレス試験
時には通常動作時に外部アドレス信号に応じて選択され
る行より多くの行を選択するようにワード線選択信号を
制御するものである。

【００４３】この制御回路７０の構成例としては、ワー
ド線選択回路５０の出力側にそれぞれ接続され、ストレ
ス試験信号用パッド３２から“Ｈ”レベルのストレス試
験制御信号が共通に入力することによりそれぞれワード
線選択信号を選択状態（“Ｌ”レベル）にするＮＭＯＳ
トランジスタ７１群からなる。

【００４４】この制御回路７０の動作は、通常動作時に
はＮＭＯＳトランジスタ７１群がオフ状態であり、ワー
ド線選択信号をそのまま出力し、ストレス試験信号用パ
ッド３２に“Ｈ”レベルの電圧ストレス試験制御信号が
入力すると、ＮＭＯＳトランジスタ７１群がオン状態に
なり、ワード線選択信号を全て“Ｌ”レベルにし、全て
のワード線ＷＬを駆動する。

【００４５】図６のＤＲＡＭによれば、基本的には前記
図２のＤＲＡＭと同様の動作が可能であり、図２のＤＲ
ＡＭと同様の効果が得られる。

【００４６】図７は、この発明の第３の実施の形態に係
るＤＲＡＭの構成を示している。この実施の形態のＤＲ
ＡＭは、図６のＤＲＡＭと同様に、ワード線選択回路５
０の出力側に制御回路７０が設けられている点が異な
り、その他は図５中と同じであるので同一符号を付して
いる。この図７のＤＲＡＭも、図５のＤＲＡＭと同様の
効果が得られる。

【００４７】なお、図３に示したようなビット線電位制
御手段は、図２、図４〜図７のＤＲＡＭにも採用するこ
とができる。

【００４８】また、前記各実施の形態においては、通常
動作時に使用することがないパッドから所定の電圧を印
加したが、通常動作モードとストレス試験モードとでパ
ッドの役割を切換える手段を設けることにより、通常動
作時に使用するようなパッドで兼用することも可能であ
る。

【００４９】また、前記各実施の形態において、前記ス
トレス試験制御信号用パッド３２とかワード線駆動電圧
印加用パッド６１としては、ボンディング・パッドでも
よいが、これに限らず、ＤＲＡＭをウェーハ状態のまま
でバーンインする場合には、テスターのプローブカード
の触針に接触して電圧を印加可能な構造であればよく、
ウェーハからＤＲＡＭチップを分離した後にパッケージ
ングした状態でバーンインを行なう場合には、パッケー
ジングに際してチップ外部の配線と接続可能な構造であ
ればよい。

【００５０】また、上記ＤＲＡＭをウェーハ状態のまま
でバーンインする場合には、前記ストレス試験制御信号
用パッド３２とかワード線駆動電圧印加用パッド６１を
それぞれ複数個のチップで共用し、この共用パッドと複
数個のチップとの間を接続するための配線をウェーハの
例えばダイシングライン領域上に形成するようにしても
よい。

【００５１】ここで、上記ＤＲＡＭをウェーハ状態のま
までバーンインする場合の利点を述べる。前記各実施の
形態で説明したように、バーンインの効率が著しく向上
し、バーンインに要する時間を著しく短縮できることか
ら、ウェーハ状態のままで複数個のＤＲＡＭチップに対
して同時にバーンインを行うことにより、高温仕様のプ
ローバとプローブカードを用いて電圧ストレスを印加す
ることが可能になり、ウェーハプロセス直後のダイソー
トの前や後に簡便にバーンインすることが可能になる。

【００５２】従って、現在行われているようにアセンブ
リが済んでパッケージに収納された最終製品の形態での
長時間のバーンインが必要なくなる、あるいは、その時
間を大幅に短縮することが可能になる。換言すれば、バ
ーンイン装置を大規模に縮小することができ、バーンイ
ン装置の設備投資とその設置場所およびテスト時間を節
約し、半導体集積回路の製造コストの大幅な低減を図る
ことができる。

【００５３】勿論、ウェーハ状態で電気的、熱的なスト
レスをかけることができる新規なバーンイン装置は必要
になるが、この装置は従来のバーンイン装置よりもはる
かに簡便かつ小型で済み、省スペースも可能になる。ま
た、ウェーハ段階で不良品となったものを不良として処
理できることは、従来のアセンブリされた段階でバーン
インする方法においては、アセンブリまで進んで製造費
のかさんだ段階で不良品となったものを不良として処理
しなければならず、ダイソート時に不良として処理され
る不良チップと比べて著しく損失が大きいという問題を
解決できる。

【００５４】また、ダイソートとは別に、一定時間スト
レスを印加する過程を挿入して弱いトランジスタを予め
弾き出した後にダイソートを行うようにすれば、ダイソ
ート中にはストレスを印加しないで済み、テスタを止め
る必要がなくなり、設備の有効な活用を図ることができ
る。

【００５５】さらに、冗長回路を備えたＤＲＡＭの場合
は、ウェーハ状態でのバーンインをダイソート前に行え
ば、従来は不良品となっていたバーンインでのスクリー
ニング分を救済することが可能になり、チップの歩留り
向上を期待でき、工程の後の方での不良を削減できると
いう面からも大幅なコストダウンの効果も期待できる。

【００５６】なお、前記したような電圧ストレス試験制
御信号の供給方法としては、（ａ）前記実施の形態のよ
うにウェーハ状態の時に専用のパッドを通して外部から
入力する、あるいは、パッケージング後に通常動作時に
は使用されない専用端子を通して外部から入力する方法
のほか、（ｂ）４メガＤＲＡＭでＪＥＤＥＣ（JointEle
ctron Devices Engineering Council ;共同電子機器技
術委員会）で標準化されたＷＣＢＲモード（WE and CAS
before RAS モード）、つまり、ＲＡＳ（RowAddress S
torobe ）信号が活性化した時にＷＥ（Write Enable）
信号とＣＡＳ（Column Address Storobe）信号とが活性
化状態になっているとテストモードに入るモード（日経
マイクロデバイス別冊 1987,NO.1,pp.183-196参照）の
オプションとしてアドレスキーコード入力に基ずいてチ
ップ上で生成する方法、（ｃ）任意の端子（通常動作時
に使用されるものでもよい。）に通常動作時には使用さ
れない範囲の電圧を外部から入力する（例えば電源電位
Ｖccが５Ｖの場合に７Ｖを入力する）方法、（ｄ）通常
動作時に使用される複数の端子に通常動作時には使用さ
れない順序関係で信号を入力する方法などが考えられ
る。

【００５７】なお、上記実施の形態では、バーンインに
際しての電圧ストレス試験を例にとって説明したが、本
発明は、温度加速に関係なく電圧ストレス試験を行う場
合にも有効であることはいうまでもない。

【００５８】

【発明の効果】上述したように本発明によれば、ワード
線に電源電圧よりも昇圧された電圧を印加でき、しかも
チップ面積の削減を図ることができる半導体記憶装置を
提供することができる。

【図面の簡単な説明】

【図１】本発明の途中で考えられた半導体記憶装置の一
部を示す回路図。

【図２】本発明の途中で考えられた別な半導体記憶装置
を示す回路図。

【図３】本発明の途中で考えられた別な半導体記憶装置
の一部を示す図。

【図４】本発明の途中で考えられた別な半導体記憶装置
の一部を示す図。

【図５】本発明の第１の実施の形態に係る半導体記憶装
置を示す回路図。

【図６】本発明の第２の実施の形態に係る半導体記憶装
置を示す回路図。

【図７】本発明の第３の実施の形態に係る半導体記憶装
置を示す回路図。

【図８】現在提案中の半導体メモリ装置の一部を示す回
路図。

【図９】同じく現在提案中の半導体メモリ装置の一部を
示す回路図。

【符号の説明】

１５…セルトランジスタ（ＮＭＯＳトランジスタ）、 ＷＬ…ワード線、 ＢＬ…ビット線、 ３１…アドレス用ボンディングパッド、 ３２…ストレス試験信号用パッド、 ３３…アドレス増幅回路、 ３４…制御回路、 ４０、５０…ワード線選択回路、 ４１、５１…ワード線駆動回路、 ４２…ワード線駆動用電圧源、 ４３…ワード線駆動用ＭＯＳトランジスタ（ＰＭＯＳト
ランジスタ）、 ４８…ビット線電圧印加回路、 ６１…ワード線駆動電圧印加用パッド、 ６２…切換回路、 ７０…制御回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 行列状に配置された複数個のメモリセル
   と、 同一行のメモリセルに接続される複数のワード線と、 同一列のメモリセルに接続される複数のビット線と、 Ｐチャネル型の第１のＭＯＳトランジスタと、前記第１
   のＭＯＳトランジスタのドレインと接地電位との間にソ
   ース・ドレインが直列に接続されゲートに内部アドレス
   信号が供給されるＮチャネル型の複数の第２のＭＯＳト
   ランジスタとから構成され、前記複数のワード線を選択
   する複数のワード線選択回路と、 前記複数のワード線選択回路に対応して設けられ、ドレ
   インが対応する前記ワード線に接続されたＰチャネル型
   の第３のＭＯＳトランジスタと、前記第３のＭＯＳトラ
   ンジスタのドレインと接地電位との間にソース・ドレイ
   ンが接続されゲートが前記第３のＭＯＳトランジスタの
   ゲートと共通接続され、この共通ゲートが前記対応する
   ワード線選択回路内の前記第１のＭＯＳトランジスタの
   ドレインの電位に基づいて制御されるＮチャネル型の第
   ４のＭＯＳトランジスタとから構成され、前記複数のワ
   ード線を駆動する複数のワード線駆動回路と、 外部から与えられる電源電圧を昇圧する昇圧回路を含
   み、該電源電圧を昇圧したワード線駆動用電圧を直接も
   しくは切換回路を介して前記複数のワード線選択回路内
   の前記第１のＭＯＳトランジスタのソース及び前記複数
   のワード線駆動回路内の前記第３のＭＯＳトランジスタ
   のソースに出力するワード線駆動用電圧源と、 外部からストレス電圧が印加され、該ストレス電圧を直
   接もしくは前記切換回路を介して前記複数のワード線選
   択回路内の前記第１のＭＯＳトランジスタのソース及び
   前記複数のワード線駆動回路内の前記第３のＭＯＳトラ
   ンジスタのソースに与えるパッドとを具備し、 前記複数のワード線選択回路内の前記第１のＭＯＳトラ
   ンジスタのゲートは共通に接続され、全ての第１のＭＯ
   Ｓトランジスタは共通にプリチャージ信号によって制御
   されることを特徴とする半導体記憶装置。
2. 【請求項２】 行列状に配置された複数個のメモリセル
   と、 同一行のメモリセルに接続される複数のワード線と、 同一列のメモリセルに接続される複数のビット線と、 外部から与えられる電源電圧を昇圧する昇圧回路を含
   み、該電源電圧を昇圧したワード線駆動用電圧を出力す
   るワード線駆動用電圧源と、 ワード線駆動時にはソースに前記ワード線駆動用電圧が
   印加されるＰチャネル型の第１のＭＯＳトランジスタ
   と、前記第１のＭＯＳトランジスタのドレインと接地電
   位との間にソース・ドレインが直列に接続されゲートに
   内部アドレス信号が供給されるＮチャネル型の複数の第
   ２のＭＯＳトランジスタとから構成され、前記複数のワ
   ード線を選択する複数のワード線選択回路と、 前記複数のワード線選択回路に対応して設けられ、ワー
   ド線駆動時にはソースに前記ワード線駆動用電圧が印加
   されドレインが対応する前記ワード線に接続されたＰチ
   ャネル型の第３のＭＯＳトランジスタと、前記第３のＭ
   ＯＳトランジスタのドレインと接地電位との間にソース
   ・ドレインが接続されゲートが前記第３のＭＯＳトラン
   ジスタのゲートと共通接続され、この共通ゲートが前記
   対応するワード線選択回路内の前記第１のＭＯＳトラン
   ジスタのドレインの電位に基づいて制御されるＮチャネ
   ル型の第４のＭＯＳトランジスタとから構成され、前記
   複数のワード線を駆動する複数のワード線駆動回路と、 外部から電圧ストレス試験制御信号が入力するストレス
   試験信号用パッドと、 前記複数のワード線選択回路の各出力と接地電位との間
   にソース・ドレインがそれぞれ接続され各ゲートが前記
   ストレス試験信号用パッドに接続されたＮチャネル型の
   複数の第５のＭＯＳトランジスタとを具備し、 前記複数のワード線選択回路内の前記第１のＭＯＳトラ
   ンジスタのゲートは共通に接続され、全ての第１のＭＯ
   Ｓトランジスタは共通にプリチャージ信号によって制御
   されることを特徴とする半導体記憶装置。