JPH11317502A - 化学機械的研磨を用いたシングルトランジスタ強誘電体メモリセルの製造方法 - Google Patents
化学機械的研磨を用いたシングルトランジスタ強誘電体メモリセルの製造方法Info
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- JPH11317502A JPH11317502A JP10342854A JP34285498A JPH11317502A JP H11317502 A JPH11317502 A JP H11317502A JP 10342854 A JP10342854 A JP 10342854A JP 34285498 A JP34285498 A JP 34285498A JP H11317502 A JPH11317502 A JP H11317502A
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Landscapes
- Semiconductor Memories (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 良好な電気特性を有するシングルトランジス
タ強誘電体メモリセルの製造方法を提供する。 【解決手段】 基板２０上にゲートＳｉＯ2層２３を形
成し、領域２２を形成する工程と、ゲートＳｉＯ2層２
３の上にポリシリコン層２４を形成する工程と、ポリシ
リコン層２４を所望の極性にドーピングする工程と、ポ
リシリコン層２４をエッチングしてゲート電極２４を形
成する工程と、ゲート電極の側壁に、ＳｉＯ2ゲート側
壁層２６を形成する工程と、シリコン基板２０の所定の
領域にイオンを注入する工程と、シリコン基板２０中の
注入イオンを拡散させ、ソース領域２８およびドレイン
領域３０を形成する工程と、ゲート電極およびソース・
ドレイン領域を覆うように、窒化層３２を形成する工程
と、窒化層３２上に第１のＳｉＯ2絶縁層３４を形成す
る工程と、第１のＳｉＯ2絶縁層３４を化学機械的に研
磨する工程と、を包含する。
タ強誘電体メモリセルの製造方法を提供する。 【解決手段】 基板２０上にゲートＳｉＯ2層２３を形
成し、領域２２を形成する工程と、ゲートＳｉＯ2層２
３の上にポリシリコン層２４を形成する工程と、ポリシ
リコン層２４を所望の極性にドーピングする工程と、ポ
リシリコン層２４をエッチングしてゲート電極２４を形
成する工程と、ゲート電極の側壁に、ＳｉＯ2ゲート側
壁層２６を形成する工程と、シリコン基板２０の所定の
領域にイオンを注入する工程と、シリコン基板２０中の
注入イオンを拡散させ、ソース領域２８およびドレイン
領域３０を形成する工程と、ゲート電極およびソース・
ドレイン領域を覆うように、窒化層３２を形成する工程
と、窒化層３２上に第１のＳｉＯ2絶縁層３４を形成す
る工程と、第１のＳｉＯ2絶縁層３４を化学機械的に研
磨する工程と、を包含する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリに
使用される強誘電体薄膜に関し、特に、化学機械的研磨
によって、そのようなメモリを製造するプロセスに関す
る。
使用される強誘電体薄膜に関し、特に、化学機械的研磨
によって、そのようなメモリを製造するプロセスに関す
る。
【０００２】
【従来の技術】以下の米国特許出願は、本明細書中に開
示および請求される発明に関連する。「One Transistor
Ferroelectric Memory Cell and Method of Making Sa
me」（出願番号：08/812、759、出願日：１９９７年３月
９日）、「Two Transistor Ferroelectric Memory Cell
and Method of Making Same」（出願番号：08/870、16
1、出願日：１９９７年６月６日）、「Shallow Junctio
n Ferroelectric Memory Cell and Method of Making S
ame」（出願番号：08/869、534、出願日：１９９７年６
月６日）、「Shallow Junction Ferroelectric Memory
Cell Having a Laterally Extending pn-junction and
Method of Making Same」（出願番号：08/834、499号、
出願日：１９９７年４月４日）、「Ferroelectric Memo
ry Cell for VLSI RAM Array and Method of Making Sa
me」（出願番号：08/870、375、出願日：１９９７年６月
６日）、および「Single Transistor Ferroelectric Me
mory Cell with Asymmetric Ferroelectric Polarizati
on and Method of Making the Same」（出願番号08/90
5、380、出願日：１９９７年８月４日）。
示および請求される発明に関連する。「One Transistor
Ferroelectric Memory Cell and Method of Making Sa
me」（出願番号：08/812、759、出願日：１９９７年３月
９日）、「Two Transistor Ferroelectric Memory Cell
and Method of Making Same」（出願番号：08/870、16
1、出願日：１９９７年６月６日）、「Shallow Junctio
n Ferroelectric Memory Cell and Method of Making S
ame」（出願番号：08/869、534、出願日：１９９７年６
月６日）、「Shallow Junction Ferroelectric Memory
Cell Having a Laterally Extending pn-junction and
Method of Making Same」（出願番号：08/834、499号、
出願日：１９９７年４月４日）、「Ferroelectric Memo
ry Cell for VLSI RAM Array and Method of Making Sa
me」（出願番号：08/870、375、出願日：１９９７年６月
６日）、および「Single Transistor Ferroelectric Me
mory Cell with Asymmetric Ferroelectric Polarizati
on and Method of Making the Same」（出願番号08/90
5、380、出願日：１９９７年８月４日）。
【０００３】公知の強誘電体ランダムアクセスメモリ
（ＦＲＡＭ）は、１つのトランジスタおよび１つのコン
デンサを用いて構築される。コンデンサは、一般的に、
２つの導電性電極間に強誘電体（ＦＥ）薄膜を挟んで形
成される。一般的に、この電極は、白金またはその合金
で形成される。このタイプのメモリの読み出し／書き込
みシーケンスに関する回路構成は、データのリフレッシ
ュがＦＲＡＭでは必要とされないことを除いては、従来
のダイナミックランダムアクセスメモリの回路構成に類
似している。しかし、公知のＦＲＡＭは、強誘電体コン
デンサに観測される疲労問題を有しており、この問題
は、このようなメモリの実用的な汎用を制限する主な障
害の１つとなっている。疲労は、スイッチサイクルの数
が増加するにつれて生じる、切替可能な分極（蓄えられ
た不揮発性電荷）の低減から起こる。ここで使用された
ように、「スイッチサイクル」とは、メモリにおける消
去パルスおよび書き込みパルスの合計を意味する。
（ＦＲＡＭ）は、１つのトランジスタおよび１つのコン
デンサを用いて構築される。コンデンサは、一般的に、
２つの導電性電極間に強誘電体（ＦＥ）薄膜を挟んで形
成される。一般的に、この電極は、白金またはその合金
で形成される。このタイプのメモリの読み出し／書き込
みシーケンスに関する回路構成は、データのリフレッシ
ュがＦＲＡＭでは必要とされないことを除いては、従来
のダイナミックランダムアクセスメモリの回路構成に類
似している。しかし、公知のＦＲＡＭは、強誘電体コン
デンサに観測される疲労問題を有しており、この問題
は、このようなメモリの実用的な汎用を制限する主な障
害の１つとなっている。疲労は、スイッチサイクルの数
が増加するにつれて生じる、切替可能な分極（蓄えられ
た不揮発性電荷）の低減から起こる。ここで使用された
ように、「スイッチサイクル」とは、メモリにおける消
去パルスおよび書き込みパルスの合計を意味する。
【０００４】上記の問題は解決されており、そのような
解決法は、上記の係属中の米国特許出願に記載されてい
る。
解決法は、上記の係属中の米国特許出願に記載されてい
る。
【０００５】
【発明が解決しようとする課題】しかし、上記の出願で
は、出願時に、製造プロセスが、ＦＥメモリセルの従来
のエッチングおよび研磨を含んでいた。このようなプロ
セスによって製造されたメモリ装置は、出願時の公知の
技術に従って製造された装置より優れているが、ＦＥ材
料およびその周辺の酸化物を汚染するコンデンサの導電
性電極からの金属残渣によって生じる短絡のために問題
が生じ得る。さらに、ＦＥ薄膜のドライエッチングによ
って、ＦＥ薄膜の電気的特性の劣化が生じていた。短絡
を引き起こす金属残渣による問題のために、ウェーハ上
で素子間の間隔をあけ、素子が一定のサイズを維持する
ことが必要である。これは、装置中で、比較的大きなサ
イズにコンデンサを維持するためである。本明細書の開
示により、上記の問題を取り除く方法が提供される。
は、出願時に、製造プロセスが、ＦＥメモリセルの従来
のエッチングおよび研磨を含んでいた。このようなプロ
セスによって製造されたメモリ装置は、出願時の公知の
技術に従って製造された装置より優れているが、ＦＥ材
料およびその周辺の酸化物を汚染するコンデンサの導電
性電極からの金属残渣によって生じる短絡のために問題
が生じ得る。さらに、ＦＥ薄膜のドライエッチングによ
って、ＦＥ薄膜の電気的特性の劣化が生じていた。短絡
を引き起こす金属残渣による問題のために、ウェーハ上
で素子間の間隔をあけ、素子が一定のサイズを維持する
ことが必要である。これは、装置中で、比較的大きなサ
イズにコンデンサを維持するためである。本明細書の開
示により、上記の問題を取り除く方法が提供される。
【０００６】本発明は、上記事情に鑑みてなされたもの
であり、その目的とするところは、金属残渣による短絡
を起こしにくいＦＥＭセルの製造方法を提供することで
ある。本発明の別の目的は、ドライエッチングプロセス
による電気的特性の低下が生じるＦＥ層を有さないＦＥ
Ｍセルを提供することである。本発明のさらに別の目的
は、微小なコンデンサを有するＦＥＭセルを提供するこ
とである。
であり、その目的とするところは、金属残渣による短絡
を起こしにくいＦＥＭセルの製造方法を提供することで
ある。本発明の別の目的は、ドライエッチングプロセス
による電気的特性の低下が生じるＦＥ層を有さないＦＥ
Ｍセルを提供することである。本発明のさらに別の目的
は、微小なコンデンサを有するＦＥＭセルを提供するこ
とである。
【０００７】本発明の上記および他の目的は、図面を参
照して以下の説明を読めば、より完全に明確となるであ
ろう。
照して以下の説明を読めば、より完全に明確となるであ
ろう。
【０００８】
【課題を解決するための手段】本発明のシングルトラン
ジスタ強誘電体メモリ（ＦＥＭ）セルの製造方法は、Ｆ
ＥＭゲートユニットを構築するためのシリコン基板の準
備工程と、基板上にゲートＳｉＯ2層を形成し、それに
よってゲート領域を形成する工程と、ゲートＳｉＯ2層
の上にポリシリコン層を形成する工程と、ポリシリコン
層を所望の極性にドーピングする工程と、ポリシリコン
層をエッチングしてゲート電極を形成する工程と、ゲー
ト電極の側壁に、ＳｉＯ2ゲート側壁層を形成する工程
と、シリコン基板の所定の領域にイオンを注入する工程
と、シリコン基板中の注入イオンを拡散させ、ソース領
域およびドレイン領域を形成する工程と、ゲート電極お
よびソース・ドレイン領域を覆うように、ＦＥＭゲート
ユニットの下部電極の所望の厚みと等しい厚みを有する
窒化層を形成する工程と、窒化層上に第１のＳｉＯ2絶
縁層を形成する工程と、第１のＳｉＯ2絶縁層の上表面
が窒化層の最上部と等しい高さになるように、第１のＳ
ｉＯ2絶縁層を化学機械的に研磨する工程と、マスクを
用い、窒化層のゲート領域上に位置する部分をエッチン
グする工程と、ゲート電極の上に下部電極を形成する工
程と、下部電極の上表面が第１のＳｉＯ2絶縁層の上表
面と等しい高さになるように、化学機械的研磨を行う工
程と、を包含する。そのことにより、上記目的が達成さ
れる。
ジスタ強誘電体メモリ（ＦＥＭ）セルの製造方法は、Ｆ
ＥＭゲートユニットを構築するためのシリコン基板の準
備工程と、基板上にゲートＳｉＯ2層を形成し、それに
よってゲート領域を形成する工程と、ゲートＳｉＯ2層
の上にポリシリコン層を形成する工程と、ポリシリコン
層を所望の極性にドーピングする工程と、ポリシリコン
層をエッチングしてゲート電極を形成する工程と、ゲー
ト電極の側壁に、ＳｉＯ2ゲート側壁層を形成する工程
と、シリコン基板の所定の領域にイオンを注入する工程
と、シリコン基板中の注入イオンを拡散させ、ソース領
域およびドレイン領域を形成する工程と、ゲート電極お
よびソース・ドレイン領域を覆うように、ＦＥＭゲート
ユニットの下部電極の所望の厚みと等しい厚みを有する
窒化層を形成する工程と、窒化層上に第１のＳｉＯ2絶
縁層を形成する工程と、第１のＳｉＯ2絶縁層の上表面
が窒化層の最上部と等しい高さになるように、第１のＳ
ｉＯ2絶縁層を化学機械的に研磨する工程と、マスクを
用い、窒化層のゲート領域上に位置する部分をエッチン
グする工程と、ゲート電極の上に下部電極を形成する工
程と、下部電極の上表面が第１のＳｉＯ2絶縁層の上表
面と等しい高さになるように、化学機械的研磨を行う工
程と、を包含する。そのことにより、上記目的が達成さ
れる。
【０００９】ある実施形態では、シングルトランジスタ
強誘電体メモリセルの製造方法は、下部電極上に強誘電
体（ＦＥ）層を形成する工程と、ＦＥ層上に上部電極を
形成する工程と、ゲート領域に対応する領域内に位置す
るように、上部電極を所望の形状にエッチングする工程
と、第２のＳｉＯ2絶縁層を上部電極およびＦＥ層の上
に形成する工程と、基板上の構造体をタッピングし、所
望の位置にボアを形成する工程と、ボアを用い金属配線
を形成し、ソース電極、ゲート電極、およびドレイン電
極を形成する工程と、をさらに包含する。
強誘電体メモリセルの製造方法は、下部電極上に強誘電
体（ＦＥ）層を形成する工程と、ＦＥ層上に上部電極を
形成する工程と、ゲート領域に対応する領域内に位置す
るように、上部電極を所望の形状にエッチングする工程
と、第２のＳｉＯ2絶縁層を上部電極およびＦＥ層の上
に形成する工程と、基板上の構造体をタッピングし、所
望の位置にボアを形成する工程と、ボアを用い金属配線
を形成し、ソース電極、ゲート電極、およびドレイン電
極を形成する工程と、をさらに包含する。
【００１０】ある実施形態では、シングルトランジスタ
強誘電体メモリセルの製造方法は、第１のＳｉＯ2絶縁
層上に交互拡散バリヤを堆積する工程と、交互拡散バリ
ヤをエッチングし、下部電極の一部を露出させる工程
と、ＦＥ層を形成する工程と、ＦＥ層上に上部電極を形
成する工程と、上部電極の上表面が、ＦＥ層の上表面と
等しい高さになるように上部電極を化学機械的に研磨す
る工程と、ＦＥ層および上部電極の上に第２のＳｉＯ2
絶縁層を形成する工程と、基板上の構造体をタッピング
し、所望の位置にボアを形成する工程と、ボアを用い金
属配線を形成し、ソース電極、ゲート電極、およびドレ
イン電極を形成する工程と、をさらに包含する。
強誘電体メモリセルの製造方法は、第１のＳｉＯ2絶縁
層上に交互拡散バリヤを堆積する工程と、交互拡散バリ
ヤをエッチングし、下部電極の一部を露出させる工程
と、ＦＥ層を形成する工程と、ＦＥ層上に上部電極を形
成する工程と、上部電極の上表面が、ＦＥ層の上表面と
等しい高さになるように上部電極を化学機械的に研磨す
る工程と、ＦＥ層および上部電極の上に第２のＳｉＯ2
絶縁層を形成する工程と、基板上の構造体をタッピング
し、所望の位置にボアを形成する工程と、ボアを用い金
属配線を形成し、ソース電極、ゲート電極、およびドレ
イン電極を形成する工程と、をさらに包含する。
【００１１】ある実施形態では、シングルトランジスタ
強誘電体メモリセルの製造方法は、第１のＳｉＯ2絶縁
層上に交互拡散バリヤを堆積する工程と、交互拡散バリ
ヤをエッチングし、下部電極の一部を露出させる工程
と、ＦＥ層を形成する工程と、ＦＥ層上に上部電極を形
成する工程と、上部電極およびＦＥ層の上表面が、交互
拡散バリヤの上表面と等しい高さになるように上部電極
およびＦＥ層を化学機械的に研磨する工程と、基板上の
構造体の上に第２のＳｉＯ2絶縁層を形成する工程と、
構造体をタッピングし、所望の位置にボアを形成する工
程と、ボアを用い金属配線を形成し、ソース電極、ゲー
ト電極、およびドレイン電極を形成する工程と、をさら
に包含する。
強誘電体メモリセルの製造方法は、第１のＳｉＯ2絶縁
層上に交互拡散バリヤを堆積する工程と、交互拡散バリ
ヤをエッチングし、下部電極の一部を露出させる工程
と、ＦＥ層を形成する工程と、ＦＥ層上に上部電極を形
成する工程と、上部電極およびＦＥ層の上表面が、交互
拡散バリヤの上表面と等しい高さになるように上部電極
およびＦＥ層を化学機械的に研磨する工程と、基板上の
構造体の上に第２のＳｉＯ2絶縁層を形成する工程と、
構造体をタッピングし、所望の位置にボアを形成する工
程と、ボアを用い金属配線を形成し、ソース電極、ゲー
ト電極、およびドレイン電極を形成する工程と、をさら
に包含する。
【００１２】本発明による他のシングルトランジスタ強
誘電体メモリ（ＦＥＭ）セルの製造方法は、ＦＥＭゲー
トユニットを構築するためのシリコン基板を準備する工
程と、シリコン基板上にゲート領域、ソース領域、およ
びドレイン領域を形成する工程と、ＦＥＭゲートユニッ
トの下部電極の所望の厚みと等しい厚みを有する窒化層
を、基板上の構造体の上に形成する工程と、構造体上に
第１の絶縁層を形成する工程と、第１の絶縁層の上表面
が窒化層の最上部と等しい高さになるように、第１の絶
縁層を化学機械的に研磨する工程と、下部電極を形成す
る工程と、下部電極の上表面が第１の絶縁層の上表面と
等しい高さになるように、化学機械的研磨を行う工程
と、を含む。このことにより、上記目的が達成される。
誘電体メモリ（ＦＥＭ）セルの製造方法は、ＦＥＭゲー
トユニットを構築するためのシリコン基板を準備する工
程と、シリコン基板上にゲート領域、ソース領域、およ
びドレイン領域を形成する工程と、ＦＥＭゲートユニッ
トの下部電極の所望の厚みと等しい厚みを有する窒化層
を、基板上の構造体の上に形成する工程と、構造体上に
第１の絶縁層を形成する工程と、第１の絶縁層の上表面
が窒化層の最上部と等しい高さになるように、第１の絶
縁層を化学機械的に研磨する工程と、下部電極を形成す
る工程と、下部電極の上表面が第１の絶縁層の上表面と
等しい高さになるように、化学機械的研磨を行う工程
と、を含む。このことにより、上記目的が達成される。
【００１３】ある実施形態では、シングルトランジスタ
強誘電体メモリセルの製造方法は、下部電極上にＦＥ層
を形成する工程と、ＦＥ層上に上部電極を形成する工程
と、第２の絶縁層を形成する工程と、基板上の構造体を
タッピングし所望の位置にボアを形成する工程と、ボア
を用い金属配線を形成し、ソース電極、ゲート電極、お
よびドレイン電極を形成する工程と、をさらに包含す
る。
強誘電体メモリセルの製造方法は、下部電極上にＦＥ層
を形成する工程と、ＦＥ層上に上部電極を形成する工程
と、第２の絶縁層を形成する工程と、基板上の構造体を
タッピングし所望の位置にボアを形成する工程と、ボア
を用い金属配線を形成し、ソース電極、ゲート電極、お
よびドレイン電極を形成する工程と、をさらに包含す
る。
【００１４】ある実施形態では、シングルトランジスタ
強誘電体メモリセルの製造方法は、第１の絶縁層上に交
互拡散バリヤを堆積する工程と、交互拡散バリヤをエッ
チングし、下部電極の一部を露出させる工程と、ＦＥ層
を形成する工程と、ＦＥ層上に上部電極を形成する工程
と、上部電極の上表面が、ＦＥ層の上表面と等しい高さ
になるように上部電極を化学機械的に研磨する工程と、
ＦＥ層および上部電極上に第２の絶縁層を形成する工程
と、基板上の構造体をタッピングし所望の位置にボアを
形成する工程と、ボアを用い金属配線を形成し、ソース
電極、ゲート電極、およびドレイン電極を形成する工程
と、をさらに包含する。
強誘電体メモリセルの製造方法は、第１の絶縁層上に交
互拡散バリヤを堆積する工程と、交互拡散バリヤをエッ
チングし、下部電極の一部を露出させる工程と、ＦＥ層
を形成する工程と、ＦＥ層上に上部電極を形成する工程
と、上部電極の上表面が、ＦＥ層の上表面と等しい高さ
になるように上部電極を化学機械的に研磨する工程と、
ＦＥ層および上部電極上に第２の絶縁層を形成する工程
と、基板上の構造体をタッピングし所望の位置にボアを
形成する工程と、ボアを用い金属配線を形成し、ソース
電極、ゲート電極、およびドレイン電極を形成する工程
と、をさらに包含する。
【００１５】ある実施形態では、シングルトランジスタ
強誘電体メモリセルの製造方法は、第１の絶縁層上に交
互拡散バリヤを堆積する工程と、交互拡散バリヤをエッ
チングし、下部電極の一部を露出させる工程と、ＦＥ層
を形成する工程と、ＦＥ層上に上部電極を形成する工程
と、上部電極およびＦＥ層の上表面が、交互拡散バリヤ
の上表面と等しい高さになるように上部電極およびＦＥ
層を化学機械的に研磨する工程と、上部電極およびＦＥ
層の上に第２の絶縁層を形成する工程と、基板上の構造
体をタッピングし所望の位置にボアを形成する工程と、
ボアを用い金属配線を形成し、ソース電極、ゲート電
極、およびドレイン電極を形成する工程と、をさらに包
含する。
強誘電体メモリセルの製造方法は、第１の絶縁層上に交
互拡散バリヤを堆積する工程と、交互拡散バリヤをエッ
チングし、下部電極の一部を露出させる工程と、ＦＥ層
を形成する工程と、ＦＥ層上に上部電極を形成する工程
と、上部電極およびＦＥ層の上表面が、交互拡散バリヤ
の上表面と等しい高さになるように上部電極およびＦＥ
層を化学機械的に研磨する工程と、上部電極およびＦＥ
層の上に第２の絶縁層を形成する工程と、基板上の構造
体をタッピングし所望の位置にボアを形成する工程と、
ボアを用い金属配線を形成し、ソース電極、ゲート電
極、およびドレイン電極を形成する工程と、をさらに包
含する。
【００１６】
【発明の実施の形態】（第１の実施形態）図１〜８を参
照しながら、本発明によるシングルトランジスタ強誘電
体メモリセルの製造方法を説明する。
照しながら、本発明によるシングルトランジスタ強誘電
体メモリセルの製造方法を説明する。
【００１７】図１は、強誘電体メモリ（ＦＥＭ）セル
（不図示）が上に形成される基板２０を示している。Ｆ
ＥＭセルは、シングルトランジスタ装置のゲート領域上
に配置される強誘電体（ＦＥ）コンデンサを含む。シン
グルトランジスタＦＥＭセルの製造プロセスは、上記の
特許出願に開示されており、様々なタイプのドーピン
グ、化学蒸着（ＣＶＤ）、およびエピタキシャルプロセ
スが用いられる。
（不図示）が上に形成される基板２０を示している。Ｆ
ＥＭセルは、シングルトランジスタ装置のゲート領域上
に配置される強誘電体（ＦＥ）コンデンサを含む。シン
グルトランジスタＦＥＭセルの製造プロセスは、上記の
特許出願に開示されており、様々なタイプのドーピン
グ、化学蒸着（ＣＶＤ）、およびエピタキシャルプロセ
スが用いられる。
【００１８】まず、図１に示すような基板が用意され
る。基板２０は、ｐ-型のウェルを有する。ｐ-ウェル
は、イオン注入および拡散によって形成される。素子
は、選択酸化（ＬＯＣＯＳ）法、またはグローバル平坦
化を後に行う浅い溝埋込み分離法によって互いに分離さ
れる。次に、しきい電圧を適切なイオン注入によって調
節する。従来のｎ-チャネルメモリトランジスタは、１
０17イオン／ｃｍ3〜１０18イオン／ｃｍ3程度のチャネ
ルドーピングを必要とするが、それに比べてｐ-基板の
ドーピング密度は極めて低く、１０15イオン／ｃｍ3程
度である。
る。基板２０は、ｐ-型のウェルを有する。ｐ-ウェル
は、イオン注入および拡散によって形成される。素子
は、選択酸化（ＬＯＣＯＳ）法、またはグローバル平坦
化を後に行う浅い溝埋込み分離法によって互いに分離さ
れる。次に、しきい電圧を適切なイオン注入によって調
節する。従来のｎ-チャネルメモリトランジスタは、１
０17イオン／ｃｍ3〜１０18イオン／ｃｍ3程度のチャネ
ルドーピングを必要とするが、それに比べてｐ-基板の
ドーピング密度は極めて低く、１０15イオン／ｃｍ3程
度である。
【００１９】好適な実施形態の次の工程は、ゲートの酸
化であり、ここでは、酸化シリコン（ＳｉＯ2）層２３
が、ゲート領域２２となる領域上に１０ｎｍを越えない
厚みに熱成長される。次に、ポリシリコン層２４が堆積
され、所望の極性にドープされる。好適な実施形態にお
いては、この所望の極性は、ｎ+である。ポリシリコン
層２４は、所望の形状にエッチングされる。その後、Ｓ
ｉＯ2ゲート側壁層２６が形成される。次に、適切なイ
オンが注入され、ソース領域２８およびドレイン領域３
０が形成される。その後、イオンが中和され、これらの
領域に対して適切な電気的特性が与えられる。
化であり、ここでは、酸化シリコン（ＳｉＯ2）層２３
が、ゲート領域２２となる領域上に１０ｎｍを越えない
厚みに熱成長される。次に、ポリシリコン層２４が堆積
され、所望の極性にドープされる。好適な実施形態にお
いては、この所望の極性は、ｎ+である。ポリシリコン
層２４は、所望の形状にエッチングされる。その後、Ｓ
ｉＯ2ゲート側壁層２６が形成される。次に、適切なイ
オンが注入され、ソース領域２８およびドレイン領域３
０が形成される。その後、イオンが中和され、これらの
領域に対して適切な電気的特性が与えられる。
【００２０】図２を参照すると、窒化層３２が、１０ｎ
ｍ〜３０ｎｍの厚みに堆積される。この厚みは、ＦＥＭ
セルの下部電極となるものに指定された厚みに等しい。
窒化シリコン（Ｓｉ3Ｎ4）または窒化ホウ素（ＢＮ）
が、この工程で使用され得る。次に、本明細書中で第１
の絶縁層３４と呼ばれるＳｉＯ2層は、層の厚みがポリ
シリコン層２４の厚みより大きくなるように堆積され
る。第１の絶縁層３４（例えばＴＥＯＳによる層）は、
ＣＶＤ法によって堆積され得る。
ｍ〜３０ｎｍの厚みに堆積される。この厚みは、ＦＥＭ
セルの下部電極となるものに指定された厚みに等しい。
窒化シリコン（Ｓｉ3Ｎ4）または窒化ホウ素（ＢＮ）
が、この工程で使用され得る。次に、本明細書中で第１
の絶縁層３４と呼ばれるＳｉＯ2層は、層の厚みがポリ
シリコン層２４の厚みより大きくなるように堆積され
る。第１の絶縁層３４（例えばＴＥＯＳによる層）は、
ＣＶＤ法によって堆積され得る。
【００２１】図３に示されるように、構造体を化学機械
的研磨（ＣＭＰ）により研磨し、それによって、第１の
絶縁層３４の、ポリシリコン層２４上に位置する窒化層
３２の高さより上の部分を全て取り除き、第１の絶縁層
および窒化層の最上部が等しい高さを有する構造体が形
成される。ＣＭＰにより、平滑さが、ウェーハの全表面
にわたって５％以内の均一性となり、残留粒子があるべ
きではない構造体の部分に残留粒子が存在しない。
的研磨（ＣＭＰ）により研磨し、それによって、第１の
絶縁層３４の、ポリシリコン層２４上に位置する窒化層
３２の高さより上の部分を全て取り除き、第１の絶縁層
および窒化層の最上部が等しい高さを有する構造体が形
成される。ＣＭＰにより、平滑さが、ウェーハの全表面
にわたって５％以内の均一性となり、残留粒子があるべ
きではない構造体の部分に残留粒子が存在しない。
【００２２】次に、図４に示されるようにポリシリコン
ゲート２４の上に位置する窒化層３２は、異方性にエッ
チングされ、それによってポリシリコン２４が露出す
る。ＦＥＭセルの下部電極を形成するための層３６を堆
積させる。層３６の形成には、白金（Ｐｔ）層、あるい
は、Ｐｔ／ＴｉＮ、Ｐｔ／ＴａＳｉＮ、Ｐｔ／ＴｉＳｉ
Ｎ、またはＰｔ／ＩｒＯ2等のバリヤ層とＰｔ層との積
層構造を用いることができる。図４に示される構造体
は、ＣＭＰプロセスに供され、それによって、第１の絶
縁層３４の上に位置する層３６の部分および窒化層３２
を取り除き、その結果、図５に示されるようにＦＥＭセ
ル下部電極３８が形成される。下部電極３８の厚みは、
ポリシリコン層２４の上に堆積される窒化層３２（図３
参照）の厚みによって制御される。
ゲート２４の上に位置する窒化層３２は、異方性にエッ
チングされ、それによってポリシリコン２４が露出す
る。ＦＥＭセルの下部電極を形成するための層３６を堆
積させる。層３６の形成には、白金（Ｐｔ）層、あるい
は、Ｐｔ／ＴｉＮ、Ｐｔ／ＴａＳｉＮ、Ｐｔ／ＴｉＳｉ
Ｎ、またはＰｔ／ＩｒＯ2等のバリヤ層とＰｔ層との積
層構造を用いることができる。図４に示される構造体
は、ＣＭＰプロセスに供され、それによって、第１の絶
縁層３４の上に位置する層３６の部分および窒化層３２
を取り除き、その結果、図５に示されるようにＦＥＭセ
ル下部電極３８が形成される。下部電極３８の厚みは、
ポリシリコン層２４の上に堆積される窒化層３２（図３
参照）の厚みによって制御される。
【００２３】シングルトランジスタＭＦＭＯＳ不揮発性
メモリセルを製造するためにＣＭＰプロセスを使用する
ことは、特に有益である。その理由は、ＣＭＰプロセス
により、その上に強誘電体層および上部電極が配置され
るＭＯＳ構造体が、非常に平坦な表面へとなるからであ
る。従って、ゾルゲル塗布によって形成される強誘電体
薄膜が、この素子に適用できる。これにより、強誘電体
薄膜が、ウェーハ全体にわたって連続的な状態で形成す
ることが可能となる。ＭＦＭコンデンサ領域は、ＦＥＭ
セルの上部電極によってのみ規定され、これは、個々の
素子のサイズ制限を取り除く。
メモリセルを製造するためにＣＭＰプロセスを使用する
ことは、特に有益である。その理由は、ＣＭＰプロセス
により、その上に強誘電体層および上部電極が配置され
るＭＯＳ構造体が、非常に平坦な表面へとなるからであ
る。従って、ゾルゲル塗布によって形成される強誘電体
薄膜が、この素子に適用できる。これにより、強誘電体
薄膜が、ウェーハ全体にわたって連続的な状態で形成す
ることが可能となる。ＭＦＭコンデンサ領域は、ＦＥＭ
セルの上部電極によってのみ規定され、これは、個々の
素子のサイズ制限を取り除く。
【００２４】本実施形態において、ＣＭＰプロセスに研
磨テーブルを使用する。研磨テーブルは、回転パッドを
備え、製造の様々な状態にあるウェーハが、パッドの上
の逆回転支持体上に支持される。ウェーハが回転パッド
に近づくと、一般的にアンモニアおよびシリコンベース
のスラリーが、研磨媒体として注入される。ウェーハ
は、スラリーとの化学反応によってその表面上の二酸化
シリコンが柔らかくなり、研磨に寄与する機械的部分に
より、表面が滑らかにされる。一般的に、上記の方法に
よって、ブランクウェーハに対して５％の表面均一性を
得ることが可能であるが、部分的に構築されているウェ
ーハに対してＣＭＰプロセスを用いることによっても５
％の表面均一性が達成される。これは、より効率的な素
子に寄与し、製造プロセスによる欠陥素子の数が少なく
なる。
磨テーブルを使用する。研磨テーブルは、回転パッドを
備え、製造の様々な状態にあるウェーハが、パッドの上
の逆回転支持体上に支持される。ウェーハが回転パッド
に近づくと、一般的にアンモニアおよびシリコンベース
のスラリーが、研磨媒体として注入される。ウェーハ
は、スラリーとの化学反応によってその表面上の二酸化
シリコンが柔らかくなり、研磨に寄与する機械的部分に
より、表面が滑らかにされる。一般的に、上記の方法に
よって、ブランクウェーハに対して５％の表面均一性を
得ることが可能であるが、部分的に構築されているウェ
ーハに対してＣＭＰプロセスを用いることによっても５
％の表面均一性が達成される。これは、より効率的な素
子に寄与し、製造プロセスによる欠陥素子の数が少なく
なる。
【００２５】次に、図６に示されるように、ＦＥ層４０
が堆積される。下部電極が化学機械的に研磨された後で
は構造体の上面が平らなので、ＦＥ層４０は、ＣＶＤ、
スパッタリング、およびゾルゲルスピンコート等の通常
の任意の技術を用いて製造され得る。その後、上部電極
のための層４２が堆積される。層４２の材料は、下部電
極３８に使用された材料と同じまたは類似の材料であ
り、下部電極と同様に堆積され得る。
が堆積される。下部電極が化学機械的に研磨された後で
は構造体の上面が平らなので、ＦＥ層４０は、ＣＶＤ、
スパッタリング、およびゾルゲルスピンコート等の通常
の任意の技術を用いて製造され得る。その後、上部電極
のための層４２が堆積される。層４２の材料は、下部電
極３８に使用された材料と同じまたは類似の材料であ
り、下部電極と同様に堆積され得る。
【００２６】次に、図７に示されるように、層４２を選
択的にエッチングすることにより、上部電極４４が形成
される。この特定のエッチングプロセスは、ＦＥ層４０
上に層４２からの外来性粒子が存在することに特に問題
がないので、ドライエッチングを用いてもよい。
択的にエッチングすることにより、上部電極４４が形成
される。この特定のエッチングプロセスは、ＦＥ層４０
上に層４２からの外来性粒子が存在することに特に問題
がないので、ドライエッチングを用いてもよい。
【００２７】図８は、最終的に製造される素子構造を示
す。最終的な構造は、一般的にＳｉＯ2で形成される第
２の絶縁層４６を有している。第２の絶縁層４６が形成
された後に、第１および第２の絶縁層並びにＦＥ層を貫
いて適切なホールを形成し、ソース電極４８、ゲート電
極５０、およびドレイン電極５２の配線を形成する。
す。最終的な構造は、一般的にＳｉＯ2で形成される第
２の絶縁層４６を有している。第２の絶縁層４６が形成
された後に、第１および第２の絶縁層並びにＦＥ層を貫
いて適切なホールを形成し、ソース電極４８、ゲート電
極５０、およびドレイン電極５２の配線を形成する。
【００２８】上記装置を形成するための代替の方法は、
ポリシリコン層２４のドーピングを行った後、バリヤメ
タルを用いて、またはバリヤメタルなしで下部電極用金
属を堆積することである。この場合には、下部電極およ
びポリシリコンの両方が同時にエッチングによってパタ
ーニングされ、その中間の工程の幾つかを省略すること
が可能となる。
ポリシリコン層２４のドーピングを行った後、バリヤメ
タルを用いて、またはバリヤメタルなしで下部電極用金
属を堆積することである。この場合には、下部電極およ
びポリシリコンの両方が同時にエッチングによってパタ
ーニングされ、その中間の工程の幾つかを省略すること
が可能となる。
【００２９】（第２の実施形態）図９を参照しながら、
本発明の第２の実施形態を説明する。この実施形態につ
いて、図５に示されるような構造体が得られた後の工程
を説明する。それまでの工程は、第１の実施形態の場合
のそれと同様であり省略する。
本発明の第２の実施形態を説明する。この実施形態につ
いて、図５に示されるような構造体が得られた後の工程
を説明する。それまでの工程は、第１の実施形態の場合
のそれと同様であり省略する。
【００３０】まず、下部電極３８および第１の絶縁層３
４の上に交互拡散（interdiffusion）バリヤ層６０を形
成する。バリヤ層６０は下部電極３８が露出するように
エッチングされている。第１の絶縁層３４の上のバリヤ
層６０は、ＣＶＤによって、ＴｉＯ2またはＴａ2Ｏ5等
の材料で形成され得る。あるいは、下部電極３８の上に
マスクを設け、マスクを覆うように交互拡散バリヤ層を
形成した後にマスクを外すことによってバリア層６０を
形成してもよい。
４の上に交互拡散（interdiffusion）バリヤ層６０を形
成する。バリヤ層６０は下部電極３８が露出するように
エッチングされている。第１の絶縁層３４の上のバリヤ
層６０は、ＣＶＤによって、ＴｉＯ2またはＴａ2Ｏ5等
の材料で形成され得る。あるいは、下部電極３８の上に
マスクを設け、マスクを覆うように交互拡散バリヤ層を
形成した後にマスクを外すことによってバリア層６０を
形成してもよい。
【００３１】その後、図１０に示されるように、ＦＥ層
６２を上記のように堆積する。次に、上部電極のための
層６４が、ＦＥ層６２の上に形成される。
６２を上記のように堆積する。次に、上部電極のための
層６４が、ＦＥ層６２の上に形成される。
【００３２】図１１は、ＣＭＰプロセス後の構造体を示
す。この構造体は、連続したＦＥ層６２と上部電極６６
とを有する。最後に、図１２に示されるように、第２の
絶縁層６８が堆積され、その後、構造体に適切なビアが
形成され、ソース電極４８、ゲート電極５０、およびド
レイン電極５２の配線が形成される。この構造は、ＦＥ
Ｍセルにおいて、異なった強誘電体キャパシタ部とＭＯ
Ｓ部との面積比率を提供する。
す。この構造体は、連続したＦＥ層６２と上部電極６６
とを有する。最後に、図１２に示されるように、第２の
絶縁層６８が堆積され、その後、構造体に適切なビアが
形成され、ソース電極４８、ゲート電極５０、およびド
レイン電極５２の配線が形成される。この構造は、ＦＥ
Ｍセルにおいて、異なった強誘電体キャパシタ部とＭＯ
Ｓ部との面積比率を提供する。
【００３３】（第３の実施形態）本発明の方法の第３の
実施形態を説明する。この実施形態について、図５に示
される構造体が得られた後の工程を説明する。それまで
の工程は、第１の実施形態のそれと同様であり省略す
る。本実施形態において、図５に示される第１の絶縁層
３４より厚い絶縁層（第１の絶縁層７０）が設けられ
る。
実施形態を説明する。この実施形態について、図５に示
される構造体が得られた後の工程を説明する。それまで
の工程は、第１の実施形態のそれと同様であり省略す
る。本実施形態において、図５に示される第１の絶縁層
３４より厚い絶縁層（第１の絶縁層７０）が設けられ
る。
【００３４】まず、図１３に示されるように、第１の絶
縁層７０を、その上表面７０ａが、ＦＥＭセルの上部電
極（図示せず）の上表面の高さと同じになる厚みに堆積
させる。ここでも、形成された絶縁層を、ＣＭＰによっ
て所望の厚みになるように研磨し、絶縁層の下部電極上
の部分をエッチングして取り除くことによって第１の絶
縁層７０を形成してもよい。あるいは、下部電極をマス
クし、その上に第１の絶縁層を形成して研磨し、次にマ
スクを取り外してもよい。
縁層７０を、その上表面７０ａが、ＦＥＭセルの上部電
極（図示せず）の上表面の高さと同じになる厚みに堆積
させる。ここでも、形成された絶縁層を、ＣＭＰによっ
て所望の厚みになるように研磨し、絶縁層の下部電極上
の部分をエッチングして取り除くことによって第１の絶
縁層７０を形成してもよい。あるいは、下部電極をマス
クし、その上に第１の絶縁層を形成して研磨し、次にマ
スクを取り外してもよい。
【００３５】次に、図１４に示されるように、ＦＥ層７
２を堆積し、続けて上部電極を形成する層７４を堆積す
る。その後、図１５に示すように、構造体は、上部電極
７６の上表面の高さにまでＣＭＰによって研磨される。
ＦＥ層７２は、この特定の実施形態においては、ウェー
ハ全体にわたって連続的に形成されていない。最後に、
図１６に示されるように、第２の絶縁層７８が堆積さ
れ、その後に、適切なボアが構造体に形成され、ソース
電極４８、ゲート電極５０、およびドレイン電極５２の
配線が形成される。
２を堆積し、続けて上部電極を形成する層７４を堆積す
る。その後、図１５に示すように、構造体は、上部電極
７６の上表面の高さにまでＣＭＰによって研磨される。
ＦＥ層７２は、この特定の実施形態においては、ウェー
ハ全体にわたって連続的に形成されていない。最後に、
図１６に示されるように、第２の絶縁層７８が堆積さ
れ、その後に、適切なボアが構造体に形成され、ソース
電極４８、ゲート電極５０、およびドレイン電極５２の
配線が形成される。
【００３６】本発明は、不揮発性メモリまたは他のプロ
グラム可能な装置を形成するための完全な集積回路製造
プロセスの一部であることが理解されるべきである。本
方法は、強誘電体材料が、コンデンサまたは他の装置の
一部として使用される、あらゆる半導体材料技術に適用
できる。
グラム可能な装置を形成するための完全な集積回路製造
プロセスの一部であることが理解されるべきである。本
方法は、強誘電体材料が、コンデンサまたは他の装置の
一部として使用される、あらゆる半導体材料技術に適用
できる。
【００３７】本発明の好適な実施形態およびそのバリエ
ーションが開示されたが、さらなるバリエーションおよ
び改変が、添付の請求の範囲に規定されるような発明の
範囲から逸脱することなく成され得ることが理解される
べきである。
ーションが開示されたが、さらなるバリエーションおよ
び改変が、添付の請求の範囲に規定されるような発明の
範囲から逸脱することなく成され得ることが理解される
べきである。
【００３８】
【発明の効果】本発明によれば、次のような効果が得ら
れる。ＣＭＰ方法を用いて下部電極を形成することによ
って、強誘電体材料等を汚染する電極の金属残さの発生
が抑制できる。このため、素子内における短絡を防ぐこ
とができ、良好な電気特性を有する強誘電体メモリセル
が得られる。さらに、短絡を引き起こす金属残さが存在
しないので、ウェーハ上の素子間の距離を小さくでき、
素子の微細化が図れる。
れる。ＣＭＰ方法を用いて下部電極を形成することによ
って、強誘電体材料等を汚染する電極の金属残さの発生
が抑制できる。このため、素子内における短絡を防ぐこ
とができ、良好な電気特性を有する強誘電体メモリセル
が得られる。さらに、短絡を引き起こす金属残さが存在
しないので、ウェーハ上の素子間の距離を小さくでき、
素子の微細化が図れる。
【図１】本発明の第１の実施形態によるシングルトラン
ジスタ強誘電体メモリセルの製造工程を示す。
ジスタ強誘電体メモリセルの製造工程を示す。
【図２】本発明の第１の実施形態によるシングルトラン
ジスタ強誘電体メモリセルの製造工程を示す。
ジスタ強誘電体メモリセルの製造工程を示す。
【図３】本発明の第１の実施形態によるシングルトラン
ジスタ強誘電体メモリセルの製造工程を示す。
ジスタ強誘電体メモリセルの製造工程を示す。
【図４】本発明の第１の実施形態によるシングルトラン
ジスタ強誘電体メモリセルの製造工程を示す。
ジスタ強誘電体メモリセルの製造工程を示す。
【図５】本発明の第１の実施形態によるシングルトラン
ジスタ強誘電体メモリセルの製造工程を示す。
ジスタ強誘電体メモリセルの製造工程を示す。
【図６】本発明に第１の実施形態によるシングルトラン
ジスタ強誘電体メモリセルの製造工程を示す。
ジスタ強誘電体メモリセルの製造工程を示す。
【図７】本発明の第１の実施形態によるシングルトラン
ジスタ強誘電体メモリセルの製造工程を示す。
ジスタ強誘電体メモリセルの製造工程を示す。
【図８】本発明によるシングルトランジスタ強誘電体メ
モリセルの形成工程を示す。
モリセルの形成工程を示す。
【図９】本発明の第２の実施形態によるＦＥＭセルの製
造工程を示す。
造工程を示す。
【図１０】本発明の第２の実施形態によるＦＥＭセルの
製造工程を示す。
製造工程を示す。
【図１１】本発明の第２の実施形態によるＦＥＭセルの
製造工程を示す。
製造工程を示す。
【図１２】本発明によるＦＥＭセルを形成するための別
の方法における工程を示す。
の方法における工程を示す。
【図１３】本発明の第３の実施形態によるＦＥＭセルの
製造工程を示す。
製造工程を示す。
【図１４】本発明の第３の実施形態によるＦＥＭセルの
製造工程を示す。
製造工程を示す。
【図１５】本発明の第３の実施形態によるＦＥＭセルの
製造工程を示す。
製造工程を示す。
【図１６】本発明の第３の実施形態によるＦＥＭセルの
製造工程を示す。
製造工程を示す。
２０ 基板 ２２ ゲート領域 ２３ 酸化シリコン層 ２４ ポリシリコン層（ゲート電極） ２６ ゲート側壁層 ２８ ソース領域 ３０ ドレイン領域 ３２ 窒化層 ３４ 第１の絶縁層 ３６ 下部電極の形成のための層 ３８ 下部電極 ４０ 強誘電体層 ４２ 上部電極の形成のための層 ４４ 上部電極 ４６ 第２の絶縁層 ４８ ソース電極 ５０ ゲート電極 ５２ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダビッド アール． エバンス アメリカ合衆国 オレゴン 97007， ビ ーバートン， エヌダブリュー ニュー 7574 エスダブリュー 179ティーエイチ プレイス 1927 (72)発明者 シェン テン スー アメリカ合衆国 ワシントン 98607， カマス， エヌダブリュー トラウト コ ート 2216 (72)発明者 ジョン ジャン リー アメリカ合衆国 ワシントン 98607， カマス， エヌダブリュー バリー スト リート 4635
Claims (8)
- 【請求項１】 シングルトランジスタ強誘電体メモリ
（ＦＥＭ）セルの製造方法であって、 ＦＥＭゲートユニットを構築するためのシリコン基板の
準備工程と、 該基板上にゲートＳｉＯ2層を形成し、それによってゲ
ート領域を形成する工程と、 該ゲートＳｉＯ2層の上にポリシリコン層を形成する工
程と、 該ポリシリコン層を所望の極性にドーピングする工程
と、 該ポリシリコン層をエッチングしてゲート電極を形成す
る工程と、 該ゲート電極の側壁に、ＳｉＯ2ゲート側壁層を形成す
る工程と、 該シリコン基板の所定の領域にイオンを注入する工程
と、 該シリコン基板中の該注入イオンを拡散させ、ソース領
域およびドレイン領域を形成する工程と、 該ゲート電極および該ソース・ドレイン領域を覆うよう
に、該ＦＥＭゲートユニットの下部電極の所望の厚みと
等しい厚みを有する窒化層を形成する工程と、 該窒化層上に第１のＳｉＯ2絶縁層を形成する工程と、 該第１のＳｉＯ2絶縁層の上表面が該窒化層の最上部と
等しい高さになるように、該第１のＳｉＯ2絶縁層を化
学機械的に研磨する工程と、 マスクを用い、該窒化層の該ゲート領域上に位置する部
分をエッチングする工程と、 該ゲート電極の上に、下部電極を形成する工程と、 該下部電極の上表面が該第１のＳｉＯ2絶縁層の上表面
と等しい高さになるように、化学機械的研磨を行う工程
と、 を包含する、シングルトランジスタ強誘電体メモリセル
の製造方法。 - 【請求項２】 前記下部電極上に強誘電体（ＦＥ）層を
形成する工程と、該ＦＥ層上に上部電極を形成する工程
と、前記ゲート領域に対応する領域内に位置するよう
に、該上部電極を所望の形状にエッチングする工程と、
第２のＳｉＯ2絶縁層を該上部電極および該ＦＥ層の上
に形成する工程と、前記基板上の構造体をタッピング
し、所望の位置にボアを形成する工程と、該ボアを用い
金属配線を形成し、ソース電極、ゲート電極、およびド
レイン電極を形成する工程と、をさらに包含する、請求
項１に記載のシングルトランジスタ強誘電体メモリセル
の製造方法。 - 【請求項３】 前記第１のＳｉＯ2絶縁層上に交互拡散
バリヤを堆積する工程と、該交互拡散バリヤをエッチン
グし、前記下部電極の一部を露出させる工程と、ＦＥ層
を形成する工程と、該ＦＥ層上に上部電極を形成する工
程と、該上部電極の上表面が、該ＦＥ層の上表面と等し
い高さになるように該上部電極を化学機械的に研磨する
工程と、該ＦＥ層および該上部電極の上に第２のＳｉＯ
2絶縁層を形成する工程と、前記基板上の構造体をタッ
ピングし、所望の位置にボアを形成する工程と、該ボア
を用い金属配線を形成し、ソース電極、ゲート電極、お
よびドレイン電極を形成する工程と、をさらに包含す
る、請求項１に記載のシングルトランジスタ強誘電体メ
モリセルの製造方法。 - 【請求項４】 前記第１のＳｉＯ2絶縁層上に交互拡散
バリヤを堆積する工程と、該交互拡散バリヤをエッチン
グし、前記下部電極の一部を露出させる工程と、ＦＥ層
を形成する工程と、該ＦＥ層上に上部電極を形成する工
程と、該上部電極および該ＦＥ層の上表面が、該交互拡
散バリヤの上表面と等しい高さになるように該上部電極
および該ＦＥ層を化学機械的に研磨する工程と、前記基
板上の構造体の上に第２のＳｉＯ2絶縁層を形成する工
程と、該構造体をタッピングし、所望の位置にボアを形
成する工程と、該ボアを用い金属配線を形成し、ソース
電極、ゲート電極、およびドレイン電極を形成する工程
と、をさらに包含する、請求項１に記載のシングルトラ
ンジスタ強誘電体メモリセルの製造方法。 - 【請求項５】 シングルトランジスタ強誘電体メモリ
（ＦＥＭ）セルの製造方法であって、 ＦＥＭゲートユニットを構築するためのシリコン基板を
準備する工程と、 該シリコン基板上にゲート領域、ソース領域、およびド
レイン領域を形成する工程と、 該ＦＥＭゲートユニットの下部電極の所望の厚みと等し
い厚みを有する窒化層を、該基板上の構造体の上に形成
する工程と、 該構造体上に第１の絶縁層を形成する工程と、 該第１の絶縁層の上表面が該窒化層の最上部と等しい高
さになるように、該第１の絶縁層を化学機械的に研磨す
る工程と、 下部電極を形成する工程と、 該下部電極の上表面が該第１の絶縁層の上表面と等しい
高さになるように、化学機械的研磨を行う工程と、 を含む、シングルトランジスタ強誘電体メモリ（ＦＥ
Ｍ）セルの製造方法。 - 【請求項６】 前記下部電極上にＦＥ層を形成する工程
と、該ＦＥ層上に上部電極を形成する工程と、第２の絶
縁層を形成する工程と、前記基板上の構造体をタッピン
グし所望の位置にボアを形成する工程と、該ボアを用い
金属配線を形成し、ソース電極、ゲート電極、およびド
レイン電極を形成する工程と、をさらに包含する、請求
項５に記載のシングルトランジスタ強誘電体メモリセル
の製造方法。 - 【請求項７】 前記第１の絶縁層上に交互拡散バリヤを
堆積する工程と、該交互拡散バリヤをエッチングし、前
記下部電極の一部を露出させる工程と、ＦＥ層を形成す
る工程と、該ＦＥ層上に上部電極を形成する工程と、該
上部電極の上表面が、該ＦＥ層の上表面と等しい高さに
なるように該上部電極を化学機械的に研磨する工程と、
該ＦＥ層および該上部電極上に第２の絶縁層を形成する
工程と、前記基板上の構造体をタッピングし所望の位置
にボアを形成する工程と、該ボアを用い金属配線を形成
し、ソース電極、ゲート電極、およびドレイン電極を形
成する工程と、をさらに包含する、請求項５に記載のシ
ングルトランジスタ強誘電体メモリセルの製造方法。 - 【請求項８】 前記第１の絶縁層上に交互拡散バリヤを
堆積する工程と、該交互拡散バリヤをエッチングし、前
記下部電極の一部を露出させる工程と、ＦＥ層を形成す
る工程と、該ＦＥ層上に上部電極を形成する工程と、該
上部電極および該ＦＥ層の上表面が、該交互拡散バリヤ
の上表面と等しい高さになるように該上部電極および該
ＦＥ層を化学機械的に研磨する工程と、該上部電極およ
び該ＦＥ層の上に第２の絶縁層を形成する工程と、前記
基板上の構造体をタッピングし所望の位置にボアを形成
する工程と、該ボアを用い金属配線を形成し、ソース電
極、ゲート電極、およびドレイン電極を形成する工程
と、をさらに包含する、請求項５に記載のシングルトラ
ンジスタ強誘電体メモリセルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/984.789 | 1997-12-04 | ||
| US08/984,789 US5907762A (en) | 1997-12-04 | 1997-12-04 | Method of manufacture of single transistor ferroelectric memory cell using chemical-mechanical polishing |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11317502A true JPH11317502A (ja) | 1999-11-16 |
| JP3664467B2 JP3664467B2 (ja) | 2005-06-29 |
Family
ID=25530882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34285498A Expired - Fee Related JP3664467B2 (ja) | 1997-12-04 | 1998-12-02 | 化学機械的研磨を用いたシングルトランジスタ強誘電体メモリセルの製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5907762A (ja) |
| EP (1) | EP0923117B1 (ja) |
| JP (1) | JP3664467B2 (ja) |
| KR (1) | KR100277307B1 (ja) |
| DE (1) | DE69822593T2 (ja) |
| TW (1) | TW410393B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001267514A (ja) * | 2000-03-16 | 2001-09-28 | Yasuo Tarui | トランジスタ型強誘電体不揮発性記憶素子 |
| JP2001320028A (ja) * | 2000-05-02 | 2001-11-16 | Fujitsu Ltd | 強誘電体メモリ装置及びその製造方法 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6093575A (en) * | 1996-09-04 | 2000-07-25 | Nippon Steel Corporation | Semiconductor device and production method of a semiconductor device having a capacitor |
| US6191441B1 (en) * | 1997-10-28 | 2001-02-20 | Fujitsu Limited | Ferroelectric memory device and its drive method |
| US6072711A (en) * | 1997-12-12 | 2000-06-06 | Lg Semicon Co., Ltd. | Ferroelectric memory device without a separate cell plate line and method of making the same |
| US5998225A (en) * | 1997-12-17 | 1999-12-07 | Texas Instruments Incorporated | Method of fabricating an oxygen-stable layer/diffusion barrier/poly bottom electrode structure for high-K DRAMs using disposable-oxide processing |
| JP2000349249A (ja) * | 1999-06-08 | 2000-12-15 | Oki Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
| US6603161B2 (en) * | 2000-03-10 | 2003-08-05 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor and method for manufacturing the same |
| US20020109166A1 (en) * | 2001-02-13 | 2002-08-15 | Hsu Sheng Teng | MFMOS/MFMS non-volatile memory transistors and method of making same |
| US6566148B2 (en) * | 2001-08-13 | 2003-05-20 | Sharp Laboratories Of America, Inc. | Method of making a ferroelectric memory transistor |
| US6673664B2 (en) * | 2001-10-16 | 2004-01-06 | Sharp Laboratories Of America, Inc. | Method of making a self-aligned ferroelectric memory transistor |
| US6531325B1 (en) * | 2002-06-04 | 2003-03-11 | Sharp Laboratories Of America, Inc. | Memory transistor and method of fabricating same |
| US6716691B1 (en) | 2003-06-25 | 2004-04-06 | Sharp Laboratories Of America, Inc. | Self-aligned shallow trench isolation process having improved polysilicon gate thickness control |
| GB2408644B (en) * | 2003-11-26 | 2007-04-25 | Wolfson Ltd | Amplifier |
| US7012021B2 (en) * | 2004-01-29 | 2006-03-14 | Taiwan Semiconductor Mfg | Method for end point detection polysilicon chemical mechanical polishing in an anti-fuse memory device |
| KR100605584B1 (ko) * | 2004-12-28 | 2006-07-31 | 주식회사 하이닉스반도체 | 스크래치가 방지되는 반도체장치의 제조 방법 |
| US10050143B2 (en) | 2016-09-13 | 2018-08-14 | International Business Machines Corporation | Integrated ferroelectric capacitor/ field effect transistor structure |
| US10937783B2 (en) | 2016-11-29 | 2021-03-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10229921B2 (en) * | 2017-02-03 | 2019-03-12 | International Business Machines Corporation | Structure featuring ferroelectric capacitance in interconnect level for steep sub-threshold complementary metal oxide semiconductor transistors |
| US11901400B2 (en) * | 2019-03-29 | 2024-02-13 | Intel Corporation | MFM capacitor and process for forming such |
| US11342343B2 (en) * | 2020-01-09 | 2022-05-24 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and method for manufacturing the same |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3832700A (en) * | 1973-04-24 | 1974-08-27 | Westinghouse Electric Corp | Ferroelectric memory device |
| US4419809A (en) * | 1981-12-30 | 1983-12-13 | International Business Machines Corporation | Fabrication process of sub-micrometer channel length MOSFETs |
| US5192704A (en) * | 1989-06-30 | 1993-03-09 | Texas Instruments Incorporated | Method and apparatus for a filament channel pass gate ferroelectric capacitor memory cell |
| US5070029A (en) * | 1989-10-30 | 1991-12-03 | Motorola, Inc. | Semiconductor process using selective deposition |
| JP2723386B2 (ja) * | 1991-07-02 | 1998-03-09 | シャープ株式会社 | 不揮発性ランダムアクセスメモリ |
| US5384729A (en) * | 1991-10-28 | 1995-01-24 | Rohm Co., Ltd. | Semiconductor storage device having ferroelectric film |
| US5303182A (en) * | 1991-11-08 | 1994-04-12 | Rohm Co., Ltd. | Nonvolatile semiconductor memory utilizing a ferroelectric film |
| JP3207227B2 (ja) * | 1991-11-08 | 2001-09-10 | ローム株式会社 | 不揮発性半導体記憶装置 |
| JP3264506B2 (ja) * | 1991-11-18 | 2002-03-11 | ローム株式会社 | 強誘電体不揮発性記憶装置 |
| FR2688090B1 (fr) * | 1992-02-27 | 1994-04-08 | Commissariat A Energie Atomique | Cellule memoire non volatile du type metal-ferroelectrique semi-conducteur. |
| US5431958A (en) * | 1992-03-09 | 1995-07-11 | Sharp Kabushiki Kaisha | Metalorganic chemical vapor deposition of ferroelectric thin films |
| JP2921812B2 (ja) * | 1992-12-24 | 1999-07-19 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| US5392189A (en) * | 1993-04-02 | 1995-02-21 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same |
| JP3113173B2 (ja) * | 1995-06-05 | 2000-11-27 | シャープ株式会社 | 不揮発性ランダムアクセスメモリ及びその製造方法 |
| JP3281839B2 (ja) * | 1997-06-16 | 2002-05-13 | 三洋電機株式会社 | 誘電体メモリおよびその製造方法 |
-
1997
- 1997-12-04 US US08/984,789 patent/US5907762A/en not_active Expired - Fee Related
-
1998
- 1998-09-11 TW TW087115190A patent/TW410393B/zh not_active IP Right Cessation
- 1998-10-19 KR KR1019980043579A patent/KR100277307B1/ko not_active Expired - Fee Related
- 1998-12-02 JP JP34285498A patent/JP3664467B2/ja not_active Expired - Fee Related
- 1998-12-03 DE DE69822593T patent/DE69822593T2/de not_active Expired - Fee Related
- 1998-12-03 EP EP98309917A patent/EP0923117B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001267514A (ja) * | 2000-03-16 | 2001-09-28 | Yasuo Tarui | トランジスタ型強誘電体不揮発性記憶素子 |
| JP2001320028A (ja) * | 2000-05-02 | 2001-11-16 | Fujitsu Ltd | 強誘電体メモリ装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100277307B1 (ko) | 2001-02-01 |
| DE69822593T2 (de) | 2005-02-03 |
| EP0923117B1 (en) | 2004-03-24 |
| US5907762A (en) | 1999-05-25 |
| DE69822593D1 (de) | 2004-04-29 |
| KR19990062530A (ko) | 1999-07-26 |
| EP0923117A1 (en) | 1999-06-16 |
| TW410393B (en) | 2000-11-01 |
| JP3664467B2 (ja) | 2005-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |