JPH11317775A - 組合せデ―タ／クロック信号を送信する装置 - Google Patents

Abstract

(57)【要約】 【課題】 受信端で回復されるデータクロックのジッタ
を最小にしながら、回路間のシリアルインタフェースに
必要な通信ラインの数を削減する。 【解決手段】 受信機システムは、１ビットシグマ−デ
ルタ符号化によりクロックとデータを組み合わせた組合
せクロック／データ信号を受信する受信器３１０と、組
合せクロック／データ信号のエッジを検出するエッジ検
出器３１２を有する。位相ロックループ３１４が、エッ
ジ検出器３１２からの信号に応じてロックする。ゲート
３１８が、組合せクロック／データ信号からクロック信
号を導出し、ディバイダ３２０が、導出されたクロック
信号を割算（分周）して、もとのデータ信号のビットレ
ートに対応する回復されたクロック信号３３０を生成す
る。位相ロックループ３１４によって駆動されるラッチ
３２２が、組合せクロック／データ信号からデータ信号
３３２を導出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、改善されたシリア
ルインタフェースに関し、特に、シグマ−デルタ符号化
データを用いることによって、および、送信データを、
送信データのビットレートの２倍の速度のクロックと組
み合わせることによって、４信号シリアルインタフェー
スを２つのみの差分信号へと統合することに関する。に
関する。

【０００２】

【従来の技術】図８に、２つの回路７００と７０２の間
の従来の４信号差分シリアルインタフェースを示す。一
方の回路には一般に電源電圧より高い電圧がかかるた
め、高電圧回路７０２という。状況によっては、シリア
ルインタフェースにおいてクロック信号をＡＣ結合し
て、コーデックなどの高電圧回路７０２が低電圧回路７
００のグランドから電気的に絶縁されるようにすること
が好ましい。同様に、送信データ信号７１６、受信デー
タ信号７１８、およびフレーム同期信号７１２をＡＣ結
合することも好ましい。低電圧回路７００と高電圧回路
７０２の間のすべての信号がＡＣ結合される場合には、
本質的に、低電圧回路７００のグランドと高電圧回路７
０２のグランドの間に接続が存在する必要はない。

【０００３】残念ながら、実際の状況では、低電圧回路
７００と高電圧回路の間のグランドが切断されると、低
電圧回路７００のグランド電位と高電圧回路７０２のグ
ランド電位の間に大きなコモンモード電圧が生じること
がある。この大きなコモンモード電圧は、絶縁された高
電圧回路７０２におけるＡＣ結合ディジタル信号と干渉
する可能性がある。

【０００４】この問題を回避するため、従来、差分ＡＣ
結合シグナリングを行い、コモンモード電圧を阻止して
いる。しかし、例えば、低電圧回路７００と高電圧回路
７０２の間の４つのシリアル信号の場合、差分ＡＣ結合
は、８個の高電圧キャパシタを必要とする。クロック信
号７１０に２個、送信データ信号７１６に２個、受信デ
ータ信号７１８に２個、および、フレーム同期信号７１
２に２個である（低電圧回路７００に関して）。残念な
がら、８個の高電圧絶縁キャパシタは一般に、過大な広
さの空間を必要とし、コストが非常に高くなる。

【０００５】シリアルインタフェースの一例に、ＣＳＰ
１０３４マルチプロセッサモードＳＩＯインタフェース
がある。このインタフェースを実現するには５個のシリ
アル信号が必要である。５個の差分信号対のそれぞれ
が、電圧絶縁のための１対のキャパシタで絶縁されなけ
ればならないが、これには各端で１０個の高電圧キャパ
シタを必要とする。

【０００６】

【発明が解決しようとする課題】回路間をインタフェー
スするのに必要な通信ラインの数を削減することは重要
であり、特に、一方の回路が高電圧を受ける場合（例え
ばコーデック）、個々のラインの相対的コストおよび回
路のため、重要である。さらに、通信ラインを統合する
場合、受信端においてデータクロックが最小限のジッタ
で回復されることを保証するように考慮することが重要
である。

【０００７】

【課題を解決するための手段】本発明の原理によれば、
シリアルストリームが統合され、空間およびコストの要
件が緩和される。１つの特徴において、本発明は、デー
タ信号を、データ信号のビットレートに対応するクロッ
ク信号と組み合わせる単一の情報信号を送信するシステ
ムを実現する。システムは、送信データ信号と、送信デ
ータ信号のビットレートの少なくとも２倍に対応する逓
倍クロック信号を含む。組み合わされた（組合せ）クロ
ック／データ信号は、送信データ信号と逓倍クロック信
号の論理的組合せからなるように形成され、別の回路へ
送信される。

【０００８】受信機システムは、組合せクロック／デー
タ信号を受信する受信器と、組合せクロック／データ信
号のエッジを検出するエッジ検出器とを有する。位相ロ
ックループが、エッジ検出器からの信号に応じてロック
する。ゲートが、組合せクロック／データ信号からクロ
ック信号を導出し、ディバイダが、導出されたクロック
信号を割算（分周）して、もとのデータ信号のもとのビ
ットレートに対応する回復されたクロック信号を生成す
る。位相ロックループによって駆動されるラッチが、組
合せクロック／データ信号からデータ信号を導出する。

【０００９】

【発明の実施の形態】本発明によれば、多線シリアルイ
ンタフェースにおけるシリアル信号の数は、１ビットシ
グマ−デルタ（Σ／Δ）データを用いた場合のようなフ
レームレスインタフェース法によって削減される。これ
により、各サンプルは１ビットだけの長さとなるため、
フレーム同期信号が不要となる。さらに、本発明のもう
１つの特徴によれば、送信データを、データレートの少
なくとも約２倍のクロック信号と組み合わせることによ
り、受信端において低ジッタの回復クロックが得られ
る。これにより、シリアルインタフェースにおいて別個
のクロック信号が不要となる。

【００１０】本発明の発明者の認識によれば、クロック
信号を送信データ信号と組み合わせる従来の方法では、
受信機において回復されるクロック信号には、特に高速
データの場合には、大量のジッタが生じる。本発明は、
送信データを、逓倍されたクロック（例えば、送信デー
タのデータレートの少なくとも２倍の速度を有するクロ
ック）と組み合わせることによって送信データ信号とク
ロック信号を組み合わせることにより、従来法で生じた
ジッタを除去する技術を提供する。

【００１１】本発明について、差分シリアルラインに関
して説明するが、本発明は、単一端シリアルラインにも
等しく適用可能である。さらに、本発明について、デー
タレートの少なくとも約２倍の組合せクロック信号に関
して説明するが、本発明の原理は、約２より大きい任意
の実数倍の速度を有する高速クロック信号の組合せにも
等しく適用可能である。

【００１２】図１に、本発明の第１実施例を示す。低電
圧回路１００と高電圧回路１０２（例えばコーデック）
の間のシリアル信号の数は、１ビットΣ／Δ符号化デー
タを使用することによって、（図８に示したような）４
から、３へと削減される。シグマ−デルタ（Σ／Δ）変
換法は、補間（インタポレーション）およびデシメーシ
ョンを含めて、周知である。

【００１３】送信データストリームおよび受信データス
トリーム（低電圧回路１００から見た）は、それぞれ、
１ビットデータサンプルでΣ／Δ符号化および復号され
ている。データサンプルの長さは１ビットだけであるた
め、サンプルは常に正しく読み取られる。従って、図８
に示した従来のインタフェースに必要とされるフレーム
同期信号は、図１では、Σ／Δ送信データストリーム１
１６を使用することによって除去されている。

【００１４】具体的には、実施例において、低電圧回路
１００は、バイナリ送信データを、サンプルあたり１ビ
ットのΣ／Δ送信データストリーム１１６へと符号化す
るΣ／Δ符号器１５０と、Σ／Δ受信データを、バイナ
リ受信データ（例えば２０ビットのデータサンプル）へ
と復号するΣ／Δ復号器（デシメータ）１５２を有す
る。同様に、高電圧回路１０２は、Σ／Δ受信データス
トリーム１１８を符号化するΣ／Δ符号器１６０と、Σ
／Δ送信データストリーム１１６をバイナリ送信データ
へと復号するΣ／Δ復号器１６２を有する。Σ／Δ符号
器１５０、１６０内には、ディジタルΣ／Δ符号器（デ
ィジタル−ディジタル（Ｄ／Ｄ）回路ともいう。）によ
る最終的な補間および処理後のディジタル−アナログ
（Ｄ／Ａ）データが、低電圧回路１００と高電圧回路１
０２の間のライン上にある。デシメーションフィルタリ
ングが行われる前のΣ／Δ復号器１５２、１６２内のＡ
／Ｄ変換器データが、低電圧回路１００と高電圧回路１
０２の間のライン上にある。当業者によって、シグマ−
デルタは、デルタ−シグマ（Δ／Σ）ということもあ
る。

【００１５】図２に、本発明のもう１つの実施例を示
す。図８に示したような従来の４線シリアルインタフェ
ースは、２つだけのシリアルデータストリーム、すなわ
ち、受信データストリーム１１８と組合せクロック／送
信データストリーム１１５へと統合されている。受信デ
ータストリーム１１８は、サンプルあたり１ビットのΣ
／Δデータストリームであり、高電圧回路２０２にΣ／
Δ符号器２６０を、および、低電圧回路２００にΣ／Δ
復号器２５２を必要とする。送信データ信号は、低電圧
回路２００にΣ／Δ符号器２５０を、および、高電圧回
路２０２にΣ／Δ復号器２６２を必要とする。

【００１６】この実施例によれば、送信および受信デー
タストリームは、送信のためにΣ／Δ符号化される。こ
の方法は、各サンプルがデータレートにおいて長さ１ビ
ットだけであるため、追加のフレーミング信号が不要に
なるという点で有効である。従って、受信機で回復され
るクロック信号は、本質的に、データクロックとフレー
ミング信号の両方を提供する。

【００１７】送信データ信号は、Σ／Δ符号化され、高
速のクロック信号と組み合わされた後、マンチェスタ符
号化されて、図２のクロック／送信データ信号１１５を
生成する。この第２実施例によれば、シリアルインタフ
ェースにおける差分ラインに必要な数は４から２に削減
され、対応して、高電圧絶縁回路すなわちキャパシタの
数は８から４に削減される。

【００１８】好ましくは、送信データ信号は、送信デー
タ信号のデータレートの少なくとも約２倍のクロック信
号と組み合わされる。本発明の発明者が見出したところ
では、例えばマンチェスタ符号化前に、高速クロック信
号を送信データと組み合わせることにより、受信機のク
ロック回復回路内の位相ロックループ（ＰＬＬ）によっ
て一般に引き起こされるジッタが大幅に削減される。高
速クロック成分と組み合わされた送信データは、図２で
は、クロック／送信データ信号１１５として示されてい
る。

【００１９】ジッタとは、信号、特にクロック信号のタ
イミングのランダムな変動のことである。マンチェスタ
符号化のみを用いる従来のシステムの場合のように送信
データ信号をクロック信号と組み合わせると、クロック
信号の受信側（例えば、高電圧回路２０２）でジッタが
生じる。高電圧回路２０２のクロック回復システムがジ
ッタを除去しない場合、高電圧回路の信号対ノイズ（Ｓ
／Ｎ）性能は劣化することになる。従って、このジッタ
を除去しなければならない。

【００２０】通常のマンチェスタ符号化データ伝送は一
般にジッタを許容するが、送信データを従来のレートの
データクロックと組み合わせる際に受けるクロックジッ
タ量は、受信回路（例えば高電圧回路２０２）の信号対
ノイズ性能を（特に受信回路がコーデックである場合に
は）直接に劣化させる。本発明は、受信端（例えば高電
圧回路２０２）において、送信データ信号をビットレー
トクロックと組み合わせる際に従来生じていたジッタが
ないように、もとのクロック信号を回復する装置および
方法を提供する。

【００２１】ジッタ問題に対する１つの従来の解決法
は、受信機回路で位相ロックループ（ＰＬＬ）を使用す
るとともに、ＰＬＬにおいて電圧制御発振器（ＶＣＯ）
の出力を用いてジッタのあるクロック信号を置換するこ
とである。ＰＬＬは、回復されたクロックを改善するた
めに従来用いられているが、低出力ＶＣＯ自体がノイズ
によるジッタを生じる。

【００２２】送信用のデータストリームをクロック情報
とともに符号化する最も適当な方法は、２相すなわちマ
ンチェスタ符号化である。マンチェスタ符号化は、クロ
ック信号を送信データとともに符号化して、受信機が送
信機と同期することを改善する１つの方法である。マン
チェスタ符号化をしなければ、連続する「１」または
「０」が長期間伝送される可能性がある。しかし、いく
つかの同一のビットが連続して送信されると、信号に変
化がないために、各ビットがいつ始まりいつ終わるかに
関するクロック情報が受信機に与えられない。マンチェ
スタ符号化によれば、各ビット期間を２つに分割し、各
ビットの中点で信号レベルが常に遷移することを保証す
ることによりこれを回避する。こうして、各ビットは、
伝送線における遷移が保証されるため、受信機は、送信
データからクロック信号を回復することによって送信機
とより良く同期することが可能となる。

【００２３】送信データストリームをクロック情報とと
もに符号化するもう１つの方法は、差分マンチェスタ符
号化である。通常のマンチェスタ符号化では、「１」ビ
ットは、分割された期間の前半の高電圧および分割期間
の後半の低電圧で送信され、「０」ビットの場合はその
逆である。差分マンチェスタ符号化では、「１」ビット
は、前のビット信号の後半とその次のビット信号の前半
を等しくすることによって示され、「０」ビットは、前
のビット信号の後半とその次のビット信号の前半を逆に
することによって示される。すなわち、「０」ビット
は、ビットの開始における遷移によって示される。通常
のマンチェスタ符号化と同様に、差分マンチェスタ符号
化は、送信されるビット信号の中点で常に遷移があるよ
うにする。

【００２４】しかし、マンチェスタあるいは差分マンチ
ェスタ符号化でも、送信データは、回復されるクロック
におけるエラーを引き起こす可能性がある。例えば、図
３のＡに、中間に１２８個の「１」のバーストを有する
「０１０１０１０１０１」というアイドルパターン（デ
ータレートのクロックに関して）のエネルギーのシミュ
レートされたスペクトルプロットを示す。ビットレート
において顕著なピークが見える。これは、受信機回路の
ＰＬＬによってロックされた点である。ビットレートの
１／２におけるピークは、ビットレートピークから十分
離れているため、ＰＬＬがビットレート周波数の１／２
にロックする危険性はほとんどない。しかし、図３のＡ
はまた、ビットレートの約３／４に、さらにずっと顕著
なピークを示している。所望のビットレート周波数以外
の周波数における大量のスペクトルエネルギーのため、
受信機のＰＬＬがビットレート周波数の３／４にロック
しようとすることによりジッタを生じる可能性がある。

【００２５】送信データをビットレートの２倍の高速ク
ロックと組み合わせることを除いては同様の、本発明の
場合のシミュレーションを図３のＢに示す。図３のＢ
は、中間に１２８個の「１」のバーストを有する「００
１１００１１」というアイドルパターン（データレート
の２倍のクロックに関して）の、周波数に対するスペク
トルエネルギーを示す。図３のＢは、所望のビットレー
ト周波数と、ビットレートの１／２の周波数に、顕著な
スペクトルエネルギーを示している。しかし、重要な点
であるが、図３のＢは、ビットレート周波数と、ビット
レート周波数の１／２との間には、大きなスペクトルエ
ネルギーがないことを明確に示している。このように、
紛らわしいスペクトルエネルギーがないことにより、受
信機のＰＬＬなどの同期回路は正しい周波数にロックす
るため、ほぼジッタなしでクロックを回復することが可
能となる。

【００２６】送信データを、２より大きい１以外の倍数
をデータレートに乗じた速度のクロックと組み合わせる
ことも可能であるが、組み合わせるクロックの倍数が少
なくとも約２のときに、ジッタは有効に低減されること
が見出された。

【００２７】高速データクロックを送信データと組み合
わせることは、単純なロジック（例えば排他的ＯＲ（Ｘ
ＯＲ）ロジックゲート）からなるコンバイナ、あるい
は、プロセッサ内の同様の機能によって実行可能であ
る。組み合わされた高速データクロックおよびΣ／Δ符
号化送信データはその後、例えば差分送信器によって、
マンチェスタ符号化され送信される。

【００２８】このように、本発明は、送信データを、符
号化前に、送信データの少なくとも約２倍のクロックと
組み合わせることによって、回復されるクロック信号に
おけるジッタを除去する。これにより、基礎となるもと
のクロック周波数における回復されるクロックスペクト
ル成分において十分なエネルギーが、受信端で正しく回
復されることが保証される。高速クロックの使用は、も
とのクロックイベントをジッタなしで回復するために用
いられる、符号化データ伝送における冗長なデータ遷移
が常に存在することを保証する。こうして、送信データ
を、マンチェスタ符号化前に、逓倍クロックと組み合わ
せることによって、本発明は、逓倍クロック成分に関し
て、十分な遷移、従って十分なエネルギーが提供される
ことを保証する。

【００２９】受信機のＰＬＬが、組み合わされたクロッ
クおよび送信データ信号１１５の逓倍クロック成分に一
致してロックすることができる限り、ＰＬＬのＶＣＯ
は、除算機能（例えば２による除算）を用いて、基礎と
なるもとの１倍クロック成分の回復を支援することがで
きる。２による除算の場合、ゲート制御フリップフロッ
プ（Ｆ／Ｆ）が、適当な除算機能を形成する。この場
合、非反転ＶＣＯ出力がゲート制御Ｆ／Ｆに入力され、
反転ＶＣＯ出力がデータを回復するために用いられる。

【００３０】図４に、高電圧回路２０２で送信データ信
号およびクロック信号を回復し分離するクロックおよび
データ回復回路を示す。

【００３１】図４において、組合せ送信データ／クロッ
ク信号は、キャパシタＣを通じて差分受信器３１０にＡ
Ｃ結合される。差分受信器３１０は、差分シリアル組合
せ送信／クロック信号を、ポイント３２４における、シ
ングルエンド送信／データ信号に変換する。受信された
送信／データ信号３２４は、エッジ検出器回路３１２に
入力される。検出されたエッジは、２による除算回路３
１６によって半分に除算され、位相ロックループ３１４
によってロックされる。ＰＬＬ３１４の出力は、検出さ
れたエッジをゲート３１８でゲート制御して、逓倍（例
えば２倍）クロックを生成する。これは、３２０で乗数
（例えば２）によって除算され、回復された基礎となる
もとのクロック信号３３０として高電圧回路に提供され
る。ＰＬＬ３１４の出力はまた、データラッチ３２２
で、受信されたシングルエンド送信データをラッチし
て、回復されたデータ３３２を生成する。

【００３２】図４のタイミング図解析により、本発明の
原理による逓倍（例えば２倍）クロックを送信データと
組み合わせること、および、その回復を説明する。

【００３３】図２の低電圧回路２００に関して、図５の
波形（ａ）は、波形（ｂ）に示される１倍送信データ信
号に関して２倍のクロックを示す。この逓倍クロック信
号と送信データ信号の排他的ＯＲ（ＸＯＲ）の結果が図
５の波形（ｃ）である。

【００３４】図２の受信端、すなわち、高電圧回路２０
２において、電圧制御発振器ＶＣＯの出力は、図５の波
形（ｄ）に示されるような組合せクロック／送信データ
信号の逓倍クロック成分にロックする。ＶＣＯ出力の反
転を波形（ｅ）に示し、受信された組合せクロック／送
信データ信号において検出されるエッジを波形（ｆ）に
示す。検出されたエッジ（波形（ｆ））は、ＶＣＯ出力
をゲート制御して、波形（ｇ）に示されるような回復さ
れたもとの基礎となるクロックを生じる。回復されたも
との基礎となるクロックの反転を波形（ｈ）に示す。波
形（ｈ）に示す反転クロックの立ち下がりエッジは、受
信された組合せクロック／送信データ信号（波形
（ｃ））をラッチし、図５の波形（ｉ）に示される回復
データを生じる。図５の波形に示されるように、ＰＬＬ
はクロックイベントのタイミングを回復するが、ＰＬＬ
３１４の出力は、高電圧回路２０２を駆動するために直
接用いられてはいない。

【００３５】図４の概略図を実装する可能な回路を図６
および図７に示す。図６は、低電圧回路２００において
逓倍クロック信号を送信データ信号と組み合わせるこ
と、および、高電圧回路２０２においてそれを回復し分
離することを説明するために、低電圧回路２００および
高電圧回路２０２の関連部分を示す。

【００３６】図６において、Σ／Δ符号化された送信デ
ータ信号は、フリップ／フロップ（Ｆ／Ｆ）５００のＤ
入力に入力される。Ｆ／Ｆ５００は、逓倍クロック信号
によってクロックされる。Ｆ／Ｆ５００のＱ出力は、Ｘ
ＯＲ５０２で逓倍クロック信号との排他的ＯＲ（ＸＯ
Ｒ）がとられ、ＡＣ結合キャパシタＣを通じて高電圧回
路２０２へ差分送信される。差分受信器３１０は、差分
信号を、ポイントＡにおけるシングルエンド信号に変換
する。

【００３７】エッジ検出器回路は、ＸＯＲ５１２とＦ／
Ｆ５１１からなる。２による除算５１６は、Ｆ／Ｆ５１
４からなる。図４のゲート３１８はＡＮＤゲートとして
構成され、２による除算３２０はＦ／Ｆとして構成され
る。データラッチ３２２もまたＦ／Ｆである。ＰＬＬ３
１４はＸＯＲ５１８、フィルタ５２０、および電圧制御
発振器５１６からなる。フィルタ５２０は、例えば約１
マイクロ秒（μｓ）の時定数を有する抵抗およびキャパ
シタを含むＲＣ回路からなる。フィルタ５２０の時定数
は、フィルタ機能を提供するだけ十分に長いが、大きな
遅延を生じない程度に短い。

【００３８】ＸＯＲ５１８は、閉じた位相ロックループ
を形成するのに必要なフィードバックを提供する。フィ
ルタ５２０は、ＶＣＯ出力クロック信号（図５の波形
（ｄ））のエッジと、もとの逓倍クロック（図５の波形
（ａ））のエッジの間の最小オフセット時間を保証する
のに必要である。マルチプレクサ（ＭＵＸ）５２４は、
制御信号ＭＵＸ ＳＥＬＥＣＴに応じて、ＶＣＯ出力
（図５の波形（ｄ））またはＶＣＯ出力の反転（図５の
波形（ｅ））のいずれかを出力する。

【００３９】図７に、制御信号ＭＵＸ ＳＥＬＥＣＴを
提供する回路を示す。図７において、図６のポイントＡ
における、受信された組合せクロック／送信データ信号
は、それぞれ８個のＦ／Ｆを直列接続した２組のＦ／Ｆ
群６０２および６０４に入力される。これらは、プリア
ンブルを検出する。図７に示した回路は、クロックの１
８０度曖昧性を解決して、クロックおよびデータの正確
な分離が行われるようにする。

【００４０】

【発明の効果】以上述べたごとく、本発明によれば、シ
リアルインタフェースにおいて、シリアルストリームが
統合され、回路間をインタフェースするのに必要な通信
ラインの数が削減されることにより、空間およびコスト
の要件が緩和されるとともに、受信端においてデータク
ロックが最小限のジッタで回復される。

【図面の簡単な説明】

【図１】本発明の第１実施例による、低電圧回路と高電
圧回路の間の４個のシリアル信号から３個のシリアル信
号への統合を示す図である。

【図２】本発明の第２実施例による、低電圧回路と高電
圧回路の間の４個のシリアル信号から２個のシリアル信
号への統合を示す図である。

【図３】Ａは、従来のシリアルインタフェースデバイス
によって生成される「０１０１０１０１」というアイド
ルパターンの中間で送信される１２８個の「１」のスペ
クトルエネルギーを示すシミュレートされたスペクトル
グラフの図であり、Ｂは、本発明によるシリアルインタ
フェースによって生成される「００１１００１１」とい
うアイドルパターンの中間で送信される１２８個の
「１」のスペクトルエネルギーを示すシミュレートされ
たスペクトルグラフの図である。

【図４】本発明の第２実施例によって、単一の入力信号
からクロックおよびデータを回復する回路の概略図であ
る。

【図５】図４の概略図のタイミング図である。

【図６】図４の概略図の一実装である。

【図７】図４の概略図の別の実装である。

【図８】２つの回路間の従来の４信号差分シリアルイン
タフェースの図である。

【符号の説明】

１００ 低電圧回路 １０２ 高電圧回路 １１５ 組合せクロック／送信データストリーム １１６ Σ／Δ送信データストリーム １１８ Σ／Δ受信データストリーム １５０ Σ／Δ符号器 １５２ Σ／Δ復号器（デシメータ） １６０ Σ／Δ符号器 １６２ Σ／Δ復号器 ２００ 低電圧回路 ２０２ 高電圧回路 ２５０ Σ／Δ符号器 ２５２ Σ／Δ復号器 ２６０ Σ／Δ符号器 ２６２ Σ／Δ復号器 ３１０ 差分受信器 ３１２ エッジ検出器回路 ３１４ 位相ロックループ ３１６ ２による除算回路 ３１８ ゲート ３２０ ２による除算 ３２２ データラッチ ３３０ 回復されたもとのクロック ３３２ 回復されたデータ ５００ フリップ／フロップ（Ｆ／Ｆ） ５０２ ＸＯＲ ５１１ Ｆ／Ｆ ５１２ ＸＯＲ ５１４ Ｆ／Ｆ ５１６ ２による除算 ５１８ ＸＯＲ ５２０ フィルタ ５２４ マルチプレクサ（ＭＵＸ） ７００ 低電圧回路 ７０２ 高電圧回路 ７１０ クロック信号 ７１２ フレーム同期信号 ７１６ 送信データ信号 ７１８ 受信データ信号

───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 ドナルド レイモンド ラチュレル アメリカ合衆国，18104 ペンシルヴァニ ア，アレンタウン，ハイサドル レイン 10 (72)発明者 スティーヴン ブルック ウィトマー アメリカ合衆国，19608 ペンシルヴァニ ア，シンキング スプリング，ウィルシャ ブールヴァード 601

Claims (16)

【特許請求の範囲】
1. 【請求項１】 送信データ信号を、該送信データ信号の
   ビットレートの少なくとも約２倍に等しいレートを有す
   るクロック信号と組み合わせて組合せデータ／クロック
   信号を生成するコンバイナと、 前記組合せデータ／クロック信号を単一のシリアル情報
   ストリームとして送信する送信器とからなることを特徴
   とする、組合せデータ／クロック信号を送信する装置。
2. 【請求項２】 前記コンバイナと前記送信器の間に配置
   され、前記組合せデータ／クロック信号を送信のために
   符号化する符号器をさらに有することを特徴とする請求
   項１に記載の装置。
3. 【請求項３】 前記コンバイナは排他的ＯＲからなるこ
   とを特徴とする請求項１に記載の装置。
4. 【請求項４】 前記送信データ信号はシグマ−デルタ符
   号化信号であることを特徴とする請求項１に記載の装
   置。
5. 【請求項５】 前記符号器はシグマ−デルタ符号器であ
   ることを特徴とする請求項２に記載の装置。
6. 【請求項６】 組合せデータ／クロック信号を受信する
   受信器と、 前記組合せデータ／クロック信号のクロックエッジを検
   出するエッジ検出器と、 前記組合せデータ／クロック信号において検出されたク
   ロックエッジに位相ロックする位相ロックループと、 前記組合せデータ／クロック信号からクロック信号を抽
   出する第１抽出器と、 前記クロック信号を除算してデータ信号のビットレート
   に対応する回復されたもとのクロック信号を生成する除
   算器と、 前記組合せデータ／クロック信号から前記データ信号を
   抽出する第２抽出器とからなることを特徴とする、組合
   せデータ／クロック信号を受信する装置。
7. 【請求項７】 前記除算器は少なくとも約２による除算
   を行うことを特徴とする請求項６に記載の装置。
8. 【請求項８】 前記位相ロックループは、前記ビットレ
   ートにほぼ等しい周波数にロックすることを特徴とする
   請求項６に記載の装置。
9. 【請求項９】 ａ．送信データ信号のビットレートの少
   なくとも約２倍に等しいレートを有する高速クロック信
   号を生成するステップと、 ｂ．前記高速クロック信号を前記データ信号と組み合わ
   せて組合せデータ／クロック信号を形成するステップ
   と、 ｃ．前記組合せデータ／クロック信号を単一のシリアル
   情報ストリームとして送信するステップとからなること
   を特徴とする、組合せデータ／クロック信号を単一のシ
   リアル情報ストリームとして送信する方法。
10. 【請求項１０】 前記ステップｂは、 前記高速クロック信号と前記データ信号の排他的ＯＲを
    とることを含むことを特徴とする請求項９に記載の方
    法。
11. 【請求項１１】 前記送信データ信号をシグマ−デルタ
    符号化することをさらに含むことを特徴とする請求項９
    に記載の方法。
12. 【請求項１２】 ａ．組合せデータ／クロック信号を含
    む単一のシリアル情報ストリームを受信するステップ
    と、 ｂ．前記組合せデータ／クロック信号のクロックエッジ
    を検出するステップと、 ｃ．検出されたクロックエッジに位相ロックループをロ
    ックさせるステップと、 ｄ．前記組合せデータ／クロック信号からクロック信号
    を抽出するステップと、 ｅ．抽出されたクロック信号を除算して、データ信号の
    ビットレートに対応する回復されたクロック信号を生成
    するステップと、 ｆ．前記組合せデータ／クロック信号から前記データ信
    号を抽出するステップとからなることを特徴とする、単
    一のシリアル情報ストリームから組合せデータ／クロッ
    ク信号を受信する方法。
13. 【請求項１３】 前記除算は少なくとも約２による除算
    であることを特徴とする請求項１２に記載の方法。
14. 【請求項１４】 前記ステップｃは、 前記ビットレートにほぼ等しい周波数に前記位相ロック
    ループをロックさせることを含むことを特徴とする請求
    項１２に記載の方法。
15. 【請求項１５】 データ信号のビットレートの約２倍に
    等しいレートを有する高速クロック信号を生成する手段
    と、 前記高速クロック信号を前記データ信号と組み合わせて
    組合せデータ／クロック信号を形成する手段と、 前記組合せデータ／クロック信号を単一のシリアル情報
    ストリームとして送信する手段とからなることを特徴と
    する、組合せデータ／クロック信号を単一のシリアル情
    報ストリームとして送信する装置。
16. 【請求項１６】 組合せデータ／クロック信号を含む単
    一のシリアル情報ストリームを受信する手段と、 前記組合せデータ／クロック信号のクロックエッジを検
    出する手段と、 検出されたクロックエッジに位相ロックループをロック
    させる手段と、 前記組合せデータ／クロック信号からクロック信号を抽
    出する手段と、 抽出されたクロック信号を除算して、データ信号のビッ
    トレートに対応する回復されたクロック信号を生成する
    手段と、 前記組合せデータ／クロック信号から前記データ信号を
    抽出する手段とからなることを特徴とする、単一のシリ
    アル情報ストリームから組合せデータ／クロック信号を
    受信する装置。