JPH1131977A - 誤り訂正符号演算器 - Google Patents
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- JPH1131977A JPH1131977A JP9185083A JP18508397A JPH1131977A JP H1131977 A JPH1131977 A JP H1131977A JP 9185083 A JP9185083 A JP 9185083A JP 18508397 A JP18508397 A JP 18508397A JP H1131977 A JPH1131977 A JP H1131977A
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Abstract
(57)【要約】
【課題】 データ配列変換を行わずに積符号の符号化を
行うことを可能とする。 【解決手段】 外符号の系列数に等しい数のＲＡＭ１１
0 〜１１n-1 を備え、各ＲＡＭに演算処理過程のデータ
が入力されるタイミングを常に一定とするために、各Ｒ
ＡＭの前段および後段に例えばｄ0 ａ〜ｄn-1 ａおよび
ｄ0 ｂ〜ｄn-1ｂ等のＤＦＦを設ける。また、演算処理
に係る信号経路上にも、例えばｆｄ0 ａ〜ｆｄn-1 ａ等
のＤＦＦを設ける。さらに、演算各ＲＡＭの動作制御に
係る信号経路上にも、例えばｒ0 〜ｒn-1 ，ｗ0 〜ｗ
n-1 ，等のＤＦＦを設けて、演算器全体の動作タイミン
グを常に一定とする。パリティを演算する際には、水平
方向に内符号長毎にデータを順次入力する。入力が完了
した時点で各ＲＡＭに外符号のパリティが格納される。
格納されたパリティは、ＳＷ Ｃｏｎｔ信号に従って２
個のスイッチ（１５、１６）が切替えられることによ
り、出力される。
行うことを可能とする。 【解決手段】 外符号の系列数に等しい数のＲＡＭ１１
0 〜１１n-1 を備え、各ＲＡＭに演算処理過程のデータ
が入力されるタイミングを常に一定とするために、各Ｒ
ＡＭの前段および後段に例えばｄ0 ａ〜ｄn-1 ａおよび
ｄ0 ｂ〜ｄn-1ｂ等のＤＦＦを設ける。また、演算処理
に係る信号経路上にも、例えばｆｄ0 ａ〜ｆｄn-1 ａ等
のＤＦＦを設ける。さらに、演算各ＲＡＭの動作制御に
係る信号経路上にも、例えばｒ0 〜ｒn-1 ，ｗ0 〜ｗ
n-1 ，等のＤＦＦを設けて、演算器全体の動作タイミン
グを常に一定とする。パリティを演算する際には、水平
方向に内符号長毎にデータを順次入力する。入力が完了
した時点で各ＲＡＭに外符号のパリティが格納される。
格納されたパリティは、ＳＷ Ｃｏｎｔ信号に従って２
個のスイッチ（１５、１６）が切替えられることによ
り、出力される。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばディジタ
ルビデオ信号記録装置等に使用される、リードソロモン
符号の誤り訂正符号演算器に関する。
ルビデオ信号記録装置等に使用される、リードソロモン
符号の誤り訂正符号演算器に関する。
【０００２】
【従来の技術】一般に使用されるリードソロモン符号の
誤り訂正符号演算器１１０の構成の一例を図１２に示
す。ＳＷ Ｃｏｎｔ信号がアクティブとされる後述の場
合以外には、スイッチ１０５および１０６は、図１２に
示すように設定されている。符号化されるべき入力デー
タの内、最初の１シンボル（例えば１バイト）のデータ
に基づいて以下のような初期化が行われる。最初のデー
タが入力される時点で、各セレクタ１０４1 〜１０４
n-1に初期化信号が供給される。初期化信号が供給され
る期間には、各セレクタ１０４1 〜１０４ n-1が各マト
リクス演算器１００1〜１００ n-1の出力をそのまま後
段に供給する。また、セレクタ１０４ nは、００ｈを排
他的論理和を演算するエクスクルーシブＯＲゲート（以
下、ＥＸ−ＯＲゲートと表記する）１０３ nに供給す
る。
誤り訂正符号演算器１１０の構成の一例を図１２に示
す。ＳＷ Ｃｏｎｔ信号がアクティブとされる後述の場
合以外には、スイッチ１０５および１０６は、図１２に
示すように設定されている。符号化されるべき入力デー
タの内、最初の１シンボル（例えば１バイト）のデータ
に基づいて以下のような初期化が行われる。最初のデー
タが入力される時点で、各セレクタ１０４1 〜１０４
n-1に初期化信号が供給される。初期化信号が供給され
る期間には、各セレクタ１０４1 〜１０４ n-1が各マト
リクス演算器１００1〜１００ n-1の出力をそのまま後
段に供給する。また、セレクタ１０４ nは、００ｈを排
他的論理和を演算するエクスクルーシブＯＲゲート（以
下、ＥＸ−ＯＲゲートと表記する）１０３ nに供給す
る。
【０００３】従って、最初の入力データがそのままフィ
ードバックデータとして各マトリクス演算器１００1 〜
１００ n-1に供給される。そして、最初の入力データに
基づく演算結果がそのまま各レジスタ１０１1 〜１０１
n-1に供給される。
ードバックデータとして各マトリクス演算器１００1 〜
１００ n-1に供給される。そして、最初の入力データに
基づく演算結果がそのまま各レジスタ１０１1 〜１０１
n-1に供給される。
【０００４】以上のような初期化が完了すると、後続の
各入力データが順次、最終段のＥＸ−ＯＲゲート１０３
nに供給される。また、ＥＸ−ＯＲゲート１０３ nは、
最終段のレジスタ１０４ nの出力を供給される。そし
て、ＥＸ−ＯＲゲート１０３ nは、２個目以降の各入力
データと、最終段のレジスタの出力とのＥＸ−ＯＲを演
算し、演算結果をフィードバックデータとして出力す
る。
各入力データが順次、最終段のＥＸ−ＯＲゲート１０３
nに供給される。また、ＥＸ−ＯＲゲート１０３ nは、
最終段のレジスタ１０４ nの出力を供給される。そし
て、ＥＸ−ＯＲゲート１０３ nは、２個目以降の各入力
データと、最終段のレジスタの出力とのＥＸ−ＯＲを演
算し、演算結果をフィードバックデータとして出力す
る。
【０００５】以上のような初期化および誤り訂正符号の
演算の過程において、符号化されるべき入力データは、
スイッチ１０６を介してそのまま後段のデータ処理手段
にも供給される。符号化されるべき入力データについ
て、このような処理が完了した時点において付加される
べきパリティが各レジスタに保持されている。
演算の過程において、符号化されるべき入力データは、
スイッチ１０６を介してそのまま後段のデータ処理手段
にも供給される。符号化されるべき入力データについ
て、このような処理が完了した時点において付加される
べきパリティが各レジスタに保持されている。
【０００６】そこで、ＳＷ Ｃｏｎｔ信号がアクティブ
とされると、スイッチ１０５が図１２に示した設定から
切替えられて００ｈ（ｈは１６進数を意味する）がフィ
ードバックデータとされる。各マトリクス演算器１００
1 〜１００ n-1に供給されるフィードバックデータが０
０ｈとされると、００ｈが出力される。従って、各マト
リクス演算器１００1 〜１００ n-1の出力と、前段のレ
ジスタの出力とに基づいて動作する最終段以外のＥＸ−
ＯＲゲート１０３1 〜１０３ n-1は、常に前段のレジス
タの出力をそのまま出力することになる。すなわち、こ
の場合には、各レジスタ１０１1 〜１０１ nが単にシフ
トレジスタを構成する。
とされると、スイッチ１０５が図１２に示した設定から
切替えられて００ｈ（ｈは１６進数を意味する）がフィ
ードバックデータとされる。各マトリクス演算器１００
1 〜１００ n-1に供給されるフィードバックデータが０
０ｈとされると、００ｈが出力される。従って、各マト
リクス演算器１００1 〜１００ n-1の出力と、前段のレ
ジスタの出力とに基づいて動作する最終段以外のＥＸ−
ＯＲゲート１０３1 〜１０３ n-1は、常に前段のレジス
タの出力をそのまま出力することになる。すなわち、こ
の場合には、各レジスタ１０１1 〜１０１ nが単にシフ
トレジスタを構成する。
【０００７】また、ＳＷ Ｃｏｎｔ信号がアクティブと
されると、スイッチ１０６が最終段のレジスタ１０４n
の出力を後段に出力するように切替えられることによ
り、付加されるべきパリティが順次後段に出力され、訂
正符号を構成する。
されると、スイッチ１０６が最終段のレジスタ１０４n
の出力を後段に出力するように切替えられることによ
り、付加されるべきパリティが順次後段に出力され、訂
正符号を構成する。
【０００８】パリティを付加するためには、レジスタか
らの出力をセレクタで選択するようにした回路構成を使
用しても良い。但し、セレクタの規模を縮小し、また、
パリティの数の変更にも簡単に対処できるという利点を
有することから、図１２に示したような回路構成が多く
用いられてきた。
らの出力をセレクタで選択するようにした回路構成を使
用しても良い。但し、セレクタの規模を縮小し、また、
パリティの数の変更にも簡単に対処できるという利点を
有することから、図１２に示したような回路構成が多く
用いられてきた。
【０００９】ところで、ディジタルデータの誤り訂正を
行うために、一般的には、積符号、すなわち内符号およ
び外符号の符号化をデータ対して行う符号化方法が用い
られる。データが通常の画素データである場合には、ま
ず、外符号のパリティを付加し、その後、内符号の符号
化のためにデータ配列を変換してから内符号のパリティ
を付加する。そして、この時のデータ配列のまま記録を
行う。
行うために、一般的には、積符号、すなわち内符号およ
び外符号の符号化をデータ対して行う符号化方法が用い
られる。データが通常の画素データである場合には、ま
ず、外符号のパリティを付加し、その後、内符号の符号
化のためにデータ配列を変換してから内符号のパリティ
を付加する。そして、この時のデータ配列のまま記録を
行う。
【００１０】再生時における誤り訂正は，以下のように
行われる。まず、再生データの内符号に基づく誤り訂正
がなされる。その後、外符号に基づく誤り訂正を行うた
めにデータ配列を変換してから、外符号に基づく誤り訂
正を行う。外符号に基づく誤り訂正が完了した時点で、
以前のデータ配列に復元される。従って、記録および再
生を通じて、データ配列が２度変換される。
行われる。まず、再生データの内符号に基づく誤り訂正
がなされる。その後、外符号に基づく誤り訂正を行うた
めにデータ配列を変換してから、外符号に基づく誤り訂
正を行う。外符号に基づく誤り訂正が完了した時点で、
以前のデータ配列に復元される。従って、記録および再
生を通じて、データ配列が２度変換される。
【００１１】
【発明が解決しようとする課題】ところで、符号化され
るべき元のデータが圧縮されたものである場合には、元
のデータが圧縮方法に関連する、例えば１ブロック等の
単位毎に意味を持つので、内符号および外符号の付加、
およびそれらに基づく誤り訂正がより複雑な処理とな
る。
るべき元のデータが圧縮されたものである場合には、元
のデータが圧縮方法に関連する、例えば１ブロック等の
単位毎に意味を持つので、内符号および外符号の付加、
およびそれらに基づく誤り訂正がより複雑な処理とな
る。
【００１２】記録時の誤り訂正符号の符号化を行う場合
においては、まず、データ配列を垂直方向に変換してか
ら外符号のパリティを付加する。その後、内符号の符号
化のためにデータ配列を水平方向に変換して、ブロック
等の単位毎に内符号のパリティを付加する。そして、内
符号の符号系列の順序で記録を行う。
においては、まず、データ配列を垂直方向に変換してか
ら外符号のパリティを付加する。その後、内符号の符号
化のためにデータ配列を水平方向に変換して、ブロック
等の単位毎に内符号のパリティを付加する。そして、内
符号の符号系列の順序で記録を行う。
【００１３】再生時における誤り訂正は，以下のように
行われる。まず、再生データの内符号に基づく誤り訂正
がなされる。その後、外符号に基づく誤り訂正を行うた
めにデータ配列を変換してから、外符号に基づく誤り訂
正を行う。さらに、誤り訂正符号を付加する以前のデー
タ配列に戻すためにデータ配列を変換する必要が生じ
る。以上のような記録および再生の過程を通じて、デー
タ配列が４度変換されることになる。
行われる。まず、再生データの内符号に基づく誤り訂正
がなされる。その後、外符号に基づく誤り訂正を行うた
めにデータ配列を変換してから、外符号に基づく誤り訂
正を行う。さらに、誤り訂正符号を付加する以前のデー
タ配列に戻すためにデータ配列を変換する必要が生じ
る。以上のような記録および再生の過程を通じて、デー
タ配列が４度変換されることになる。
【００１４】このように、元のデータが圧縮されたもの
である場合には、元のデータが通常の画素データである
場合に比べて２倍のデータ配列変換を行う必要が生じ
る。また、データ配列変換を行うために、積符号を構成
するデータ容量を有する２個のＲＡＭ（Randan Access
Memory) がリードソロモン符号の誤り訂正符号演算器内
に設けられる必要がある。さらに、データ配列変換によ
って生じるデータ処理の遅延も積符号長の２倍となる。
である場合には、元のデータが通常の画素データである
場合に比べて２倍のデータ配列変換を行う必要が生じ
る。また、データ配列変換を行うために、積符号を構成
するデータ容量を有する２個のＲＡＭ（Randan Access
Memory) がリードソロモン符号の誤り訂正符号演算器内
に設けられる必要がある。さらに、データ配列変換によ
って生じるデータ処理の遅延も積符号長の２倍となる。
【００１５】従って、この発明の目的は、データ配列変
換を行わずに積符号の符号化を行うことが可能な誤り訂
正符号演算器を提供することにある。
換を行わずに積符号の符号化を行うことが可能な誤り訂
正符号演算器を提供することにある。
【００１６】
【課題を解決するための手段】請求項１の発明は、リー
ドソロモン符号の誤り訂正符号演算器において、メモリ
ーと、マトリクス演算器と、排他的論理和回路とを有す
るモジュールを所定個数縦続接続し、モジュール相互の
接続部分に少なくとも１個のレジスタを介在させるよう
にしたことを特徴とする誤り訂正符号演算器である。
ドソロモン符号の誤り訂正符号演算器において、メモリ
ーと、マトリクス演算器と、排他的論理和回路とを有す
るモジュールを所定個数縦続接続し、モジュール相互の
接続部分に少なくとも１個のレジスタを介在させるよう
にしたことを特徴とする誤り訂正符号演算器である。
【００１７】請求項２の発明は、リードソロモン符号の
内符号およびリードソロモン符号の外符号によって、各
シンボルを２重に符号化する積符号形式を使用して誤り
訂正符号化を行う誤り訂正符号演算器において、インタ
ーリーブ長のシンボル数分またはそれと同程度の容量を
有するメモリーを所定個数有し、所定個数のパリティを
演算することを特徴とする誤り訂正符号演算器である。
以上のような発明によれば、水平／垂直のデータ配列変
換を行わずに積符号の符号化を行うことを可能とするこ
とができる。
内符号およびリードソロモン符号の外符号によって、各
シンボルを２重に符号化する積符号形式を使用して誤り
訂正符号化を行う誤り訂正符号演算器において、インタ
ーリーブ長のシンボル数分またはそれと同程度の容量を
有するメモリーを所定個数有し、所定個数のパリティを
演算することを特徴とする誤り訂正符号演算器である。
以上のような発明によれば、水平／垂直のデータ配列変
換を行わずに積符号の符号化を行うことを可能とするこ
とができる。
【００１８】
【発明の実施の形態】従来技術における問題点を解消す
る方法の一つとして、各マトリクス演算器の間に複数個
のレジスタを設ける構成により、データ配列変換を行わ
ずに複数系列の符号をインターリーブして生成すること
が行われている。例えば、図１に示すように、各マトリ
クス演算器の間に各々２個のレジスタを縦続接続する構
成によって、データ配列変換を行わずに２系列の外符号
を生成することができる。すなわち、レジスタ２０１0
〜２０１n に、１系列の外符号についての演算結果が格
納され、レジスタ２０２0 〜２０２n に演算された他の
１系列についての演算結果が格納されるようになされ
る。
る方法の一つとして、各マトリクス演算器の間に複数個
のレジスタを設ける構成により、データ配列変換を行わ
ずに複数系列の符号をインターリーブして生成すること
が行われている。例えば、図１に示すように、各マトリ
クス演算器の間に各々２個のレジスタを縦続接続する構
成によって、データ配列変換を行わずに２系列の外符号
を生成することができる。すなわち、レジスタ２０１0
〜２０１n に、１系列の外符号についての演算結果が格
納され、レジスタ２０２0 〜２０２n に演算された他の
１系列についての演算結果が格納されるようになされ
る。
【００１９】さらに、より多系列の外符号を生成するた
めには、図２に示すように、各マトリクス演算器の間の
レジスタをＲＡＭによって構成することにより、信号の
多重度を大きくすることが有効である。
めには、図２に示すように、各マトリクス演算器の間の
レジスタをＲＡＭによって構成することにより、信号の
多重度を大きくすることが有効である。
【００２０】この発明の理解を容易とするために、従来
の符号演算器を使用して積符号の符号化を行う方法につ
いて図３を参照して説明する。まず、入力データがデー
タ配列変換用ＲＡＭ４００に水平方向に順次書込まれ
る。書込みが完了した後、データが垂直方向に順次読出
されて外符号演算器４０１に供給される。このようにし
て外符号の符号化、すなわち垂直方向の符号化が行われ
る。
の符号演算器を使用して積符号の符号化を行う方法につ
いて図３を参照して説明する。まず、入力データがデー
タ配列変換用ＲＡＭ４００に水平方向に順次書込まれ
る。書込みが完了した後、データが垂直方向に順次読出
されて外符号演算器４０１に供給される。このようにし
て外符号の符号化、すなわち垂直方向の符号化が行われ
る。
【００２１】次に、外符号演算器４０１の出力がデータ
配列変換用ＲＡＭ４０２に垂直方向に順次書込まれ、書
込みが完了してから書込み方向とは反対方向に、すなわ
ち水平方向に順次読出されて内符号演算器４０３に供給
される。このようにして内符号の符号化、すなわち水平
方向の符号化が行われる。以上のようにして、積符号の
符号化が完了する。ここで外符号演算器４０１および内
符号演算器４０３としては、例えば図１２に示した符号
演算器１１０等を使用することができる。
配列変換用ＲＡＭ４０２に垂直方向に順次書込まれ、書
込みが完了してから書込み方向とは反対方向に、すなわ
ち水平方向に順次読出されて内符号演算器４０３に供給
される。このようにして内符号の符号化、すなわち水平
方向の符号化が行われる。以上のようにして、積符号の
符号化が完了する。ここで外符号演算器４０１および内
符号演算器４０３としては、例えば図１２に示した符号
演算器１１０等を使用することができる。
【００２２】このような符号化方法においては、データ
配列変換用ＲＡＭ４００は、図４において斜線で示す入
力データ分の容量を有する必要がある。また、データ配
列変換用ＲＡＭ４０２は、かかる入力データ分の容量
と、図４において網目を付したて示す部分である外符号
分の容量との和を有する必要がある。従って、データ配
列変換を行うために、符号演算器全体として積符号の１
単位に含まれる入力データの略２倍の容量のＲＡＭが必
要とされる。
配列変換用ＲＡＭ４００は、図４において斜線で示す入
力データ分の容量を有する必要がある。また、データ配
列変換用ＲＡＭ４０２は、かかる入力データ分の容量
と、図４において網目を付したて示す部分である外符号
分の容量との和を有する必要がある。従って、データ配
列変換を行うために、符号演算器全体として積符号の１
単位に含まれる入力データの略２倍の容量のＲＡＭが必
要とされる。
【００２３】一方、図２に示したような構成、すなわ
ち、各マトリクス演算器の間に垂直方向の符号生成用の
ＲＡＭを有する構成の符号演算器を使用して、積符号の
符号化を行う方法について図５を参照して説明する。入
力データは、そのままの配列で順次、外符号演算器５０
１に供給される。外符号演算器５０１は、積符号の１単
位に相当する入力データの供給が完了した時点で外符号
の符号化を完了する。外符号演算器５０１の出力がその
ままの配列でが内符号演算器５０２に供給され、内符号
の符号化が行われる。
ち、各マトリクス演算器の間に垂直方向の符号生成用の
ＲＡＭを有する構成の符号演算器を使用して、積符号の
符号化を行う方法について図５を参照して説明する。入
力データは、そのままの配列で順次、外符号演算器５０
１に供給される。外符号演算器５０１は、積符号の１単
位に相当する入力データの供給が完了した時点で外符号
の符号化を完了する。外符号演算器５０１の出力がその
ままの配列でが内符号演算器５０２に供給され、内符号
の符号化が行われる。
【００２４】以上のようにして積符号の符号化が完了す
る。ここで外符号演算器５０１としては、例えば図２に
示した符号演算器３１０等が使用される。また、内符号
演算器としては、例えば図１２に示した符号演算器１１
０等が使用されれば良い。
る。ここで外符号演算器５０１としては、例えば図２に
示した符号演算器３１０等が使用される。また、内符号
演算器としては、例えば図１２に示した符号演算器１１
０等が使用されれば良い。
【００２５】このような符号化方法においては、データ
配列変換用のＲＡＭが不必要とされる。そして、外符号
演算器５０１中の垂直方向の符号生成用のＲＡＭが図６
において斜線で示す外符号分の容量を有するものとされ
れば良い。従って，このような符号化方法においては、
ＡＳＩＣ（Application Specific Integrated Circuit)
の集積度の向上により、外部にＲＡＭを設けること無く
積符号の符号化を可能としている。
配列変換用のＲＡＭが不必要とされる。そして、外符号
演算器５０１中の垂直方向の符号生成用のＲＡＭが図６
において斜線で示す外符号分の容量を有するものとされ
れば良い。従って，このような符号化方法においては、
ＡＳＩＣ（Application Specific Integrated Circuit)
の集積度の向上により、外部にＲＡＭを設けること無く
積符号の符号化を可能としている。
【００２６】但し、このような方法においては、入力デ
ータと、最終段のレジスタ３０４nの出力に基づくＥＸ
−ＯＲゲート３０３の出力を供給される各マトリクス演
算器３００1 〜３００n-1 の演算結果が規定されたタイ
ミングで各ＲＡＭ３０１1 〜３０１n に供給される必要
がある。このため、ＡＳＩＣでの構成において、ＲＡＭ
３０１1 〜３０１n の配置条件によっては、配線長が長
くなり、データの伝達タイミングのずれ等が生じること
に起因する動作制限が生じる。
ータと、最終段のレジスタ３０４nの出力に基づくＥＸ
−ＯＲゲート３０３の出力を供給される各マトリクス演
算器３００1 〜３００n-1 の演算結果が規定されたタイ
ミングで各ＲＡＭ３０１1 〜３０１n に供給される必要
がある。このため、ＡＳＩＣでの構成において、ＲＡＭ
３０１1 〜３０１n の配置条件によっては、配線長が長
くなり、データの伝達タイミングのずれ等が生じること
に起因する動作制限が生じる。
【００２７】ところで、一般に、新規のＡＳＩＣについ
ては、コスト、性能等を考慮し、必要なプロセスを選択
して設計が行われる。設計上の制限の内、データ処理の
タイミングに係る制限は、ＡＳＩＣ内部のＲＡＭの動作
速度の条件に起因することが多い。また、選択したプロ
セスを最高速度のクロックスピードに従って実現するた
めには、内部ＲＡＭを高速に動作させる必要がある。
ては、コスト、性能等を考慮し、必要なプロセスを選択
して設計が行われる。設計上の制限の内、データ処理の
タイミングに係る制限は、ＡＳＩＣ内部のＲＡＭの動作
速度の条件に起因することが多い。また、選択したプロ
セスを最高速度のクロックスピードに従って実現するた
めには、内部ＲＡＭを高速に動作させる必要がある。
【００２８】さらに、最新の高速なプロセスを使用する
設計に当たっては、設計に要する期間の短縮が求められ
る場合が多い。このような状況の下では、ＡＳＩＣ内部
のＲＡＭの周辺におけるタイミング設計に充分な考慮が
なされないと、ＡＳＩＣ内部の各構成要素の配置および
それらの間の配線におけるタイミング設計に多くの時間
が費やされることになるという問題が生じる。
設計に当たっては、設計に要する期間の短縮が求められ
る場合が多い。このような状況の下では、ＡＳＩＣ内部
のＲＡＭの周辺におけるタイミング設計に充分な考慮が
なされないと、ＡＳＩＣ内部の各構成要素の配置および
それらの間の配線におけるタイミング設計に多くの時間
が費やされることになるという問題が生じる。
【００２９】また、ＡＳＩＣの開発設計に当たって、こ
のような回路構成を前提とした場合には、特定の機能上
の要求、例えば外符号の符号化におけるパリティ数の増
加、およびＡＳＩＣ全体の動作速度の向上等に応じられ
ないことがある。
のような回路構成を前提とした場合には、特定の機能上
の要求、例えば外符号の符号化におけるパリティ数の増
加、およびＡＳＩＣ全体の動作速度の向上等に応じられ
ないことがある。
【００３０】ところで、ＡＳＩＣではなく、ディスクリ
ートな回路構成を使用して積符号の符号化を行うこと
は、配線の引回し、フィードバックデータのバッファリ
ング、および回路内のＲＡＭ周辺のタイミング条件等の
問題が大きいため、ほとんど行われない。
ートな回路構成を使用して積符号の符号化を行うこと
は、配線の引回し、フィードバックデータのバッファリ
ング、および回路内のＲＡＭ周辺のタイミング条件等の
問題が大きいため、ほとんど行われない。
【００３１】上述したような問題点を解消するための構
成を有する、この発明の実施の一形態について図７およ
び図８を参照して説明する。図７および図８は、記載ス
ペースの都合により、２個の図に分けて記載したもので
あり、両者が一体として１個のブロック図を表現してい
る。この発明の実施の一形態である誤り訂正符号演算器
は、マトリクス演算器、ＥＸ−ＯＲゲート、セレクタお
よびＲＡＭ並びにレジスタ、例えばＤタイプフリップフ
ロップ（以下、ＤＦＦと表記する）を有するモジュール
Ｍ0 、モジュールＭ1 ・・・モジュールＭn-2 までの
（ｎ−１）個のモジュールを有する。また、最終段のモ
ジュールＭn-1 は，マトリクス演算器およびＲＡＭを有
するものとされる。
成を有する、この発明の実施の一形態について図７およ
び図８を参照して説明する。図７および図８は、記載ス
ペースの都合により、２個の図に分けて記載したもので
あり、両者が一体として１個のブロック図を表現してい
る。この発明の実施の一形態である誤り訂正符号演算器
は、マトリクス演算器、ＥＸ−ＯＲゲート、セレクタお
よびＲＡＭ並びにレジスタ、例えばＤタイプフリップフ
ロップ（以下、ＤＦＦと表記する）を有するモジュール
Ｍ0 、モジュールＭ1 ・・・モジュールＭn-2 までの
（ｎ−１）個のモジュールを有する。また、最終段のモ
ジュールＭn-1 は，マトリクス演算器およびＲＡＭを有
するものとされる。
【００３２】各モジュール内のＲＡＭ１１0 〜１１n-1
は、外符号のパリティの系列数だけ設けられている。従
って、図７および図８は、ｎ個のパリティからなる誤り
訂正符号を生成する構成を示しており、モジュール数も
ｎである。
は、外符号のパリティの系列数だけ設けられている。従
って、図７および図８は、ｎ個のパリティからなる誤り
訂正符号を生成する構成を示しており、モジュール数も
ｎである。
【００３３】さらに、各モジュール以外の構成要素とし
て、各モジュール内のＲＡＭに書込みアドレスおよび読
出しアドレスを指令するＲＡＭコントローラ１７、セレ
クタ１４、ＥＸ−ＯＲゲート１３、ＳＷ Ｃｏｎｔ信号
に従ってＥＸ−ＯＲゲート１３の出力と００ｈの内の何
れかをフィードバックデータとして出力するフィードバ
ックデータ選択スイッチ１５、および、ＳＷ Ｃｏｎｔ
信号に従って、入力データとセレクタ１４の出力の内の
一方を選択して、最終的な出力とする出力データ選択ス
イッチ１６が設けられている。また、初期化信号、フィ
ードバックデータ、演算処理過程のデータ、読出しアド
レス信号および書込みアドレス信号の伝達経路上に、そ
れぞれ、ＤＦＦｉｎ１０，ｆｄ１０，ｄ１０，ｒ１０お
よびｗ１０が設けられている。
て、各モジュール内のＲＡＭに書込みアドレスおよび読
出しアドレスを指令するＲＡＭコントローラ１７、セレ
クタ１４、ＥＸ−ＯＲゲート１３、ＳＷ Ｃｏｎｔ信号
に従ってＥＸ−ＯＲゲート１３の出力と００ｈの内の何
れかをフィードバックデータとして出力するフィードバ
ックデータ選択スイッチ１５、および、ＳＷ Ｃｏｎｔ
信号に従って、入力データとセレクタ１４の出力の内の
一方を選択して、最終的な出力とする出力データ選択ス
イッチ１６が設けられている。また、初期化信号、フィ
ードバックデータ、演算処理過程のデータ、読出しアド
レス信号および書込みアドレス信号の伝達経路上に、そ
れぞれ、ＤＦＦｉｎ１０，ｆｄ１０，ｄ１０，ｒ１０お
よびｗ１０が設けられている。
【００３４】フィードバックデータ選択スイッチ１５お
よび出力データ選択スイッチ１６は、ＳＷＣｏｎｔ信号
がアクティブとされる後述の場合以外には、図７に示し
たように設定されている。このような設定によれば、Ｅ
Ｘ−ＯＲゲート１３の出力がフィードバックデータとさ
れ、また、入力データは、ＥＸ−ＯＲゲート１３に供給
されると共に、出力データ選択スイッチ１６を介して例
えば図５中の内符号演算器５０２等の後段のデータ処理
手段に供給される。
よび出力データ選択スイッチ１６は、ＳＷＣｏｎｔ信号
がアクティブとされる後述の場合以外には、図７に示し
たように設定されている。このような設定によれば、Ｅ
Ｘ−ＯＲゲート１３の出力がフィードバックデータとさ
れ、また、入力データは、ＥＸ−ＯＲゲート１３に供給
されると共に、出力データ選択スイッチ１６を介して例
えば図５中の内符号演算器５０２等の後段のデータ処理
手段に供給される。
【００３５】また、動作に必要とされる、以下のような
信号を伝達するための配線がなされている。まず、初期
化信号がモジュール０〜モジュール（ｎ−２）内の各セ
レクタにそれぞれ供給される。また、フィードバックデ
ータ選択スイッチ１５の出力としてのフィードバックデ
ータがモジュールＭ0 〜モジュールＭn-1 内の各ＥＸ−
ＯＲゲートにそれぞれ供給される。さらに、上述のＲＡ
Ｍコントローラが生成する書込みアドレス信号並びに読
出しアドレス信号がモジュールＭ0 〜モジュールＭn-1
内の各ＲＡＭにそれぞれ供給される。
信号を伝達するための配線がなされている。まず、初期
化信号がモジュール０〜モジュール（ｎ−２）内の各セ
レクタにそれぞれ供給される。また、フィードバックデ
ータ選択スイッチ１５の出力としてのフィードバックデ
ータがモジュールＭ0 〜モジュールＭn-1 内の各ＥＸ−
ＯＲゲートにそれぞれ供給される。さらに、上述のＲＡ
Ｍコントローラが生成する書込みアドレス信号並びに読
出しアドレス信号がモジュールＭ0 〜モジュールＭn-1
内の各ＲＡＭにそれぞれ供給される。
【００３６】次に，この発明の実施の一形態において設
けられるＤＦＦの配置について説明する。まず、モジュ
ールＭ0 〜モジュールＭn-2 までの（ｎ−１）個の各モ
ジュール内においては、ＥＸ−ＯＲゲート、セレクタお
よびＲＡＭを介するデータ処理経路において、ＥＸ−Ｏ
Ｒゲートの前段、セレクタの後段（すなわちＲＡＭの前
段）およびＲＡＭの後段にそれぞれＤＦＦが設けられ
る。例えばモジュール０においては、ＥＸ−ＯＲゲート
の前段にＤＦＦｒ0 ａが設けられ、また、セレクタ１４
0 の後段（すなわちＲＡＭ１１0 の前段）にＤＦＦｒ0
ｂが設けられる。さらに、ＲＡＭ１１0 の後段にＤＦＦ
ｒ0 ｃが設けられる。
けられるＤＦＦの配置について説明する。まず、モジュ
ールＭ0 〜モジュールＭn-2 までの（ｎ−１）個の各モ
ジュール内においては、ＥＸ−ＯＲゲート、セレクタお
よびＲＡＭを介するデータ処理経路において、ＥＸ−Ｏ
Ｒゲートの前段、セレクタの後段（すなわちＲＡＭの前
段）およびＲＡＭの後段にそれぞれＤＦＦが設けられ
る。例えばモジュール０においては、ＥＸ−ＯＲゲート
の前段にＤＦＦｒ0 ａが設けられ、また、セレクタ１４
0 の後段（すなわちＲＡＭ１１0 の前段）にＤＦＦｒ0
ｂが設けられる。さらに、ＲＡＭ１１0 の後段にＤＦＦ
ｒ0 ｃが設けられる。
【００３７】一方、モジュールＭn-1 にはＥＸ−ＯＲゲ
ートが設けられていないので、ＲＡＭ１１n-1 の前段お
よび後段にＤＦＦｒn-1 ａおよびｒn-1 ｂが設けられ
る。
ートが設けられていないので、ＲＡＭ１１n-1 の前段お
よび後段にＤＦＦｒn-1 ａおよびｒn-1 ｂが設けられ
る。
【００３８】このようにＤＦＦを配置したデータ処理経
路上での各処理過程のタイミングと、データ処理に関連
する他の信号等とのタイミングとを合わせるために、他
の信号等の伝達経路上にもＤＦＦが設けられる。
路上での各処理過程のタイミングと、データ処理に関連
する他の信号等とのタイミングとを合わせるために、他
の信号等の伝達経路上にもＤＦＦが設けられる。
【００３９】まず、モジュールＭ0 〜モジュールＭn-2
内の各セレクタに供給される、初期化信号の伝達経路上
にモジュール当たり２個のＤＦＦが設けられる。例え
ば、モジュール０内には、ＤＦＦｉｎ0 ａおよびｉｎ0
ｂが設けられる。
内の各セレクタに供給される、初期化信号の伝達経路上
にモジュール当たり２個のＤＦＦが設けられる。例え
ば、モジュール０内には、ＤＦＦｉｎ0 ａおよびｉｎ0
ｂが設けられる。
【００４０】また、モジュールＭ0 〜モジュールＭn-2
内の各ＥＸ−ＯＲゲートに供給される、フィードバック
データの伝達経路上にもモジュール当たり２個のＤＦＦ
が設けられる。例えば、モジュール０内には、ＤＦＦｆ
ｄ0 ａおよびｆｄ0 ｂが設けられる。但し、モジュール
Ｍn-1 内のフィードバックデータの伝達経路上には、Ｄ
ＦＦｆｄn-1 のみが設けられる。
内の各ＥＸ−ＯＲゲートに供給される、フィードバック
データの伝達経路上にもモジュール当たり２個のＤＦＦ
が設けられる。例えば、モジュール０内には、ＤＦＦｆ
ｄ0 ａおよびｆｄ0 ｂが設けられる。但し、モジュール
Ｍn-1 内のフィードバックデータの伝達経路上には、Ｄ
ＦＦｆｄn-1 のみが設けられる。
【００４１】一方、モジュールＭ0 〜モジュールＭn-2
内の各ＲＡＭに供給される、書込みアドレス信号および
読出しアドレス信号の供給経路上にもモジュール当たり
２個のＤＦＦが設けられる。例えば、モジュール０内に
は、書込みアドレス信号に対してＤＦＦｒ0 ａおよびｒ
0 ｂが設けられ、読出しアドレス信号に対してＤＦＦｗ
0 ａおよびｗ0 ｂが設けられる。但し、モジュールＭ
n-1 内には、書込みアドレス信号に対してＤＦＦｒn-1
が設けられ、読出しアドレス信号に対してＤＦＦｗn-1
が設けられる。
内の各ＲＡＭに供給される、書込みアドレス信号および
読出しアドレス信号の供給経路上にもモジュール当たり
２個のＤＦＦが設けられる。例えば、モジュール０内に
は、書込みアドレス信号に対してＤＦＦｒ0 ａおよびｒ
0 ｂが設けられ、読出しアドレス信号に対してＤＦＦｗ
0 ａおよびｗ0 ｂが設けられる。但し、モジュールＭ
n-1 内には、書込みアドレス信号に対してＤＦＦｒn-1
が設けられ、読出しアドレス信号に対してＤＦＦｗn-1
が設けられる。
【００４２】以上のようにＤＦＦを配置した構成によ
り、各モジュールは、ＲＡＭの速度能力を最大限に引き
出すための配慮がなされた配置の単位となる。
り、各モジュールは、ＲＡＭの速度能力を最大限に引き
出すための配慮がなされた配置の単位となる。
【００４３】かかる構成による動作について説明する。
まず、各信号に付記したアルファベットと数字の組み合
わせ（点線で囲んだもの）は、入力信号Ｄ０に対する各
信号の時間位相を表現している。アルファベットは、Ｉ
ＮＩＴ：初期化信号，ＦＤ：フィードバックデータ、
Ｄ：演算処理過程のデータ，Ｒ：読出しアドレス信号、
Ｗ：書込みアドレス信号をそれぞれ表現している。
まず、各信号に付記したアルファベットと数字の組み合
わせ（点線で囲んだもの）は、入力信号Ｄ０に対する各
信号の時間位相を表現している。アルファベットは、Ｉ
ＮＩＴ：初期化信号，ＦＤ：フィードバックデータ、
Ｄ：演算処理過程のデータ，Ｒ：読出しアドレス信号、
Ｗ：書込みアドレス信号をそれぞれ表現している。
【００４４】従って、例えばＤ１は、Ｄ０に対して１ク
ロック遅れた演算処理過程のデータを表現し、また、例
えばＲ−２は、読出しアドレス信号が入力信号Ｄ０に対
して２クロック進んでいることを表現している。さら
に、例えばＦＤ２×（ｎ−１）＋２は、｛２×（ｎ−
１）＋２｝クロック遅れたフィードバックデータを表現
している。
ロック遅れた演算処理過程のデータを表現し、また、例
えばＲ−２は、読出しアドレス信号が入力信号Ｄ０に対
して２クロック進んでいることを表現している。さら
に、例えばＦＤ２×（ｎ−１）＋２は、｛２×（ｎ−
１）＋２｝クロック遅れたフィードバックデータを表現
している。
【００４５】上述したような積符号の符号化を正しく行
うためには、各モジュールについて、マトリクス演算器
に入力されるフィードバックデータと、ＲＡＭに入力さ
れる演算処理過程の信号とが同一の遅延を有するように
すれば良い。実際、図７および図８に示したブロック図
には、このような入力がなされるようにＤＦＦが配置さ
れている。例えばモジュールＭ0 については、マトリク
ス演算器１０0 にＦＤ２が入力され、また、ＥＸ−ＯＲ
ゲート１３0 にＤ２が入力される。
うためには、各モジュールについて、マトリクス演算器
に入力されるフィードバックデータと、ＲＡＭに入力さ
れる演算処理過程の信号とが同一の遅延を有するように
すれば良い。実際、図７および図８に示したブロック図
には、このような入力がなされるようにＤＦＦが配置さ
れている。例えばモジュールＭ0 については、マトリク
ス演算器１０0 にＦＤ２が入力され、また、ＥＸ−ＯＲ
ゲート１３0 にＤ２が入力される。
【００４６】符号化すべき入力データが実際に入力され
た場合の処理について説明する。例えば１バイトの先頭
のデータが入力されると、初期化信号がセレクタ１４に
供給される。初期化信号が供給される期間には、セレク
タ１４0 〜１４n-2 の出力が００ｈとされる。このた
め、ＥＸ−ＯＲゲート１３の出力は、入力データそのも
のとなる。後述する、パリティの演算が完了した後のパ
リティ送出時以外には、フィードバックデータ選択スイ
ッチ１５がＥＸ−ＯＲゲート１３の出力をフィードバッ
クデータとして各モジュールに供給するようになされて
いる。従って、先頭のデータがセレクタ１４0 〜１４
n-2 にそれぞれ遅延されて供給されることになる。
た場合の処理について説明する。例えば１バイトの先頭
のデータが入力されると、初期化信号がセレクタ１４に
供給される。初期化信号が供給される期間には、セレク
タ１４0 〜１４n-2 の出力が００ｈとされる。このた
め、ＥＸ−ＯＲゲート１３の出力は、入力データそのも
のとなる。後述する、パリティの演算が完了した後のパ
リティ送出時以外には、フィードバックデータ選択スイ
ッチ１５がＥＸ−ＯＲゲート１３の出力をフィードバッ
クデータとして各モジュールに供給するようになされて
いる。従って、先頭のデータがセレクタ１４0 〜１４
n-2 にそれぞれ遅延されて供給されることになる。
【００４７】また、初期化信号は、セレクタ１４0 〜１
４n-2 にそれぞれ遅延されて供給される。初期化信号が
供給される期間には、セレクタ１４0 〜１４n-2 の出力
がセレクタ１４0 〜１４n-2 の前段のマトリクス演算器
１０0 〜１０n-2 からの入力そのものとされる。このた
め、ＲＡＭ１１0 〜１１n-2 には、入力データに基づく
マトリクス演算器１０0 〜１０n-2 の演算結果がそのま
ま入力されて内部が初期化される。
４n-2 にそれぞれ遅延されて供給される。初期化信号が
供給される期間には、セレクタ１４0 〜１４n-2 の出力
がセレクタ１４0 〜１４n-2 の前段のマトリクス演算器
１０0 〜１０n-2 からの入力そのものとされる。このた
め、ＲＡＭ１１0 〜１１n-2 には、入力データに基づく
マトリクス演算器１０0 〜１０n-2 の演算結果がそのま
ま入力されて内部が初期化される。
【００４８】具体的には、例えば、先頭のデータは、２
クロック後にフィードバックデータＦＤ２としてモジュ
ールＭ0 内のマトリクス演算器１０0 に入力される。マ
トリクス演算器１０0 の出力がセレクタ１４0 に供給さ
れる。セレクタ１４0 には、ＥＸ−ＯＲゲート１３0 の
出力も供給されるが、初期化時には、セレクタ１４0に
ＩＮＩＴ２が供給されるので、セレクタ１４0 がマトリ
クス演算器１０0 の出力を選択して、後段のＤＦＦｄ0
ｂに出力する。ＤＦＦｄ0 ｂの出力が入力データに比べ
て３クロック遅延した演算処理過程のデータＤ３として
ＲＡＭ１１0 に供給される。
クロック後にフィードバックデータＦＤ２としてモジュ
ールＭ0 内のマトリクス演算器１０0 に入力される。マ
トリクス演算器１０0 の出力がセレクタ１４0 に供給さ
れる。セレクタ１４0 には、ＥＸ−ＯＲゲート１３0 の
出力も供給されるが、初期化時には、セレクタ１４0に
ＩＮＩＴ２が供給されるので、セレクタ１４0 がマトリ
クス演算器１０0 の出力を選択して、後段のＤＦＦｄ0
ｂに出力する。ＤＦＦｄ0 ｂの出力が入力データに比べ
て３クロック遅延した演算処理過程のデータＤ３として
ＲＡＭ１１0 に供給される。
【００４９】一方、ＲＡＭ１１0 には、３クロック遅延
した書込みアドレス信号Ｗ３が供給されるようになされ
ている。Ｗ３によって指令されるＲＡＭ１１0 上のアド
レスにＤ３が書込まれる。
した書込みアドレス信号Ｗ３が供給されるようになされ
ている。Ｗ３によって指令されるＲＡＭ１１0 上のアド
レスにＤ３が書込まれる。
【００５０】ここでは、モジュールＭ0 における初期化
処理について説明したが、上述したように各ＤＦＦが配
置されることにより、各モジュールＭ1 〜Ｍn-2 におい
ても同様な処理が行われる。すなわち、初期化信号、書
込みアドレス信号およびフィードバックデータは、何れ
も１モジュールを通過する毎に２クロック遅延させられ
ながら伝達されるので、何れのモジュールにおいてもマ
トリクス演算器に対する入力のタイミング、ＲＡＭに対
する書込みタイミングの入力信号に対する関係が一定と
される。最初の入力データに基づく初期化処理は、外符
号のパリティ系列数の略２倍のクロック数で終了する。
外符号の初期化の処理は、以後、内符号の符号長だけ続
けられる。
処理について説明したが、上述したように各ＤＦＦが配
置されることにより、各モジュールＭ1 〜Ｍn-2 におい
ても同様な処理が行われる。すなわち、初期化信号、書
込みアドレス信号およびフィードバックデータは、何れ
も１モジュールを通過する毎に２クロック遅延させられ
ながら伝達されるので、何れのモジュールにおいてもマ
トリクス演算器に対する入力のタイミング、ＲＡＭに対
する書込みタイミングの入力信号に対する関係が一定と
される。最初の入力データに基づく初期化処理は、外符
号のパリティ系列数の略２倍のクロック数で終了する。
外符号の初期化の処理は、以後、内符号の符号長だけ続
けられる。
【００５１】このような初期化は、外符号の符号化に係
る最初のデータ期間中行われる。すなわち、内符号長に
相当する期間、フィードバックデータが入力データその
ものとされる。
る最初のデータ期間中行われる。すなわち、内符号長に
相当する期間、フィードバックデータが入力データその
ものとされる。
【００５２】初期化が終了した後、初期化に係る最初の
入力データ以降の入力データが順次入力される。以下、
このような入力データに基づく演算処理について説明す
る。この場合、初期化が完了しているので、初期化信号
は生成されない。このため、各モジュールＭ0 ，Ｍ1 ・
・・Ｍn-2 内のセレクタ１４0 ，１４1 ・・・１４n-2
が何れも前段のＥＸ−ＯＲゲート１３0 ，１３1 ・・・
１３n-2 の出力を選択して出力する。また、セレクタ１
４は、前段のＤＦＦｄ0 ｃの出力を出力する。
入力データ以降の入力データが順次入力される。以下、
このような入力データに基づく演算処理について説明す
る。この場合、初期化が完了しているので、初期化信号
は生成されない。このため、各モジュールＭ0 ，Ｍ1 ・
・・Ｍn-2 内のセレクタ１４0 ，１４1 ・・・１４n-2
が何れも前段のＥＸ−ＯＲゲート１３0 ，１３1 ・・・
１３n-2 の出力を選択して出力する。また、セレクタ１
４は、前段のＤＦＦｄ0 ｃの出力を出力する。
【００５３】初期化終了後の処理が的確に行われるため
には、初期化に係る最初の入力データ以降の入力データ
の入力が開始される時点において、ＲＡＭコントローラ
１７が入力データに比べて４クロック進んだ読取りアド
レス信号Ｒ−４を出力しなければならない。
には、初期化に係る最初の入力データ以降の入力データ
の入力が開始される時点において、ＲＡＭコントローラ
１７が入力データに比べて４クロック進んだ読取りアド
レス信号Ｒ−４を出力しなければならない。
【００５４】データの入力フォーマットが予め規定され
ている場合には、かかる入力フォーマットを前提とし
て、外符号の初期化に係る最初の入力データ以降の入力
データが入力され始める時点の４クロック前に、入力デ
ータと一致するタイミングで読取りアドレス信号Ｒ０を
出力すれば良い。一方、データの入力フォーマットが予
め規定されていない場合にも、所定の遅延回路等を用い
て入力データを４クロック遅延させてＡＳＩＣに入力さ
せる構成とすることにより、入力データに比べて４クロ
ック進んだ読取りアドレス信号Ｒ−４を容易に生成する
ことができる。
ている場合には、かかる入力フォーマットを前提とし
て、外符号の初期化に係る最初の入力データ以降の入力
データが入力され始める時点の４クロック前に、入力デ
ータと一致するタイミングで読取りアドレス信号Ｒ０を
出力すれば良い。一方、データの入力フォーマットが予
め規定されていない場合にも、所定の遅延回路等を用い
て入力データを４クロック遅延させてＡＳＩＣに入力さ
せる構成とすることにより、入力データに比べて４クロ
ック進んだ読取りアドレス信号Ｒ−４を容易に生成する
ことができる。
【００５５】この読出しアドレス信号Ｒ−４が２個のＤ
ＦＦ（ｒ１０およびｒ0 ａ）を通過することによってＲ
−２とされ、モジュールＭo のＲＡＭ１１0 に供給され
る。この結果、ＲＡＭ１１0 から演算処理過程のデータ
Ｄ−２が出力される。このＤ−２が２個のＤＦＦ（ｄ0
ｃおよびｄ１０）を通過することによって入力データＤ
０と位相が一致するデータＤ０’とされ、セレクタ１４
に供給される。この時には、初期化が既に完了している
ので初期化信号が供給されないため、セレクタ１４がデ
ータＤ０’をそのままＥＸ−ＯＲゲート１３に供給す
る。
ＦＦ（ｒ１０およびｒ0 ａ）を通過することによってＲ
−２とされ、モジュールＭo のＲＡＭ１１0 に供給され
る。この結果、ＲＡＭ１１0 から演算処理過程のデータ
Ｄ−２が出力される。このＤ−２が２個のＤＦＦ（ｄ0
ｃおよびｄ１０）を通過することによって入力データＤ
０と位相が一致するデータＤ０’とされ、セレクタ１４
に供給される。この時には、初期化が既に完了している
ので初期化信号が供給されないため、セレクタ１４がデ
ータＤ０’をそのままＥＸ−ＯＲゲート１３に供給す
る。
【００５６】ＥＸ−ＯＲゲート１３は、Ｄ０’と、入力
データＤ０とのＥＸ−ＯＲを演算する。そして、演算結
果がフィードバックデータＦＤ０とされる。フィードバ
ックデータＦＤ０が２個のＤＦＦ（ｆｄ１０およびｆｄ
0 ａ）を通過することによって２クロック遅延してＦＤ
２とされ、モジュールＭ0 内のマトリクス演算器１０0
に供給される。
データＤ０とのＥＸ−ＯＲを演算する。そして、演算結
果がフィードバックデータＦＤ０とされる。フィードバ
ックデータＦＤ０が２個のＤＦＦ（ｆｄ１０およびｆｄ
0 ａ）を通過することによって２クロック遅延してＦＤ
２とされ、モジュールＭ0 内のマトリクス演算器１０0
に供給される。
【００５７】マトリクス演算器１０0 によるマトリクス
演算結果がセレクタ１４0 と、ＥＸ−ＯＲゲート１３0
とに供給される。ＥＸ−ＯＲゲート１３0 は、マトリク
ス演算器１０0 の出力と、Ｄ２（後述するモジュールＭ
1 からのデータＤ１がＤＦＦｄ0 ａを通過したもの）と
のＥＸ−ＯＲを演算し、演算結果をセレクタ１４0 に出
力する。この時には、初期化信号がアクティブとされて
いないので、セレクタ１４0 がＥＸ−ＯＲゲート１３0
の出力を選択して出力する。
演算結果がセレクタ１４0 と、ＥＸ−ＯＲゲート１３0
とに供給される。ＥＸ−ＯＲゲート１３0 は、マトリク
ス演算器１０0 の出力と、Ｄ２（後述するモジュールＭ
1 からのデータＤ１がＤＦＦｄ0 ａを通過したもの）と
のＥＸ−ＯＲを演算し、演算結果をセレクタ１４0 に出
力する。この時には、初期化信号がアクティブとされて
いないので、セレクタ１４0 がＥＸ−ＯＲゲート１３0
の出力を選択して出力する。
【００５８】セレクタ１４0 の出力、すなわちＥＸ−Ｏ
Ｒゲート１３0 による演算結果は、ＤＦＦｄ0 ｃを通過
することによって１クロック遅延し、入力データに対し
て３クロック遅延した演算処理過程のデータＤ３とされ
てＲＡＭ１１0 に供給される。この時に、入力データに
対して３クロック遅延した書込みアドレス信号Ｗ３がＲ
ＡＭ１１0 に供給される。このＷ３の供給は、上述の読
出しアドレス信号Ｒ−２等と同様に、入力データフォー
マット等に関連してなされる。
Ｒゲート１３0 による演算結果は、ＤＦＦｄ0 ｃを通過
することによって１クロック遅延し、入力データに対し
て３クロック遅延した演算処理過程のデータＤ３とされ
てＲＡＭ１１0 に供給される。この時に、入力データに
対して３クロック遅延した書込みアドレス信号Ｗ３がＲ
ＡＭ１１0 に供給される。このＷ３の供給は、上述の読
出しアドレス信号Ｒ−２等と同様に、入力データフォー
マット等に関連してなされる。
【００５９】モジュールＭ1 からモジュールＭ0 に供給
される演算処理過程のデータＤ１の生成について説明す
る。モジュールＭ1 の構成については、図７および図８
において図示を省略したが、モジュールＭ0 と全く同様
であり、添字が変わるのみである。モジュールＭ1 内の
ＲＡＭ１１1 には、読出しアドレス信号Ｒ−２が２個の
ＤＦＦ（ｒ0 ｂおよびｒ1 ａ）を通過することにより、
さらに２クロック遅延してなる読出しアドレス信号Ｒ０
が供給される。また、書込みアドレス信号Ｗ３が２個の
ＤＦＦ（ｗ0 ｂおよびｗ1 ａ）を通過することにより、
さらに２クロック遅延してなる書込みアドレス信号Ｗ５
が供給される。
される演算処理過程のデータＤ１の生成について説明す
る。モジュールＭ1 の構成については、図７および図８
において図示を省略したが、モジュールＭ0 と全く同様
であり、添字が変わるのみである。モジュールＭ1 内の
ＲＡＭ１１1 には、読出しアドレス信号Ｒ−２が２個の
ＤＦＦ（ｒ0 ｂおよびｒ1 ａ）を通過することにより、
さらに２クロック遅延してなる読出しアドレス信号Ｒ０
が供給される。また、書込みアドレス信号Ｗ３が２個の
ＤＦＦ（ｗ0 ｂおよびｗ1 ａ）を通過することにより、
さらに２クロック遅延してなる書込みアドレス信号Ｗ５
が供給される。
【００６０】モジュールＭ1 内のマトリクス演算器１０
1 には、フィードバックデータＦＤ２が２個のＤＦＦｆ
ｄ0 ｂおよびｆｄ1 ａを通過することにより、さらに２
クロック遅延してなるフィードバックデータＦＤ４が供
給される。ＦＤ４に基づくマトリクス演算器１０1 およ
びＥＸ−ＯＲゲート１３1 による処理の後に，ＤＦＦｄ
1 ｂを通過することによってさらに１クロックの遅延が
施される。従って、ＲＡＭ１１1 には、入力データＤ０
に対して５クロック遅延した演算処理過程のデータＤ５
が供給される。
1 には、フィードバックデータＦＤ２が２個のＤＦＦｆ
ｄ0 ｂおよびｆｄ1 ａを通過することにより、さらに２
クロック遅延してなるフィードバックデータＦＤ４が供
給される。ＦＤ４に基づくマトリクス演算器１０1 およ
びＥＸ−ＯＲゲート１３1 による処理の後に，ＤＦＦｄ
1 ｂを通過することによってさらに１クロックの遅延が
施される。従って、ＲＡＭ１１1 には、入力データＤ０
に対して５クロック遅延した演算処理過程のデータＤ５
が供給される。
【００６１】すなわち、モジュールＭ1 において、読出
しアドレス信号，書込みアドレス信号およびフィードバ
ックデータは、何れもモジュールＭ0 における場合より
２クロック遅延したものとなる。このため、これら３個
の信号と演算処理過程のデータとの相対的なタイミング
は、モジュールＭ0 と同様である。そして、ＲＡＭ１１
1 には、入力データから５クロック遅延した演算処理過
程のデータＤ５が書込まれ、また、ＲＡＭ１１1 から、
入力データから０クロック遅延した演算処理過程のデー
タＤ０’’が読出されることになる。このデータＤ
０’’がＤＦＦ（ｄ1 ｂを通過することによって１クロ
ック遅延させられたものがモジュールＭ0 に入力する演
算処理過程のデータＤ１とされる。
しアドレス信号，書込みアドレス信号およびフィードバ
ックデータは、何れもモジュールＭ0 における場合より
２クロック遅延したものとなる。このため、これら３個
の信号と演算処理過程のデータとの相対的なタイミング
は、モジュールＭ0 と同様である。そして、ＲＡＭ１１
1 には、入力データから５クロック遅延した演算処理過
程のデータＤ５が書込まれ、また、ＲＡＭ１１1 から、
入力データから０クロック遅延した演算処理過程のデー
タＤ０’’が読出されることになる。このデータＤ
０’’がＤＦＦ（ｄ1 ｂを通過することによって１クロ
ック遅延させられたものがモジュールＭ0 に入力する演
算処理過程のデータＤ１とされる。
【００６２】モジュールＭ2 、Ｍ3 ・・・Ｍn-2 におい
ても同様に、読出しアドレス信号，書込みアドレス信号
およびフィードバックデータに対し、１個のモジュール
を経過する毎に２クロックの遅延が施される。従って、
各モジュールにおいて、読出しアドレス信号，書込みア
ドレス信号およびフィードバックデータと演算処理過程
のデータとの相対的なタイミングは、一定の関係をなす
ものとされる。
ても同様に、読出しアドレス信号，書込みアドレス信号
およびフィードバックデータに対し、１個のモジュール
を経過する毎に２クロックの遅延が施される。従って、
各モジュールにおいて、読出しアドレス信号，書込みア
ドレス信号およびフィードバックデータと演算処理過程
のデータとの相対的なタイミングは、一定の関係をなす
ものとされる。
【００６３】また、モジュールＭn-1 においては、ＲＡ
Ｍ１１n-1 に供給される読出しアドレス信号がＲ２×
（ｎ−２）とされ、また、書込みアドレス信号がＷ２×
（ｎ−１）＋３とされる。さらに、マトリクス演算器１
０n-1 に供給されるフィードバックデータがＦＤ２×
（ｎ−１）＋２とされる。
Ｍ１１n-1 に供給される読出しアドレス信号がＲ２×
（ｎ−２）とされ、また、書込みアドレス信号がＷ２×
（ｎ−１）＋３とされる。さらに、マトリクス演算器１
０n-1 に供給されるフィードバックデータがＦＤ２×
（ｎ−１）＋２とされる。
【００６４】以上のようにして、入力データに基づく符
号化の処理は、外符号のパリティ数ｎの略２倍のクロッ
ク数で終了する。このような処理が内符号の符号長分だ
け続けられ、その後、内符号の符号長分の処理が外符号
の符号長分だけ繰り返されることにより、外符号の符号
化が完了する。
号化の処理は、外符号のパリティ数ｎの略２倍のクロッ
ク数で終了する。このような処理が内符号の符号長分だ
け続けられ、その後、内符号の符号長分の処理が外符号
の符号長分だけ繰り返されることにより、外符号の符号
化が完了する。
【００６５】上述したような一連の処理により、入力デ
ータの入力が完了した時点において、各ＲＡＭに、外符
号のパリティが生成された状態で格納されている。
ータの入力が完了した時点において、各ＲＡＭに、外符
号のパリティが生成された状態で格納されている。
【００６６】この外符号のパリティを読出す過程につい
て説明する。外符号のパリティを読出す過程において
は、Ｓｗｉｔｃｈ Ｃｏｎｔ信号がアクティブとされ
る。このことにより、フィードバックデータ選択スイッ
チ１５が切替えられて００ｈがフィードバックデータと
され、また、出力データ選択スイッチ１６が切替えられ
てセレクタ１４の出力が誤り訂正符号演算器の出力とし
て後段に供給される。また、以下の説明において、演算
された外符号のパリティデータをＰと表記し、その遅延
時間（クロック数）を数値で表記する。例えば１クロッ
ク遅延したパリティデータをＰ１と表記する。
て説明する。外符号のパリティを読出す過程において
は、Ｓｗｉｔｃｈ Ｃｏｎｔ信号がアクティブとされ
る。このことにより、フィードバックデータ選択スイッ
チ１５が切替えられて００ｈがフィードバックデータと
され、また、出力データ選択スイッチ１６が切替えられ
てセレクタ１４の出力が誤り訂正符号演算器の出力とし
て後段に供給される。また、以下の説明において、演算
された外符号のパリティデータをＰと表記し、その遅延
時間（クロック数）を数値で表記する。例えば１クロッ
ク遅延したパリティデータをＰ１と表記する。
【００６７】読出すべき最初のパリティデータから４ク
ロック先立ってＲＡＭコントロール１７が読出しアドレ
ス信号Ｒ−４を生成する。このＲ−４が上述したように
して２クロック遅延させられ、Ｒ−２とされてＲＡＭ１
１0 に供給される。この結果、ＲＡＭ１１0 から外符号
のパリティＰ−２が出力される。Ｐ−２が２クロック遅
延させられて、Ｐ０とされ、出力データ選択スイッチ１
６に供給される。このようにして、モジュールＭ0 内の
ＲＡＭ１１0 に格納されていた外符号のパリティが出力
される。
ロック先立ってＲＡＭコントロール１７が読出しアドレ
ス信号Ｒ−４を生成する。このＲ−４が上述したように
して２クロック遅延させられ、Ｒ−２とされてＲＡＭ１
１0 に供給される。この結果、ＲＡＭ１１0 から外符号
のパリティＰ−２が出力される。Ｐ−２が２クロック遅
延させられて、Ｐ０とされ、出力データ選択スイッチ１
６に供給される。このようにして、モジュールＭ0 内の
ＲＡＭ１１0 に格納されていた外符号のパリティが出力
される。
【００６８】一方、フィードバックデータ選択スイッチ
１５の切替えにより、００ｈとされたフィードバックデ
ータＦＤ０が１モジュール毎に２クロックの割合で順次
遅延しながら各モジュール内のマトリクス演算器１
０0 、１０1 ・・・１０n-1 に供給される。このため、
各マトリクス演算器１０0 、１０1 ・・・１０n-1 が何
れも００ｈを出力し、後段の各ＥＸ−ＯＲゲート１
３0 、１３1 ・・・１３n-1 に供給する。
１５の切替えにより、００ｈとされたフィードバックデ
ータＦＤ０が１モジュール毎に２クロックの割合で順次
遅延しながら各モジュール内のマトリクス演算器１
０0 、１０1 ・・・１０n-1 に供給される。このため、
各マトリクス演算器１０0 、１０1 ・・・１０n-1 が何
れも００ｈを出力し、後段の各ＥＸ−ＯＲゲート１
３0 、１３1 ・・・１３n-1 に供給する。
【００６９】この結果、各ＥＸ−ＯＲゲート１３0 、１
３1 ・・・１３n-1 は、前段のＤＦＦｄ0 ａ、ｄ1 ａ・
・・ｄn-1 ａの出力をそのまま出力することになる。従
って、各ＲＡＭに格納されていた外符号のパリティが読
出しアドレス信号に従うタイミングで順次出力データ選
択スイッチ１６の方向に移動し、出力データ選択スイッ
チ１６を介して送出される。
３1 ・・・１３n-1 は、前段のＤＦＦｄ0 ａ、ｄ1 ａ・
・・ｄn-1 ａの出力をそのまま出力することになる。従
って、各ＲＡＭに格納されていた外符号のパリティが読
出しアドレス信号に従うタイミングで順次出力データ選
択スイッチ１６の方向に移動し、出力データ選択スイッ
チ１６を介して送出される。
【００７０】上述の処理によって、内符号長分のパリテ
ィの出力が完了した時点でＲＡＭ１１0 の記憶内容がパ
リティの出力が開始した時のＲＡＭ１１1 の記憶内容に
置換えられる。以下、同様にしてすべての外符号のパリ
ティが出力される。格納していた外符号のパリティを送
出し終えたＲＡＭの内容は、ＲＡＭ１１n-1 、ＲＡＭ１
１n-21・・・の順に，００ｈに書換えられる。従って、
すべての外符号のパリティが送出された時点で、各ＲＡ
Ｍの内容はすべて００ｈとなる。
ィの出力が完了した時点でＲＡＭ１１0 の記憶内容がパ
リティの出力が開始した時のＲＡＭ１１1 の記憶内容に
置換えられる。以下、同様にしてすべての外符号のパリ
ティが出力される。格納していた外符号のパリティを送
出し終えたＲＡＭの内容は、ＲＡＭ１１n-1 、ＲＡＭ１
１n-21・・・の順に，００ｈに書換えられる。従って、
すべての外符号のパリティが送出された時点で、各ＲＡ
Ｍの内容はすべて００ｈとなる。
【００７１】この発明の実施の一形態によってなされる
積符号の符号化について、図９、図１０および図１１を
参照してより具体的に説明する。図９は、積符号の符号
化について示している。内符号長が２１９バイトで内符
号のパリティが１２バイトである。また、外符号長は、
内符号を構成する単位を１ブロックとした場合に２２６
ブロックであり、外符号のパリティが２４ブロックであ
る。このような積符号の符号化を実現する誤り訂正符号
演算器の構成例を図１０に示す。この場合、各モジュー
ル内のＲＡＭの容量は、２１９シンボル（１シンボルが
１バイトの相当する）となり、ＲＡＭの個数（従ってモ
ジュールの個数）は、外符号のパリティ数に等しい個
数、すなわち２４個必要とされる。
積符号の符号化について、図９、図１０および図１１を
参照してより具体的に説明する。図９は、積符号の符号
化について示している。内符号長が２１９バイトで内符
号のパリティが１２バイトである。また、外符号長は、
内符号を構成する単位を１ブロックとした場合に２２６
ブロックであり、外符号のパリティが２４ブロックであ
る。このような積符号の符号化を実現する誤り訂正符号
演算器の構成例を図１０に示す。この場合、各モジュー
ル内のＲＡＭの容量は、２１９シンボル（１シンボルが
１バイトの相当する）となり、ＲＡＭの個数（従ってモ
ジュールの個数）は、外符号のパリティ数に等しい個
数、すなわち２４個必要とされる。
【００７２】入力データは、２１９バイト＋１２バイト
の単位で連続して２２６ブロックが入力される。図１１
のタイミングチャートにおいて、図１１Ａに示すよう
に、最初のブロックであるＢ０ブロック（２１９バイ
ト）が入力され、初期化が行われる期間において、初期
化信号がアクティブとされる。初期化信号は、それぞれ
所定の遅延を施され，ＩＮＴ１〜ＩＮＴ４５として各モ
ジュールに入力される。
の単位で連続して２２６ブロックが入力される。図１１
のタイミングチャートにおいて、図１１Ａに示すよう
に、最初のブロックであるＢ０ブロック（２１９バイ
ト）が入力され、初期化が行われる期間において、初期
化信号がアクティブとされる。初期化信号は、それぞれ
所定の遅延を施され，ＩＮＴ１〜ＩＮＴ４５として各モ
ジュールに入力される。
【００７３】また、図７および図８を参照して上述した
ように、初期化信号がアクティブとされることにより、
Ｂ０ブロックがそのままフィードバックデータＦＤ１〜
ＦＤ４７として各モジュールに入力される。そして、各
モジュール内のマトリクス演算器を介して、各モジュー
ル内のＲＡＭに書込まれる。書込み動作に必要な書込み
アドレス信号は、それぞれ所定の遅延を施されてＷ２〜
Ｗ４５として、各モジュールに入力される。
ように、初期化信号がアクティブとされることにより、
Ｂ０ブロックがそのままフィードバックデータＦＤ１〜
ＦＤ４７として各モジュールに入力される。そして、各
モジュール内のマトリクス演算器を介して、各モジュー
ル内のＲＡＭに書込まれる。書込み動作に必要な書込み
アドレス信号は、それぞれ所定の遅延を施されてＷ２〜
Ｗ４５として、各モジュールに入力される。
【００７４】図１１Ａに示すように、初期化が終了する
と初期化信号がアクティブでない状態とされる。そし
て、後続のデータＢ１が入力される４クロック前に、読
出しアドレス信号Ｒ−４がＲＡＭコントローラ１７から
供給される。Ｒ−４は、１個のＤＦＦを通過してから、
モジュールＭ0 〜モジュールＭ23に順にＲ−３〜Ｒ４３
として入力される。一方、各モジュール内のマトリクス
演算器の出力と、後段のモジュール内のＲＡＭの出力デ
ータがそれぞれ各ＲＡＭの同一アドレスデータと一致す
るタイミングでＥＸ−ＯＲが演算され、各ＲＡＭに書込
まれる。
と初期化信号がアクティブでない状態とされる。そし
て、後続のデータＢ１が入力される４クロック前に、読
出しアドレス信号Ｒ−４がＲＡＭコントローラ１７から
供給される。Ｒ−４は、１個のＤＦＦを通過してから、
モジュールＭ0 〜モジュールＭ23に順にＲ−３〜Ｒ４３
として入力される。一方、各モジュール内のマトリクス
演算器の出力と、後段のモジュール内のＲＡＭの出力デ
ータがそれぞれ各ＲＡＭの同一アドレスデータと一致す
るタイミングでＥＸ−ＯＲが演算され、各ＲＡＭに書込
まれる。
【００７５】最後の入力データであるＢ２２５の入力が
終了すると、図１１Ｃに示すタイミングでＳＷ Ｃｏｎ
ｔ信号がアクティブとされる。このため、フィードバッ
クデータ選択スイッチ１５が００ｈを選択して出力する
ので、フィードバックデータＦＤ１〜ＦＤ４７が順次０
０ｈとされる。また、出力データ選択スイッチ１６がモ
ジュールＭ0 内のＲＡＭの出力を選択し、外符号のパリ
ティを順次１２ブロック出力するようになされる。
終了すると、図１１Ｃに示すタイミングでＳＷ Ｃｏｎ
ｔ信号がアクティブとされる。このため、フィードバッ
クデータ選択スイッチ１５が００ｈを選択して出力する
ので、フィードバックデータＦＤ１〜ＦＤ４７が順次０
０ｈとされる。また、出力データ選択スイッチ１６がモ
ジュールＭ0 内のＲＡＭの出力を選択し、外符号のパリ
ティを順次１２ブロック出力するようになされる。
【００７６】フィードバックデータが００ｈとされるこ
とにより、各ＲＡＭに格納された全部で２４個の外符号
のパリティが順に出力データ選択スイッチ１６の方向に
シフトする。そして、モジュール２３に格納されていた
外符号のパリティＰ２３は、Ｐ０〜Ｐ２２までの２３個
のパリティを出力した時点でモジュール０内のＲＡＭに
格納される。そして、このＰ２３が出力された時点で、
全ての外符号のパリティの出力が完了する。
とにより、各ＲＡＭに格納された全部で２４個の外符号
のパリティが順に出力データ選択スイッチ１６の方向に
シフトする。そして、モジュール２３に格納されていた
外符号のパリティＰ２３は、Ｐ０〜Ｐ２２までの２３個
のパリティを出力した時点でモジュール０内のＲＡＭに
格納される。そして、このＰ２３が出力された時点で、
全ての外符号のパリティの出力が完了する。
【００７７】上述したこの発明の実施の一形態において
は、ＲＡＭの前後段およびＥＸ−ＯＲゲートの前段にＤ
ＦＦを設け、これらのＤＦＦによって演算処理過程のデ
ータに生じる遅延時間に合わせるために、読出しアドレ
ス信号，書込みアドレス信号およびフィードバックデー
タ伝達経路上にもＤＦＦを設けて、演算処理過程のデー
タと、読出しアドレス信号，書込みアドレス信号および
フィードバックデータの相対的なタイミングを一定の関
係としている。
は、ＲＡＭの前後段およびＥＸ−ＯＲゲートの前段にＤ
ＦＦを設け、これらのＤＦＦによって演算処理過程のデ
ータに生じる遅延時間に合わせるために、読出しアドレ
ス信号，書込みアドレス信号およびフィードバックデー
タ伝達経路上にもＤＦＦを設けて、演算処理過程のデー
タと、読出しアドレス信号，書込みアドレス信号および
フィードバックデータの相対的なタイミングを一定の関
係としている。
【００７８】これに対して、各信号のタイミングがずれ
る可能性が小さい場合には、相対的なタイミングを変え
ないように、ＤＦＦを１組として取り除いた構成として
も良い。例えば図７および図８において、縦に並んだＤ
ＦＦ（ｉｎ0 ａ，ｆｄ0 ａ，ｄ0 ｃ，ｒ0 ａおよびｗ0
ａ）を１組として取り除いても良い。このようにすれ
ば、データ処理における遅延時間の縮小および回路構成
の縮小を図ることができる。
る可能性が小さい場合には、相対的なタイミングを変え
ないように、ＤＦＦを１組として取り除いた構成として
も良い。例えば図７および図８において、縦に並んだＤ
ＦＦ（ｉｎ0 ａ，ｆｄ0 ａ，ｄ0 ｃ，ｒ0 ａおよびｗ0
ａ）を１組として取り除いても良い。このようにすれ
ば、データ処理における遅延時間の縮小および回路構成
の縮小を図ることができる。
【００７９】また、この発明は、上述した実施の形態に
限定されることなく、この発明の要旨を逸脱しない範囲
で種々の応用および変形が考えられる。
限定されることなく、この発明の要旨を逸脱しない範囲
で種々の応用および変形が考えられる。
【００８０】
【発明の効果】上述したようにこの発明は、誤り訂正符
号演算器中の全てのＲＡＭについて、入出力信号、書込
みアドレス信号および読出しアドレス信号の伝達経路に
ＤＦＦを挿入し、また、フィードバックデータの伝達経
路にもＤＦＦを挿入したものである。このため、演算処
理過程のデータと、読出しアドレス信号，書込みアドレ
ス信号およびフィードバックデータの相対的なタイミン
グを一定の関係することができるので、ＲＡＭを高速動
作させることが可能となる。従って、使用プロセスに対
して、最高速度での処理を実現することができる。
号演算器中の全てのＲＡＭについて、入出力信号、書込
みアドレス信号および読出しアドレス信号の伝達経路に
ＤＦＦを挿入し、また、フィードバックデータの伝達経
路にもＤＦＦを挿入したものである。このため、演算処
理過程のデータと、読出しアドレス信号，書込みアドレ
ス信号およびフィードバックデータの相対的なタイミン
グを一定の関係することができるので、ＲＡＭを高速動
作させることが可能となる。従って、使用プロセスに対
して、最高速度での処理を実現することができる。
【００８１】また、ＤＦＦによる遅延によって、例えば
書込みアドレス信号を適正なタイミングで全てのＲＡＭ
に供給することができる。このため、１種類の書込みア
ドレス信号および読出しアドレス信号を発生させること
によって、全てのＲＡＭを制御することが可能となる。
従って、書込みアドレス信号および読出しアドレス信号
を発生させる回路をＲＡＭの数（すなわちパリティの
数）に等しい個数設ける必要が無くなり、かかる回路を
１個だけ設ければ良いので、回路規模を縮小することが
可能となる。
書込みアドレス信号を適正なタイミングで全てのＲＡＭ
に供給することができる。このため、１種類の書込みア
ドレス信号および読出しアドレス信号を発生させること
によって、全てのＲＡＭを制御することが可能となる。
従って、書込みアドレス信号および読出しアドレス信号
を発生させる回路をＲＡＭの数（すなわちパリティの
数）に等しい個数設ける必要が無くなり、かかる回路を
１個だけ設ければ良いので、回路規模を縮小することが
可能となる。
【００８２】さらに、外符号のパリティ数が増加した場
合に生じる、フィードバックデータの伝達経路である配
線の長さに起因する回路の動作速度の制限も、フィード
バックデータの伝達経路にＤＦＦを挿入する構成によっ
て解消することができる。
合に生じる、フィードバックデータの伝達経路である配
線の長さに起因する回路の動作速度の制限も、フィード
バックデータの伝達経路にＤＦＦを挿入する構成によっ
て解消することができる。
【００８３】また、誤り訂正符号演算器をＡＳＩＣとし
て構成する場合に、ＡＳＩＣ内部の配置／配線によるタ
イミングの制約が軽減されるので、ＡＳＩＣ設計工程で
のＡＳＩＣ内部の配置／配線の調整に要する工数を低減
することができる。このため、ＡＳＩＣの開発速度を向
上させることが可能となる。
て構成する場合に、ＡＳＩＣ内部の配置／配線によるタ
イミングの制約が軽減されるので、ＡＳＩＣ設計工程で
のＡＳＩＣ内部の配置／配線の調整に要する工数を低減
することができる。このため、ＡＳＩＣの開発速度を向
上させることが可能となる。
【００８４】一方、各モジュールは、最終段のモジュー
ル（上述した実施の形態においてはモジュールＭn-1 ）
と、各モジュール内のマトリクス演算器以外の構成を全
く同一とすることができるので、タイミングによる制限
を考慮せず、容易に増設を行うことができる。
ル（上述した実施の形態においてはモジュールＭn-1 ）
と、各モジュール内のマトリクス演算器以外の構成を全
く同一とすることができるので、タイミングによる制限
を考慮せず、容易に増設を行うことができる。
【００８５】また、各モジュールをＰＬＤ（Programmab
le Logic Dervice) 等によって構成することにより、Ｒ
ＡＭによる積符号の生成をデスクリートで行う高速回路
を実現することも可能となる。
le Logic Dervice) 等によって構成することにより、Ｒ
ＡＭによる積符号の生成をデスクリートで行う高速回路
を実現することも可能となる。
【図１】データ配列変換を行わずに２系列の外符号の符
号化を行うことができる誤り訂正符号演算器について説
明するためのブロック図である。
号化を行うことができる誤り訂正符号演算器について説
明するためのブロック図である。
【図２】この発明を適用することができる誤り訂正符号
演算器について説明するためのブロック図である。
演算器について説明するためのブロック図である。
【図３】誤り訂正符号演算の過程にデータ配列変換を含
む場合について説明するための略線図である。
む場合について説明するための略線図である。
【図４】図３に示した場合に必要とされるメモリ容量に
ついて説明するための略線図である。
ついて説明するための略線図である。
【図５】誤り訂正符号演算の過程にデータ配列変換を含
まない場合について説明するための略線図である。
まない場合について説明するための略線図である。
【図６】図５に示した場合に必要とされるメモリ容量に
ついて説明するための略線図である。
ついて説明するための略線図である。
【図７】この発明の実施の一形態の構成の一部を示すブ
ロック図である。
ロック図である。
【図８】この発明の実施の一形態の構成の他の一部を示
すブロック図である。
すブロック図である。
【図９】この発明の実施の一形態の具体的な適用につい
て説明するための略線図である。
て説明するための略線図である。
【図１０】図５に示した場合に対して使用することがで
きる、この発明の実施の一形態の具体的な構成例につい
て説明するためのブロック図である。
きる、この発明の実施の一形態の具体的な構成例につい
て説明するためのブロック図である。
【図１１】図５に示した場合においてなされる処理につ
いて説明するためのタイミングチャートである。
いて説明するためのタイミングチャートである。
【図１２】従来の誤り訂正符号演算器の他の一例につい
て説明するためのブロック図である。
て説明するためのブロック図である。
Ｍ0 〜Ｍn-1 ・・・モジュール、ｉｎ１０・・・ＤＦＦ
（Ｄタイプフリップフロップ）、ｉｎａ0 〜ｉｎａn-3
・・・ＤＦＦ、ｉｎｂ0 〜ｉｎｂn-3 ・・・ＤＦＦ、ｉ
ｎn-2 ・・・ＤＦＦ，ｆｄ１０・・・ＤＦＦ，ｆｄ0 ａ
〜ｆｄn-2 ａ・・・ＤＦＦ，ｆｄ0 ｂ〜ｆｄn-2 ｂ・・
・ＤＦＦ、ｆｄn-1 ・・・ＤＦＦ、ｒ１０・・・ＤＦ
Ｆ、ｒ0 ａ〜ｒn-2 ａ・・・ＤＦＦ、ｒ0 ｂ〜ｒn-2 ｂ
・・・ＤＦＦ、ｒn-1 ・・・ＤＦＦ、ｗ１０・・・ＤＦ
Ｆ、ｗ0 ａ〜ｗn-2 ａ・・・ＤＦＦ、ｗ0 ｂ〜ｗn-2 ｂ
・・・ＤＦＦ、ｗn-1 ・・・ＤＦＦ、ｄ１０・・・ＤＦ
Ｆ、ｄａ0 〜ｄａn-1 ・・・ＤＦＦ、ｄｂ0 〜ｄｂn-1
・・・ＤＦＦ、１０0 〜１０n-1 ・・・マトリクス演算
器，１１0 〜１１n-1 ・・・ＲＡＭ（Random AccessMem
ory) ，１３0 〜１３n-2 ・・・ＥＸ−ＯＲゲ−ト、１
４0 〜１４n-2 ・・・セレクタ、１３・・・ＥＸ−ＯＲ
ゲ−ト、１４・・・セレクタ、１５・・・出力データ選
択スイッチ、１６・・・フィードバックデータ選択スイ
ッチ、１７・・・ＲＡＭコントローラ
（Ｄタイプフリップフロップ）、ｉｎａ0 〜ｉｎａn-3
・・・ＤＦＦ、ｉｎｂ0 〜ｉｎｂn-3 ・・・ＤＦＦ、ｉ
ｎn-2 ・・・ＤＦＦ，ｆｄ１０・・・ＤＦＦ，ｆｄ0 ａ
〜ｆｄn-2 ａ・・・ＤＦＦ，ｆｄ0 ｂ〜ｆｄn-2 ｂ・・
・ＤＦＦ、ｆｄn-1 ・・・ＤＦＦ、ｒ１０・・・ＤＦ
Ｆ、ｒ0 ａ〜ｒn-2 ａ・・・ＤＦＦ、ｒ0 ｂ〜ｒn-2 ｂ
・・・ＤＦＦ、ｒn-1 ・・・ＤＦＦ、ｗ１０・・・ＤＦ
Ｆ、ｗ0 ａ〜ｗn-2 ａ・・・ＤＦＦ、ｗ0 ｂ〜ｗn-2 ｂ
・・・ＤＦＦ、ｗn-1 ・・・ＤＦＦ、ｄ１０・・・ＤＦ
Ｆ、ｄａ0 〜ｄａn-1 ・・・ＤＦＦ、ｄｂ0 〜ｄｂn-1
・・・ＤＦＦ、１０0 〜１０n-1 ・・・マトリクス演算
器，１１0 〜１１n-1 ・・・ＲＡＭ（Random AccessMem
ory) ，１３0 〜１３n-2 ・・・ＥＸ−ＯＲゲ−ト、１
４0 〜１４n-2 ・・・セレクタ、１３・・・ＥＸ−ＯＲ
ゲ−ト、１４・・・セレクタ、１５・・・出力データ選
択スイッチ、１６・・・フィードバックデータ選択スイ
ッチ、１７・・・ＲＡＭコントローラ
Claims (4)
- 【請求項１】 リードソロモン符号の誤り訂正符号演算
器において、 メモリーと、マトリクス演算器と、排他的論理和回路と
を有するモジュールを所定個数縦続接続し、 上記モジュール相互の接続部分に少なくとも１個のレジ
スタを介在させるようにしたことを特徴とする誤り訂正
符号演算器。 - 【請求項２】 リードソロモン符号の内符号およびリー
ドソロモン符号の外符号によって、各シンボルを２重に
符号化する積符号形式を使用して誤り訂正符号化を行う
誤り訂正符号演算器において、 インターリーブ長のシンボル数分またはそれと同程度の
容量を有するメモリーを所定個数有し、 上記所定個数のパリティを演算することを特徴とする誤
り訂正符号演算器。 - 【請求項３】 請求項２において、 内符号長をインターリーブ長とし、 上記インターリーブ長のシンボル数分またはそれと同程
度の容量を有するメモリーを、外符号のパリティ数に等
しい個数設け、 外符号のパリティを演算することを特徴とする誤り訂正
符号演算器。 - 【請求項４】 請求項２において、 メモリー１個の動作を制御するための制御信号を発生す
ることにより、上記所定個数のメモリー全ての動作を制
御することを特徴とする誤り訂正符号演算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9185083A JPH1131977A (ja) | 1997-07-10 | 1997-07-10 | 誤り訂正符号演算器 |
| US09/113,005 US6195781B1 (en) | 1997-07-10 | 1998-07-09 | Error correction code calculator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9185083A JPH1131977A (ja) | 1997-07-10 | 1997-07-10 | 誤り訂正符号演算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1131977A true JPH1131977A (ja) | 1999-02-02 |
Family
ID=16164536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9185083A Pending JPH1131977A (ja) | 1997-07-10 | 1997-07-10 | 誤り訂正符号演算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6195781B1 (ja) |
| JP (1) | JPH1131977A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6920600B2 (en) * | 2002-01-23 | 2005-07-19 | Thomson Licensing S.A. | Dual chien search blocks in an error-correcting decoder |
| US7020826B2 (en) * | 2002-01-23 | 2006-03-28 | Thomson Licensing | Intra-decoder component block messaging |
| US7007223B2 (en) * | 2002-06-30 | 2006-02-28 | Intel Corporation | Efficient method and apparatus for low latency forward error correction |
| US7228490B2 (en) * | 2004-02-19 | 2007-06-05 | Quantum Corporation | Error correction decoder using cells with partial syndrome generation |
| US10122384B2 (en) * | 2016-05-18 | 2018-11-06 | Arm Limited | Logical interleaver |
| CN111277830B (zh) | 2018-12-05 | 2022-09-23 | 华为技术有限公司 | 一种编码方法、解码方法及装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5392299A (en) * | 1992-01-15 | 1995-02-21 | E-Systems, Inc. | Triple orthogonally interleaed error correction system |
| US5627935A (en) * | 1994-11-11 | 1997-05-06 | Samsung Electronics Co., Ltd. | Error-correction-code coding & decoding procedures for the recording & reproduction of digital video data |
| US5696774A (en) * | 1994-12-01 | 1997-12-09 | Mitsubishi Denki Kabushiki Kaisha | Digital signal recording device, digital signal playback device, and digital signal decoding device therefor |
| US5887006A (en) * | 1997-06-26 | 1999-03-23 | Integrated Device Technology, Inc. | Methods and apparatus for error correction |
-
1997
- 1997-07-10 JP JP9185083A patent/JPH1131977A/ja active Pending
-
1998
- 1998-07-09 US US09/113,005 patent/US6195781B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6195781B1 (en) | 2001-02-27 |
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