JPH1132306A - テレビジョン映像方式変換回路 - Google Patents

Abstract

(57)【要約】 【課題】 テレビジョン映像方式変換回路において、変
換後の映像方式で用いるクロックを変換前の映像方式で
用いるクロックを用いて生成し、ＰＬＬ回路を不要と
し、ビート性ノイズ除去、電力削減、コスト削減を可能
とする。 【解決手段】 変換後の映像方式で用いる第２クロック
に最も近くなるクロック分周により変換前の映像方式で
用いる第１クロックを分周する。第１クロックと同期信
号から書き込み信号を生成してＲＡＭに書き込み、第２
クロックと前記同期信号をもとにして読み出す。その
際、第２クロックにより変換後のフレーム周波数、走査
線数、水平走査線期間サンプル数で駆動できるように、
フレームの垂直ブランキング期間における水平走査線期
間のサンプル数を調整することで変換後のテレビジョン
映像方式の映像信号を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テレビジョン映像
方式の変換回路、特にメモリを利用したデジタル変換方
式によるテレビジョン映像方式変換回路に関する。

【０００２】

【従来の技術】テレビジョン映像信号の方式変換は、水
平または垂直の補間フィルタとクロックレート変換回路
により行われる。このクロックレート変換回路におい
て、変換前のクロックまたは変換前のクロックを生成し
ている発振器から出力されるクロックから分周して変換
後のクロックを生成できない場合には、位相ロックルー
プ回路（以下、ＰＬＬ回路と略記する。）を導入し、発
振器により変換後のクロックを生成する必要がある。水
平の映像期間のサンプル数を保存しつつ750pを疑似525i
に変換する場合がこれに相当する。ここでいう750pの映
像信号とは、フィールド周波数60Hz、総走査線数750本
でこのうち720本が垂直映像期間、水平走査線期間は165
0サンプルでこのうち1280サンプルが水平映像期間であ
る順次走査の映像信号であり、そのクロックは74.25MHz
である。また、疑似525iの映像信号とは、フレーム周波
数30Hz、フィールド周波数60Hz、総走査線数525本でこ
のうち480本が垂直映像期間、水平走査期間は1545サン
プルでこのうち水平映像期間が1280サンプルである飛び
越し走査の映像信号であり、そのクロックは24.33375MH
zである。なお、疑似525iと表現されているのは、EIAの
RS170Aなどで規格されるＮＴＳＣの方式と若干数値に差
を有するからである。

【０００３】従来の750p映像信号を疑似525i映像信号に
変換する処理において、垂直方向では、750p映像信号の
垂直映像期間の走査線720本を間引くことにより525iの
垂直映像期間の走査線240本にする。具体的には垂直方
向に帯域制限をかけて、走査線を３本に１本の割合で間
引く処理になる。水平方向では、750p信号の水平1650サ
ンプルのうち１〜260、1541〜1650が水平ブランキング
期間で、261〜1540が水平映像期間であり、水平映像期
間のサンプル数は750p、525i共に1280で同じである。同
期信号については、750pの映像信号に対して水平同期信
号は1650サンプルで１周期であり、１〜33サンプルの期
間１で、34〜1650サンプルの期間０という信号とし、垂
直同期信号は1500水平走査線期間で１周期であり、１〜
５番目の走査線で１、６〜1500番目の走査線で０という
信号である。

【０００４】まず、垂直方向の帯域制限について説明す
る。525iの信号は走査線の位置が奇数フィールドと偶数
フィールドでは異なるので、１フィールドおきに垂直方
向の位相を180度ずらす。よって、垂直方向の帯域制限
は、単に帯域制限するだけでなく、１フィールドおきに
垂直方向の位相がずれていない信号と位相が180度ずれ
た信号が必要になる。これは、１フィールドおきに垂直
フィルタの伝達関数を変えることで実現できる。疑似52
5iに対応させるために、750pの信号に対して垂直方向に
帯域制限した信号を、２フィールドで１組の信号とす
る。この場合1500本の走査線のうち、１〜25、746〜77
5、1496〜1500の走査線が垂直ブランキング期間で26〜7
45、776〜1495の走査線が垂直映像期間になる。そし
て、垂直方向の帯域制限は、帯域を半分にし、26〜745
の走査線の映像信号の位相は変化させず、776〜1495の
走査線の映像信号は垂直方向に位相を180度ずらしたも
のとなる。

【０００５】次に走査線を３本に１本の割合で間引く処
理について説明する。これには、ＦＩＦＯ動作のＲＡＭ
を用いたクロックレート変換で実現できる。つまり、垂
直に帯域制限された750pの映像信号をＲＡＭに３本に１
本の割合で書き込む。書き込むときのクロック周波数は
74.25MHzである。そして書き込まれた信号を、疑似525i
のクロックレートで読み出すと、垂直映像期間に対して
間引きができる。

【０００６】以上述べた帯域制限と間引きにより、750p
の信号から疑似525iの映像信号が得られる。疑似525iの
映像信号は、1〜21、262〜284、525の走査線が垂直ブラ
ンキングで、22〜261、285〜524が垂直映像期間であ
る。

【０００７】次にクロック変換について述べる。疑似52
5iの映像信号のクロックは750Pの映像信号で用いられる
クロック74.25MHzから分周することでは生成できないの
でＰＬＬ回路を使用して生成する。なぜなら、74,250,0
00は525では割り切れないので分周することでは生成で
きないからである。水平の映像期間とブランキング期間
の比率をＮＴＳＣとほぼ同じにするために水平走査線期
間を1545サンプルにすると、疑似525iのクロック周波数
は24.33375MHzになる。この24.33375MHzという周波数の
クロックは、電圧制御できる水晶発振器を用いて生成す
るのが一般的である。

【０００８】

【発明が解決しようとする課題】従来の映像信号の方式
変換回路では、クロックレート変換において、変換前の
クロックと変換後のクロックの周波数が整数倍の関係で
はないのでビート成分が発生しノイズとして映像信号に
影響する。また、変換後の映像方式のクロックを生成す
るためＰＬＬ回路が必要となる。

【０００９】本発明にかかる映像信号の方式変換回路
は、変換後の映像信号で用いるクロックを変換前の映像
信号で用いるクロックを分周して生成し、変換後の映像
信号の読み出し処理を前記分周して得たクロックによる
動作を可能とすることにより、変換前後のクロック周波
数が原因で生じるビート成分によるノイズの発生を抑
え、かつＰＬＬ回路を不要として電力及びコストを削減
することを目的とする。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に本発明のテレビジョン映像方式変換回路は、第１のク
ロックを分周して第２のクロックを生成する手段と、前
記第１のクロックと同期信号から書き込み信号を生成す
る手段と、メモリに前記書き込み信号により映像信号を
記憶する手段と、前記第２のクロックと同期信号をもと
にして１フィールド内に異なる水平走査線期間を有する
読み出し信号を生成する手段と、前記読み出し信号に従
って前記メモリから映像信号の読み出しを行う手段とを
備え、変換後のテレビジョン映像信号が得られるように
前記読み出し信号の１フィールド内の水平走査線期間を
調整したことを特徴とする。

【００１１】かかる構成により、変換前の映像方式で用
いるクロックを分周したクロックを変換後の映像信号の
駆動に使用でき、ＰＬＬ回路が不要になる。

【００１２】さらに前記読み出し信号の水平走査線期間
を、垂直ブランキング期間の走査線と垂直映像期間の走
査線において異なる長さにする。

【００１３】さらに前記読み出し信号の水平走査線期間
を、垂直ブランキング期間において逓増して逓減させ
る。

【００１４】かかる構成により、画面に表示される映像
に影響を与えることなくテレビジョン映像方式の変換が
できる。また水平走査線期間が垂直ブランキング期間に
おいて逓増逓減するものであれば水平走査線期間が一定
でないことによる水平方向の画像の乱れを小さく抑える
ことができる。

【００１５】次に、前記読み出し信号の水平走査線期間
を、垂直ブランキング期間終了付近の走査線と垂直映像
期間の走査線において同じ長さにする。

【００１６】また、前記読み出し信号の水平走査線期間
を、垂直映像期間の終了付近の走査線において異なる長
さとし、垂直映像期間終了付近の走査線の水平走査線期
間と垂直ブランキング期間の走査線の水平走査線期間と
を同じ長さにする。

【００１７】かかる構成により、水平同期の相違から画
面の上部に生じる映像の乱れを抑制できる。

【００１８】また、前記読み出し信号の水平走査線期間
を、垂直映像期間の開始付近の走査線において異なる長
さとし、垂直映像期間開始付近の走査線の水平走査線期
間と垂直ブランキング期間の走査線の水平走査線期間と
を同じ長さにする。

【００１９】かかる構成により、水平同期のかかる範囲
の狭いモニタにも対応してテレビジョン映像方式の変換
をすることができる。

【００２０】

【発明の実施の形態】

（実施形態１）実施形態１は水平映像期間のサンプル数
を保存しつつ750pの映像信号を疑似525iの映像信号に変
換する場合の間引き処理およびクロックレート変換を行
うテレビジョン映像方式変換回路である。750p及び疑似
525iの映像信号については従来の技術で述べたので、こ
こでの説明は省略する。また、水平同期信号及び垂直同
期信号については、従来の技術で述べたものと同じとす
る。

【００２１】図１はテレビジョン映像方式変換回路の構
成図である。図１において、１は垂直同期信号5aが入力
される入力端子、２は水平同期信号3aが入力される入力
端子、３は750pで使用される74.25MHzのクロック3eが入
力される入力端子、４は垂直方向に帯域制限された750p
の映像信号11bが入力される入力端子、５はクロック分
周回路、６は書き込み信号生成回路、７は読み出し信号
生成回路、８は映像信号11bを記憶する記憶回路、９は
疑似525iの映像信号12aが出力される出力端子である。

【００２２】まず、クロック分周回路５、書き込み信号
生成回路６、読み出し信号生成回路７、記憶回路８の構
成及び動作を延べ、最後にテレビジョン映像方式変換回
路の動作を述べる。

【００２３】クロック分周回路５の構成と動作を述べ
る。図２はクロック分周回路５の構成図であり、図３は
クロック分周回路５のタイミングチャートである。図２
において、201は水平同期信号3aが入力される入力端
子、202は74.25MHzのクロック3eが入力される入力端
子、203はリセット信号抽出回路、204は３進カウンタ、
205は24.75MHzのクロックが出力される出力端子であ
る。

【００２４】入力端子201から水平同期信号3aが、入力
信号202からは74.25MHzのクロック3eが入力される。リ
セット信号抽出回路203では、水平同期信号3aの立ち上
がったときに１クロックだけ１になるリセット信号3bを
出力する。具体的には、74.25MHzのクロック3eをクロッ
クとするＤフリップフロップで水平同期信号3aを１クロ
ック遅延した信号の反転信号と、水平同期信号3aの論理
積をとることによってリセット信号3bが得られる。そし
てリセット信号3bが１になった次のクロックで３進カウ
ンタ204が同期リセットされ０になり、それ以後74.25MH
zのクロック3eが立ち上がる度にカウンタの値は１ずつ
増加し２になった次のクロックで０に戻り、０、１、
２、０、１、２と３進のカウンタとしての動作を繰り返
す。この３進カウンタ204の上位ビットは図３の3d、下
位ビットは図３の3cとなる。3c及び3dは、いずれも、7
4.25MHzのクロック3eの３倍の周期になっている。つま
り74.25MHzのクロックを３分周した信号となっている。
よって、クロック分周回路５の出力信号としてどちらの
信号を用いてもよいが、ここでは3dの方を24.75MHzのク
ロックとして出力端子205から出力する。また、水平の
画素数は1650であり、1650は３で割り切れるので、３進
カウンタ204は、１回初期リセットがかかった後はカウ
ントがずれることなく０、１、２とカウントを繰り返
す。

【００２５】なお、水平同期信号3aからリセット信号3b
を抽出したが、電源の立ち上がりを検出してリセット信
号3bを抽出しても構わない。また、カウンタに用いるフ
リップフロップの初期値が定まるならば、リセットを省
いても構わない。

【００２６】次に書き込み信号生成回路６の構成と動作
を述べる。図４は書き込み信号生成回路６の構成図であ
り、図５と図６は書き込み信号生成回路６のタイミング
チャートである。図４において、401は垂直同期信号5a
が入力される入力端子、402は水平同期信号3aが入力さ
れる入力端子、403は74.25MHzのクロックが入力される
入力端子、404と405はリセット信号抽出回路、406は３
進カウンタ、407は合成回路、408は書き込みアドレスリ
セット信号を出力する出力端子、409は書き込みクロッ
クを出力する出力端子である。リセット信号抽出回路40
4および405は図２のリセット信号抽出回路203と同じ構
成であり、３進カウンタ406は図２の３進カウンタ204と
同じ構成なので、詳細な説明は省略する。

【００２７】リセット信号抽出回路404は、入力端子402
から入力される水平同期信号3aをクロックとして、入力
端子401から入力される垂直同期信号5aが立ち上がった
ときに１クロックだけ１になるリセット信号5bを出力す
る。リセット信号5bが１になった次のクロックで３進カ
ウンタ406が同期リセットされ０になり、それ以後３進
のカウンタとしての動作を繰り返し、１水平周期ごとの
３進カウントを繰り返す。この３進カウンタ406の上位
ビットは図５の5d、下位ビットは図５の5cとなり、リセ
ット抽出回路405及び合成回路407に信号5dが入力され
る。リセット信号抽出回路405では、入力端子403から入
力された74.25MHzのクロック3eをクロックとし、３進カ
ウンタ406の上位ビットの信号5dが立ち上がったときに
１クロックだけ１になる書き込みアドレスリセット信号
6aを出力する。合成回路407では、74.25MHzのクロック3
eの反転と３進カウンタ406の上位ビットの信号5dとの論
理積をとって書き込みクロック6bとして出力端子409か
ら出力する。この書き込みクロック6bは３走査線のうち
１走査線の期間だけ74.25MHzのクロックとなり残りの２
走査線の期間は０のままになる。つまり書き込み信号生
成回路６は、リセット後、１走査期間に相当する1650ク
ロックの期間、74.25MHzのクロックレートで1650クロッ
ク分の立ち上がりと立ち下がりを繰り返して74.25MHzの
クロックを出力し、続く２水平走査線期間に相当する33
00クロックの期間、出力が０のままになり、クロックを
出力しない動作を行う。

【００２８】次に、読み出し信号生成回路７の構成と動
作を述べる。図７は読み出し信号生成回路７の構成図、
図８および図９は読み出し信号生成回路７のタイミング
チャートである。701は垂直同期信号5aが入力される入
力端子、702はクロック分周回路５により分周された24.
75MHzのクロック3dが入力される入力端子、703は1570と
いう定数を記憶する定数回路、704は1575という定数を
記憶する定数回路、705は256という定数を記憶する定数
回路、706は21という定数を記憶する定数回路、707は26
1という定数を記憶する定数回路、708は284という定数
を記憶する定数回路、709は524という定数を記憶する定
数回路、710は２つの信号のうち１つを選択する選択回
路、711は垂直同期信号からリセット信号を抽出するリ
セット信号抽出回路、712は水平カウンタ、713は垂直カ
ウンタ、714は反転回路、715は２つの信号が等しいかど
うかを比較する比較回路、716〜719は２つの信号の大小
比較をする比較回路、720は論理演算をする合成回路、7
21は読み出しアドレスリセット信号8eが出力される出力
端子、722は読み出しクロック8fが出力される出力端子
である。なお、リセット信号抽出回路711は図２のリセ
ット信号抽出回路204と同じ構成なので、詳細な動作の
説明は省略する。

【００２９】選択回路710は、合成回路720から出力され
る垂直ブランキング信号9eが０のときは定数回路703か
ら出力される1570という値を出力し、垂直ブランキング
信号9eが１のときは定数回路704から出力される1575と
いう値を出力し、水平周期信号9fとして水平カウンタ71
2に入力する。リセット信号抽出回路711は、入力端子70
2から入力された24.75MHzのクロック3dをクロックとし
て、入力端子701から入力された垂直同期信号5aが立ち
上がったときに１クロックだけ１になる垂直リセット信
号8aを出力する。垂直リセット信号8aが１になった次の
クロックで、水平カウンタ712と垂直カウンタ713はリセ
ットされ０になる。リセットされた水平カウンタ712は2
4.75MHzのクロック3dが立ち上がる度に１ずつ増加し、
選択回路710から出力される水平周期信号9fの値と等し
くなると次のクロックでリセットされる。また、水平カ
ウンタ712はカウンタの値が水平周期信号9fに等しくな
ったときのみ、水平キャリー信号8cを１にする。比較回
路715は、水平カウンタの信号8bと定数回路705から出力
される256という定数と比較し、値が等しくなったとき
にのみ１となる読み出しアドレスリセット信号8eを出力
し、読み出しアドレスリセット信号8eは出力端子721か
ら出力される。なお、定数回路705の値を256としたが、
記憶回路８のＲＡＭの読み出しアドレスが書き込みアド
レスに追い越されない値であればよく、そうした値は25
6以外にも存在するので、256以外の数値でも構わない。

【００３０】水平カウンタ712及び垂直カウンタ713は2
4.75MHzのクロック3dをクロックとして動作する。垂直
カウンタ713は垂直リセット信号8aによって０になった
後、水平キャリー信号8cをが１になるまで、値を維持し
０のままで、水平キャリー信号8cが１になると、次のク
ロックでカウンタの値が１増加して１になる。その後も
同様に、水平キャリー信号8cが入力されると、次のクロ
ックでカウンタの値が１増加するという動作を繰り返
し、垂直リセット信号8aが１になり、リセットされるま
でカウンタの値は増加し続ける。垂直カウンタの信号8d
は、比較回路716〜719に入力さる。比較回路716では定
数回路706から得る値である21と比較し、21未満ならば
１を、21以上ならば０となる比較信号9aを出力する。比
較回路717では定数回路707から得る値である261とを比
較し、261未満ならば０を、261以上ならば１となる比較
信号9bを出力する。比較回路718では定数回路708から出
力される値284とを比較し、284未満のときに１を、284
以上のときには０となる比較信号9cを出力する。比較回
路719では定数回路709から出力される値524とを比較
し、524未満ならば０を、524以上ならば１となる比較信
号9dを出力する。比較回路716〜719の出力である比較信
号9aから9dは合成回路620に入力される。合成回路620で
は、比較信号9bと比較信号9cの論理積をとり、この論理
積と比較信号9aと比較信号9dの論理和をとった垂直ブラ
ンキング信号9eを出力する。垂直ブランキング信号9e
は、合成回路720の出力信号であり、垂直カウンタの値
が0〜20、261〜283、524のときに１になる信号である。
そして、垂直ブランキング信号9eは選択回路710の選択
制御信号として使用される。

【００３１】以上の動作により読み出し信号生成回路７
は、疑似525iの映像信号の525本の走査線に対して、垂
直ブランキング期間である1〜21、262〜284、525番の合
計45本の走査線では、水平の周期が1576サンプルとな
り、垂直映像期間である22〜261、285〜524番の合計480
本の走査線では、水平の周期が1571サンプルとなる読み
出しアドレスリセット信号8eを出力する。また、入力端
子702から入力された24.75MHzのクロックは反転回路714
で反転し、出力端子722から読み出しクロックとして出
力する。

【００３２】次に、記憶回路８の構成と動作を述べる。
図10は記憶回路８の構成図、図11は書き込み時のタイミ
ングチャート、図12は読み出し時のタイミングチャート
である。記憶回路８は基本的にＦＩＦＯのＲＡＭとして
動作する。図10において、1001は書き込みアドレスリセ
ット信号6aが入力される入力端子、1002は書き込みクロ
ック6bが入力される入力端子、1003は垂直方向に帯域制
限された750pの映像信号11bが入力される入力端子、100
4は読み出しクロック8fが入力される入力端子、1005は
読み出しアドレスリセット信号8eが入力される入力端
子、1006はＲＡＭの書き込みアドレスを生成するカウン
タ、1007はＲＡＭの読み出しアドレスを生成するカウン
タ、1008は書き込みと読み出しが別々に制御できる同期
式のデュアルポートＲＡＭ、1009は疑似525iの映像信号
12bが出力される出力端子である。

【００３３】まず、書き込みの動作から説明する。書き
込みアドレスリセット信号6aが１になると同時に、それ
まで０であった書き込みクロック6bが74.25MHzの周波数
の信号となって入力される。この書き込みクロック6bは
書き込み信号生成回路６の動作説明で示したようにリセ
ットから1650クロック期間１の値になり次の3300クロッ
ク期間０の値になる信号である。このリセット信号が１
になってから書き込みクロック6bが立ち上がると、次の
クロックで書き込みアドレスカウンタ1006がリセットさ
れ０になる。そして、書き込みクロック6bが立ち上がる
度に１ずつ値が増加し、このカウンタ値は書き込みアド
レス11aとして出力される。そして、デュアルポートＲ
ＡＭ1008で、書き込みアドレス11aで指定されるアドレ
スに、750pの映像信号11bが書き込まれる。書き込みク
ロック6bは1650クロックだけ74.25MHzの周波数のクロッ
クであるが、そのあと、74.25MHzのクロックレートで33
00クロックの期間０のままになる。よって、アドレスが
1648まで、つまり1649個の信号が書き込まれ、アドレス
は1649で停止する。図11でいえば、アドレス０に17とい
う値が書き込まれ、アドレス１に16という値が書き込ま
れ、以降同様にアドレスに対応する映像信号11bの値が
書き込まれる。そして、書き込みカウンタの値11bが164
9になると、書き込みクロック6bは次の3300クロック期
間０となり書き込みアドレスカウンタ1006に対するクロ
ック入力がなくなるので、書き込み動作が停止する。そ
して、次の書き込みアドレスリセット信号6aが１になっ
てから、最初に立ち上がったときに、アドレスが1649に
信号が書き込まれる。ただし、読み出すときには、最大
1575番目のアドレスまでにしかアクセスしないので、16
49のアドレスに書き込まれた値はどんな値でも問題な
い。

【００３４】次に読み出しの動作を説明する。入力端子
1004からは24.75MHzの周波数で読み出しクロック8fが常
に入力されている。読み出しアドレスリセット信号8eが
１になり、次にクロック8fが次に立ち上がったとき読み
出しアドレスカウンタはリセットされ０になり、読み出
しクロック8fが立ち上がる度に１ずつ値が増加する。そ
して、次に読み出しアドレスリセット信号8eが１になる
とリセットされるので、垂直映像期間では1570まで、垂
直ブランキング期間では1575まで読み出しアドレスカウ
ンタ1007の値は増加し、読み出しアドレス12aとして読
み出しアドレスカウンタ1007から出力される。読み出し
アドレス12aに従って、デュアルポートＲＡＭ1009から
信号を読み出す。読み出しアドレスリセット信号8eは、
垂直映像期間には1571サンプル、垂直ブランキング期間
には1576サンプルの周期なので、デュアルポートＲＡＭ
1009から読み出された映像信号は、24.75MHz、フレーム
周波数30Hz、１フレーム525本の走査線を持ち、うち480
本の水平走査期間からなる垂直映像期間には1571サンプ
ル、45本の水平走査期間からなる垂直ブランキング期間
には1576サンプルを持ち疑似525iの信号になる。

【００３５】以上に述べた、クロック分周回路５、書き
込み信号生成回路６、読み出し信号生成回路７、記憶回
路８の構成及び動作の説明をふまえてクロックレート変
換回路の動作を述べる。

【００３６】書き込み信号生成回路６にて、垂直同期信
号5a、水平同期信号3a、74.25MHzのクロック3eから書き
込みアドレスリセット信号6aと書き込みクロック6bが生
成される。読み出し信号生成回路7では垂直同期信号5a
とクロック分周回路５で74.25MHzのクロック3eを３分周
した24.75MHzのクロック3dを用いて読み出しアドレスリ
セット信号8fと読み出しクロック8eが生成される。そし
て、垂直方向に帯域制限された750pの映像信号11bは、
書き込みアドレスリセット信号6aと書き込みクロック6b
に従って、３走査線毎に１走査線だけ記憶回路８に書き
込まれる。そして、読み出しアドレスリセット信号8fと
読み出しクロック8eに従って、記憶回路８から読み出さ
れ、疑似525iの映像信号12aが得られ、出力端子９から
出力される。この疑似525iの映像信号12aは、クロック
レートが24.75MHzであり、垂直ブランキング期間の水平
の周期が1576サンプル、垂直映像期間の水平の周期が15
71サンプルである。

【００３７】以上の動作により、垂直方向に帯域制限さ
れた750pの映像信号(クロックレート74.25MHz)は、疑似
525iの映像信号(クロックレート24.75MHz)に変換するこ
とができる。

【００３８】（実施形態２）実施形態２は水平映像期間
のサンプル数を保存しつつ750pの映像信号を疑似525iの
映像信号に変換する場合の間引き処理およびクロックレ
ート変換を行うテレビジョン映像方式変換回路である。

【００３９】本実施形態２のテレビジョン映像方式変換
回路の全体の回路構成および入力信号は図１に示したも
ので実施形態１と同様であるが、実施形態１とは読み出
し信号生成回路７の構成が異なるものとなっている。読
み出し信号生成回路７以外の回路構成および信号は実施
形態１に説明したものと同様であるのでここでの説明は
省略し、以下、読み出し信号生成回路７の構成と動作を
中心に本実施形態２のテレビジョン映像方式変換回路に
ついて述べる。

【００４０】図13は読み出し信号生成回路７の構成図、
図14はアドレスデコーダ1301とＲＡＭである定数記憶回
路1302の信号の関係を示した図である。本実施形態２に
おける読み出し回路７の構成は、図７に示した実施形態
１の読み出し信号生成回路７の定数回路703に代えてア
ドレスデコーダ1301と定数記憶回路1302を用いる。その
他の回路構成および信号は図７に示した実施形態１の読
み出し信号生成回路７と同様であるのでここでは説明を
省略し、アドレスデコーダ1301、定数記憶回路1302を中
心にその動作を説明する。

【００４１】垂直ブランキング期間に、アドレスデコー
ダ1301では垂直カウンタの信号8dをデコードして図14に
示す信号13aを得て、信号13aは定数記憶回路1302である
ＲＡＭに与えられて、対応するアドレスの信号13bが出
力される。垂直ブランキング期間において、つまり合成
回路720から出力される垂直ブランキング信号9eが１の
とき、出力信号13bが選択回路710により選択され、水平
の周期を示す信号9fとして水平カウンタ712に入力され
る。従って、水平カウンタ712は垂直ブランキング期間
において図14に示す信号13bの周期でカウンタの動作を
行う。よって出力端子721から出力される読み出しアド
レスリセット信号8eは、垂直映像期間では1571サンプ
ル、垂直ブランキング期間ではそれぞれ図14に示すカウ
ンタ設定値より１多いサンプル数からなる信号となる。
そして、この読み出しアドレスリセット信号にしたがっ
て記憶回路８での読み出し動作が行われるので、垂直映
像期間には1571サンプル、垂直ブランキング期間にはそ
れぞれ図14に示すカウンタ設定値より１多いサンプル数
からなる疑似525iの映像信号12aが得られる。この疑似5
25iの映像信号12aは、ＤＡ変換してモニタに出力する
と、垂直ブランキング期間で徐々に水平周期が変化する
ので、モニタ内にある水平同期の調整回路の応答が早い
場合における同期の乱れを抑制することができ、垂直ブ
ランキング期間における同期の乱れの影響による画面上
部の画像の乱れを抑制することができる。

【００４２】（実施形態３）実施形態３は水平映像期間
のサンプル数を保存しつつ750pの映像信号を疑似525iの
映像信号に変換する場合の間引き処理およびクロックレ
ート変換を行うテレビジョン映像方式変換回路で、垂直
ブランキングの最後の２本の走査線の周期を垂直映像期
間の走査線の周期と同じものとする回路である。全体の
回路構成および入力信号は図１に示したもので実施形態
１、実施形態２と同様であるが、読み出し信号生成回路
７の構成が異なるものとなっている。読み出し信号生成
回路７以外の回路構成および信号は実施形態１に説明し
たものと同様であるのでここでの説明は省略する。また
読み出し信号生成回路７の回路構成は図13に示すもので
実施形態２と同様の構成であるが、アドレスデコーダ13
01、定数記憶回路1302の出力が図15に示すものとする。

【００４３】図15に示すように、垂直ブランキング期間
の最後の２本の走査線の周期が垂直映像期間の周期と同
じものとなっている。従って、水平カウンタ712は、垂
直ブランキング期間は図15に示す信号13bの周期でカウ
ンタの動作を行う。よって、出力端子721から出力され
る読み出しアドレスリセット信号8eは、垂直映像期間に
は1571サンプルに、垂直ブランキング期間には図15に示
すカウンタ設定値より１多いサンプル数を持つ信号とな
る。そして、この読み出しアドレスリセット信号に従っ
て、記憶回路８での読み出し動作が行われるので、垂直
映像期間には1571サンプル、垂直ブランキング期間には
それぞれ図15に示すカウンタ設定値より１多いサンプル
数からなる疑似525iの映像信号12aが得られる。この疑
似525iの映像信号12aは、ＤＡ変換してモニタに出力す
ると、垂直ブランキングの最後の２本の走査線の周期が
垂直映像期間の走査線の周期と同じなので、垂直ブラン
キング期間に発生したモニタ内の水平同期の調整回路の
同期の乱れが画面上部の映像の乱れとして現れにくくな
る。

【００４４】（実施形態４）実施形態４は実施形態３と
同様、水平映像期間のサンプル数を保存しつつ750pの映
像信号を疑似525iの映像信号に変換する場合の間引き処
理およびクロックレート変換を行うテレビジョン映像方
式変換回路で、垂直ブランキングの最後の２本の走査線
の周期を垂直映像期間の走査線の周期と同じものとする
回路である。

【００４５】入力信号及び全体の回路構成は、図1に示
したもので、実施形態１と同様であるが、読み出し信号
生成回路７の構成が異なるものとなっている。読み出し
信号生成回路７以外の回路構成および信号は実施形態１
に説明したものと同様であるのでここでの説明は省略す
る。また読み出し信号生成回路７の回路構成は図７に示
すもので実施形態１と同様の構成であるが、定数回路70
6〜709の定数の値が実施形態１と異なるものとなってい
る。

【００４６】図７において、定数回路706は19という定
数を、定数回路707は259という定数を、定数回路708は2
82という定数を、定数回路709は522という定数を記憶す
る。この場合、合成回路720から出力される垂直ブラン
キング信号9eの位相が実施形態１で述べたものよりも２
走査線だけはやくなる。すると、1〜19、260〜282、523
〜525番目の走査線では、水平の周期が1576サンプルと
なり、20〜259、283〜522番目の走査線では1571サンプ
ルとなり、実施の形態３に比べて簡易な回路構成で実施
の形態３と同様の効果を得ることができる。但し、これ
はモニタの水平同期の自動調整回路の応答が遅く、垂直
映像期間の最後の２走査線の水平の周期を変えても映像
には影響しない場合に有効である。

【００４７】（実施形態５）実施形態５は実施形態１と
同様、水平映像期間のサンプル数を保存しつつ750pの映
像信号を疑似525iの映像信号に変換する場合の間引き処
理およびクロックレート変換を行うテレビジョン映像方
式変換回路である。

【００４８】入力信号及び全体の回路構成は、図1に示
したもので、実施形態１と同様であるが、読み出し信号
生成回路７の構成が異なるものとなっている。読み出し
信号生成回路７以外の回路構成および信号は実施形態１
に説明したものと同様であるのでここでの説明は省略す
る。また読み出し信号生成回路７の回路構成は図７に示
すもので実施形態１と同様の構成であるが、定数回路70
6〜709の定数の値が実施形態１と異なるものとなってい
る。

【００４９】図７において、定数回路704は1573という
定数を、定数回路706は31という定数を、定数回路707は
257という定数を、定数回路708は294という定数を、定
数回路709は519という定数を記憶する。この場合、比較
回路715から出力される読み出しアドレスリセット信号8
eは、1〜31、258〜294、520〜525番目の走査線では、水
平の周期が1574サンプルとなり、32〜257、295〜519番
目の走査線では1571サンプルとなる。この変換回路によ
る疑似525iの映像信号12aは画面の上と下の映像が水平
方向に縮小されるので、画面の端の歪が問題にならない
場合に使用できる。但し、１フィールド内に存在する２
種類の水平周期の差が少ないという利点があり、水平同
期の周波数の変動範囲が狭いモニタに有効である。

【００５０】

【発明の効果】本発明にかかるテレビジョン映像方式変
換回路によれば、変換前の映像方式で用いるクロックを
分周したクロックを変換後の映像信号の駆動に使用で
き、ＰＬＬ回路が不要になる。

【００５１】水平走査線期間を２種類に限定することに
より、変換後の同期信号を生成する回路構成が簡易にな
る。 さらに画面の上部に生じる映像の乱れを抑制で
き、水平同期のかかる範囲の狭いモニタにも対応でき
る。

【図面の簡単な説明】

【図１】 本発明のテレビジョン映像方式変換回路の構
成例を示す図

【図２】 図１のクロック分周回路の構成例を示す図

【図３】 図２のクロック分周回路の各信号波形を示す
図

【図４】 図１の書き込み信号生成回路の構成例を示す
図

【図５】 図４の書き込み信号生成回路のカウンタ動作
の各信号波形を示す図

【図６】 図４の書き込み信号生成回路の出力信号の波
形を示す図

【図７】 図１の読み出し信号生成回路の構成例を示す
図

【図８】 図７の読み出し信号生成回路の１サンプル単
位での各信号波形を示す図

【図９】 図７の読み出し信号生成回路の水平走査期間
単位での各信号波形を示す図

【図１０】 図１の記憶回路の構成例を示す図

【図１１】 図１０の記憶回路の書き込み動作に関わる
各信号波形を示す図

【図１２】 図１０の記憶回路の読み出し動作に関わる
各信号波形を示す図

【図１３】 図１の読み出し信号生成回路の構成例を示
す図

【図１４】 図１３の読み出し信号生成回路の垂直ブラ
ンキング期間付近の走査線とアドレスデコーダの値と水
平走査線期間の対応を示す図

【図１５】 図１３の読み出し信号生成回路の垂直ブラ
ンキング期間付近の走査線とアドレスデコーダの値と水
平走査線期間の対応を示す図

【符号の説明】 １，４０１，７０１ 垂直同期信号入力端子 ２，２０１，４０２ 水平同期信号入力端子 ３，２０２，４０３，７０２，１００２，１００４ ク
ロック入力端子 ４，１００３ 映像信号入力端子 ５ クロック分周回路 ６ 書き込み信号生成回路 ７ 読み出し信号生成回路 ８ 記憶回路 ９，１００９ 映像信号出力端子 ２０３，４０４，４０５，７１１ リセット信号抽出回
路 ２０４，４０６ ３進カウンタ ２０５，４０９，７２２ クロック出力端子 ４０７，７２０ 合成回路 ４０８ 書き込みアドレスリセット信号出力端子 ７０３〜７０９ 定数回路 ７１０ 選択回路 ７１２ 水平カウンタ ７１３ 垂直カウンタ ７１４ 反転回路 ７１５〜７１９ 比較回路 ７２１ 読み出しアドレスリセット信号出力端子 １００１ 書き込みアドレスリセット信号入力端子 １００５ 読み出しアドレスリセット信号入力端子 １００６ ＲＡＭ書き込みアドレス生成カウンタ １００７ ＲＡＭ読み出しアドレス生成カウンタ １００８ デュアルポートＲＡＭ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１のクロックを分周して第２のクロッ
   クを生成する手段と、前記第１のクロックと同期信号か
   ら書き込み信号を生成する手段と、メモリに前記書き込
   み信号により映像信号を記憶する手段と、前記第２のク
   ロックと同期信号をもとにして１フィールド内に異なる
   水平走査線期間を有する読み出し信号を生成する手段
   と、前記読み出し信号に従って前記メモリから映像信号
   の読み出しを行う手段とを備え、変換後のテレビジョン
   映像信号が得られるように前記読み出し信号の１フィー
   ルド内の水平走査線期間を調整したことを特徴とするテ
   レビジョン映像方式変換回路。
2. 【請求項２】 前記読み出し信号の水平走査線期間が、
   垂直ブランキング期間の走査線と垂直映像期間の走査線
   において異なる長さである請求項１に記載のテレビジョ
   ン映像方式変換回路。
3. 【請求項３】 前記読み出し信号の水平走査線期間が、
   垂直ブランキング期間において逓増して逓減するもので
   ある請求項１記載のテレビジョン映像方式変換回路。
4. 【請求項４】 前記読み出し信号の水平走査線期間が、
   垂直ブランキング期間終了付近の走査線と垂直映像期間
   の走査線において同じ長さである請求項１に記載のテレ
   ビジョン映像方式変換回路。
5. 【請求項５】 前記読み出し信号の水平走査線期間が、
   垂直映像期間の終了付近の走査線において増減する請求
   項１に記載のテレビジョン映像方式変換回路。
6. 【請求項６】 前記読み出し信号の水平走査線期間が、
   垂直映像期間の開始付近の走査線において増減する請求
   項１に記載のテレビジョン映像方式変換回路。