JPH1132425A - 保護リレー - Google Patents
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- JPH1132425A JPH1132425A JP9182684A JP18268497A JPH1132425A JP H1132425 A JPH1132425 A JP H1132425A JP 9182684 A JP9182684 A JP 9182684A JP 18268497 A JP18268497 A JP 18268497A JP H1132425 A JPH1132425 A JP H1132425A
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Abstract
(57)【要約】
【課題】 本発明は、アナログ検出回路の健全性を正確
に監視することを目的とする。 【解決手段】 主回路系統１をＯＮ／ＯＦＦする遮断器
のＯＮ状態を検出し、該遮断器のＯＮ状態時に零相電流
又は零相電圧の監視によるアナログ検出回路４，５，
６，７の健全性監視を実行するようにしたことを特徴と
する。
に監視することを目的とする。 【解決手段】 主回路系統１をＯＮ／ＯＦＦする遮断器
のＯＮ状態を検出し、該遮断器のＯＮ状態時に零相電流
又は零相電圧の監視によるアナログ検出回路４，５，
６，７の健全性監視を実行するようにしたことを特徴と
する。
Description
【０００１】
【発明の属する技術分野】本発明は、受変電制御機器、
特に保護リレーに関する。
特に保護リレーに関する。
【０００２】
【従来の技術】スイッチギヤシステムにおける受変電制
御機器、特に保護リレーにおいて、アナログ検出回路が
正常に機能することは必要不可欠な条件である。そのア
ナログ検出回路の機能が正常か異常かを判定する方法と
して、零相電流又は零相電圧の監視による方法が存在す
る。この監視方法は、保護リレー及びその周辺環境が正
常であれば、零相電流や零相電圧は生じないため、もし
零相電流や零相電圧を検出するようであれば、そのアナ
ログ検出回路が何らかの異常を来していることがわか
る。
御機器、特に保護リレーにおいて、アナログ検出回路が
正常に機能することは必要不可欠な条件である。そのア
ナログ検出回路の機能が正常か異常かを判定する方法と
して、零相電流又は零相電圧の監視による方法が存在す
る。この監視方法は、保護リレー及びその周辺環境が正
常であれば、零相電流や零相電圧は生じないため、もし
零相電流や零相電圧を検出するようであれば、そのアナ
ログ検出回路が何らかの異常を来していることがわか
る。
【０００３】
【発明が解決しようとする課題】保護リレーにおけるア
ナログ検出回路の健全性を監視する方法として零相電流
や零相電圧による監視方法を実施していると、保護リレ
ー試験時に単相入力で試験を行うと、この零相電流や零
相電圧監視による相電流／相電圧の不平衡により監視異
常を検出、つまりアナログ検出回路の誤異常を検出して
しまうことがある。
ナログ検出回路の健全性を監視する方法として零相電流
や零相電圧による監視方法を実施していると、保護リレ
ー試験時に単相入力で試験を行うと、この零相電流や零
相電圧監視による相電流／相電圧の不平衡により監視異
常を検出、つまりアナログ検出回路の誤異常を検出して
しまうことがある。
【０００４】本発明は、上記に鑑みてなされたもので、
単相入力による保護リレー試験等の際のアナログ検出回
路の誤異常検出を防止して、アナログ検出回路の健全性
を正確に監視することができる保護リレーを提供するこ
とを目的とする。
単相入力による保護リレー試験等の際のアナログ検出回
路の誤異常検出を防止して、アナログ検出回路の健全性
を正確に監視することができる保護リレーを提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、多相の主回路系統の相電流
を検出するアナログ検出回路を備え、該主回路系統の異
常状態を検出して保護動作を行う保護リレーにおいて、
前記主回路系統をＯＮ／ＯＦＦする遮断器のＯＮ状態を
検出し、該遮断器のＯＮ状態時に零相電流又は零相電圧
の監視による前記アナログ検出回路の健全性監視を実行
するように構成してなることを要旨とする。この構成に
より、負荷運転時には、常に零相電流又は零相電圧の監
視、即ち零相監視によるアナログ検出回路の健全性監視
が実行される。
に、請求項１記載の発明は、多相の主回路系統の相電流
を検出するアナログ検出回路を備え、該主回路系統の異
常状態を検出して保護動作を行う保護リレーにおいて、
前記主回路系統をＯＮ／ＯＦＦする遮断器のＯＮ状態を
検出し、該遮断器のＯＮ状態時に零相電流又は零相電圧
の監視による前記アナログ検出回路の健全性監視を実行
するように構成してなることを要旨とする。この構成に
より、負荷運転時には、常に零相電流又は零相電圧の監
視、即ち零相監視によるアナログ検出回路の健全性監視
が実行される。
【０００６】請求項２記載の発明は、多相の主回路系統
の相電流を検出するアナログ検出回路を備え、該主回路
系統の異常状態を検出して保護動作を行う保護リレーに
おいて、前記主回路系統をＯＮ／ＯＦＦする遮断器のＯ
Ｎ状態以外を検出し、該遮断器がＯＮ状態以外であれば
零相電流又は零相電圧の監視による前記アナログ検出回
路の健全性監視を行わないように構成してなることを要
旨とする。この構成により、負荷運転時以外には、零相
監視によるアナログ検出回路の健全性監視は中止され
る。
の相電流を検出するアナログ検出回路を備え、該主回路
系統の異常状態を検出して保護動作を行う保護リレーに
おいて、前記主回路系統をＯＮ／ＯＦＦする遮断器のＯ
Ｎ状態以外を検出し、該遮断器がＯＮ状態以外であれば
零相電流又は零相電圧の監視による前記アナログ検出回
路の健全性監視を行わないように構成してなることを要
旨とする。この構成により、負荷運転時以外には、零相
監視によるアナログ検出回路の健全性監視は中止され
る。
【０００７】請求項３記載の発明は、多相の主回路系統
の相電流を検出するアナログ検出回路を備え、該主回路
系統の異常状態を検出して保護動作を行う保護リレーに
おいて、零相電流又は零相電圧の監視に関する整定回路
を設け、該整定回路により前記零相電流又は零相電圧の
監視を実行または非実行に整定することで、当該零相電
流又は零相電圧の監視による前記アナログ検出回路の健
全性監視を実行制御するように構成してなることを要旨
とする。この構成により、整定回路を操作することで、
零相監視によるアナログ検出回路の健全性監視が強制的
にロック（非実行状態）される。
の相電流を検出するアナログ検出回路を備え、該主回路
系統の異常状態を検出して保護動作を行う保護リレーに
おいて、零相電流又は零相電圧の監視に関する整定回路
を設け、該整定回路により前記零相電流又は零相電圧の
監視を実行または非実行に整定することで、当該零相電
流又は零相電圧の監視による前記アナログ検出回路の健
全性監視を実行制御するように構成してなることを要旨
とする。この構成により、整定回路を操作することで、
零相監視によるアナログ検出回路の健全性監視が強制的
にロック（非実行状態）される。
【０００８】請求項４記載の発明は、多相の主回路系統
の相電流を検出するアナログ検出回路を備え、該主回路
系統の異常状態を検出して保護動作を行う保護リレーに
おいて、外部からのテスト情報を入力するテスト入力情
報入力端子を設け、該テスト入力情報入力端子からの前
記テスト情報に基づいて前記零相電流又は零相電圧の監
視を実行または非実行に制御することで、当該零相電流
又は零相電圧の監視による前記アナログ検出回路の健全
性監視を実行制御するように構成してなることを要旨と
する。この構成により、保護リレーに対する外部からの
テスト情報入力を検出した場合には、零相監視によるア
ナログ検出回路の健全性監視がロック（非実行状態）さ
れる。
の相電流を検出するアナログ検出回路を備え、該主回路
系統の異常状態を検出して保護動作を行う保護リレーに
おいて、外部からのテスト情報を入力するテスト入力情
報入力端子を設け、該テスト入力情報入力端子からの前
記テスト情報に基づいて前記零相電流又は零相電圧の監
視を実行または非実行に制御することで、当該零相電流
又は零相電圧の監視による前記アナログ検出回路の健全
性監視を実行制御するように構成してなることを要旨と
する。この構成により、保護リレーに対する外部からの
テスト情報入力を検出した場合には、零相監視によるア
ナログ検出回路の健全性監視がロック（非実行状態）さ
れる。
【０００９】請求項５記載の発明は、多相の主回路系統
の相電流を検出するアナログ検出回路を備え、該主回路
系統の異常状態を検出して保護動作を行う保護リレーに
おいて、外部からの零相保護動作有りの信号により、零
相電流又は零相電圧の監視による前記アナログ検出回路
の健全性監視をロックする機能を有することを要旨とす
る。この構成により、外部から、地絡故障電流に対する
保護機能である零相保護動作有りの信号が入力したとき
には、零相保護動作を優先させるため、零相監視による
アナログ検出回路の健全性監視はロックされる。
の相電流を検出するアナログ検出回路を備え、該主回路
系統の異常状態を検出して保護動作を行う保護リレーに
おいて、外部からの零相保護動作有りの信号により、零
相電流又は零相電圧の監視による前記アナログ検出回路
の健全性監視をロックする機能を有することを要旨とす
る。この構成により、外部から、地絡故障電流に対する
保護機能である零相保護動作有りの信号が入力したとき
には、零相保護動作を優先させるため、零相監視による
アナログ検出回路の健全性監視はロックされる。
【００１０】請求項６記載の発明は、多相の主回路系統
の相電流を検出するアナログ検出回路を備え、該主回路
系統の異常状態を検出して保護動作を行う保護リレーに
おいて、リレー内部に零相保護動作に関する零相保護動
作検出回路を有し、該零相保護動作検出回路が動作した
場合に、零相電流又は零相電圧の監視による前記アナロ
グ検出回路の健全性監視をロックする機能を有すること
を要旨とする。この構成により、地絡故障電流に対する
保護機能である零相保護動作が、内部に設けた零相保護
動作検出回路で検出されたときは、上記と同様に、零相
保護動作を優先させるため、零相監視によるアナログ検
出回路の健全性監視はロックされる。
の相電流を検出するアナログ検出回路を備え、該主回路
系統の異常状態を検出して保護動作を行う保護リレーに
おいて、リレー内部に零相保護動作に関する零相保護動
作検出回路を有し、該零相保護動作検出回路が動作した
場合に、零相電流又は零相電圧の監視による前記アナロ
グ検出回路の健全性監視をロックする機能を有すること
を要旨とする。この構成により、地絡故障電流に対する
保護機能である零相保護動作が、内部に設けた零相保護
動作検出回路で検出されたときは、上記と同様に、零相
保護動作を優先させるため、零相監視によるアナログ検
出回路の健全性監視はロックされる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【００１２】図１は、本発明の第１の実施の形態を示す
図である。同図において、３相の主回路系統１の各相電
流が変流器２ａ，２ｂ，２ｃでそれぞれ取り出され、補
助変成器３ａ，３ｂ，３ｃを介して保護リレー１０に入
力されている。保護リレー１０における４ａ，４ｂ，４
ｃは高域ノイズ等をカットするフィルタ回路、５ａ，５
ｂ，５ｃは入力信号をＣＰＵの演算レベルまで増幅する
信号増幅器、６はマルチプレクサであり、増幅された複
数の入力信号を切換えて順次Ａ／Ｄ変換器７に送出す
る。上記のフィルタ回路４ａ，４ｂ，４ｃ、信号増幅器
５ａ，５ｂ，５ｃ、マルチプレクサ６及びＡ／Ｄ変換器
７によりアナログ検出回路が構成されている。８はＣＰ
Ｕであり、フィルタ、増幅及びＡ／Ｄ変換された各相電
流を入力して計測データ作成等の演算を実行する。ＣＰ
Ｕ８の出力側にはリレー接点９及び表示部１１が接続さ
れている。そして、保護リレー１０は、主回路系統１に
過電流が流れた時等の異常状態時に、これを検出し、リ
レー接点９の接点出力により主回路系統１の遮断等を行
って保護動作を実行する。表示部１１は、アナログ検出
回路等に異常が検出されたときのエラー表示等を行う。
図である。同図において、３相の主回路系統１の各相電
流が変流器２ａ，２ｂ，２ｃでそれぞれ取り出され、補
助変成器３ａ，３ｂ，３ｃを介して保護リレー１０に入
力されている。保護リレー１０における４ａ，４ｂ，４
ｃは高域ノイズ等をカットするフィルタ回路、５ａ，５
ｂ，５ｃは入力信号をＣＰＵの演算レベルまで増幅する
信号増幅器、６はマルチプレクサであり、増幅された複
数の入力信号を切換えて順次Ａ／Ｄ変換器７に送出す
る。上記のフィルタ回路４ａ，４ｂ，４ｃ、信号増幅器
５ａ，５ｂ，５ｃ、マルチプレクサ６及びＡ／Ｄ変換器
７によりアナログ検出回路が構成されている。８はＣＰ
Ｕであり、フィルタ、増幅及びＡ／Ｄ変換された各相電
流を入力して計測データ作成等の演算を実行する。ＣＰ
Ｕ８の出力側にはリレー接点９及び表示部１１が接続さ
れている。そして、保護リレー１０は、主回路系統１に
過電流が流れた時等の異常状態時に、これを検出し、リ
レー接点９の接点出力により主回路系統１の遮断等を行
って保護動作を実行する。表示部１１は、アナログ検出
回路等に異常が検出されたときのエラー表示等を行う。
【００１３】このような構成、作用を有する保護リレー
１０において、本実施の形態では、主回路系統１をＯＮ
／ＯＦＦする遮断器のＯＮ／ＯＦＦ状態を示す信号を入
力する遮断器ＯＮ／ＯＦＦ状態入力端子１２が付設され
ている。そして遮断器ＯＮ／ＯＦＦ状態入力端子１２か
ら入力される遮断器のＯＮ状態をＣＰＵ８で検出し、遮
断器がＯＮ状態、即ち負荷運転時であれば、零相電流又
は零相電圧の監視（以下、単に零相監視とも云う）によ
るアナログ検出回路の健全性監視を実行するようになっ
ている。また同じ遮断器ＯＮ／ＯＦＦ状態入力端子１２
から入力される遮断器のＯＮ状態以外をＣＰＵ８で検出
し、ＯＮ状態以外、即ち負荷運転時以外には、零相監視
によるアナログ検出回路の健全性監視をロックする（行
わない）。
１０において、本実施の形態では、主回路系統１をＯＮ
／ＯＦＦする遮断器のＯＮ／ＯＦＦ状態を示す信号を入
力する遮断器ＯＮ／ＯＦＦ状態入力端子１２が付設され
ている。そして遮断器ＯＮ／ＯＦＦ状態入力端子１２か
ら入力される遮断器のＯＮ状態をＣＰＵ８で検出し、遮
断器がＯＮ状態、即ち負荷運転時であれば、零相電流又
は零相電圧の監視（以下、単に零相監視とも云う）によ
るアナログ検出回路の健全性監視を実行するようになっ
ている。また同じ遮断器ＯＮ／ＯＦＦ状態入力端子１２
から入力される遮断器のＯＮ状態以外をＣＰＵ８で検出
し、ＯＮ状態以外、即ち負荷運転時以外には、零相監視
によるアナログ検出回路の健全性監視をロックする（行
わない）。
【００１４】上述したように、本実施の形態によれば、
負荷運転時以外には零相監視によるアナログ検出回路の
健全性監視をロックすることで、単相入力による保護リ
レー１０試験の際のアナログ検出回路の誤異常検出を防
止することができる。そして、負荷運転時には、常に零
相監視によるアナログ検出回路の健全性が正確に監視さ
れて保護リレー１０の正常動作が保証される。
負荷運転時以外には零相監視によるアナログ検出回路の
健全性監視をロックすることで、単相入力による保護リ
レー１０試験の際のアナログ検出回路の誤異常検出を防
止することができる。そして、負荷運転時には、常に零
相監視によるアナログ検出回路の健全性が正確に監視さ
れて保護リレー１０の正常動作が保証される。
【００１５】図２には、本発明の第２の実施の形態を示
す。本実施の形態では、保護リレー１０に零相監視に関
する整定回路１３が設けられてＣＰＵ８に接続されてい
る。整定回路１３を操作することで、ハード的、強制的
に零相監視によるアナログ検出回路の健全性監視のロッ
ク（実行しない）／アンロック（実行する）が行われ
る。零相監視によるアナログ検出回路の健全性監視はア
ナログ信号の検出・演算中でも行われるが、場合により
演算バランスのくずれ等により誤異常を検出することが
ある。このような場合、整定回路１３を操作して健全性
監視をロックすることで、アナログ検出回路の誤異常検
出を防止することができる。
す。本実施の形態では、保護リレー１０に零相監視に関
する整定回路１３が設けられてＣＰＵ８に接続されてい
る。整定回路１３を操作することで、ハード的、強制的
に零相監視によるアナログ検出回路の健全性監視のロッ
ク（実行しない）／アンロック（実行する）が行われ
る。零相監視によるアナログ検出回路の健全性監視はア
ナログ信号の検出・演算中でも行われるが、場合により
演算バランスのくずれ等により誤異常を検出することが
ある。このような場合、整定回路１３を操作して健全性
監視をロックすることで、アナログ検出回路の誤異常検
出を防止することができる。
【００１６】図３には、本発明の第３の実施の形態を示
す。本実施の形態では、保護リレー１０に、外部から、
その保護リレー１０に対するテスト情報を入力するテス
ト入力情報入力端子１４が設けられてＣＰＵ８に接続さ
れている。そして、外部からテスト情報入力（主回路入
力）ありを検出した場合に、零相監視によるアナログ検
出回路の健全性監視をロックするようになっている。こ
れにより、単相入力による保護リレー１０試験の際のア
ナログ検出回路の誤異常検出を防止することができる。
す。本実施の形態では、保護リレー１０に、外部から、
その保護リレー１０に対するテスト情報を入力するテス
ト入力情報入力端子１４が設けられてＣＰＵ８に接続さ
れている。そして、外部からテスト情報入力（主回路入
力）ありを検出した場合に、零相監視によるアナログ検
出回路の健全性監視をロックするようになっている。こ
れにより、単相入力による保護リレー１０試験の際のア
ナログ検出回路の誤異常検出を防止することができる。
【００１７】図４には、本発明の第４の実施の形態を示
す。本実施の形態では、保護リレー１０に対し、外部か
らの零相保護動作有りの情報を入力する零相保護動作情
報入力端子１５が設けられてＣＰＵ８に接続されてい
る。また保護リレー１０内部に零相保護動作検出回路１
６が設けられてＣＰＵ８に接続されている。そして、零
相保護動作情報入力端子１５から、地絡故障電流に対す
る保護機能である零相保護動作有りの入力を受け付けた
場合、もしくは内部にある零相保護動作検出回路１６に
より、零相保護動作有りを検出した場合に、零相保護動
作を優先させるため零相監視によるアナログ検出回路の
健全性監視をロックするようになっている。これによ
り、零相保護動作の際のアナログ検出回路の誤異常検出
を防止することができる。
す。本実施の形態では、保護リレー１０に対し、外部か
らの零相保護動作有りの情報を入力する零相保護動作情
報入力端子１５が設けられてＣＰＵ８に接続されてい
る。また保護リレー１０内部に零相保護動作検出回路１
６が設けられてＣＰＵ８に接続されている。そして、零
相保護動作情報入力端子１５から、地絡故障電流に対す
る保護機能である零相保護動作有りの入力を受け付けた
場合、もしくは内部にある零相保護動作検出回路１６に
より、零相保護動作有りを検出した場合に、零相保護動
作を優先させるため零相監視によるアナログ検出回路の
健全性監視をロックするようになっている。これによ
り、零相保護動作の際のアナログ検出回路の誤異常検出
を防止することができる。
【００１８】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、主回路系統をＯＮ／ＯＦＦする遮断器のＯ
Ｎ状態を検出し、該遮断器のＯＮ状態時に零相電流又は
零相電圧の監視によるアナログ検出回路の健全性監視を
実行するようにしたため、負荷運転時には、常に零相監
視によるアナログ検出回路の健全性が正確に監視され
て、保護リレーの正常動作が保証される。
明によれば、主回路系統をＯＮ／ＯＦＦする遮断器のＯ
Ｎ状態を検出し、該遮断器のＯＮ状態時に零相電流又は
零相電圧の監視によるアナログ検出回路の健全性監視を
実行するようにしたため、負荷運転時には、常に零相監
視によるアナログ検出回路の健全性が正確に監視され
て、保護リレーの正常動作が保証される。
【００１９】請求項２記載の発明によれば、主回路系統
をＯＮ／ＯＦＦする遮断器のＯＮ状態以外を検出し、該
遮断器がＯＮ状態以外であれば零相電流又は零相電圧の
監視によるアナログ検出回路の健全性監視を行わないよ
うにしたため、負荷運転時以外には、零相監視によるア
ナログ検出回路の健全性監視を中止することで、単相入
力による保護リレー試験の際のアナログ検出回路の誤異
常検出を防止することができる。
をＯＮ／ＯＦＦする遮断器のＯＮ状態以外を検出し、該
遮断器がＯＮ状態以外であれば零相電流又は零相電圧の
監視によるアナログ検出回路の健全性監視を行わないよ
うにしたため、負荷運転時以外には、零相監視によるア
ナログ検出回路の健全性監視を中止することで、単相入
力による保護リレー試験の際のアナログ検出回路の誤異
常検出を防止することができる。
【００２０】請求項３記載の発明によれば、零相電流又
は零相電圧の監視に関する整定回路を設け、該整定回路
により零相電流又は零相電圧の監視を実行または非実行
に整定することで、当該零相電流又は零相電圧の監視に
よるアナログ検出回路の健全性監視を実行制御するよう
にしたため、零相監視によるアナログ検出回路の健全性
監視はアナログ信号の検出・演算中でも行われるが、場
合により演算バランスのくずれ等により誤異常を検出す
ることがある。このような場合、整定回路を操作するこ
とで、アナログ検出回路の誤異常検出を防止することが
できる。
は零相電圧の監視に関する整定回路を設け、該整定回路
により零相電流又は零相電圧の監視を実行または非実行
に整定することで、当該零相電流又は零相電圧の監視に
よるアナログ検出回路の健全性監視を実行制御するよう
にしたため、零相監視によるアナログ検出回路の健全性
監視はアナログ信号の検出・演算中でも行われるが、場
合により演算バランスのくずれ等により誤異常を検出す
ることがある。このような場合、整定回路を操作するこ
とで、アナログ検出回路の誤異常検出を防止することが
できる。
【００２１】請求項４記載の発明によれば、外部からの
テスト情報を入力するテスト入力情報入力端子を設け、
該テスト入力情報入力端子からの前記テスト情報に基づ
いて零相電流又は零相電圧の監視を実行または非実行に
制御することで、当該零相電流又は零相電圧の監視によ
るアナログ検出回路の健全性監視を実行制御するように
したため、テスト情報入力ありのときに、零相監視によ
るアナログ検出回路の健全性監視をロック（非実行状
態）することで、単相入力による保護リレー試験の際の
アナログ検出回路の誤異常検出を防止することができ
る。
テスト情報を入力するテスト入力情報入力端子を設け、
該テスト入力情報入力端子からの前記テスト情報に基づ
いて零相電流又は零相電圧の監視を実行または非実行に
制御することで、当該零相電流又は零相電圧の監視によ
るアナログ検出回路の健全性監視を実行制御するように
したため、テスト情報入力ありのときに、零相監視によ
るアナログ検出回路の健全性監視をロック（非実行状
態）することで、単相入力による保護リレー試験の際の
アナログ検出回路の誤異常検出を防止することができ
る。
【００２２】請求項５記載の発明によれば、外部からの
零相保護動作有りの信号により、零相電流又は零相電圧
の監視によるアナログ検出回路の健全性監視をロックす
る機能を具備させたため、外部から、零相保護動作有り
の信号が入力したときに、零相監視によるアナログ検出
回路の健全性監視をロックすることで、アナログ検出回
路の誤異常検出を防止することができる。
零相保護動作有りの信号により、零相電流又は零相電圧
の監視によるアナログ検出回路の健全性監視をロックす
る機能を具備させたため、外部から、零相保護動作有り
の信号が入力したときに、零相監視によるアナログ検出
回路の健全性監視をロックすることで、アナログ検出回
路の誤異常検出を防止することができる。
【００２３】請求項６記載の発明によれば、リレー内部
に零相保護動作に関する零相保護動作検出回路を有し、
該零相保護動作検出回路が動作した場合に、零相電流又
は零相電圧の監視によるアナログ検出回路の健全性監視
をロックする機能を具備させたため、内部に受けた零相
保護動作検出回路で零相保護動作が検出されたときは、
上記と同様に、零相監視によるアナログ検出回路の健全
性監視をロックすることで、アナログ検出回路の誤異常
検出を防止することができる。
に零相保護動作に関する零相保護動作検出回路を有し、
該零相保護動作検出回路が動作した場合に、零相電流又
は零相電圧の監視によるアナログ検出回路の健全性監視
をロックする機能を具備させたため、内部に受けた零相
保護動作検出回路で零相保護動作が検出されたときは、
上記と同様に、零相監視によるアナログ検出回路の健全
性監視をロックすることで、アナログ検出回路の誤異常
検出を防止することができる。
【図１】本発明に係る保護リレーの第１の実施の形態を
示すブロック図である。
示すブロック図である。
【図２】本発明の第２の実施の形態を示すブロック図で
ある。
ある。
【図３】本発明の第３の実施の形態を示すブロック図で
ある。
ある。
【図４】本発明の第４の実施の形態を示すブロック図で
ある。
ある。
１ ３相の主回路系統 ４ａ，４ｂ，４ｃ フィルタ回路 ５ａ，５ｂ，５ｃ 信号増幅器 ６ マルチプレクサ ７ Ａ／Ｄ変換器 ８ ＣＰＵ ９ リレー接点 １０ 保護リレー １２ 遮断器ＯＮ／ＯＦＦ状態入力端子 １３ 整定回路 １４ テスト入力情報入力端子 １５ 零相保護動作情報入力端子 １６ 零相保護動作検出回路
Claims (6)
- 【請求項１】 多相の主回路系統の相電流を検出するア
ナログ検出回路を備え、該主回路系統の異常状態を検出
して保護動作を行う保護リレーにおいて、前記主回路系
統をＯＮ／ＯＦＦする遮断器のＯＮ状態を検出し、該遮
断器のＯＮ状態時に零相電流又は零相電圧の監視による
前記アナログ検出回路の健全性監視を実行するように構
成してなることを特徴とする保護リレー。 - 【請求項２】 多相の主回路系統の相電流を検出するア
ナログ検出回路を備え、該主回路系統の異常状態を検出
して保護動作を行う保護リレーにおいて、前記主回路系
統をＯＮ／ＯＦＦする遮断器のＯＮ状態以外を検出し、
該遮断器がＯＮ状態以外であれば零相電流又は零相電圧
の監視による前記アナログ検出回路の健全性監視を行わ
ないように構成してなることを特徴とする保護リレー。 - 【請求項３】 多相の主回路系統の相電流を検出するア
ナログ検出回路を備え、該主回路系統の異常状態を検出
して保護動作を行う保護リレーにおいて、零相電流又は
零相電圧の監視に関する整定回路を設け、該整定回路に
より前記零相電流又は零相電圧の監視を実行または非実
行に整定することで、当該零相電流又は零相電圧の監視
による前記アナログ検出回路の健全性監視を実行制御す
るように構成してなることを特徴とする保護リレー。 - 【請求項４】 多相の主回路系統の相電流を検出するア
ナログ検出回路を備え、該主回路系統の異常状態を検出
して保護動作を行う保護リレーにおいて、外部からのテ
スト情報を入力するテスト入力情報入力端子を設け、該
テスト入力情報入力端子からの前記テスト情報に基づい
て前記零相電流又は零相電圧の監視を実行または非実行
に制御することで、当該零相電流又は零相電圧の監視に
よる前記アナログ検出回路の健全性監視を実行制御する
ように構成してなることを特徴とする保護リレー。 - 【請求項５】 多相の主回路系統の相電流を検出するア
ナログ検出回路を備え、該主回路系統の異常状態を検出
して保護動作を行う保護リレーにおいて、外部からの零
相保護動作有りの信号により、零相電流又は零相電圧の
監視による前記アナログ検出回路の健全性監視をロック
する機能を有することを特徴とする保護リレー。 - 【請求項６】 多相の主回路系統の相電流を検出するア
ナログ検出回路を備え、該主回路系統の異常状態を検出
して保護動作を行う保護リレーにおいて、リレー内部に
零相保護動作に関する零相保護動作検出回路を有し、該
零相保護動作検出回路が動作した場合に、零相電流又は
零相電圧の監視による前記アナログ検出回路の健全性監
視をロックする機能を有することを特徴とする保護リレ
ー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9182684A JPH1132425A (ja) | 1997-07-08 | 1997-07-08 | 保護リレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9182684A JPH1132425A (ja) | 1997-07-08 | 1997-07-08 | 保護リレー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1132425A true JPH1132425A (ja) | 1999-02-02 |
Family
ID=16122636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9182684A Pending JPH1132425A (ja) | 1997-07-08 | 1997-07-08 | 保護リレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1132425A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2024115808A (ja) * | 2023-02-15 | 2024-08-27 | 三菱電機株式会社 | 保護リレー装置 |
-
1997
- 1997-07-08 JP JP9182684A patent/JPH1132425A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2024115808A (ja) * | 2023-02-15 | 2024-08-27 | 三菱電機株式会社 | 保護リレー装置 |
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