JPH113246A - キャッシュメモリ内蔵型マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 キャッシュメモリ内蔵型マイクロコンピュー
タにおいて、キャッシュメモリと外部メモリの一貫性を
保ちつつマイクロコンピュータを組み込んだシステムの
性能を向上させること、及びキャッシュメモリに取り込
まれたプログラムの実行結果を履歴に残せるようにする
こと。 【解決手段】 マイクロコンピュータの外部の共有メモ
リアクセスを監視する監視手段と、監視手段の出力状態
に基づいてマイクロコンピュータが命令用キャッシュメ
モリに格納したプログラム実行時にこの実行したプログ
ラムのアドレスを外部出力する出力手段と、監視手段の
出力状態に基づいてデータ用キャッシュメモリの任意の
データを無効にする無効手段と、監視手段の出力状態に
基づいてデータ用キャッシュメモリにデータを連続して
格納する格納手段と、無効手段の出力状態に基づいて任
意のデータをコンピュータ外部からデータ用キャッシュ
メモリに書き込む書込み手段とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャッシュメモリ
を内蔵したマイクロコンピュータに関し、特に、データ
用キャッシュメモリ内容の１部を無効にする手段と、マ
イクロコンピュータ外部から内蔵キャッシュメモリに書
き込む手段と、プログラムの実行結果を残す手段に関す
る。

【０００２】

【従来の技術】図４は特開平５−２５０２５７号に開示
されたキャッシュメモリ（以下、「キャッシュ」とい
う）内蔵型マイクロコンピュータのブロック図である。
キャッシュ内蔵型マイクロコンピュータでは、外部に接
続したメモリ（以下、「外部メモリ」）と内蔵キャッシ
ュの値を一致させること（以下、「一貫性」）が要求さ
れる。このキャッシュはいくつかのブロックで構成され
る。マイクロコンピュータは外部メモリからデータを一
度取り込むと、キャッシュのデータが有効（以下、「キ
ャッシュヒット」）であるとき、キャッシュにあるデー
タを使用する。キャッシュは高速アクセスが可能である
為、マイクロコンピュータの性能が向上する事になる。
キャッシュにデータが無い（以下、「ミスヒット」）と
きは外部メモリからデータを１ブロック分取り込む。１
ブロック分の取り込みを行うのに時間がかかるため、連
続アクセスしてデータを取り込むマイクロコンピュータ
が存在する。

【０００３】図４のマイクロコンピュータが採用してい
る一貫性の実現方法について説明する。マイクロコンピ
ュータがキャッシュに対して書き込みを行った時には２
つの方法が用いられている。一つはマイクロコンピュー
タが書き込み動作をした時、必ず外部メモリにも書き込
む方法で、ライトスルー方式という。もう一つはキャッ
シュのデータのみ書き換えておき、必要な時に、外部メ
モリにも書き込む方法で、ライトバック方式又はコピー
バック方式という。

【０００４】次にリード動作における一貫性の問題につ
いて説明する。バスマスタがマイクロコンピュータ１台
だけの場合は、前記の書き込み方法でキャッシュと外部
メモリの一貫性が保たれている。しかし、バスマスタと
して他のマイクロコンピュータやＤＭＡコントローラが
ある場合は、他のマイクロコンピュータやＤＭＡコント
ローラにより、外部メモリのデータが書き換えられるこ
とになるため、キャッシュと外部メモリの一貫性が守ら
れないことになる。

【０００５】また、キャッシュを有するマイクロコンピ
ュータには別の重要な問題がある。すなわち、キャッシ
ュに取り込まれたプログラムを実行する際、プログラム
の実行結果をトレースする情報がマイクロコンピュータ
の外部に出てこないことである。

【０００６】図４の事例では、以下に述べる方法によ
り、キャッシュと外部メモリの一貫性の問題と、プログ
ラムの実行結果トレースの問題を解決している。すなわ
ち、一貫性を保つためキャッシュを無効にする（以下、
「パージする」）方法を採用している。パージされれば
必ず外部メモリからデータが取り込まれ、一貫性が保た
れる。つまり、外部メモリからデータが取り込まれる際
は、必ずキャッシュのブロックサイズ分のデータが取り
込まれることになる。図４の端子ＭＡ３１−ＭＡ２は、
通常はマイクロコンピュータがアクセスするときのアド
レスを出力するが、パージするときは入力になり、パー
ジするアドレスを入力する。キャッシュパージタイミン
グ信号ＭＡＳＴＢがアクティブの期間にキャッシュの１
つのブロックをパージすることになる。

【０００７】実行トレースの動作について説明する。図
４におけるトレース情報選択信号ＭＥＡＮは端子ＭＡ３
１−ＭＡ２に有効なアドレスが出力されていることを示
す信号である。キャッシュがヒットしたときには端子Ｍ
Ａ３１−ＭＡ２にアドレスが出力されるため、トレース
情報選択信号ＭＥＡＮはアクティブになる。ミスヒット
のときはインアクティブのままである。

【０００８】他の従来例として、モトローラ社のマイク
ロコンピュータＭＣ６８０４０の動作を説明する。図５
はのＭＣ６８０４０ブロック図である。ＭＣ６８０４０
は、データ用キャッシュ、命令用キャッシュ、及びデー
タメモリユニット内に外部バス監視機能を持ち、マイク
ロコンピュータの外部からキャッシュのデータ書き換え
が可能な構成になっている。

【０００９】ＭＣ６８０４０のスヌープコントローラは
外部からキャッシュに対して書き込みがあることを、バ
ス制御信号の状態と外部バスマスタが出力するアドレス
で知ることができる。外部からのキャッシュに対する書
き込みのとき、外部バスマスタが外部メモリにあるデー
タで、かつキャッシュに取り込んだデータを書き換えよ
うとすると、ＭＣ６８０４０は外部バスマスタの外部メ
モリへのアクセスを禁止させ、キャッシュを外部に解放
し、キャッシュのデータを更新させるように動作する。
そして、外部メモリに書き戻す必要があるときはキャッ
シュのデータを書き戻す。これにより、外部メモリとキ
ャッシュの一貫性を保つ。しかし、ＭＣ６８０４０はキ
ャッシュ内のプログラムを実行したときのプログラムの
実行結果を履歴に残す機能を備えていない。

【００１０】

【発明が解決しようとする課題】以上説明した従来技術
の問題点は、マイクロコンピュータを組み込んだ応用シ
ステムにおいて高性能が得られないという点である。そ
れは、外部バスマスタがマイクロコンピュータであり、
外部メモリの１バイトのフラグにより２つのマイクロコ
ンピュータの同期を取る場合は、１バイトデータを書き
換えただけでパージしなければならなくなるからであ
り、また、フラグをリードするときデータを１ブロック
分取り込まなければならないので外部バスの空き時間が
少なくなるからである。

【００１１】一方、外部バスマスタとしてＤＭＡコント
ローラを置いたシステムにおいて、キャッシュに取り込
んだデータをバーストモードで書き換える場合、ＤＭＡ
転送時には、マイクロコンピュータ内部のデータアクセ
ス用バスは外部バスマスタに解放しているため使用でき
ない。マイクロコンピュータがキャッシュをアクセスす
るときは、このＤＭＡ転送が終了するまでプログラムの
実行を待たされることになる。

【００１２】本発明の課題は、データ用と命令用の、少
なくとも２つのキャッシュを内蔵するキャッシュメモリ
内蔵型マイクロコンピュータにおいて、キャッシュと外
部メモリの一貫性を保ちつつマイクロコンピュータを組
み込んだシステムの性能を向上させること、及びキャッ
シュに取り込まれたプログラムの実行結果を履歴に残せ
るようにすることである。

【００１３】

【課題を解決するための手段】上記の課題は、マイクロ
コンピュータ外部の共有メモリアクセスを監視する監視
手段と、監視手段の出力状態に基づき、命令用キャッシ
ュに格納したプログラムの実行時に該実行したプログラ
ムのアドレスを外部出力する出力手段と、監視手段の出
力状態に基づき、データ用キャッシュの任意のデータを
無効にする無効手段と、監視手段の出力状態に基づき、
データ用キャッシュにデータを連続して格納する格納手
段と、無効手段の出力状態に基づき、任意のデータをマ
イクロコンピュータの外部からデータ用キャッシュに書
き込む手段とを備えたキャッシュ内蔵型マイクロコンピ
ュータ、により達成することができる。

【００１４】本発明のマイクロコンピュータでは、外部
バスマスタが外部共有メモリにアクセスすると、前記監
視手段が外部共有メモリアクセスを検出し、データ用キ
ャッシュメモリへの外部からの書き込みを許す。その場
合、データ用キャッシュにデータを連続して格納するこ
とができる。また、該監視結果に基づいて、命令用キャ
ッシュに格納したプログラムの実行アドレスを外部へ出
力すること、キャッシュのデータを無効にすること、及
びキャッシュのデータを書き換えることができる。これ
により、キャッシュと外部共有メモリの内容を効率的に
一致させ、プログラムの実行結果を外部アドレスメモリ
に残すことができるので、本発明のマイクロコンピュー
タを組み込んだシステムの性能を向上させることができ
る。

【００１５】

【発明の実施の形態】本発明の好適な実施形態として、
次の（イ）、（ロ）を挙げることができる。 （イ）前記無効手段と、前記書込み手段のいずれか一方
を選択する選択手段を有すること。

【００１６】（ロ）前記無効手段による無効処理のタイ
ミング、前記書込み手段による書き込み処理のタイミン
グ、及び前記命令用キャッシュメモリに格納されている
プログラム実行処理のタイミングを合わせるタイミング
調整手段と、該タイミング調整手段によるタイミング調
整結果を外部に出力するタイミング出力手段とを有する
こと。

【００１７】実施形態（イ）は、状況に応じて無効手段
と書込み手段を選択することに関する。すなわち、外部
バスマスタがマイクロコンピュータであり、外部メモリ
に置いた１バイトのフラグで同期をとる場合は、書込み
手段を選択することによりキャッシュデータを書き換え
る方法を選択する。また、マイクロコンピュータ以外の
バスマスタがＤＭＡコントローラであり、バーストモー
ドで連続にデータを転送する場合には、キャッシュのデ
ータの一部をマイクロコンピュータ外部よりパージする
方法を選択する。これにより、キャッシュデータの書き
換えとパージとを選択できる。また、パージを効果的に
使えるので、本発明のマイクロコンピュータを組み込ん
だシステムの性能を向上させることができる。

【００１８】実施形態（ロ）は、各処理のタイミングを
調整することに関する。すなわち、外部バスマスタから
キャッシュへのパージやアクセスを行う場合は、タイミ
ング調整手段がアドレスをアドレスメモリに書き込むた
めのタイミング調整を行い、タイミング出力手段から外
部に制御信号を出力する。また、通常のプログラム実行
時には、実行アドレスを外部に出力する。これにより、
プログラムの実行結果を確実にアドレスメモリに残すこ
とができる。

【００１９】

【実施例】本発明の好適な一実施例、及びこれを用いた
一応用例について、添付図面を参照しつつ説明する。図
１は実施例を説明するブロック図、図２はは図１に示す
マイクロコンピュータ各部のタイミング図、図３は図１
に示すマイクロコンピュータの応用例を示すブロック図
である。

【００２０】本発明にいう監視手段は、図１では外部の
共有メモリアクセスを監視する回路としての４ＮＡＮＤ
（１１９）である。タイミング生成回路（１０５）でタ
イミング調整されたプログラムの実行アドレスは端子Ｍ
Ａ３１−ＭＡ２を介して出力される。また、データ用キ
ャッシュメモリの任意のデータを無効にする無効手段
は、コンパレータ（１０６）、３入力ＡＮＤ（１０
７）、タイミング生成回路（１１２）で構成される。Ｃ
ＬＲは無効を示す信号である。

【００２１】データ用キャッシュメモリに連続してデー
タを格納する格納手段、及びマイクロコンピュータ外部
から任意のデータをデータ用キャッシュメモリに書き込
むための書込み手段は、書き込み制御回路（１１７）
と、外部バスマスタがキャッシュに書き込むタイミング
を入力する信号であるＣＥＡＮと、外部メモリライトス
トローブであるＭＷＲ＊（＊は反転信号を示す。図１、
図２では上線で表示）と、外部マスタがバスを占有して
いることを示すＨＬＤＡＫ信号から構成される。監視手
段（１１９）はＣＡＥＮ、ＭＷＲ＊、ＨＬＤＡＫの各信
号を使用することで、無効手段と書込み手段のどちらか
一方を選択する機能も有している。

【００２２】無効手段による無効処理のタイミングを調
整するタイミング調整手段は前記タイミング生成回路
（１１２）である。書込み手段によるマイクロコンピュ
ータ外部から任意のデータをデータ用キャッシュメモリ
に書き込むタイミングを調整するタイミング調整手段は
ＣＥＡＮである。命令用キャッシュメモリに格納されて
いるプログラムの実行処理と、タイミング生成回路（１
１２）及びＣＥＡＮのタイミングを合わせるタイミング
調整手段はタイミング生成回路（１１６）である。タイ
ミング生成回路（１１６）で生成されたタイミング調整
結果は、タイミング出力手段ＭＡＡＣＫを介して出力さ
れる。ＭＡＡＣＫは端子ＭＡ３１−ＭＡ２へパージアド
レスの入力タイミング信号を出力するための信号であ
る。

【００２３】キャッシュヒット、ミスヒットを生成する
回路はコンパレータ（１０８）、２入力ＡＮＤ（１０
９）、ＮＯＴ回路（１１０）、２入力ＡＮＤ（１１３）
から構成され、ミスヒット信号は端子ＭＩＳＳを介して
出力される。また、キャッシュヒット信号は内部信号で
あるＨＩＴで表されている。

【００２４】キャッシュメモリは、デコーダであるＭＤ
ＥＣ（１０１）、ＲＤＥＣ（１０２）、タグメモリ部
（１０３）、データメモリ部（１０４）、前記無効手
段、前記ヒット、ミスヒット信号生成回路、前記書き込
み制御回路（１１７）から構成される。

【００２５】端子ＭＡ３１−ＭＡ２はプログラム実行ア
ドレスを出力するとともに、任意データを無効にすると
きのパージアドレス入力や、キャッシュへ書き込みをす
るときの書き込みアドレス入力にも使用される。端子Ｒ
Ａ３１−ＲＡ２は外部メモリアクセスをするときのアド
レスバス端子である。ＤＢは外部メモリアクセスをする
ときのデータバス端子である。ＤＯはプログラム実行結
果の履歴を残すためにヒットしたデータを出力する端子
である。ＤＯは３ステータバッファ（１１４）を介して
出力される。ＮＷＲ＊は外部メモリライトストローブ、
ＭＲＤ＊は外部メモリリードストローブである。ＭＥＡ
Ｎはプログラム実行結果をトレースするための書き込み
情報の選択信号であり、キャッシュにヒットしたときは
ＭＡ３１−ＭＡ２の出力情報を、ミスヒットしたときは
ＲＡ３１−ＲＡ２ＤＢの情報を、開発支援装置のアドレ
スメモリに書き込ませるための選択信号である。

【００２６】本実施例の動作について、図２のタイミン
グ図を参照しつつ説明する。まず、外部バスマスタがキ
ャッシュにライトするときを説明する。ホールドアクノ
リッジＨＬＤＡＫとＣＡＥＮが高電位（以下、「Ｈ
ｉ」）、ＭＷＲ＊が低電位（以下、「Ｌｏ」）、ＭＡＳ
ＴＢがＬｏの状態である。書き込み制御回路（１１７）
が作動し、キャッシュへのライトストローブをアクティ
ブにする。ＭＡＳＴＢがＬｏであるので、キャッシュの
パージは行われない。ＭＥＡＮ信号はＨＩＴ信号をタイ
ミング生成回路（１１１）へ入力し、タイミング調整後
に出力される。ここではＨＩＴ信号の１クロック遅れの
信号になっている。また、ＤＯはＨＬＤＡＫがアクティ
ブのとき外部バスマスタが外部のデータバスを使ってい
るため、高インピーダンスとなる。

【００２７】次にＨＬＤＡＫを使用すると思われるＤＲ
ＡＭリフレッシュについて考える。ＭＡＳＴＢがＬｏ、
ＣＡＥＮがＬｏ、ＭＷＲ＊がＨｉ、ＨＬＤＡＫがＨｉの
状態である。ＭＷＲ＊がＨｉであるのでキャッシュへの
書き込みは行われない。また、ＭＡＳＴＢがＬｏである
のでキャッシュのパージも行われない。

【００２８】次にマイクロコンピュータがキャッシュを
リードしたときの説明をする。ＭＡＳＴＢがＬｏ、ＣＡ
ＥＮがＬｏ、ＨＬＤＡＫがＬｏ、ＭＷＲ＊がＨｉ、ＭＲ
Ｄ＊がＨｉの状態である。ＭＡＳＴＢがＬｏであるので
キャッシュのパージは行われない。また、ＣＡＥＮがＬ
ｏであるのでキャッシュへの書き込みも行われない。Ｈ
ＩＴ信号がＨｉ、ＨＬＤＡＫがＬｏであるのでヒットし
たデータはＤＯを介して出力される。

【００２９】次に外部バスマスタが、キャッシュに取り
込まれたデータと同じデータを外部メモリからリードす
るときの説明をする。ＭＡＳＴＢがＬｏ、ＣＡＥＮがＨ
ｉ、ＨＬＤＡＫがＨｉ、ＭＲＤ＊がＬｏ、ＭＷＲ＊がＨ
ｉの状態である。ＭＡＳＴＢがＬｏであるのでキャッシ
ュのパージは行われない。また、ＭＷＲ＊がＨｉである
のでキャッシュへの書き込みは行われない。ＨＩＴ信号
がＨｉ、ＨＬＤＡＫ信号がＬｏであるので、ヒットした
データはＤＯを介して出力される。

【００３０】次にキャッシュをパージするときの説明を
する。ここではＭＡＳＴＢがＨｉ、ＣＡＥＮがＬｏ、Ｈ
ＬＤＡＫがＨｉ、ＭＲＤ＊がＬｏ、ＭＷＲ＊がＨｉの状
態である。ＭＡＳＴＢがＨｉであるので、コンパレータ
（１０６）、３入力ＡＮＤ（１０７）の出力信号ＣＬＲ
がアクティブになりタグメモリ部の情報をクリアする。
ＣＡＥＮがＬｏであるのでキャッシュには書き込まれな
い。

【００３１】次にマイクロコンピュータがキャッシュへ
書き込みをおこなったときの説明をする。ＭＡＳＴＢが
Ｌｏ、ＣＡＥＮがＬｏ、ＨＬＤＡＫがＬｏ、ＭＷＲ＊が
Ｌｏの状態である。ＭＡＳＴＢがＬｏであるのでクアッ
シュはパージされない。ＣＡＥＮがＬｏであるが、マイ
クロコンピュータ内部のキャッシュライトストローブＣ
ＭＷＲ＊がアクティブになるのでキャッシュへの書き込
みが行われる。同時にＭＷＲ＊がＬｏであるので、外部
メモリにＤＯから出力されたデータが書き込まれる。ミ
スヒットのときは外部メモリから１ブロック分のリード
が行われる。

【００３２】次にプログラム実行結果のアドレス出力に
ついて説明する。図２のタイミング図では、０２００Ｈ
番地と０３００Ｈ番地の時にＭＡＡＣＫがＨｉの期間に
有効なプログラム実行アドレスが出力されている。出力
するアドレスを出力するタイミングまで保持しておくの
がタイミング生成回路（１０５）である。ＭＡ３１−Ｍ
Ａ２の入力、出力タイミングを決めているのはタイミン
グ生成回路（１１６）である。ここではＨＬＤＡＫ、Ｍ
ＡＳＴＢ、ＣＡＥＮの信号を使い、アドレス出力タイミ
ングを作っている。このタイミング信号はＭＡＡＣＫ信
号として外部に出力している。

【００３３】本実施例たるマイクロコンピュータの応用
例について、図３を参照して説明する。図３において、
アドレスメモリ（３０１）は、マイクロコンピュータ
（３０３）が実行したアドレスの履歴を記憶する。マル
チプレクサ（３０５）は、アドレスメモリに書く情報を
選択する回路である。プログラムの切り替え信号は、マ
イクロコンピュータ（３０３）が出力するＭＥＡＮ信号
に基づき、アドレスメモリへの書き込み制御回路（３０
４）で生成される。アドレスメモリに書き込まれるアド
レスは、マイクロコンピュータ（３０３）が外部メモリ
をアクセスするときはＡ３１−Ａ２を書き込み、キャッ
シュをアクセスしているときはＭＡ３１−ＭＡ２を書き
込む。また、キャッシュに対して外部からアクセスする
ときは、ＭＡＡＣＫ信号で３ステートバッファ（３０
２）を切り替えることにより、ＭＡ３１−ＭＡ２にアド
レスを入力することができる。このＭＡ３１−ＭＡ２を
アドレスメモリに書き込むことで、履歴に残すことが可
能になっている。

【００３４】

【発明の効果】本発明により、マイクロコンピュータの
キャッシュと外部メモリのデータの一貫性を保つ方法を
いつでも切り替えることができ、バスの使用頻度、キャ
ッシュの解放時間をシステムとして最適にすることがで
きるので、本発明に係るマイクロコンピュータを組み込
んだ応用システムの性能が向上する。

【００３５】また、キャッシュに取り込まれたプログラ
ムを実行するとき、プログラム実行結果を外部に出力す
る機能を備えているため、開発支援装置で実行結果の履
歴を残すことができる。

【図面の簡単な説明】

【図１】本発明の一実施例を説明するブロック図であ
る。

【図２】実施例における各部のタイミング図である。

【図３】本発明の一応用例を説明するブロック図であ
る。

【図４】従来例（特開平５−２５０２５７号所載）のブ
ロック図である。

【図５】ＭＣ６８０４０のブロック図である。

【符号の説明】

１０１…ＭＤＥＣ アドレスデコーダ １０２…ＲＤＥＣ アドレスデコーダ １０３…タグメモリ部 １０４…データメモリ部 １０５…アドレス出力タイミング生成回路 １０６…パージ用コンパレータ １０７…３入力ＡＮＤ １０８…ヒット、ミスヒット用コンパレータ １０９…２入力ＡＮＤ １１０…ＮＯＴ回路 １１１…ＭＥＡＮ信号タイミング生成回路 １１２…ＭＡＳＴＢ信号タイミング生成回路 １１３…２入力ＡＮＤ １１４…データ出力用３ステートバッファ １１５…アドレス出力用３ステートバッファ １１６…アドレス出力バッファ制御タイミング生成回路 １１７…書き込み制御回路 １１８…２入力ＡＮＤ ３０１…実行アドレス格納メモリ ３０２…３ステートバッファ ３０２…ＣＰＵ（マイクロコンピュータ） ３０４…アドレスメモリ書き込み制御回路 ３０５…ＭＰＸ（マルチプレクサ） ４０１…２入力ＡＮＤ ４０２…アドレス出力ディレイ回路 ５０１…浮動小数点ユニット ５０２…整数ユニット ５０３…命令メモリユニット ５０４…データメモリユニット ５０５…データキャッシュスヌープコントローラ ５０６…データＡＴＣ ５０７…データキャッシュ ５０８…命令キャッシュ ５０９…命令ＡＴＣ ５１０…命令キャッシュスヌープコントローラ ＭＡ３１−ＭＡ２…パージアドレス、キャッシュ書き込
みアドレス入力とプログラム実行アドレスの出力 ＲＡ３１−ＲＡ２…外部メモリアクセス時のアドレス ＤＢ…外部メモリアクセス時のアドレス ＤＯ…キャッシュヒットデータ ＭＷＲ＊…外部メモリライトストローブ ＭＲＤ＊…外部メモリリードストローブ ＭＩＳＳ…ミスヒット信号 ＣＡＥＮ…キャッシュ書き込みタイミング信号 ＭＡＳＴＢ…キャッシュパージタイミング信号 ＭＥＡＮ…トレース情報選択信号 ＭＡＡＣＫ…パージアドレスの入力タイミング信号 ＣＭＷＲ＊…マイクロコンピュータ内部のキャッシュラ
イトストローブ ＨＬＤＡＫ…ホールドアクノリッジ信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】データ用と命令用の、少なくとも２つのキ
   ャッシュメモリを内蔵するキャッシュメモリ内蔵型マイ
   クロコンピュータにおいて、 前記キャッシュメモリ内蔵型マイクロコンピュータの外
   部の共有メモリアクセスを監視する監視手段と、 前記監視手段の出力状態に基づき、前記マイクロコンピ
   ュータが前記命令用キャッシュメモリに格納したプログ
   ラム実行時に該実行したプログラムのアドレスを外部出
   力する出力手段と、 前記監視手段の出力状態に基づき、前記データ用キャッ
   シュメモリの任意のデータを無効にする無効手段と、 前記監視手段の出力状態に基づき、前記データ用キャッ
   シュメモリにデータを連続して格納する格納手段と、 前記無効手段の出力状態に基づき、任意のデータを前記
   マイクロコンピュータ外部から前記データ用キャッシュ
   メモリに書き込む書込み手段と、を有することを特徴と
   するキャッシュメモリ内蔵型マイクロコンピュータ。
2. 【請求項２】前記無効手段と、前記書込み手段のいずれ
   か一方を選択する選択手段を有することを特徴とする、
   請求項１記載のキャッシュメモリ内蔵型マイクロコンピ
   ュータ。
3. 【請求項３】前記無効手段による無効処理のタイミン
   グ、前記書込み手段による書き込み処理のタイミング、
   及び前記命令用キャッシュメモリに格納されているプロ
   グラム実行処理のタイミングを合わせるタイミング調整
   手段と、該タイミング調整手段によるタイミング調整結
   果を外部に出力するタイミング出力手段とを有すること
   を特徴とする、請求項１記載のキャッシュメモリ内蔵型
   マイクロコンピュータ。