JPH11326455A5

JPH11326455A5 -

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Publication number: JPH11326455A5
Application number: JP1998124712A
Authority: JP
Filing date: 1998-05-07
Publication date: 2005-08-25
Anticipated expiration: 2018-05-07

Description

また、内部ロジック５２３からの出力は信号入力部６０９を介してドライバ５２４への入力として取り込み、ドライバ５２４の出力がデータ入出力部６１２を介してデータ端子５２１に出力される。

したがって、クロックＣＬＫがデータＤＡＴＡより０．６ｎｓの位相遅れがある場合でも、製品規格のセットアップである０．２ｎｓを確実に保証するためにはテスタプログラム値を−０．４ｎｓ（クロックＣＬＫの位相をデータＤＡＴＡより０．４ｎｓを早める）としなければならない。なぜならば、テストプログラム値ｔｐを−０．４ｎｓより大きな値に設定にすると、クロックＣＬＫがデータＤＡＴＡより０．６ｎｓの位相遅れがある場合に、０．２より大きい（ｔｐ＋０．６）セットアップタイムでタイミング検証試験が行われることになり、セットアップタイム０．２ｎｓを満足しない被試験ＬＳＩ５０５を誤って良と判定してしまう危険性があるからである。

【００１７】
【課題を解決するための手段】
この発明にかかる請求項１記載の半導体装置は、第１及び第２の入力信号並びに第１のテストモード信号を受け、前記第１の入力信号をバッファリング処理して内部信号を出力する第１の入出力バッファセルを有しており、前記第１の入出力バッファセルは、前記第１の入力信号を受け、前記第１の入力信号を所定の遅延時間遅延させて第１の遅延入力信号を出力する遅延手段と、前記第１のテストモード信号に基づき、前記第１の遅延入力信号及び前記第２の入力信号のうち一方の信号を第１の選択信号として出力する第１の入力信号選択手段と、前記第１の選択信号に基づき動作制御され、前記第１の入力信号をバッファリング処理して前記内部信号を出力する内部信号出力手段とを備えている。

また、請求項６記載の半導体装置において、前記複数のインバータの最終段のインバータの出力が前記初段のインバータの入力に接続されることにより、前記複数のインバータはループ接続され、前記複数のインバータは３以上の奇数個のインバータを含み、前記インバータ遅延時間制御手段は、ループ接続された前記３以上の奇数個のインバータを発振させて得られる発振信号の所定期間内の発振回数と基準発振回数とを比較して、その比較結果を出力する信号比較手段と、前記比較結果に基づき前記信号伝搬遅延時間を決定し、前記信号伝搬遅延時間を指示する制御信号を前記複数のインバータに与える制御信号出力手段とを含んでいる。

この際、レシーバ６の一方入力及び制御入力に付与されるそれぞれの信号は、データＤＡＴＡ１として得られた全く同一のクロックであり、ＬＳＩテスタ５００〜被試験ＬＳＩ５０５に至るまでの信号伝搬経路が同一になるため、ＬＳＩテスタ５００が発生する信号のタイミングスキュー、ＤＵＴボード５１１の配線５１２やソケット５１３の電極５１４の長さのばらつきによる信号伝搬時間のばらつき及びパッケージ５１５の配線５１６の長さばらつきによる信号伝搬時間のばらつきが実施の形態１のＬＳＩのタイミング検証時に生じることはあり得ない。

＜＜実施の形態３＞＞
図３は実施の形態３のＬＳＩの構成を示す説明図である。同図に示すように、実施の形態３のＬＳＩはＩ／Ｏバッファセル１５，１６、バッファ１８、ＭＵＸ１９及びランダムロジック２０から構成される。Ｉ／Ｏバッファセル１５，１６は図２で示した実施の形態２と同様な内部構成である。なお、図１と同様の部分については同一の参照符号を付しその説明を適宜省略する。

マルチプレクサＭ１〜Ｍ１７は制御入力にＩ／Ｏバッファ入力部５１ｆより得られる信号に基づき、Ａ入力及びＢ入力に得られる信号のうち一方の信号をセレクタ５０に出力する。

セレクタ５０はＩ／Ｏバッファ入力部５１ａ〜５１ｅより得られる信号に基づき、マルチプレクサＭ１〜Ｍ１７の出力のうち、一の出力を遅延データＤＤＴとして出力する。

このような構成において、インバータチェーン３３内の１６個のインバータ３４それぞれの信号伝搬遅延時間（比較的小さな遅延時間）は電源制御線３９の制御電位によって決定することができる。また、Ｉ／Ｏバッファ入力部５１ａ〜５１ｅに与える信号によって、セレクタ５０はマルチプレクサＭ１〜Ｍ１７のうちの一の出力を遅延データＤＤＴとしてデータ端子５から出力させることにより比較的大きな遅延時間の変動を制御できる。

カウンタレジスタ４４への設定カウント値が設定された後、クロック入力部３８から周期（２・Δｔ３６）のクロックを与えるとともに、（２・Δｔ３６）の２倍以上の周期のクロックをクロック入力部４５から与えることにより、カウンタ部４３のカウント値を“１”から１ずつ繰り上げる。

マルチプレクサＭ１〜Ｍ１７は、セレクタ５０への出力信号を遅延回路２の入力部２Ａに印加された波形と同じ真理値あるいは反転した真理値にするために設けられ、バッファＢ１〜Ｂ１７の出力信号を適宜選択して出力する。また、テストモード時にテストモード関連信号入力部２８より得られるテスト信号は“Ｈ”にすれば、トランスファゲート６３はオフしインバータチェーン３３が自走することは停止され、トランスファゲート６４はオンしデータＤＡＴＡ１をインバータチェーン３３に伝達する。ラッチ部６５はトランスファゲート３６がオフ状態のときにカウンタ３７のＤフリップフロップ３７１のクロック入力が不確定になることを避けるために設けられる。

マルチプレクサＭ１〜Ｍ１６は制御入力にＩ／Ｏバッファ入力部５１ｆより得られる信号に基づき、Ａ入力及びＢ入力に得られる信号のうち一方の信号をセレクタ５０Ａに出力する。

各マルチプレクサＭ１〜Ｍ１６の出力はバッファ８２を介してセレクタ５０Ａに与えられる。セレクタ５０ＡはＩ／Ｏバッファ入力部５１ａ〜５１ｄより得られる信号に基づき、バッファ８２を介して得られるマルチプレクサＭ１〜Ｍ１６の出力のうち、一の出力を遅延データＤＤＴとして出力する。

なお、クロック端子１０７に接続していたＬＳＩテスタ５００のドライバ１００の出力は、デバイス９９の近傍に設けたリレー１１０により遮断される。デバイス９９の近傍にリレー１１０を設ける理由は、ＬＳＩテスタ５００のドライバ１０９から出力される信号の伝送線路１１１の浮遊容量１１２の容量負荷をなくすためである。なお、１１４，１１５はレシーバである。

この際、ＤＵＴボード１０２Ａは、ＬＳＩテスタ５００から発生する同一の信号をリレー１０１によって２つに分岐してデバイス９９のデータ入力端子１０５及びクロック端子１０７に付与しているため、ＬＳＩテスタ５００が発生する信号のタイミングスキュー、ＤＵＴボード５１１の配線５１２による信号伝搬時間のばらつきが実施の形態５の第１の構成のＤＵＴボード１０２Ａを用いたＬＳＩのタイミング検証時に生じることはあり得ない。

加えて、ＤＵＴボード１０２Ａ上で一度リレーの設置、同軸ケーブルの長さ設定をしてしまえば、物理的な電気長が固定される。量産工場では温度が一定になるよう管理されており、テスト環境下においてはタイミングが狂う要因がない。したがって、量産時においてはいつも安定した時間差が実現でき、高精度なタイミング検証試験が実現可能となる。また、同軸ケーブルは長さを調整することにより、容易にタイミング条件を変更することができる。

なお、時刻ｔ１と時刻ｔ２とを同じコンパレータ１３０で検出するメリットは、異なるコンパレータを用いることにより生じるスキューのばらつきがなく、ＬＳＩテスタ５００で可能な最小のタイミングでブロックの立ち上がりエッジのタイミング比較検証が可能となることである。

このとき、ユーザーロジック１４５の演算結果を無効にした状態となるため、デバイス９９の試験時に、データ入力端子１０５に入力されるデータを確実データ出力端子１３７からモニタすることができる。

すなわち、図１５で示した構成のデバイス９９に対して、ユーザーロジック１４５にＩ／Ｏバッファセル１４０，Ｉ／Ｏバッファセル１４１の直結を指示する信号を与えることなく（通常のＬＳＩには図１５に示すようなＩ／Ｏバッファセル１４０，１４１間を直結した配線はなされていない）、比較的容易にセットアップタイム検証をモニタすることができる。

＜＜実施の形態８＞＞
図１７は実施の形態８のＤＵＴボードの構成を示す説明図である。同図に示すように、ＬＳＩテスタ５００のドライバ１００から出力された信号は、ＤＵＴボード１０２Ｅ上のリレー１０１及び伝送線路１０３を介してデバイス９９のデータ端子１０５に伝達される。伝送線路１０３上には同軸ケーブル１０４が設けられる。

さらにＬＳＩテスタ５００のドライバ１００から出力された信号は、ＤＵＴボード１０２Ｅ上のリレー１０１、伝送線路１０６及びリレー１１０を介して差動第１クロック端子１６０に伝達される。伝送線路１０６上には同軸ケーブル１０８が設けられる。なお、リレー１１０は伝送線路１０６及び伝送線路１１１の一方と差動第１クロック端子１６０とを選択的に接続する。

このように、実施の形態９のＤＵＴボード１０２Ｆは、デバイス９８のデータ入力端子１０５を終端抵抗１５０によって終端するとともに、差動第１クロック端子１６０と差動第２クロック端子１６１との間を抵抗素子１７０を介して接続することのより、データ入力端子１０５、差動第１クロック端子１６０及び差動第２クロック端子１６１に付与される信号の反射ノイズの発生を防止することができる。

なお、終端抵抗１５０は反射ノイズの発生の防止効果を高めるにはそれぞれの抵抗値を伝送線路１０３の配線インピーダンスと同程度に設定し、抵抗素子１７０は伝送線路１０６の配線インピーダンスにデバイス９８の内部抵抗を加味した抵抗値に設定する方が望ましい。さらに、終端抵抗１５０及び抵抗素子１７０をデバイス９８の端子１０５及び１０７の近傍（ソケットのピンの近く）に配置することが望ましい。他の構成は図１７で示した実施の形態８の構成と同様である。

【０１６２】
【発明の効果】
以上説明したように、この発明における請求項１記載の半導体装置の入出力バッファセルは、第１の入力信号を所定の遅延時間遅延させて第１の遅延入力信号を出力する遅延手段と、第１のテストモード信号に基づき、第１の遅延入力信号及び第２の信号のうち一方の信号を第１の選択信号として出力する第１の入力信号選択手段と、第１の選択信号に基づき動作制御され、第１の入力信号をバッファリング処理して内部信号を出力する内部信号出力手段とを備えている。

上記テスト状態時に内部信号の選択を指示する第２のテストモード信号を第２の入力信号選択手段に付与することにより、内部信号を出力信号として外部でモニタすることができる。

したがって、第１の入力端子と第２の入力端子に、第１及び第２の信号伝搬遅延時間の時間差をセットアップタイムあるいはホールドタイムとした信号を与えてタイミング検証試験を行うことができる。このとき、第１のテスト信号をテスタ等で出力する場合に生じる第１のテスト信号のタイミングスキューによる影響は受けないため、正確なタイミング検証試験を行うことができる。

【図面の簡単な説明】
【図１】この発明の実施の形態１のＬＳＩのＩ／Ｏバッファセルの内部構成を示す回路図である。
【図２】実施の形態２のＬＳＩのＩ／Ｏバッファセルの周辺の構成を示す説明図である。
【図３】実施の形態３のＬＳＩのＩ／Ｏバッファセルの周辺の構成を示す説明図である。
【図４】実施の形態４のＬＳＩの遅延回路の第１の構成を示す回路図である。
【図５】実施の形態４のＬＳＩの遅延回路の第１の構成を示す回路図である。
【図６】実施の形態４のＬＳＩの遅延回路の第２の構成を示す回路図である。
【図７】実施の形態４のＬＳＩの遅延回路の第２の構成を示す回路図である。
【図８】実施の形態５のＤＵＴボードの第１の構成を示す説明図である。
【図９】実施の形態５の第１の構成のＤＵＴボードを用いたテスト動作を示すタイミング図である。
【図１０】実施の形態５のＤＵＴボードの第２の構成を示す説明図である。
【図１１】実施の形態５の第２の構成のＤＵＴボードを用いたテスト動作を示すタイミング図である。
【図１２】実施の形態６のＤＵＴボードの構成を示す説明図である。
【図１３】実施の形態６のＤＵＴボードの構成を示す説明図である。
【図１４】実施の形態６のＤＵＴボードを用いたテスト動作を示すタイミング図である。
【図１５】実施の形態６のＤＵＴボードを用いてデバイスに対するテストを行う場合の具体例を示した説明図である。
【図１６】実施の形態７のＤＵＴボードの構成を示す説明図である。
【図１７】実施の形態８のＤＵＴボードの構成を示す説明図である。
【図１８】実施の形態８のＤＵＴボードを用いたテスト動作を示すタイミング図である。
【図１９】実施の形態９のＤＵＴボードの構成を示す説明図である。
【図２０】実施の形態９のＤＵＴボードを用いたテスト動作のシミュレーション時の観測ポイント示す説明図である。
【図２１】実施の形態９のＤＵＴボードを用いたテスト動作のシミュレーション結果（低速クロック入力時）を示すグラフである。
【図２２】実施の形態９のＤＵＴボードを用いたテスト動作のシミュレーション結果（高速クロック入力時）を示すグラフである。
【図２３】ＬＳＩテスタを用いたＬＳＩの試験実施時の構成を示す説明図である。
【図２４】従来のＬＳＩのＩ／Ｏバッファセルの内部構成を示す回路図である。
【図２５】データとクロックとの間に生じるスキューを示したタイミング図である。
【符号の説明】
１，１５，１６Ｉ／Ｏバッファセル、２遅延回路、３ＭＵＸ（マルチプレクサ）、３３インバータチェーン、５０セレクタ、１０２Ａ〜１０２ＦＤＵＴボード、１０４，１０８，１１３，１２１，１３１同軸ケーブル。

Claims

第１及び第２の入力信号並びに第１のテストモード信号を受け、前記第１の入力信号をバッファリング処理して内部信号を出力する第１の入出力バッファセルを有する半導体装置であって、
前記第１の入出力バッファセルは、
前記第１の入力信号を受け、前記第１の入力信号を所定の遅延時間遅延させて第１の遅延入力信号を出力する遅延手段と、
前記第１のテストモード信号に基づき、前記第１の遅延入力信号及び前記第２の入力信号のうち一方の信号を第１の選択信号として出力する第１の入力信号選択手段と、
前記第１の選択信号に基づき動作制御され、前記第１の入力信号をバッファリング処理して前記内部信号を出力する内部信号出力手段とを備える、
半導体装置。
前記複数のインバータの最終段のインバータの出力が前記初段のインバータの入力に接続されることにより、前記複数のインバータはループ接続され、前記複数のインバータは３以上の奇数個のインバータを含み、
前記インバータ遅延時間制御手段は、
ループ接続された前記３以上の奇数個のインバータを発振させて得られる発振信号の所定期間内の発振回数と基準発振回数とを比較して、その比較結果を出力する信号比較手段と、
前記比較結果に基づき前記信号伝搬遅延時間を決定し、前記信号伝搬遅延時間を指示する制御信号を前記複数のインバータに与える制御信号出力手段とを含む、
請求項５記載の半導体装置。