JPH11326456A

JPH11326456A - テスト方法及び集積回路装置

Info

Publication number: JPH11326456A
Application number: JP10125986A
Authority: JP
Inventors: Hajime Matsuzawa; 肇松澤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-05-08
Filing date: 1998-05-08
Publication date: 1999-11-26
Also published as: CA2271184A1

Abstract

(57)【要約】【課題】テスタを使用しないで集積回路装置１を高速
でテストする。【解決手段】複数のピン６と、複数のピン６にそれぞ
れ接続された複数のフリップフロップ１１とを有し、複
数のフリップフロップ１１は、テスト時にシフトレジス
タとしてシフト動作を行うスキャンパス３を構成すべ
く、互いにシリアルに接続されている集積回路装置１を
テストする方法において、スキャンパス３を用いたテス
トを行うテスト制御回路部５を予め集積回路装置１にテ
スト制御回路部５がスキャンパス３に接続された状態
に、設けておくステップと、複数のピン６を互いに外部
配線４で接続するステップと、複数のピン６が互いに外
部配線４で接続された状態で、テスト制御回路部５にテ
ストモード信号を与えて、テスト制御回路部５に、スキ
ャンパス３を用いたテストを行わせるステップとを有す
ることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スキャンパスを構
成するように設計されたパッケージやカード等の集積回
路装置を被試験物として検査する技術に関する。

【０００２】

【従来の技術】従来、プリント基板やセラミック基板な
どにＩＣやＬＳＩ等の集積回路部を搭載することにより
作られたパッケージやカード（集積回路装置）を被試験
物として検査する方法としては、被試験物のＩ／Ｏ（入
出力）ピンをアクセスする方法や、インサーキットテス
トと呼ばれるような、被試験物の各ノ一ドにプロービン
グしてテスタからアクセスを行いテストする方法が一般
的である。いずれの方法においても、被試験物の高密度
化に伴い、テスタは膨大な数のピン（ドライバ／レシー
バ）が必要になる。

【０００３】また、図４に示すように、集積化された被
試験物１の検査容易化を図るため、被試験物１のＬＳＩ
２にそれぞれ本来構成素子として備えられているフリッ
プフロップ（或いはラッチ）１１を用いて、スキャンパ
ス３を構成する方法が知られている。即ち、この方法で
は、予め、被試験物１のＬＳＩ２のフリップフロップ
（或いはラッチ）１１を、シフトレジスタとして働かせ
るべくシリアルに接続してスキャンパス３を構成してお
く。そして、テスタ１０からスキャンパス３のスキャン
インピンを介してシフト動作によって１ビットずつ全フ
リップフロップ１１にデータをセットし、その後シフト
動作を解除する。続いて、被試験物１のＬＳＩ２のフリ
ップフロップ１１に接続されているＩ／Ｏ（入出力）ピ
ン６に接続されたテスタ１０から、クロックＣＬＫを被
試験物１のＬＳＩ２に供給するノ一マル動作によつて、
今度は、通常の方向にデータを送受する。その結果デー
タを再びシフト動作によって１ビットずつスキャンパス
３のスキャンアウトピンから抜き出し、観測し、該結果
データをテスタ１０にて、期待値と比較して検査を行
う。

【０００４】しかし、テスト時の動作速度はテスタ１０
の動作速度に依存してしまうため、高速動作でのテスト
は事実上不可能である。

【０００５】

【発明が解決しようとする課題】図４を用いて説明した
従来の方法における第１の問題点は、被試験物１の高密
度化に伴い、非常に多ピン（ドライバ／レシーバ）の高
価なテスタ１０を必要とすることである。

【０００６】その理由は、非常に多ピン化した被試験物
１に対し、それらピン６に１対１でテスタピンを接続し
てテストするためである。

【０００７】図４を用いて説明した従来の方法における
第２の問題点は、高速に動作させてテストを行うことが
困難なことである。

【０００８】その理由は、テスト時の動作速度はテスタ
１０の動作速度によって制限されるからである。

【０００９】それ故、本発明の課題は、テスタを使用し
ないで集積回路装置（パッケージやカード）を高速でテ
ストする方法を提供することにある。

【００１０】本発明の別の課題は、テスタを使用しない
で高速でテストされ得る集積回路装置（パッケージやカ
ード）を提供することにある。

【００１１】

【課題を解決するための手段】本発明によれば、複数の
ピンと、前記複数のピンにそれぞれ接続された複数の構
成素子とを有する集積回路装置をテストするテスト方法
であって、前記複数の構成素子は、テスト時にシフトレ
ジスタとしてシフト動作を行うスキャンパスを構成すべ
く、互いにシリアルに接続されている状態の前記集積回
路装置をテストする方法において、前記スキャンパスを
用いたテストを行うテスト制御回路部を、予め、前記集
積回路装置に、該テスト制御回路部が前記スキャンパス
に接続された状態に、設けておくステップと、前記複数
のピンを互いに外部配線で接続するステップと、前記複
数のピンが互いに前記外部配線で接続された状態で、前
記テスト制御回路部にテストモード信号を与えて、前記
テスト制御回路部に、前記スキャンパスを用いたテスト
を行わせるステップとを有することを特徴とするテスト
方法が得られる。

【００１２】更に本発明によれば、基板と、該基板に実
装された複数の第１のピンと、前記基板に実装され、前
記複数の第１のピンにそれぞれ接続された複数の第１の
構成素子を有する第１の集積回路部と、前記基板に実装
された複数の第２のピンと、前記基板に実装され、前記
複数の第２のピンにそれぞれ接続された複数の第２の構
成素子を有する第２の集積回路部とを有する集積回路装
置をテストするテスト方法であって、前記複数の第１の
構成素子及び前記複数の第２の構成素子は、テスト時に
シフトレジスタとしてシフト動作を行うスキャンパスを
構成すべく、互いにシリアルに接続されている状態の前
記集積回路装置をテストする方法において、前記スキャ
ンパスを用いたテストを行うテスト制御回路部を、予
め、前記基板に、該テスト制御回路部が前記スキャンパ
スに接続された状態に、実装しておくステップと、前記
複数の第１のピンと前記複数の第２のピンとを互いに複
数の外部配線で接続するステップと、前記複数の第１の
ピンと前記複数の第２のピンとが互いに前記複数の外部
配線で接続された状態で、前記テスト制御回路部にテス
トモード信号を与えて、前記テスト制御回路部に、前記
スキャンパスを用いたテストを行わせるステップとを有
することを特徴とするテスト方法が得られる。

【００１３】また本発明によれば、複数のピンと、前記
複数のピンにそれぞれ接続された複数の構成素子とを有
する集積回路装置であって、前記複数の構成素子は、テ
スト時にシフトレジスタとしてシフト動作を行うスキャ
ンパスを構成すべく、互いにシリアルに接続されている
前記集積回路装置において、前記複数のピンを互いに接
続する外部配線と、前記スキャンパスに接続され、テス
トモード信号を受けると、前記スキャンパスを用いたテ
ストを行うテスト制御回路部とを有することを特徴とす
る集積回路装置が得られる。

【００１４】更に本発明によれば、基板と、該基板に実
装された複数の第１のピンと、前記基板に実装され、前
記複数の第１のピンにそれぞれ接続された複数の第１の
構成素子を有する第１の集積回路部と、前記基板に実装
された複数の第２のピンと、前記基板に実装され、前記
複数の第２のピンにそれぞれ接続された複数の第２の構
成素子を有する第２の集積回路部とを有する集積回路装
置であって、前記複数の第１の構成素子及び前記複数の
第２の構成素子は、テスト時にシフトレジスタとしてシ
フト動作を行うスキャンパスを構成すべく、互いにシリ
アルに接続されている前記集積回路装置において、前記
複数の第１のピンと前記複数の第２のピンとを互いに接
続する複数の外部配線と、前記基板に、前記スキャンパ
スに接続された状態に実装され、テストモード信号を受
けると、前記スキャンパスを用いたテストを行うテスト
制御回路部とを有することを特徴とする集積回路装置が
得られる。

【００１５】集積回路装置は、典型的には、構成素子と
してフリップフロップ或いはラッチを有する集積回路部
（ＬＳＩやＩＣ）を有するパッケージ又はカードであ
る。

【００１６】

【発明の実施の形態】次に本発明の実施例について図面
を参照して説明する。

【００１７】以下に、集積回路装置が、構成素子として
フリップフロップを有するＬＳＩを有するパッケージで
ある場合について主に説明されるが、構成素子としてラ
ッチを用いた場合や、ＬＳＩの代りにＩＣを用いた場合
や、集積回路装置がパッケージである場合にも同様に動
作する。

【００１８】本発明では、被試験物（即ち、集積回路装
置）内にテスト制御回路を設け、テスト時には被試験物
１のＩ／Ｏ信号を折り返して、テスタと接続せずに、高
速にテストを行う。

【００１９】より具体的には、被試験物であるパッケー
ジやカードに対しスキャンパス設計を行い、テスト時は
Ｉ／Ｏピンどうしを接続する。このとき、接続されるＩ
／Ｏピンどうしは互いにデータを送受できる入出力関係
になるように選択して接続する。また、被試験物には、
スキャンパスを制御し、テストパタンを実行するテスト
制御回路を設けておく。被試験物に対しては電源供給と
テストモードの設定を行うだけでテスト制御回路が動作
し、スキャンパスを用いたテストを行う。

【００２０】被試験物はスキャンパス設計となってい
る。ＬＳＩ間の接続については、従来通り、各ＬＳＩの
スキャンパスによりデータを送受して検査を行う。Ｉ／
Ｏピンは治具などにより出力ピンと入力ピンの１：１接
続、あるいは１：ｎ（２以上の整数）接続とし折り返し
配線を行う。双方向ピンはテスト時には入力あるいは出
力に任意に固定するように制御される。全てのＩ／Ｏピ
ンは一方の出力データを他方の入力データとして利用す
るため、テスタがドライブ／レシープをする必要がな
い。

【００２１】テスト制御回路５は、予めシミュレーショ
ンなどによって用意されたテストパタンや期待値を記憶
する機能を持ち、テストが開始されると、スキャンパス
を制御してシフト動作を行いデータをセットする。テス
ト制御回路は、スキャンパスによって観測されたデータ
送受の結果を再びシフト動作によって抜き出して、予め
記憶された期待値と比較を行い、結果を出力する。従っ
て、テスタでデータ入力、データ観測、期待値比較をす
る必要がない。

【００２２】このようにテスタと接続する必要がないた
め、テスト時の動作速度もテスタの動作速度に依存せ
ず、高速な検査が可能となる。

【００２３】図１を参照すると、本発明の第１の実施例
は、同様の参照符号で示される同様の部分を含む。本実
施例では、被試験物（集積回路装置としてパッケージ）
１はスキャンパス３が組み込まれたＬＳＩ２と、それら
を制御するテスト制御回路５で構成される。被試験物の
Ｉ／Ｏ（入出力）ピン６は外部に設けられた折り返し配
線（外部配線）４により、出力ピンと入力ピンが１：１
または１：ｎで接続される。双方向ピンについては、テ
スト制御回路５によって入力あるいは出力に任意に固定
されるように制御される。このようにして、すべてのＩ
／Ｏピン６は一方の出力データを他方の入力データとし
て利用し、テスタからのドライブ／レシーブは行わな
い。

【００２４】テスト制御回路５は電源投入とテストモー
ド信号によってテストを開始する。テスト制御回路５は
予めシミュレーションなどによって用意されたテストパ
タンや期待値を記憶する部分をもち、テストが開始され
ると、スキャンパス３を制御してシフト動作を行い、ス
キャンパス３を構成する各フリップフロップ１１にデー
タをセットする。データをセットし終わると、デスト制
御回路５はスキャンパス３のシフト動作を解除して、Ｌ
ＳＩ２にクロックを供給し、フリップフロップ１１間、
ＬＳＩ２間でデータの送受を行う。このとき、Ｉ／Ｏピ
ン６に接続された信号は出力ピンから入力ピンへＩ／Ｏ
ピン間でデータの送受が行われる。

【００２５】テスト制御回路５は、スキャンパス３によ
って観測されたデータ送受の結果を再びシフト動作によ
って抜き出して、予め用意された期待値と比較を行い、
結果を出力する。

【００２６】このようにしてテスタと接続することな
く、高速なテストが可能となる。

【００２７】図２を参照すると、本発明の第２の実施例
は、同様の参照符号で示される同様の部分を含む。この
実施例では、被試験物１はスキャンパス３が組み込まれ
たＬＳＩ２とそれらを制御し被試験物単体でのテストを
行うテスト制御回路５で構成される。被試験物１のＩ／
０ピン６は外部に設けられた折り返し配線４により、出
力ピンと入力ピンが１：１または１：ｎ（ｎは２以上の
整数）で接続される。双方向ピンについては、入力ある
いは出力に任意に固定されるようにテスト制御回路５に
よって制御される。このようにして、すべてのＩ／Ｏピ
ン６は一方の出力データを他方の入カデータとして利用
し、テスタからのドライブ／レシーブは行わない。

【００２８】次に各部の機能について説明する。

【００２９】テスト制御回路５は、例えば、テスト時に
スキャンパス３にセットするテストパタンやそれに対す
る期待値を記億しているパタンメモリ部７と、スキャン
パス３で実際に観測された値と期待値を比較するための
コンパレータ部８と、それらの動作を制御する制御部９
とで構成される。被試験物１に電源を供給し、テストモ
ード信号によりテスト制御回路５をテストモードに設定
すると、テストを開始する。制御部９はパタンメモリ部
７からテストパタンを読み出し、ＬＳＩテストモード信
号（ＴＳＴ）やスキャンモードコントロール信号（ＳＭ
Ｃ）などを制御してスキャンパス３をシフト動作させ、
スキャンパス３を構成する各フリップフロップ１１にデ
ータをセットする。データをセットし終わると、制御部
９はスキャンパス３のシフト動作を解除して、所定の回
数のクロック（ＣＬＫ）をＬＳＩ２に供給し、フリップ
フロップ１１間で折り返し配線４を介してデータの送受
を行う。場合によってはこの動作を数回繰り返すことも
ある。このとき、Ｉ／Ｏピン６に接続された信号は出力
ピンから入力ピンへ折り返し配線４を介してＩ／Ｏピン
６間でデータの送受が行われる。

【００３０】フリップフロップ１１間でデータの送受が
行われた後、制御部９は、スキャンパス３によって観測
されたデータ送受の結果を再びシフト動作によって抜き
出して、パタンメモリ部７に予め記憶された期待値とコ
ンパレータ部８において比較を行い、結果を出力する。

【００３１】このようにしてテスタと接続することな
く、被試験物１の実際の動作に近い速度でのテストが可
能となる。

【００３２】図３を参照すると、本発明の第３の実施例
は、同様の参照符号で示される同様の部分を含む。この
実施例の特徴は、テスト制御回路５が独立して存在せ
ず、各ＬＳＩ２に分散して内蔵されている点である。こ
のような構成をとった場合、個々のＬＳＩ２にテスト制
御回路５を作り込まなければならないが、テスト専用の
ＬＳＩなどの部品を実装する必要がなく、被試験物１の
実装密度を上げることができるという効果がある。

【００３３】

【発明の効果】本発明による第１の効果は、高価なテス
タを使用せずにＩ／Ｏピンを含めてテストができること
である。

【００３４】その理由は、Ｉ／Ｏピンを折り返して接続
し、内蔵したテスト制御回路によってスキャンパスを用
いたテストを行うからである。

【００３５】本発明による第２の効果は、実動作に近い
速度で被試験物単体のテストができることである。

【００３６】その理由は、テスタに接続せず、被試験物
自身のテスト制御回路でテストを行うためである。

【図面の簡単な説明】

【図１】本発明の第１の実施例を説明するための図であ
る。

【図２】本発明の第２の実施例を説明するための図であ
る。

【図３】本発明の第３の実施例を説明するための図であ
る。

【図４】従来技術を説明するための図である。

【符号の説明】

１被試験物（集積回路装置）２ＬＳＩ３スキャンパス４折り返し配線５テスト制御回路６Ｉ／Ｏピン７パタンメモリ部８コンパレータ部９制御部１０テスタ１１フリップフロップ（構成素子）

Claims

【特許請求の範囲】

【請求項１】複数のピンと、前記複数のピンにそれぞ
れ接続された複数の構成素子とを有する集積回路装置を
テストするテスト方法であって、前記複数の構成素子
は、テスト時にシフトレジスタとしてシフト動作を行う
スキャンパスを構成すべく、互いにシリアルに接続され
ている状態の前記集積回路装置をテストする方法におい
て、前記スキャンパスを用いたテストを行うテスト制御回路
部を、予め、前記集積回路装置に、該テスト制御回路部
が前記スキャンパスに接続された状態に、設けておくス
テップと、前記複数のピンを互いに外部配線で接続するステップ
と、前記複数のピンが互いに前記外部配線で接続された状態
で、前記テスト制御回路部にテストモード信号を与え
て、前記テスト制御回路部に、前記スキャンパスを用い
たテストを行わせるステップとを有することを特徴とす
るテスト方法。
【請求項２】請求項１に記載のテスト方法において、前記集積回路装置は、前記複数のピンと、前記複数のピ
ンにそれぞれ接続された複数のフリップフロップ又は複
数のラッチを前記複数の構成素子として有するパッケー
ジ又はカードであることを特徴とするテスト方法。
【請求項３】基板と、該基板に実装された複数の第１
のピンと、前記基板に実装され、前記複数の第１のピン
にそれぞれ接続された複数の第１の構成素子を有する第
１の集積回路部と、前記基板に実装された複数の第２の
ピンと、前記基板に実装され、前記複数の第２のピンに
それぞれ接続された複数の第２の構成素子を有する第２
の集積回路部とを有する集積回路装置をテストするテス
ト方法であって、前記複数の第１の構成素子及び前記複
数の第２の構成素子は、テスト時にシフトレジスタとし
てシフト動作を行うスキャンパスを構成すべく、互いに
シリアルに接続されている状態の前記集積回路装置をテ
ストする方法において、前記スキャンパスを用いたテストを行うテスト制御回路
部を、予め、前記基板に、該テスト制御回路部が前記ス
キャンパスに接続された状態に、実装しておくステップ
と、前記複数の第１のピンと前記複数の第２のピンとを互い
に複数の外部配線で接続するステップと、前記複数の第１のピンと前記複数の第２のピンとが互い
に前記複数の外部配線で接続された状態で、前記テスト
制御回路部にテストモード信号を与えて、前記テスト制
御回路部に、前記スキャンパスを用いたテストを行わせ
るステップとを有することを特徴とするテスト方法。
【請求項４】請求項３に記載のテスト方法において、前記第１の集積回路部は、前記複数の第１のピンにそれ
ぞれ接続された複数の第１のフリップフロップ又は複数
の第１のラッチを前記複数の第１の構成素子として有
し、前記第２の集積回路部は、前記複数の第２のピンにそれ
ぞれ接続された複数の第２のフリップフロップ又は複数
の第２のラッチを前記複数の第２の構成素子として有
し、前記集積回路装置は、前記複数の第１のピンと、前記第
１の集積回路部と、前記複数の第２のピンと、前記第２
の集積回路部とを有するパッケージ又はカードであるこ
とを特徴とするテスト方法。
【請求項５】複数のピンと、前記複数のピンにそれぞ
れ接続された複数の構成素子とを有する集積回路装置で
あって、前記複数の構成素子は、テスト時にシフトレジ
スタとしてシフト動作を行うスキャンパスを構成すべ
く、互いにシリアルに接続されている前記集積回路装置
において、前記複数のピンを互いに接続する外部配線と、前記スキャンパスに接続され、テストモード信号を受け
ると、前記スキャンパスを用いたテストを行うテスト制
御回路部とを有することを特徴とする集積回路装置。
【請求項６】請求項５に記載の集積回路装置におい
て、前記集積回路装置は、前記複数のピンと、前記複数のピ
ンにそれぞれ接続された複数のフリップフロップ又は複
数のラッチを前記複数の構成素子として有するパッケー
ジであることを特徴とする集積回路装置。
【請求項７】請求項５に記載の集積回路装置におい
て、前記テスト制御回路部は、テストパタン及び該テストパタンによる期待値パタンと
を予め記憶しているパタンメモリ部と、前記パタンメモリに接続され、前記テストモード信号を
受けると、前記スキャンパスに前記シフト動作を行わ
せ、前記テストパタンを前記スキャンパスの前記複数の
構成素子にデータとしてセットする機能と、前記シフト
動作を解除し、前記複数の構成素子間で前記外部配線を
介して前記データの送受を行わせる機能と、前記スキャ
ンパスに再び前記シフト動作を行わせ、前記スキャンパ
スの前記複数の構成素子から前記データの送受の結果を
抜き出す機能と、前記データの送受の結果を前記期待値
パタンと比較し、比較結果をテスト結果として出力する
機能とを有する制御及び比較部とを有することを特徴と
する集積回路装置。
【請求項８】請求項７に記載の集積回路装置におい
て、前記集積回路装置は、前記複数のピンと、前記複数のピ
ンにそれぞれ接続された複数のフリップフロップ又は複
数のラッチを前記複数の構成素子として有するパッケー
ジであることを特徴とする集積回路装置。
【請求項９】基板と、該基板に実装された複数の第１
のピンと、前記基板に実装され、前記複数の第１のピン
にそれぞれ接続された複数の第１の構成素子を有する第
１の集積回路部と、前記基板に実装された複数の第２の
ピンと、前記基板に実装され、前記複数の第２のピンに
それぞれ接続された複数の第２の構成素子を有する第２
の集積回路部とを有する集積回路装置であって、前記複
数の第１の構成素子及び前記複数の第２の構成素子は、
テスト時にシフトレジスタとしてシフト動作を行うスキ
ャンパスを構成すべく、互いにシリアルに接続されてい
る前記集積回路装置において、前記複数の第１のピンと前記複数の第２のピンとを互い
に接続する複数の外部配線と、前記基板に、前記スキャンパスに接続された状態に実装
され、テストモード信号を受けると、前記スキャンパス
を用いたテストを行うテスト制御回路部とを有すること
を特徴とする集積回路装置。
【請求項１０】請求項９に記載の集積回路装置におい
て、前記第１の集積回路部は、前記複数の第１のピンにそれ
ぞれ接続された複数の第１のフリップフロップ又は複数
の第１のラッチを前記複数の第１の構成素子として有
し、前記第２の集積回路部は、前記複数の第２のピンにそれ
ぞれ接続された複数の第２のフリップフロップ又は複数
の第２のラッチを前記複数の第２の構成素子として有
し、前記集積回路装置は、前記複数の第１のピンと、前記第
１の集積回路部と、前記複数の第２のピンと、前記第２
の集積回路部とを有するパッケージ又はカードであるこ
とを特徴とする集積回路装置。
【請求項１１】請求項９に記載の集積回路装置におい
て、前記テスト制御回路部は、テストパタン及び該テストパタンによる期待値パタンと
を予め記憶しているパタンメモリ部と、前記パタンメモリに接続され、前記テストモード信号を
受けると、前記スキャンパスに前記シフト動作を行わ
せ、前記テストパタンを前記スキャンパスの前記複数の
第１の構成素子及び前記複数の第２の構成素子にデータ
としてセットする機能と、前記シフト動作を解除し、前
記複数の第１の構成素子及び前記複数の第２の構成素子
間で前記複数の外部配線を介して前記データの送受を行
わせる機能と、前記スキャンパスに再び前記シフト動作
を行わせ、前記スキャンパスの前記複数の第１の構成素
子及び前記複数の第２の構成素子から前記データの送受
の結果を抜き出す機能と、前記データの送受の結果を前
記期待値パタンと比較し、比較結果をテスト結果として
出力する機能とを有する制御及び比較部とを有すること
を特徴とする集積回路装置。
【請求項１２】請求項１１に記載の集積回路装置にお
いて、前記第１の集積回路部は、前記複数の第１のピンにそれ
ぞれ接続された複数の第１のフリップフロップ又は複数
の第１のラッチを前記複数の第１の構成素子として有
し、前記第２の集積回路部は、前記複数の第２のピンにそれ
ぞれ接続された複数の第２のフリップフロップ又は複数
の第２のラッチを前記複数の第２の構成素子として有
し、前記集積回路装置は、前記複数の第１のピンと、前記第
１の集積回路部と、前記複数の第２のピンと、前記第２
の集積回路部とを有するパッケージ又はカードであるこ
とを特徴とする集積回路装置。
【請求項１３】請求項９に記載の集積回路装置におい
て、前記テスト制御回路部は、前記基板に、前記第１及び前
記第２の集積回路部に対応して分散されて実装された第
１及び第２の分散テスト制御回路部を有することを特徴
とする集積回路装置。
【請求項１４】請求項１３に記載の集積回路装置にお
いて、前記第１の集積回路部は、前記複数の第１のピンにそれ
ぞれ接続された複数の第１のフリップフロップ又は複数
の第１のラッチを前記複数の第１の構成素子として有
し、前記第２の集積回路部は、前記複数の第２のピンにそれ
ぞれ接続された複数の第２のフリップフロップ又は複数
の第２のラッチを前記複数の第２の構成素子として有
し、前記集積回路装置は、前記複数の第１のピンと、前記第
１の集積回路部と、前記複数の第２のピンと、前記第２
の集積回路部とを有するパッケージ又はカードであるこ
とを特徴とする集積回路装置。
【請求項１５】請求項１３に記載の集積回路装置にお
いて、前記第１及び前記第２の分散テスト制御回路部が前記第
１及び前記第２の集積回路部に内臓されていることを特
徴とする集積回路装置。
【請求項１６】請求項１５に記載の集積回路装置にお
いて、前記第１の集積回路部は、前記複数の第１のピンにそれ
ぞれ接続された複数の第１のフリップフロップ又は複数
の第１のラッチを前記複数の第１の構成素子として有
し、前記第２の集積回路部は、前記複数の第２のピンにそれ
ぞれ接続された複数の第２のフリップフロップ又は複数
の第２のラッチを前記複数の第２の構成素子として有
し、前記集積回路装置は、前記複数の第１のピンと、前記第
１の集積回路部と、前記複数の第２のピンと、前記第２
の集積回路部とを有するパッケージ又はカードであるこ
とを特徴とする集積回路装置。