JPH11328154A - プログラマブル共同プロセッサ回路 - Google Patents
プログラマブル共同プロセッサ回路Info
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- JPH11328154A JPH11328154A JP11059666A JP5966699A JPH11328154A JP H11328154 A JPH11328154 A JP H11328154A JP 11059666 A JP11059666 A JP 11059666A JP 5966699 A JP5966699 A JP 5966699A JP H11328154 A JPH11328154 A JP H11328154A
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- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
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- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0294—Variable filters; Programmable filters
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- H03—ELECTRONIC CIRCUITRY
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Abstract
(57)【要約】
【課題】 データ及びタップを記憶するメモリサイズに
関して相違する要求を有する場合でもメモリを最適形態
で用いることによって種々のタイプのフィルタのマルチ
プレクサ処理を可能にする。 【解決手段】 入力データｄａｔａｉｎ＿Ｂ及びｄａｔ
ａｉｎ＿Ｆ用及びタップｗ＿ｉｎ用に設けたメモリを、
種々のセグメントに区画化し、相違するフィルタに適合
させるためにセグメントを再結合する手段を設ける。メ
モリの全寸法を２Ｌとし、このメモリは、各々が寸法２
Ｌ／／５，４Ｌ／１５，Ｌ／３，Ｌ／５，２Ｌ／１５，
２Ｌ／３を有する６区画を有し、その間で、データ及び
タップがマルチプレクサによって分配される。
関して相違する要求を有する場合でもメモリを最適形態
で用いることによって種々のタイプのフィルタのマルチ
プレクサ処理を可能にする。 【解決手段】 入力データｄａｔａｉｎ＿Ｂ及びｄａｔ
ａｉｎ＿Ｆ用及びタップｗ＿ｉｎ用に設けたメモリを、
種々のセグメントに区画化し、相違するフィルタに適合
させるためにセグメントを再結合する手段を設ける。メ
モリの全寸法を２Ｌとし、このメモリは、各々が寸法２
Ｌ／／５，４Ｌ／１５，Ｌ／３，Ｌ／５，２Ｌ／１５，
２Ｌ／３を有する６区画を有し、その間で、データ及び
タップがマルチプレクサによって分配される。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタルフィルタ
を形成するために主プロセッサに結合するようにしたプ
ログラマブル共同プロセッサ回路であって、このプログ
ラマブル共同プロセッサ回路が、入力データ及び「タッ
プ」と称する係数用のメモリを有する少なくとも１個の
フィルタ処理素子と、少なくとも１個の加算器と、一方
の入力部を前記加算器の結果出力部に接続するとともに
他方の入力部を前記タップ用のメモリの読出し出力部に
接続した乗算器とを具えるプログラマブル共同プロセッ
サ回路に関するものである。
を形成するために主プロセッサに結合するようにしたプ
ログラマブル共同プロセッサ回路であって、このプログ
ラマブル共同プロセッサ回路が、入力データ及び「タッ
プ」と称する係数用のメモリを有する少なくとも１個の
フィルタ処理素子と、少なくとも１個の加算器と、一方
の入力部を前記加算器の結果出力部に接続するとともに
他方の入力部を前記タップ用のメモリの読出し出力部に
接続した乗算器とを具えるプログラマブル共同プロセッ
サ回路に関するものである。
【０００２】
【従来の技術】このような回路は、例えば符号間干渉を
減少させ、データ速度を変更し又は通信チャネルによっ
て加えられる雑音を減少させるために、種々のマルチメ
ディアアプリケーションのような種々のフィルタが必要
なアプリケーションで特に用いられている。
減少させ、データ速度を変更し又は通信チャネルによっ
て加えられる雑音を減少させるために、種々のマルチメ
ディアアプリケーションのような種々のフィルタが必要
なアプリケーションで特に用いられている。
【０００３】
【発明が解決しようとする課題】デジタルフィルタは、
実際には一連の素子を有し、その間に、処理される、特
にタップによって乗算され及び／又は互いに加算された
後に他の場所に入力される信号がタップされる。デジタ
ルフィルタを実現するに当たり、三つの経路が既知であ
る。− フィルタを形成するために特定のアルゴリズム
を有するＤＳＰタイプのプロセッサの利用。しかしなが
ら、この経路が大きな柔軟性を提供する場合、フィルタ
のパフォーマンス、特にスピードが制限される。− フ
ィルタを直接構成する特定の回路の利用。これは大きな
パフォーマンスを許容するが、多数の相違する回路の開
発を伴う。− 特定のプログラマブル回路の利用。これ
は、特定の回路の高パフォーマンスとＤＳＰの良好な柔
軟性との間で良好に両立する。特定のプログラマブル回
路のうちの一つを、区別されたプロセッサプログラマブ
ルフィルタとし、それは、これら回路が、実際にはフィ
ルタ中で実現されるプロセスによって最低限必要とされ
るまで減少したＤＳＰプロセッサによって形成されるこ
とを意味する。これは最も興味のある解決である。
実際には一連の素子を有し、その間に、処理される、特
にタップによって乗算され及び／又は互いに加算された
後に他の場所に入力される信号がタップされる。デジタ
ルフィルタを実現するに当たり、三つの経路が既知であ
る。− フィルタを形成するために特定のアルゴリズム
を有するＤＳＰタイプのプロセッサの利用。しかしなが
ら、この経路が大きな柔軟性を提供する場合、フィルタ
のパフォーマンス、特にスピードが制限される。− フ
ィルタを直接構成する特定の回路の利用。これは大きな
パフォーマンスを許容するが、多数の相違する回路の開
発を伴う。− 特定のプログラマブル回路の利用。これ
は、特定の回路の高パフォーマンスとＤＳＰの良好な柔
軟性との間で良好に両立する。特定のプログラマブル回
路のうちの一つを、区別されたプロセッサプログラマブ
ルフィルタとし、それは、これら回路が、実際にはフィ
ルタ中で実現されるプロセスによって最低限必要とされ
るまで減少したＤＳＰプロセッサによって形成されるこ
とを意味する。これは最も興味のある解決である。
【０００４】特定のプログラマブル回路は、プログラマ
ブルタップを記憶するメモリを有する。一般にはそれを
特定のタイプのフィルタ：対称、ハーフバンド、補間、
デシメーション（ｄｅｃｉｍａｔｉｏｎ）、適応、複合
（ｃｏｍｐｌｅｘ）フィルタを実現するように構成す
る。プロセッサプログラマブルフィルタ用の集積回路
は、欧州特許出願明細書第０４５４０５０号から既知で
ある。この明細書による集積回路は、乗算器と、加算器
と、データを記憶するメモリと、命令コード及びタップ
値のセットを記憶するプログラムメモリと、タップ値を
連続的に読み出す間に命令を実行することができる、プ
ログラムメモリから読み出された命令用のメモリとを有
する。集積回路は、タップが読み出されるときとは異な
るときにデータが読み出される必要をなくすために、デ
ータ用メモリ及びそれとは別のタップ用メモリを有す
る。
ブルタップを記憶するメモリを有する。一般にはそれを
特定のタイプのフィルタ：対称、ハーフバンド、補間、
デシメーション（ｄｅｃｉｍａｔｉｏｎ）、適応、複合
（ｃｏｍｐｌｅｘ）フィルタを実現するように構成す
る。プロセッサプログラマブルフィルタ用の集積回路
は、欧州特許出願明細書第０４５４０５０号から既知で
ある。この明細書による集積回路は、乗算器と、加算器
と、データを記憶するメモリと、命令コード及びタップ
値のセットを記憶するプログラムメモリと、タップ値を
連続的に読み出す間に命令を実行することができる、プ
ログラムメモリから読み出された命令用のメモリとを有
する。集積回路は、タップが読み出されるときとは異な
るときにデータが読み出される必要をなくすために、デ
ータ用メモリ及びそれとは別のタップ用メモリを有す
る。
【０００５】本発明の目的は、データ及びタップを記憶
するメモリサイズに関して相違する要求を有する場合で
もメモリを最適な形態で利用することによって相違する
タイプのフィルタのマルチプレクサ処理を可能にするプ
ログラマブル回路を提供することである。
するメモリサイズに関して相違する要求を有する場合で
もメモリを最適な形態で利用することによって相違する
タイプのフィルタのマルチプレクサ処理を可能にするプ
ログラマブル回路を提供することである。
【０００６】
【課題を解決するための手段】このために、前記入力デ
ータ用のメモリ及びタップ用のメモリを、種々のセグメ
ントに区画化した単一メモリに配置し、前記メモリを相
違するフィルタに適合させるために前記セグメントを可
変に結合する手段を設ける。
ータ用のメモリ及びタップ用のメモリを、種々のセグメ
ントに区画化した単一メモリに配置し、前記メモリを相
違するフィルタに適合させるために前記セグメントを可
変に結合する手段を設ける。
【０００７】本発明の基本概念は、メモリのサイズを増
大させることなく種々メモリを用いることによってデー
タとタップとの間でメモリを分割することであり、それ
によって、例えば、後に説明する実施の形態に示すよう
に１入力ポート及び２出力ポートのみを用いるだけでな
く、その結果、３入力ポート及び５出力ポートを有する
大メモリに比べて低コストで最大効率を有するようにな
る。実際には、メモリの表面はポート数に大いに依存す
る。
大させることなく種々メモリを用いることによってデー
タとタップとの間でメモリを分割することであり、それ
によって、例えば、後に説明する実施の形態に示すよう
に１入力ポート及び２出力ポートのみを用いるだけでな
く、その結果、３入力ポート及び５出力ポートを有する
大メモリに比べて低コストで最大効率を有するようにな
る。実際には、メモリの表面はポート数に大いに依存す
る。
【０００８】プログラマブル共同プロセッサ回路の特定
の例を従属項２〜４に示す。
の例を従属項２〜４に示す。
【０００９】
【発明の実施の形態】図１の回路ＣＯ−ＰＲを、ホスト
プロセッサＰＲ−Ｈに結合した共同プロセッサとし、こ
の回路は、デジタルフィルタが並列に３２ビット必要と
しない場合でさえ３２ビットバスを通じてホストコンピ
ュータと通信する。この回路は、ホストプロセッサと共
同プロセッサとの間の通信の同期をとるＩ／Ｏブロック
と、実現すべきフィルタの特性の書込み動作を行う制御
モジュールＣＯＮＴとを有し、この制御モジュールは、
フィルタ処理素子ＦＰＥを制御する。種々のフィルタ処
理素子ＦＰＲを、必要な計算出力を発生させるために設
け、その数をｎｃとする。
プロセッサＰＲ−Ｈに結合した共同プロセッサとし、こ
の回路は、デジタルフィルタが並列に３２ビット必要と
しない場合でさえ３２ビットバスを通じてホストコンピ
ュータと通信する。この回路は、ホストプロセッサと共
同プロセッサとの間の通信の同期をとるＩ／Ｏブロック
と、実現すべきフィルタの特性の書込み動作を行う制御
モジュールＣＯＮＴとを有し、この制御モジュールは、
フィルタ処理素子ＦＰＥを制御する。種々のフィルタ処
理素子ＦＰＲを、必要な計算出力を発生させるために設
け、その数をｎｃとする。
【００１０】図２のフィルタ処理素子を、２個の主要
部：動作部ＯＰ及び記憶部ＭＡＣによって形成する。動
作部は、フィルタを計算するのに要求される乗算器及び
加算器と、適応フィルタのタップを更新するのに用いら
れる論理回路とを有する。記憶部は、種々のマルチプレ
クサ処理されたフィルタによって用いられる全てのタッ
プを記憶するｗタップメモリと、フィルタによって用い
られる全ての入力データを記憶するｘデータメモリと、
種々のフィルタの中間結果を記憶するｙデータメモリと
を有する。ｙデータメモリを、特にマルチプレクサ処理
を行う計算用にする。入力部ｗ＿ｉｎを、ｗタップメモ
リを初期化するのに用いる。
部：動作部ＯＰ及び記憶部ＭＡＣによって形成する。動
作部は、フィルタを計算するのに要求される乗算器及び
加算器と、適応フィルタのタップを更新するのに用いら
れる論理回路とを有する。記憶部は、種々のマルチプレ
クサ処理されたフィルタによって用いられる全てのタッ
プを記憶するｗタップメモリと、フィルタによって用い
られる全ての入力データを記憶するｘデータメモリと、
種々のフィルタの中間結果を記憶するｙデータメモリと
を有する。ｙデータメモリを、特にマルチプレクサ処理
を行う計算用にする。入力部ｗ＿ｉｎを、ｗタップメモ
リを初期化するのに用いる。
【００１１】データは、フィルタ処理素子間の２個の一
方向性ライン：「順」ラインＤａｔａ＿ｉｎＦ／Ｄａｔ
ａ＿ｏｕｔＦ及び「逆」ラインＤａｔａ＿ｉｎＢ／Ｄａ
ｔａ＿ｏｕｔＢによって伝送される。順ラインはデータ
を左から右に伝送する。逆ラインはデータを右から左に
伝送する。このラインは対称フィルタの場合にのみ用い
られる。結果は、ポートｙ＿ｉｎ及びｙを通じて右から
左に伝送される。
方向性ライン：「順」ラインＤａｔａ＿ｉｎＦ／Ｄａｔ
ａ＿ｏｕｔＦ及び「逆」ラインＤａｔａ＿ｉｎＢ／Ｄａ
ｔａ＿ｏｕｔＢによって伝送される。順ラインはデータ
を左から右に伝送する。逆ラインはデータを右から左に
伝送する。このラインは対称フィルタの場合にのみ用い
られる。結果は、ポートｙ＿ｉｎ及びｙを通じて右から
左に伝送される。
【００１２】データに対してあり得る種々の形態があ
り、小数の切り捨てを行うことができ、かつ、データを
実数又は複素数とすることができるので、入力データメ
モリｘ−ｄａｔａからの入力データを受信する手段及び
動作部に十分なデータを供給するためにデータを再構成
するとともにそれを第１及び第２加算器に供給する手段
を有するデータ再構成ブロックＲＥＯＲＧを設ける。順
ラインによって伝送されたものに対応するｘデータメモ
リからのデータＸａ及びＸｂは、この再構成ブロックに
よってＸ’ａ及びＸ’ｂに変換される。
り、小数の切り捨てを行うことができ、かつ、データを
実数又は複素数とすることができるので、入力データメ
モリｘ−ｄａｔａからの入力データを受信する手段及び
動作部に十分なデータを供給するためにデータを再構成
するとともにそれを第１及び第２加算器に供給する手段
を有するデータ再構成ブロックＲＥＯＲＧを設ける。順
ラインによって伝送されたものに対応するｘデータメモ
リからのデータＸａ及びＸｂは、この再構成ブロックに
よってＸ’ａ及びＸ’ｂに変換される。
【００１３】動作部ＯＰは２個の加算器１及び２を有
し、その各々は、マルチプレクサ３，４の入力部に接続
した出力部を有し、そのマルチプレクサの他の入力部
は、接続部７を通じてｗタップメモリからタップ値を受
信し、第１及び第２マルチプレクサの出力部を、出力部
を最終加算器６の入力部に接続した加算器／減算器５の
入力部にそれぞれ接続し、この加算器の他の入力部は、
以前のサイクルで中間結果メモリから得られる結果ｙ
（ｏｌｄ）を受信し、その出力部は、現サイクルに対応
する計算結果“ｙ”を出力する。これら２個の加算器
１，２及び２個の乗算器３，４は、中間結果の計算に要
求される加算及び乗算を実現する。正確に３２ビットの
各マルチプレクサ３，４を２個の１６ビットマルチプレ
クサとして用いることができ、各サイクルで１６ビット
の複素数乗算を処理することができ、各加算器１，２が
２個の１６ビット加算器を有する。８ビットワードを用
いることができる。各１６ビットオペレータを、２個の
８ビットオペレータとみなすことができる。したがっ
て、フィルタ処理素子は、八つの８ビット動作を同時に
処理することができる。各オペレータを、４個の８ビッ
トオペレータ又は２個の１６ビット並列オペレータとみ
なすことができる。フィルタが対称である場合、２個の
加算器１，２を用いることができる。そうでない場合、
これらは短絡する。これが複素数乗算によって要求され
る場合、加算器／減算器５を減算器として用い、それ以
外の場合には加算器として用いる。
し、その各々は、マルチプレクサ３，４の入力部に接続
した出力部を有し、そのマルチプレクサの他の入力部
は、接続部７を通じてｗタップメモリからタップ値を受
信し、第１及び第２マルチプレクサの出力部を、出力部
を最終加算器６の入力部に接続した加算器／減算器５の
入力部にそれぞれ接続し、この加算器の他の入力部は、
以前のサイクルで中間結果メモリから得られる結果ｙ
（ｏｌｄ）を受信し、その出力部は、現サイクルに対応
する計算結果“ｙ”を出力する。これら２個の加算器
１，２及び２個の乗算器３，４は、中間結果の計算に要
求される加算及び乗算を実現する。正確に３２ビットの
各マルチプレクサ３，４を２個の１６ビットマルチプレ
クサとして用いることができ、各サイクルで１６ビット
の複素数乗算を処理することができ、各加算器１，２が
２個の１６ビット加算器を有する。８ビットワードを用
いることができる。各１６ビットオペレータを、２個の
８ビットオペレータとみなすことができる。したがっ
て、フィルタ処理素子は、八つの８ビット動作を同時に
処理することができる。各オペレータを、４個の８ビッ
トオペレータ又は２個の１６ビット並列オペレータとみ
なすことができる。フィルタが対称である場合、２個の
加算器１，２を用いることができる。そうでない場合、
これらは短絡する。これが複素数乗算によって要求され
る場合、加算器／減算器５を減算器として用い、それ以
外の場合には加算器として用いる。
【００１４】更新ブロックＵＰＤは、適応フィルタの場
合にタップを更新するのに用いられる。それは、適応フ
ィルタの場合にホストプロセッサによって計算されるデ
ータ“ｓｇｎ＿ｅｒｒ”と、データＸａの符号ｓｇｎ
と、接続部７を通じたｗタップメモリからのタップ値ｗ
＿ｉｎとを受信する。それは、タップメモリに格納すべ
きタップ値ｗ＿ｏｕｔを出力する。
合にタップを更新するのに用いられる。それは、適応フ
ィルタの場合にホストプロセッサによって計算されるデ
ータ“ｓｇｎ＿ｅｒｒ”と、データＸａの符号ｓｇｎ
と、接続部７を通じたｗタップメモリからのタップ値ｗ
＿ｉｎとを受信する。それは、タップメモリに格納すべ
きタップ値ｗ＿ｏｕｔを出力する。
【００１５】プログラマブルプロセッサによって計算さ
れた種々のタイプのフィルタは、データ及びタップを記
憶するためにメモリサイズに関して相違する要求を有
し、その結果、それは、全てのタイプのフィルタに対し
て効率のよい方法でメモリを容易に使用することができ
ない。メモリが全長２Ｌを有すると仮定することによっ
て、順データ、逆データ及びタップの各々に対する必要
なメモリサイズを図３の表に示す。行の表示ＦＤ，Ｂ
Ｄ，Ｔは、順データ、逆データ及びタップをそれぞれ表
す。行の開始の表示“Ｒ／Ｃ ＦＩＲ”は、同一タイプ
（複素数又は実数）のデータ及びタップを有するＦＩＲ
フィルタを表す。“Ｒ／Ｃ ｓｙｍｅｔｅｒ”は、同一
タイプ（複素数又は実数）のデータ及びタップを有する
対称フィルタを表す。表示“ＣＤ／ＲＴ ＦＩＲ”は、
複素数データ及び実数タップを有するＦＩＲフィルタを
表し、表示“ＣＤ／ＲＴ ｓｙｍｅｔｒ”は、複素数デ
ータ及び実数タップを有する対称フィルタを表す。逆デ
ータは、対称フィルタの場合にのみ用いられる。通常の
フィルタは、データ及びタップに対して同一メモリサイ
ズを必要とし、それに対して、対称フィルタは、１タッ
プに対して二つのデータを用いる。さらに、複素数デー
タは、実数データに比べて２倍より多くの記憶容量を必
要とする。したがって、図３の表に示したフィルタに対
して、メモリを、《Ｒ＿Ｃ ＦＩＲ》の場合の同一サイ
ズの２個のメモリ、《Ｒ／Ｃ ｓｙｍｅｔｒ》の場合の
同一サイズの３個のメモリ、《ＣＤ／ＲＴ ｓｙｍｅｔ
ｒ》の場合の２個が第３のものの２倍のサイズの３個の
メモリ又は《ＣＤ／ＲＴ ＦＩＲ》の場合の一方が他方
の２倍のサイズの２個のメモリと考えることができる。
２，３及び５の最小公倍数が３０であるので、データメ
モリ及びタップメモリを最適に構成するためにサイズＬ
／１５のメモリを３０個必要とする。
れた種々のタイプのフィルタは、データ及びタップを記
憶するためにメモリサイズに関して相違する要求を有
し、その結果、それは、全てのタイプのフィルタに対し
て効率のよい方法でメモリを容易に使用することができ
ない。メモリが全長２Ｌを有すると仮定することによっ
て、順データ、逆データ及びタップの各々に対する必要
なメモリサイズを図３の表に示す。行の表示ＦＤ，Ｂ
Ｄ，Ｔは、順データ、逆データ及びタップをそれぞれ表
す。行の開始の表示“Ｒ／Ｃ ＦＩＲ”は、同一タイプ
（複素数又は実数）のデータ及びタップを有するＦＩＲ
フィルタを表す。“Ｒ／Ｃ ｓｙｍｅｔｅｒ”は、同一
タイプ（複素数又は実数）のデータ及びタップを有する
対称フィルタを表す。表示“ＣＤ／ＲＴ ＦＩＲ”は、
複素数データ及び実数タップを有するＦＩＲフィルタを
表し、表示“ＣＤ／ＲＴ ｓｙｍｅｔｒ”は、複素数デ
ータ及び実数タップを有する対称フィルタを表す。逆デ
ータは、対称フィルタの場合にのみ用いられる。通常の
フィルタは、データ及びタップに対して同一メモリサイ
ズを必要とし、それに対して、対称フィルタは、１タッ
プに対して二つのデータを用いる。さらに、複素数デー
タは、実数データに比べて２倍より多くの記憶容量を必
要とする。したがって、図３の表に示したフィルタに対
して、メモリを、《Ｒ＿Ｃ ＦＩＲ》の場合の同一サイ
ズの２個のメモリ、《Ｒ／Ｃ ｓｙｍｅｔｒ》の場合の
同一サイズの３個のメモリ、《ＣＤ／ＲＴ ｓｙｍｅｔ
ｒ》の場合の２個が第３のものの２倍のサイズの３個の
メモリ又は《ＣＤ／ＲＴ ＦＩＲ》の場合の一方が他方
の２倍のサイズの２個のメモリと考えることができる。
２，３及び５の最小公倍数が３０であるので、データメ
モリ及びタップメモリを最適に構成するためにサイズＬ
／１５のメモリを３０個必要とする。
【００１６】したがって、完全な解決は３０個のメモリ
を必ず伴う。実際には、６個のメモリのみが用いられ
る。その理由は、同一タイプのデータを常に記憶する全
てのメモリが常に同一の動作を有し、これらを結合する
ためである。これら６個のメモ他は相違する寸法を有す
る。これを図４に示す。ポート数及び部品数は、サポー
トされるフィルタのタイプ及び動作部の乗算器の数に依
存する。
を必ず伴う。実際には、６個のメモリのみが用いられ
る。その理由は、同一タイプのデータを常に記憶する全
てのメモリが常に同一の動作を有し、これらを結合する
ためである。これら６個のメモ他は相違する寸法を有す
る。これを図４に示す。ポート数及び部品数は、サポー
トされるフィルタのタイプ及び動作部の乗算器の数に依
存する。
【００１７】メモリを結合するのに以下のアルゴリズム
が用いられる。 − ステップ１：図３の表の全ての値の零でない最小値
を考察する間のセグメントと称される記憶区分のセット
の形成。この値はセグメントのサイズに対応する。 − ステップ２：フィルタの各タイプに対して、このセ
グメントが順データと逆データとタップのうちのいずれ
を有するかを決定し、 − 各列の零でない最小値からステップ１で見つけた値
を減算し、 − 全ての値が零になるまで、新たに創成された表を用
いてステップ１及び２を繰り返す。ステップ２におい
て、マルチプレクサの入力ブランチが得られる。したが
って、フィルタのタイプの各々に対して、各メモリは、
単一タイプのデータ又はタップによって用いられる。同
一タイプのデータ又はタップを有する全てのメモリを、
データ又はタップの各タイプに対して単一仮想メモリを
得るために仮想的に連結される。このアルゴリズムによ
って生じた結果が記憶される。
が用いられる。 − ステップ１：図３の表の全ての値の零でない最小値
を考察する間のセグメントと称される記憶区分のセット
の形成。この値はセグメントのサイズに対応する。 − ステップ２：フィルタの各タイプに対して、このセ
グメントが順データと逆データとタップのうちのいずれ
を有するかを決定し、 − 各列の零でない最小値からステップ１で見つけた値
を減算し、 − 全ての値が零になるまで、新たに創成された表を用
いてステップ１及び２を繰り返す。ステップ２におい
て、マルチプレクサの入力ブランチが得られる。したが
って、フィルタのタイプの各々に対して、各メモリは、
単一タイプのデータ又はタップによって用いられる。同
一タイプのデータ又はタップを有する全てのメモリを、
データ又はタップの各タイプに対して単一仮想メモリを
得るために仮想的に連結される。このアルゴリズムによ
って生じた結果が記憶される。
【００１８】メモリに対するアドレスを、一つが順デー
タ用メモリを有し、一つが逆データ用メモリを有し、一
つがタップ用メモリを有するように発生させる。フィル
タが対称でない場合、逆データ用メモリの寸法を零にす
る。これら絶対値を用いる場合、相対的なアドレスを発
生させることができ、メモリは、減算及び比較を行うこ
とによって選択される。
タ用メモリを有し、一つが逆データ用メモリを有し、一
つがタップ用メモリを有するように発生させる。フィル
タが対称でない場合、逆データ用メモリの寸法を零にす
る。これら絶対値を用いる場合、相対的なアドレスを発
生させることができ、メモリは、減算及び比較を行うこ
とによって選択される。
【００１９】それにもかかわらず、メモリ区画化の効率
を減少させると、本実施の形態を更に簡単にすることが
できる。これを図５に示す。図４のサイズＬ／３の６個
のメモリは、常に同一形態で用いられる。この場合、こ
れらが結合され、４個のメモリのみが用いられる。これ
ら４個のメモリのうちの２個（ＲＦｗ及びＲＦｘ）は２
Ｌ／３ワードを有し、それ以外の２個（ＲＦａ及びＲＦ
ｂ）はＬ／３ワードを有する。適応又はデシメーション
（ｄｅｃｉｍａｔｉｏｎ）有限インパルス応答フィルタ
の場合、タップをＲｆｗ及びＲｆａに配置し、データを
Ｒｆｘ及びＲｆｂに配置する。対称フィルタ又は実数タ
ップを有する複素数データフィルタの場合、タップをＲ
ｆｗに配置し、データをＲｆｘ，Ｒｆａ及びＲｆｂに配
置する。したがって、複数の４Ｌ／３データを有する対
称フィルタも、メモリの全容量を用いることによって実
現することもできる。しかしながら、このような区画化
は“ＣＤ／ＲＴ ｓｙｍｅｔｒ”の場合には最適でな
い。他の区画化を他のタイプのフィルタに対して予測で
きることは明らかである。
を減少させると、本実施の形態を更に簡単にすることが
できる。これを図５に示す。図４のサイズＬ／３の６個
のメモリは、常に同一形態で用いられる。この場合、こ
れらが結合され、４個のメモリのみが用いられる。これ
ら４個のメモリのうちの２個（ＲＦｗ及びＲＦｘ）は２
Ｌ／３ワードを有し、それ以外の２個（ＲＦａ及びＲＦ
ｂ）はＬ／３ワードを有する。適応又はデシメーション
（ｄｅｃｉｍａｔｉｏｎ）有限インパルス応答フィルタ
の場合、タップをＲｆｗ及びＲｆａに配置し、データを
Ｒｆｘ及びＲｆｂに配置する。対称フィルタ又は実数タ
ップを有する複素数データフィルタの場合、タップをＲ
ｆｗに配置し、データをＲｆｘ，Ｒｆａ及びＲｆｂに配
置する。したがって、複数の４Ｌ／３データを有する対
称フィルタも、メモリの全容量を用いることによって実
現することもできる。しかしながら、このような区画化
は“ＣＤ／ＲＴ ｓｙｍｅｔｒ”の場合には最適でな
い。他の区画化を他のタイプのフィルタに対して予測で
きることは明らかである。
【図１】 種々のプロセッサ素子を有するフィルタの計
算システムを示す線形図である。
算システムを示す線形図である。
【図２】 フィルタプロセッサ素子の更に詳細な図であ
る。
る。
【図３】 種々のタイプのデータ、種々のタップ及び種
々のタイプのフィルタに対して要求されるメモリサイズ
の表である。
々のタイプのフィルタに対して要求されるメモリサイズ
の表である。
【図４】 フィルタ処理素子のメモリの変形を示す図で
ある。
ある。
【図５】 フィルタ処理素子のメモリの他の変形を示す
図である。
図である。
ＣＯ−ＰＲ 回路 ＣＯＮＴ 制御モジュール Ｄａｔａ＿ｉｎＦ／Ｄａｔａ＿ｏｕｔＦ 「順」ライン Ｄａｔａ＿ｉｎＢ／Ｄａｔａ＿ｏｕｔＢ 「逆」ライン ＦＰＥ フィルタ処理素子 ＭＡＣ 記憶部 ＯＰ 動作部 ＰＲ−Ｈ ホストプロセッサ ＲＥＯＲＧ データ再構成ブロック
【手続補正書】
【提出日】平成１１年５月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】動作部ＯＰは２個の加算器１及び２を有
し、その各々は、マルチプレクサ３，４の入力部に接続
した出力部を有し、そのマルチプレクサの他の入力部
は、接続部７を通じてｗタップメモリからタップ値を受
信し、第１及び第２マルチプレクサの出力部を、出力部
を最終加算器６の入力部に接続した加算器／減算器５の
入力部にそれぞれ接続し、この加算器の他の入力部は、
以前のサイクルで中間結果メモリから得られる結果ｙ
（ｏｌｄ）を受信し、その出力部は、現サイクルに対応
する計算結果“ｙ”を出力する。これら２個の加算器
１，２及び２個の乗算器３，４は、中間結果の計算に要
求される加算及び乗算を実現する。正確に３２ビットの
各マルチプレクサ３，４を２個の１６ビットマルチプレ
クサとして用いることができ、各サイクルで１６ビット
の複素数乗算を処理することができ、各加算器１，２が
２個の１６ビット加算器を有する。８ビットワードを用
いることができる。各１６ビットオペレータを、２個の
８ビットオペレータとみなすことができる。したがっ
て、フィルタ処理素子は、２４個までの８ビット動作を
同時に処理することができる。各オペレータを、４個の
８ビットオペレータ又は２個の１６ビット並列オペレー
タとみなすことができる。フィルタが対称である場合、
２個の加算器１，２を用いることができる。そうでない
場合、これらは短絡する。これが複素数乗算によって要
求される場合、加算器／減算器５を減算器として用い、
それ以外の場合には加算器として用いる。
し、その各々は、マルチプレクサ３，４の入力部に接続
した出力部を有し、そのマルチプレクサの他の入力部
は、接続部７を通じてｗタップメモリからタップ値を受
信し、第１及び第２マルチプレクサの出力部を、出力部
を最終加算器６の入力部に接続した加算器／減算器５の
入力部にそれぞれ接続し、この加算器の他の入力部は、
以前のサイクルで中間結果メモリから得られる結果ｙ
（ｏｌｄ）を受信し、その出力部は、現サイクルに対応
する計算結果“ｙ”を出力する。これら２個の加算器
１，２及び２個の乗算器３，４は、中間結果の計算に要
求される加算及び乗算を実現する。正確に３２ビットの
各マルチプレクサ３，４を２個の１６ビットマルチプレ
クサとして用いることができ、各サイクルで１６ビット
の複素数乗算を処理することができ、各加算器１，２が
２個の１６ビット加算器を有する。８ビットワードを用
いることができる。各１６ビットオペレータを、２個の
８ビットオペレータとみなすことができる。したがっ
て、フィルタ処理素子は、２４個までの８ビット動作を
同時に処理することができる。各オペレータを、４個の
８ビットオペレータ又は２個の１６ビット並列オペレー
タとみなすことができる。フィルタが対称である場合、
２個の加算器１，２を用いることができる。そうでない
場合、これらは短絡する。これが複素数乗算によって要
求される場合、加算器／減算器５を減算器として用い、
それ以外の場合には加算器として用いる。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 オリヴィエ ゲ−ベリル フランス国 75013 パリ ル ブリュン 37
Claims (4)
- 【請求項１】 デジタルフィルタを形成するために主プ
ロセッサに結合するようにしたプログラマブル共同プロ
セッサ回路であって、このプログラマブル共同プロセッ
サ回路が、入力データ及び「タップ」と称する係数用の
メモリを有する少なくとも１個のフィルタ処理素子と、
少なくとも１個の加算器と、一方の入力部を前記加算器
の結果出力部に接続するとともに他方の入力部を前記タ
ップ用のメモリの読出し出力部に接続した乗算器とを具
えるプログラマブル共同プロセッサ回路において、前記
入力データ用のメモリ及びタップ用のメモリを、種々の
セグメントに区画化した単一メモリに配置し、前記メモ
リを相違するフィルタに適合させるために前記セグメン
トを可変に結合する手段を設けたことを特徴とするプロ
グラマブル共同プロセッサ回路。 - 【請求項２】 フィルタ処理素子のメモリの全寸法を２
Ｌとし、前記メモリが、各々が寸法２Ｌ／５，４Ｌ／１
５，Ｌ／３，Ｌ／５，２Ｌ／１５，２Ｌ／３を有する６
個のサブメモリを有することを特徴とする請求項１記載
のプログラマブル共同プロセッサ回路。 - 【請求項３】 フィルタ処理素子のメモリの全寸法を２
Ｌとし、前記メモリが、各々が寸法２Ｌ／３，Ｌ／３，
Ｌ／３，２Ｌ／３を有する４個のサブメモリを有するこ
とを特徴とする請求項１記載のプログラマブル共同プロ
セッサ回路。 - 【請求項４】 前記プログラマブル共同プロセッサ回路
が、前記データ用のメモリ及びタップ用のメモリの可変
セグメントの上限及び下限を決定し及び記憶する手段を
有することを特徴とする請求項１記載のプログラマブル
共同プロセッサ回路。
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|---|---|---|---|
| FR9802910A FR2776093A1 (fr) | 1998-03-10 | 1998-03-10 | Circuit processeur programmable muni d'une memoire reconfigurable, pour realiser un filtre numerique |
| FR9802910 | 1998-03-10 |
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| Publication Number | Publication Date |
|---|---|
| JPH11328154A true JPH11328154A (ja) | 1999-11-30 |
| JP4212710B2 JP4212710B2 (ja) | 2009-01-21 |
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ID=9523860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP05966699A Expired - Fee Related JP4212710B2 (ja) | 1998-03-10 | 1999-03-08 | プログラマブル共同プロセッサ回路 |
Country Status (6)
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| EP (1) | EP0942530B1 (ja) |
| JP (1) | JP4212710B2 (ja) |
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| DE (1) | DE69924170T2 (ja) |
| FR (1) | FR2776093A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005535202A (ja) * | 2002-07-31 | 2005-11-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | データ処理回路 |
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|---|---|---|---|---|
| DE10081643D2 (de) | 1999-06-10 | 2002-05-29 | Pact Inf Tech Gmbh | Sequenz-Partitionierung auf Zellstrukturen |
| DE19961777A1 (de) * | 1999-12-21 | 2001-07-12 | Rudolf Bannasch | Verfahren und Vorrichtungen zur Informationsübertragung |
| US6754805B1 (en) | 2000-08-07 | 2004-06-22 | Transwitch Corporation | Method and apparatus for configurable multi-cell digital signal processing employing global parallel configuration |
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| US8058899B2 (en) | 2000-10-06 | 2011-11-15 | Martin Vorbach | Logic cell array and bus system |
| US9552047B2 (en) | 2001-03-05 | 2017-01-24 | Pact Xpp Technologies Ag | Multiprocessor having runtime adjustable clock and clock dependent power supply |
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| US9250908B2 (en) | 2001-03-05 | 2016-02-02 | Pact Xpp Technologies Ag | Multi-processor bus and cache interconnection system |
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- 1998-03-10 FR FR9802910A patent/FR2776093A1/fr not_active Withdrawn
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1999
- 1999-03-03 EP EP99200615A patent/EP0942530B1/fr not_active Expired - Lifetime
- 1999-03-03 DE DE69924170T patent/DE69924170T2/de not_active Expired - Lifetime
- 1999-03-08 JP JP05966699A patent/JP4212710B2/ja not_active Expired - Fee Related
- 1999-03-09 KR KR1019990007661A patent/KR100597327B1/ko not_active Expired - Fee Related
- 1999-03-09 US US09/264,912 patent/US6308191B1/en not_active Expired - Lifetime
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| EP0942530A1 (fr) | 1999-09-15 |
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