JPH113281A - 回路，ネットワーク、及びメモリ内の無効アドレス変換をチェックする方法 - Google Patents
回路，ネットワーク、及びメモリ内の無効アドレス変換をチェックする方法Info
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- JPH113281A JPH113281A JP9186075A JP18607597A JPH113281A JP H113281 A JPH113281 A JP H113281A JP 9186075 A JP9186075 A JP 9186075A JP 18607597 A JP18607597 A JP 18607597A JP H113281 A JPH113281 A JP H113281A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】 システム・ソフトウェアは、余計なフラッシ
ュ動作に関連したコードを除いたり前もってコード下さ
れなかった必要なフラッシュ動作をサポートするコード
を加えたりするためにシステム及びコード分析を必要と
する。 【解決手段】 フラッシュ制御回路（７００）は、アド
レス変換をアドレス変換ユニット内のメモリへロードす
る前に、複数のエントリのうちの１つが前記アドレス変
換で利用された仮想ページ番号を既に含んでいるかどう
かを決定するように構成されている。
ュ動作に関連したコードを除いたり前もってコード下さ
れなかった必要なフラッシュ動作をサポートするコード
を加えたりするためにシステム及びコード分析を必要と
する。 【解決手段】 フラッシュ制御回路（７００）は、アド
レス変換をアドレス変換ユニット内のメモリへロードす
る前に、複数のエントリのうちの１つが前記アドレス変
換で利用された仮想ページ番号を既に含んでいるかどう
かを決定するように構成されている。
Description
【０００１】
【発明の属する技術分野】この発明は、データ転送分
野、特にアドレス変換ユニットに含まれたアドレス変換
を元へ戻すための回路及び方法に関するものである。
野、特にアドレス変換ユニットに含まれたアドレス変換
を元へ戻すための回路及び方法に関するものである。
【０００２】
【従来の技術】ここ１０年以上の間、物理アドレスを使
用する直接メモリ・アクセス（ＤＭＡ）の代わりに、仮
想アドレスを使用する直接仮想メモリ・アクセス（ＤＶ
ＭＡ）により主メモリにアクセスする入／出力（Ｉ／
Ｏ）デバイスで多数のシステム・アーキテクチャが開発
された。ＤＶＭＡに関連した１つの利点はＩ／Ｏデバイ
スによるデータ・アクセスの簡単化だった。例えば、Ｄ
ＭＡによりメモリにアクセスするＩ／Ｏデバイス（ＤＭ
Ａ Ｉ／Ｏデバイス）は、多数の潜在的に不連続な物理
ページにデータを“ばらまく”（割当てる）だけでなく
データを“寄せ集める”ように、制御されなければなら
ない。長さ１ページを超えるデータを寄せ集めること
は、一群の不連続物理ページにアクセスすることで通常
は行われる。これとは対照的に、ＤＶＭＡにより主メモ
リにアクセスするＩ／Ｏデバイス（ＤＶＭＡ Ｉ／Ｏデ
バイス）は、データ・アクセスが連続仮想ページによっ
て行われるので、そのような制御を要しない。
用する直接メモリ・アクセス（ＤＭＡ）の代わりに、仮
想アドレスを使用する直接仮想メモリ・アクセス（ＤＶ
ＭＡ）により主メモリにアクセスする入／出力（Ｉ／
Ｏ）デバイスで多数のシステム・アーキテクチャが開発
された。ＤＶＭＡに関連した１つの利点はＩ／Ｏデバイ
スによるデータ・アクセスの簡単化だった。例えば、Ｄ
ＭＡによりメモリにアクセスするＩ／Ｏデバイス（ＤＭ
Ａ Ｉ／Ｏデバイス）は、多数の潜在的に不連続な物理
ページにデータを“ばらまく”（割当てる）だけでなく
データを“寄せ集める”ように、制御されなければなら
ない。長さ１ページを超えるデータを寄せ集めること
は、一群の不連続物理ページにアクセスすることで通常
は行われる。これとは対照的に、ＤＶＭＡにより主メモ
リにアクセスするＩ／Ｏデバイス（ＤＶＭＡ Ｉ／Ｏデ
バイス）は、データ・アクセスが連続仮想ページによっ
て行われるので、そのような制御を要しない。
【０００３】ＤＶＭＡシステムはこの“ばらまき−寄せ
集め”問題を簡単にしたが、このシステムには、主メモ
リからデータにアクセスされる前に、ＤＶＭＡ Ｉ／Ｏ
デバイスから出され、物理アドレスに変換される仮想ア
ドレスが必要である。図１に示したように、従来のＤＶ
ＭＡシステム１００はＩ／Ｏメモリ管理ユニット（Ｉ／
Ｏ ＭＭＵ）１１０（これは時にはＩ／Ｏアドレス変換
バッファと称される）を利用して、仮想アドレスを主メ
モリ１２０の利用する物理アドレスに変換する。図示の
ように、Ｉ／Ｏ ＭＭＵ１１０は、Ｉ／Ｏバス１４０と
システム・バス１５０を結合するブリッジ・エレメント
１３０内で実施される。
集め”問題を簡単にしたが、このシステムには、主メモ
リからデータにアクセスされる前に、ＤＶＭＡ Ｉ／Ｏ
デバイスから出され、物理アドレスに変換される仮想ア
ドレスが必要である。図１に示したように、従来のＤＶ
ＭＡシステム１００はＩ／Ｏメモリ管理ユニット（Ｉ／
Ｏ ＭＭＵ）１１０（これは時にはＩ／Ｏアドレス変換
バッファと称される）を利用して、仮想アドレスを主メ
モリ１２０の利用する物理アドレスに変換する。図示の
ように、Ｉ／Ｏ ＭＭＵ１１０は、Ｉ／Ｏバス１４０と
システム・バス１５０を結合するブリッジ・エレメント
１３０内で実施される。
【０００４】代表的な例では、Ｉ／Ｏ ＭＭＵ１１０
は、制限された数“ｒ”のアドレス変換を含むように構
成して、最少の付加コストでシステム性能を上げるよう
にしている。複数のＩ／Ｏ ＤＶＭＡデバイス１６０1
−１６０i （ただし、ｉは全部の数であって、ｉ≧２）
は、システム性能を下げることなく多くても“ｒ”仮想
ページを集合的に使用するように制限される。もしリク
エストされたアドレス変換がＩ／Ｏ ＭＭＵ１１０内に
ないならＩ／Ｏ ＭＭＵ“ミス”となり、リクエストさ
れたアドレス変換は全ての潜在的アドレス変換を含む主
メモリ１２０からフェッチされなければならない。もち
ろん、そのようなフェッチはシステム性能を下げる。
は、制限された数“ｒ”のアドレス変換を含むように構
成して、最少の付加コストでシステム性能を上げるよう
にしている。複数のＩ／Ｏ ＤＶＭＡデバイス１６０1
−１６０i （ただし、ｉは全部の数であって、ｉ≧２）
は、システム性能を下げることなく多くても“ｒ”仮想
ページを集合的に使用するように制限される。もしリク
エストされたアドレス変換がＩ／Ｏ ＭＭＵ１１０内に
ないならＩ／Ｏ ＭＭＵ“ミス”となり、リクエストさ
れたアドレス変換は全ての潜在的アドレス変換を含む主
メモリ１２０からフェッチされなければならない。もち
ろん、そのようなフェッチはシステム性能を下げる。
【０００５】マルチメディア通信の緊急性により、ネッ
トワークは多くのデータ・タイプをサポートすることが
今では必要とされている。その結果、ネットワーク構築
者は、その努力を非同期転送モード（ＡＴＭ）・ネット
ワークに集中しようとしている。ＡＴＭネットワークで
は、大くの仮想チャネル、多分数百は同時に動作中であ
り得る。従って、もしＤＶＭＡシステム１００がＩ／Ｏ
ネットワーク・インターフェイス論理装置１７０に結合
されたＡＴＭネットワークをサポートするように配置さ
れるならば、主メモリ１２０からのアドレス変換の過剰
フェッチによって性能がかなり低下することになる。
トワークは多くのデータ・タイプをサポートすることが
今では必要とされている。その結果、ネットワーク構築
者は、その努力を非同期転送モード（ＡＴＭ）・ネット
ワークに集中しようとしている。ＡＴＭネットワークで
は、大くの仮想チャネル、多分数百は同時に動作中であ
り得る。従って、もしＤＶＭＡシステム１００がＩ／Ｏ
ネットワーク・インターフェイス論理装置１７０に結合
されたＡＴＭネットワークをサポートするように配置さ
れるならば、主メモリ１２０からのアドレス変換の過剰
フェッチによって性能がかなり低下することになる。
【０００６】性能の実質的な低下を避けるために、アド
レス変換ユニット（ＡＴＵ）はネットワーク・インター
フェイス回路（ＮＩＣ）内で設けられても良い。ＡＴＵ
は一組の仮想対物理アドレス変換を含み、Ｉ／Ｏ ＭＭ
Ｕをバイパスする能力を与える。これらアドレス変換は
変更されるので、現在の変換つまり活動中の変換を反映
しないアドレス変換を除去するため、“フラッシュ”動
作を必要とする。これはコヒーレンシイを維持するのに
必要である。
レス変換ユニット（ＡＴＵ）はネットワーク・インター
フェイス回路（ＮＩＣ）内で設けられても良い。ＡＴＵ
は一組の仮想対物理アドレス変換を含み、Ｉ／Ｏ ＭＭ
Ｕをバイパスする能力を与える。これらアドレス変換は
変更されるので、現在の変換つまり活動中の変換を反映
しないアドレス変換を除去するため、“フラッシュ”動
作を必要とする。これはコヒーレンシイを維持するのに
必要である。
【０００７】
【発明が解決しようとする課題】システム・ソフトウェ
アは、フラッシュ動作を発してこれを制御することの責
任を通常持っているが、余計なフラッシュ動作に関連し
たコードを除いたり前もってコード化されなかった必要
なフラッシュ動作をサポートするコードを加えたりする
ために集中的なシステム及びコード分析を必要とする。
そのような集中的なシステム及びコード分析は一般に行
きわたっており、性能の欠陥が製品の成功に実質的な悪
影響を及ぼし得る時に、特に開発中及び市場での初期布
置中良く行われる。
アは、フラッシュ動作を発してこれを制御することの責
任を通常持っているが、余計なフラッシュ動作に関連し
たコードを除いたり前もってコード化されなかった必要
なフラッシュ動作をサポートするコードを加えたりする
ために集中的なシステム及びコード分析を必要とする。
そのような集中的なシステム及びコード分析は一般に行
きわたっており、性能の欠陥が製品の成功に実質的な悪
影響を及ぼし得る時に、特に開発中及び市場での初期布
置中良く行われる。
【０００８】従って、特定の仮想ページに新しいアドレ
ス変換をロードする前にＡＴＵ中に前記ページが在るこ
とをチェックすることにより、システム・ソフトウェア
を少なくとも支援するためのハードウェア回路装置を開
発するのは好都合である。この回路装置はミスしたソフ
トウェア・フラッシュ動作を検出する。これはシステム
・ソフトウェアの開発中特に有用である。
ス変換をロードする前にＡＴＵ中に前記ページが在るこ
とをチェックすることにより、システム・ソフトウェア
を少なくとも支援するためのハードウェア回路装置を開
発するのは好都合である。この回路装置はミスしたソフ
トウェア・フラッシュ動作を検出する。これはシステム
・ソフトウェアの開発中特に有用である。
【０００９】
【課題を解決するための手段】この発明は、アドレス変
換中にアドレス変換ユニットへロードする前に、アドレ
ス変換に関連した仮想ページ番号がアドレス変換ユニッ
トのメモリ中にまだ含まれているかどうかを決定するよ
うに形成されるフラッシュ・チェック回路に関するもの
である。このフラッシュ・チェック回路はシステム・ソ
フトウェアを助けてミスしたソフトウェア・フラッシュ
動作を検出する。そのような動作はシステムの開発中特
に有用である。
換中にアドレス変換ユニットへロードする前に、アドレ
ス変換に関連した仮想ページ番号がアドレス変換ユニッ
トのメモリ中にまだ含まれているかどうかを決定するよ
うに形成されるフラッシュ・チェック回路に関するもの
である。このフラッシュ・チェック回路はシステム・ソ
フトウェアを助けてミスしたソフトウェア・フラッシュ
動作を検出する。そのような動作はシステムの開発中特
に有用である。
【００１０】
【発明の実施の形態】この発明の特色や利点は、この発
明の実施形態についての以下の説明から明らかになろ
う。以下の詳しい説明中において、この発明は、望まし
くはネットワーク・インターフェイス・カード（ＮＩ
Ｃ）に設けられているアドレス変換ユニット（ＡＴＵ）
に含まれたアドレス変換のコヒーレンシイを維持し、確
保するための回路装置及び方法について述べる。ＮＩＣ
は、複数の仮想チャネルを支持している非同期転送モー
ド（“ＡＴＭ”）ネットワークへ電子システムを相互接
続するための電子システムのＩ／Ｏバスに採用されてい
る。
明の実施形態についての以下の説明から明らかになろ
う。以下の詳しい説明中において、この発明は、望まし
くはネットワーク・インターフェイス・カード（ＮＩ
Ｃ）に設けられているアドレス変換ユニット（ＡＴＵ）
に含まれたアドレス変換のコヒーレンシイを維持し、確
保するための回路装置及び方法について述べる。ＮＩＣ
は、複数の仮想チャネルを支持している非同期転送モー
ド（“ＡＴＭ”）ネットワークへ電子システムを相互接
続するための電子システムのＩ／Ｏバスに採用されてい
る。
【００１１】ここで定義される或る種の制御回路や２進
表現を説明するために、たくさんの用語がしばしば用い
られる。“語”は、その長さが４バイト（３２ビット）
のものが望ましいが、“２x ”バイト（ｘ≧０）でも良
い。“パケット”とは、連続してストアされ、送られ、
又は受けられた複数の語のことである。“アドレス変
換”とは、仮想アドレスと物理アドレスの間のマッピン
グのことである。“フラッシュ”動作は１つ以上の記憶
場所からアドレス変換を除くことである。用語“アサー
トされた”は予め選択した論理値のアクティベーション
（起動）ないしセッティングとして定義される。その
上、“仮想アドレス”は全仮想アドレス又はその一部
（例えば仮想ページ番号）として構成されて良い。同様
に、“物理アドレス”は全物理アドレス又はその一部
（例えば物理ページ番号）として構成されて良い。
表現を説明するために、たくさんの用語がしばしば用い
られる。“語”は、その長さが４バイト（３２ビット）
のものが望ましいが、“２x ”バイト（ｘ≧０）でも良
い。“パケット”とは、連続してストアされ、送られ、
又は受けられた複数の語のことである。“アドレス変
換”とは、仮想アドレスと物理アドレスの間のマッピン
グのことである。“フラッシュ”動作は１つ以上の記憶
場所からアドレス変換を除くことである。用語“アサー
トされた”は予め選択した論理値のアクティベーション
（起動）ないしセッティングとして定義される。その
上、“仮想アドレス”は全仮想アドレス又はその一部
（例えば仮想ページ番号）として構成されて良い。同様
に、“物理アドレス”は全物理アドレス又はその一部
（例えば物理ページ番号）として構成されて良い。
【００１２】図２は、例えばアメリカ合衆国カリフォル
ニア州マウンテン・ビュー所在のサン・マイクロシステ
ムズによって製造されたワークステーションのような電
子システム２００の一実施形態を示すブロック図であ
る。この発明はＤＭＡ型システムと共に機能し得ること
が目論まれるが、電子システム２００はＤＶＭＡシステ
ムとして作動する。
ニア州マウンテン・ビュー所在のサン・マイクロシステ
ムズによって製造されたワークステーションのような電
子システム２００の一実施形態を示すブロック図であ
る。この発明はＤＭＡ型システムと共に機能し得ること
が目論まれるが、電子システム２００はＤＶＭＡシステ
ムとして作動する。
【００１３】図示したように、電子システム２００は１
個以上のマルチプロセッサ（ＣＰＵ）２１０1 −２１０
j （“ｊ”は総数であってｊ≧１）を備えている。これ
らのＣＰＵはシステム・バス（メモリ・バス）２３０を
介して主メモリ２２０に結合され、主メモリ２２０との
間の通信を可能にする。システム・バス２３０は、Ｉ／
Ｏ ＭＭＵ２５０を含むブリッジ・エレメント２４０へ
も結合され、システム・バス２３０に結合された構成部
品（例えば主メモリ２２０，ＣＰＵ２１０1 −２１０j
等）とＩ／Ｏバス２７０に結合された複数のＩ／Ｏデバ
イス２６０1−２６０k （“ｋ”は総数であってｋ≧
２）との間の通信を可能にする。Ｉ／Ｏバス２７０は、
アメリカ合衆国カリフォルニア州サンタ・クララ所在の
インテル・コーポレイションによって開発された周辺部
品インターコネクト（ＰＣＩ）バスを含み得るが、これ
に限定されない。例えば、ＰＣＩバスは、大体６６メガ
ヘルツ（ＭＨｚ）での６４ビットのアドレス／データ伝
搬又はほぼ３３ＭＨｚでの３２ビットのアドレス／デー
タ伝搬をサポートし得る。
個以上のマルチプロセッサ（ＣＰＵ）２１０1 −２１０
j （“ｊ”は総数であってｊ≧１）を備えている。これ
らのＣＰＵはシステム・バス（メモリ・バス）２３０を
介して主メモリ２２０に結合され、主メモリ２２０との
間の通信を可能にする。システム・バス２３０は、Ｉ／
Ｏ ＭＭＵ２５０を含むブリッジ・エレメント２４０へ
も結合され、システム・バス２３０に結合された構成部
品（例えば主メモリ２２０，ＣＰＵ２１０1 −２１０j
等）とＩ／Ｏバス２７０に結合された複数のＩ／Ｏデバ
イス２６０1−２６０k （“ｋ”は総数であってｋ≧
２）との間の通信を可能にする。Ｉ／Ｏバス２７０は、
アメリカ合衆国カリフォルニア州サンタ・クララ所在の
インテル・コーポレイションによって開発された周辺部
品インターコネクト（ＰＣＩ）バスを含み得るが、これ
に限定されない。例えば、ＰＣＩバスは、大体６６メガ
ヘルツ（ＭＨｚ）での６４ビットのアドレス／データ伝
搬又はほぼ３３ＭＨｚでの３２ビットのアドレス／デー
タ伝搬をサポートし得る。
【００１４】図示しないが、主メモリ２２０は、受信
（ＲＸ）動作をサポートするための複数のフリー・メモ
リ・バッファ、ＲＸ記述子リング及びＲＸコンプリーシ
ョン（completion）・リングを含む。同様に、送信（Ｔ
Ｘ）動作をサポートするための同様な素子がある。通
常、バッファは、仮想メモリ中で連続的にアドレスされ
る記憶場所であるが、物理メモリ中では必ずしも連続で
はない。バッファは１つ以上の仮想ページを占め、その
サイズは色々である。各記述子リングは複数の記述子を
含み、その１つが図３に示されている。
（ＲＸ）動作をサポートするための複数のフリー・メモ
リ・バッファ、ＲＸ記述子リング及びＲＸコンプリーシ
ョン（completion）・リングを含む。同様に、送信（Ｔ
Ｘ）動作をサポートするための同様な素子がある。通
常、バッファは、仮想メモリ中で連続的にアドレスされ
る記憶場所であるが、物理メモリ中では必ずしも連続で
はない。バッファは１つ以上の仮想ページを占め、その
サイズは色々である。各記述子リングは複数の記述子を
含み、その１つが図３に示されている。
【００１５】図３を参照すれば、ここには、主メモリ２
２０とネットワークの間でパケット・データを移すため
にセグメント及びリアセンブリ（ＳＡＲ）で使用できる
基本的データ構造である記述子のサンプルのフォーマッ
ト２８９が示されている。一例では、記述子はリング構
造（図示しない）に（各々６４バイト離して）配置され
ている。これら記述子は、（送信の場合）ネットワーク
へ送られるべき１組のデータ・パケットを指示し、或は
（受信の場合）到来したパケットを保持するために１組
のフリー・メモリ・バッファを指示する。一例では、各
記述子は、その長さが固定されており且つ複数の語例え
ば３〜１６の連続する３２ビット語から成る。これら記
述子はリング構造の仮想メモリ中に途切れずに置かれ
る。主メモリ中に置かれるこれら記述子の各々は、やは
り主メモリ中に置かれるデータ・バッファ（送信の場
合）を指示する。
２０とネットワークの間でパケット・データを移すため
にセグメント及びリアセンブリ（ＳＡＲ）で使用できる
基本的データ構造である記述子のサンプルのフォーマッ
ト２８９が示されている。一例では、記述子はリング構
造（図示しない）に（各々６４バイト離して）配置され
ている。これら記述子は、（送信の場合）ネットワーク
へ送られるべき１組のデータ・パケットを指示し、或は
（受信の場合）到来したパケットを保持するために１組
のフリー・メモリ・バッファを指示する。一例では、各
記述子は、その長さが固定されており且つ複数の語例え
ば３〜１６の連続する３２ビット語から成る。これら記
述子はリング構造の仮想メモリ中に途切れずに置かれ
る。主メモリ中に置かれるこれら記述子の各々は、やは
り主メモリ中に置かれるデータ・バッファ（送信の場
合）を指示する。
【００１６】記述子２８９のブロック２７１に示したよ
うに、語０はアプリケーション特定制御ビットを含む。
ブロック２７３に示された語１は、データ・バッファの
開始を指示する仮想アドレス（ＶＡ）・ポインタを含
む。ブロック２７５の語２はアプリケーション特定情報
を含む。ブロック２７７及び２７９は、ブロック２７３
に含まれてこの記述子２８９と関連付けられた仮想アド
レスにマッピングする物理アドレス（ＰＡ）の物理ペー
ジ場所に関する情報を含む。ブロック２７７の語Ｐは第
１物理ページのための変換エントリ１を含む。物理アド
レスの各物理ページはそれ自体のエントリを含む。一例
では、最後の語Ｐ＋Ｋ（ただし、Ｐは２よりも大きい所
定数であり、そしてＫはデータ・バッファのページの数
に等しい。）は、ブロック２７９で示されたように−１
に及ぶ。もしデータ・バッファが１０ページに及ぶと、
記述子２８９の終わりに１０の変換エントリがある。従
って、１ページのサイズよりも大きい対象（ｏｂｊｅｃ
ｔｓ）の物理アドレスをキャッシュすることは、記述子
内に多数の変換をはめ込むことでサポートされる。
うに、語０はアプリケーション特定制御ビットを含む。
ブロック２７３に示された語１は、データ・バッファの
開始を指示する仮想アドレス（ＶＡ）・ポインタを含
む。ブロック２７５の語２はアプリケーション特定情報
を含む。ブロック２７７及び２７９は、ブロック２７３
に含まれてこの記述子２８９と関連付けられた仮想アド
レスにマッピングする物理アドレス（ＰＡ）の物理ペー
ジ場所に関する情報を含む。ブロック２７７の語Ｐは第
１物理ページのための変換エントリ１を含む。物理アド
レスの各物理ページはそれ自体のエントリを含む。一例
では、最後の語Ｐ＋Ｋ（ただし、Ｐは２よりも大きい所
定数であり、そしてＫはデータ・バッファのページの数
に等しい。）は、ブロック２７９で示されたように−１
に及ぶ。もしデータ・バッファが１０ページに及ぶと、
記述子２８９の終わりに１０の変換エントリがある。従
って、１ページのサイズよりも大きい対象（ｏｂｊｅｃ
ｔｓ）の物理アドレスをキャッシュすることは、記述子
内に多数の変換をはめ込むことでサポートされる。
【００１７】図３には、サンプルの物理変換フォーマッ
ト２８１も示されている。一例では、このフォーマット
２８１が有効ビット２８３、保護ビット２８５及び実際
の物理ページ・ビット２８７を含む。記述子中の有効ビ
ット２８３は、特定の変換エントリがＡＴＵに置かれる
（もし有効ビット２８３がセットされるなら）か、或は
無視される（もし有効ビット２８がクリアされるなら）
かを決定する。保護ビット２８５は、仮想アドレス用Ａ
ＴＵ物理変換を使用してページがアクセス可能かどうか
を決定する際に、図６の制御ライン５６０を通して転送
される。例えば、リード・オンリ・ぺージは、リード・
オンリ・ページ保護ビットでの書込から保護できる。物
理ページ・ビット２８７は、仮想アドレス空間中のデー
タ・バッファの対応部分のための仮想対物理アドレス・
マッピングを提供する。データ・バッファ・ポインタ２
７３によって提示されたデータ・バッファは、１ページ
以上の仮想ページに及ぶことができ且つ物理メモリ中に
必ずしも連続して置かれるわけではない。
ト２８１も示されている。一例では、このフォーマット
２８１が有効ビット２８３、保護ビット２８５及び実際
の物理ページ・ビット２８７を含む。記述子中の有効ビ
ット２８３は、特定の変換エントリがＡＴＵに置かれる
（もし有効ビット２８３がセットされるなら）か、或は
無視される（もし有効ビット２８がクリアされるなら）
かを決定する。保護ビット２８５は、仮想アドレス用Ａ
ＴＵ物理変換を使用してページがアクセス可能かどうか
を決定する際に、図６の制御ライン５６０を通して転送
される。例えば、リード・オンリ・ぺージは、リード・
オンリ・ページ保護ビットでの書込から保護できる。物
理ページ・ビット２８７は、仮想アドレス空間中のデー
タ・バッファの対応部分のための仮想対物理アドレス・
マッピングを提供する。データ・バッファ・ポインタ２
７３によって提示されたデータ・バッファは、１ページ
以上の仮想ページに及ぶことができ且つ物理メモリ中に
必ずしも連続して置かれるわけではない。
【００１８】図４を参照すれば、複数のＩ／Ｏデバイス
のうちの１個例えばＩ／Ｏデバイス２６０k はネットワ
ーク・インターフェイス回路（ＮＩＣ）を含む。このＮ
ＩＣ２６０k はＩ／Ｏバス・インターフェイス論理部３
００及びＡＴＭコア３１０を含み、これらの両者は電子
システムと遠隔に設置された他の電子システムとの間で
通常、全二重メディア３２０を利用することにより多数
の仮想チャネルを介してデータを転送するために集合的
に作動する。メディア３２０は、光ファイバ、ツイスト
ペア又は１５５ミリオン・ビット／秒（Ｍｂｐｓ）、６
２２Ｍｂｐｓの転送レートを通常、サポートし或は６２
２Ｍｂｐｓより速い速度でさえサポートする任意の他の
高速通信メディアを含み得る。
のうちの１個例えばＩ／Ｏデバイス２６０k はネットワ
ーク・インターフェイス回路（ＮＩＣ）を含む。このＮ
ＩＣ２６０k はＩ／Ｏバス・インターフェイス論理部３
００及びＡＴＭコア３１０を含み、これらの両者は電子
システムと遠隔に設置された他の電子システムとの間で
通常、全二重メディア３２０を利用することにより多数
の仮想チャネルを介してデータを転送するために集合的
に作動する。メディア３２０は、光ファイバ、ツイスト
ペア又は１５５ミリオン・ビット／秒（Ｍｂｐｓ）、６
２２Ｍｂｐｓの転送レートを通常、サポートし或は６２
２Ｍｂｐｓより速い速度でさえサポートする任意の他の
高速通信メディアを含み得る。
【００１９】ＡＴＭコア３１０の特徴はセグメンテーシ
ョン及びリアセンブリ（ＳＡＲ）ユニット３１１を有す
ることであり、このＳＡＲユニット３１１はデータ・セ
ル（例えばチェックサム・バイトの無い標準のＡＴＭセ
ル）のセグメンテーション及びリアセンブリを容易にし
且つ記憶用オフチップ・メモリ３３０を利用する。ＡＴ
Ｍコア３１０は、ＡＴＭ用の周知のユニバーサル・テス
ト及び演算物理インターフェイス（ＵＴＯＰＩＡ）標準
に整合するＡＴＭ／ＰＨＹ（物理）インターフェイス３
４０とデータ・セルを交換する。ＡＴＭ／ＰＨＹインタ
ーフェイス３４０は、流出データ・セルのヘッダにチェ
ックサムを挿入してＡＴＭセルを作るか或は到来したＡ
ＴＭセルのチェックサムが正しいかどうかを計算し、そ
してもし正しければデータ・セルをＡＴＭコア３１０に
転送する前にチェックサムを除く。物理レーヤ（ＰＨ
Ｙ）３５０は適当な電圧ラインの終端のために実施され
る。ＡＴＭコアの説明は、Ｒａｓｏｕｌ Ｏｓｋｏｕｙ
及びＤｅｎｔｏｎ Ｅ．Ｇｅｎｔｒｙによって発明され
且つ本出願人に譲渡され、１９９６年７月７日に出願さ
れた出願番号０８／４９９，３１７の特許出願「ハード
ウェアとソフトウェアの間のデータ転送を整合するため
の方法及び装置」に見い出せる。
ョン及びリアセンブリ（ＳＡＲ）ユニット３１１を有す
ることであり、このＳＡＲユニット３１１はデータ・セ
ル（例えばチェックサム・バイトの無い標準のＡＴＭセ
ル）のセグメンテーション及びリアセンブリを容易にし
且つ記憶用オフチップ・メモリ３３０を利用する。ＡＴ
Ｍコア３１０は、ＡＴＭ用の周知のユニバーサル・テス
ト及び演算物理インターフェイス（ＵＴＯＰＩＡ）標準
に整合するＡＴＭ／ＰＨＹ（物理）インターフェイス３
４０とデータ・セルを交換する。ＡＴＭ／ＰＨＹインタ
ーフェイス３４０は、流出データ・セルのヘッダにチェ
ックサムを挿入してＡＴＭセルを作るか或は到来したＡ
ＴＭセルのチェックサムが正しいかどうかを計算し、そ
してもし正しければデータ・セルをＡＴＭコア３１０に
転送する前にチェックサムを除く。物理レーヤ（ＰＨ
Ｙ）３５０は適当な電圧ラインの終端のために実施され
る。ＡＴＭコアの説明は、Ｒａｓｏｕｌ Ｏｓｋｏｕｙ
及びＤｅｎｔｏｎ Ｅ．Ｇｅｎｔｒｙによって発明され
且つ本出願人に譲渡され、１９９６年７月７日に出願さ
れた出願番号０８／４９９，３１７の特許出願「ハード
ウェアとソフトウェアの間のデータ転送を整合するため
の方法及び装置」に見い出せる。
【００２０】ＡＴＭセル伝送のため、ＡＴＭコア３１０
にはＴＸ記述子リングのスタート場所が最初に与えられ
る。ＡＴＭコア３１０は第１のＴＸ記述子をフェッチし
てこの第１の記述子に関連したデータ・バッファの仮想
アドレスを得る。次に、物理メディア３２０を通して送
信される１つ以上のＡＴＭセルへのセグメンテーション
のため、データ・バッファはアクセスされてデータをＳ
ＡＲユニット３１１へ伝播させる。ＡＴＭセルの送信後
（又はＳＡＲユニット３１１のローカル・バッファにデ
ータの少なくとも記憶）、状態情報をＴＸ完了記述子リ
ングに書き込み且つシステムへの割込みを生じてプロセ
ッサに警戒態勢をとらせることにより、ＳＡＲユニット
３１１は完了を知ることができる。
にはＴＸ記述子リングのスタート場所が最初に与えられ
る。ＡＴＭコア３１０は第１のＴＸ記述子をフェッチし
てこの第１の記述子に関連したデータ・バッファの仮想
アドレスを得る。次に、物理メディア３２０を通して送
信される１つ以上のＡＴＭセルへのセグメンテーション
のため、データ・バッファはアクセスされてデータをＳ
ＡＲユニット３１１へ伝播させる。ＡＴＭセルの送信後
（又はＳＡＲユニット３１１のローカル・バッファにデ
ータの少なくとも記憶）、状態情報をＴＸ完了記述子リ
ングに書き込み且つシステムへの割込みを生じてプロセ
ッサに警戒態勢をとらせることにより、ＳＡＲユニット
３１１は完了を知ることができる。
【００２１】受信中、到来ＡＴＭセルは、対応するＲＸ
記述子中に含まれた仮想アドレス・ポインタが指示した
フリー・メモリ・バッファに後でストアされるデータの
パケットにリアセンブル（再組立）される。
記述子中に含まれた仮想アドレス・ポインタが指示した
フリー・メモリ・バッファに後でストアされるデータの
パケットにリアセンブル（再組立）される。
【００２２】図５は、Ｉ／Ｏバス２７０（例えばこの場
合は大体６６ＭＨｚで作動する６４ビットのアドレス／
データ・ラインを有するＰＣＩバス）へ結合されたＩ／
Ｏバス・インターフェイス論理部３００の一例を示すブ
ロック図である。このＩ／Ｏバス・インターフェイス論
理部３００は、Ｉ／Ｏバス・ライン４１５を介してスレ
ーブ・インターフェイス・デバイス４１０に結合された
Ｉ／Ｏレジスタ及びトランシーバ４００（例えばＰＣＩ
Ｉ／Ｏレジスタ及びトランシーバ）を含む。スレーブ
・インターフェイス・デバイス４１０は、ＡＴＵの種々
の特徴を制御するのに使用されたＡＴＵ制御レジスタ
（図示しない）を含むことができる。その上、Ｉ／Ｏバ
ス・インターフェイス論理部３００は、これに入力バス
４２５を介して結合された１個以上の読取りバッファ４
２０、１個以上の書込みバッファ４３０、及びマスタ・
アドレス発生ユニット４４０を含む。図示しないが、入
力バス４２５はマスタ・アドレス発生ユニット４４０即
ち図６に示したようなＦＩＦＯ記憶素子へ更に結合され
て情報に関連した記述子を受信する。少なくとも１個の
読取りバッファ４２０はＩ／Ｏバス２７０からの情報を
一時ストアするのに使用されるが、少なくとも１個の書
込みバッファ４３０はＳＡＲユニット３１１から書込み
データ・パスを通して得られた情報を一時ストアするの
に使用される。
合は大体６６ＭＨｚで作動する６４ビットのアドレス／
データ・ラインを有するＰＣＩバス）へ結合されたＩ／
Ｏバス・インターフェイス論理部３００の一例を示すブ
ロック図である。このＩ／Ｏバス・インターフェイス論
理部３００は、Ｉ／Ｏバス・ライン４１５を介してスレ
ーブ・インターフェイス・デバイス４１０に結合された
Ｉ／Ｏレジスタ及びトランシーバ４００（例えばＰＣＩ
Ｉ／Ｏレジスタ及びトランシーバ）を含む。スレーブ
・インターフェイス・デバイス４１０は、ＡＴＵの種々
の特徴を制御するのに使用されたＡＴＵ制御レジスタ
（図示しない）を含むことができる。その上、Ｉ／Ｏバ
ス・インターフェイス論理部３００は、これに入力バス
４２５を介して結合された１個以上の読取りバッファ４
２０、１個以上の書込みバッファ４３０、及びマスタ・
アドレス発生ユニット４４０を含む。図示しないが、入
力バス４２５はマスタ・アドレス発生ユニット４４０即
ち図６に示したようなＦＩＦＯ記憶素子へ更に結合され
て情報に関連した記述子を受信する。少なくとも１個の
読取りバッファ４２０はＩ／Ｏバス２７０からの情報を
一時ストアするのに使用されるが、少なくとも１個の書
込みバッファ４３０はＳＡＲユニット３１１から書込み
データ・パスを通して得られた情報を一時ストアするの
に使用される。
【００２３】ＡＴＭコア３１０のＳＡＲユニット３１１
から情報を受信するアドレス変換ユニット（ＡＴＵ）４
５０はマスタ・アドレス発生ユニット４４０内に組み込
まれる。上記情報は、変換されるべき仮想アドレス、ア
ドレスのサイズ及びアクセスのタイプ（例えば記述子リ
ング又はバッファへのアクセス）を含む。ＡＴＵ４５０
の存在が電子システム２００に （i）仮想アドレスを物
理アドレスに変換させ且つその後に図２のＩ／Ｏ ＭＭ
Ｕ２５０をバイパスさせるか、或は（ii）仮想アドレス
を図２のＩ／Ｏ ＭＭＵ２５０に送信させる。
から情報を受信するアドレス変換ユニット（ＡＴＵ）４
５０はマスタ・アドレス発生ユニット４４０内に組み込
まれる。上記情報は、変換されるべき仮想アドレス、ア
ドレスのサイズ及びアクセスのタイプ（例えば記述子リ
ング又はバッファへのアクセス）を含む。ＡＴＵ４５０
の存在が電子システム２００に （i）仮想アドレスを物
理アドレスに変換させ且つその後に図２のＩ／Ｏ ＭＭ
Ｕ２５０をバイパスさせるか、或は（ii）仮想アドレス
を図２のＩ／Ｏ ＭＭＵ２５０に送信させる。
【００２４】図６はＡＴＵ４５０の一例を示す。ＡＴＵ
４５０は、充分に連想的であるように構成されるが、直
接マップ化又はＮ−ウェイ連想のような他のメモリ・ア
クセス方法を利用して所望の変換ヒット・レートに合致
できることが目論まれる。
４５０は、充分に連想的であるように構成されるが、直
接マップ化又はＮ−ウェイ連想のような他のメモリ・ア
クセス方法を利用して所望の変換ヒット・レートに合致
できることが目論まれる。
【００２５】ＡＴＵ４５０は連想記憶装置（ＣＡＭ）素
子５００及びランダム・アクセス・メモリ（ＲＡＭ）素
子５０２を含み、これらＣＡＭ素子５００及びＲＡＭ素
子５０２は“ｎ”個のアドレス変換（“ｎ”は全数であ
って、ｎ≧１である。）を一まとめにして含む。もっと
詳しく云うと、ＣＡＭ素子５００は、“ｎ”個のエント
リのうちの１個で仮想アドレス及び制御情報をロードす
ること、並びにエントリのアドレス・ルックアップ・サ
ーチを行うことをサポートする論理部を含む。制御情報
は、セット時、エントリがアドレス変換用に現在使用さ
れている仮想アドレスを含むことを示すＣＡＭ有効ビッ
トを含み得る。ＣＡＭ素子５００は更に （i）複数の入力ポート及び（ii）複数の出力ポートを
含む。
子５００及びランダム・アクセス・メモリ（ＲＡＭ）素
子５０２を含み、これらＣＡＭ素子５００及びＲＡＭ素
子５０２は“ｎ”個のアドレス変換（“ｎ”は全数であ
って、ｎ≧１である。）を一まとめにして含む。もっと
詳しく云うと、ＣＡＭ素子５００は、“ｎ”個のエント
リのうちの１個で仮想アドレス及び制御情報をロードす
ること、並びにエントリのアドレス・ルックアップ・サ
ーチを行うことをサポートする論理部を含む。制御情報
は、セット時、エントリがアドレス変換用に現在使用さ
れている仮想アドレスを含むことを示すＣＡＭ有効ビッ
トを含み得る。ＣＡＭ素子５００は更に （i）複数の入力ポート及び（ii）複数の出力ポートを
含む。
【００２６】複数の入力ポートは、ＣＡＭ素子５００の
エントリへアドレス及び制御情報をロードするのに使用
される。図示のように、情報をＣＡＭ素子５００へロー
ドするのに使用される５個の入力ポートがある。第１の
入力ポートは、アドレス・ライン５２９を通して選択素
子（例えばＭＵＸ５０５）によって与えられた被選択仮
想アドレスをロードするのに使用されるデータ入力（Ｄ
ｉｎ）ポートである。第２の入力ポートは、データ・ラ
イン５２９での仮想アドレスでロードされるべく選択さ
れたエントリのエントリ数をＣＡＭ更新アドレス・ライ
ン５３０を通して受信するためのアドレス更新（Ａ
update）ポートである。第３の入力ポートは、コマンド
（ＣＡＭ Ｃｍｄ）ポートであって、このＣＡＭ Ｃｍ
ｄポートからＣＡＭ素子５００はその動作をコマンド・
ライン５２４により制御するためのコマンド情報を受信
する。コマンドのタイプは、“変換”又は“更新”を含
むが、これだけに制限されない。その上、第４の入力ポ
ートはエントリ有効（Ｖａｌｉｄ）ポートであって、Ａ
updateポートによってアドレス付けられたエントリのＣ
ＡＭ有効ビットを示す制御ライン５２８は、エントリが
“有効”（例えば“有効”状態又は現在使用中である）
が“無効”（例えば“無効”状態又はステールである）
かに依存してアサート又はデアサートされる。第５の入
力ポートはアドレス・ルックアップ（Ａlookup）ポート
であって、このＡlookupポートからＣＡＭ素子５００は
各エントリにストアされた仮想アドレスと比較されるべ
き仮想アドレス（例えばページ番号）をルックアップ・
アドレス・ライン５３２を通して受信する。もし一致す
るなら、出力（Ｈｉｔ）ポート及びその制御ライン（Ｃ
ＡＭＨｉｔライン５３６と呼ばれる）はアサートされる
（即ち活動中の信号が発生される）。その結果、信号出
力（Ｓｏｕｔ）ポートは仮想アドレスを含むＣＡＭエン
トリのエントリ番号を信号ライン５３４に伝搬させる。
エントリへアドレス及び制御情報をロードするのに使用
される。図示のように、情報をＣＡＭ素子５００へロー
ドするのに使用される５個の入力ポートがある。第１の
入力ポートは、アドレス・ライン５２９を通して選択素
子（例えばＭＵＸ５０５）によって与えられた被選択仮
想アドレスをロードするのに使用されるデータ入力（Ｄ
ｉｎ）ポートである。第２の入力ポートは、データ・ラ
イン５２９での仮想アドレスでロードされるべく選択さ
れたエントリのエントリ数をＣＡＭ更新アドレス・ライ
ン５３０を通して受信するためのアドレス更新（Ａ
update）ポートである。第３の入力ポートは、コマンド
（ＣＡＭ Ｃｍｄ）ポートであって、このＣＡＭ Ｃｍ
ｄポートからＣＡＭ素子５００はその動作をコマンド・
ライン５２４により制御するためのコマンド情報を受信
する。コマンドのタイプは、“変換”又は“更新”を含
むが、これだけに制限されない。その上、第４の入力ポ
ートはエントリ有効（Ｖａｌｉｄ）ポートであって、Ａ
updateポートによってアドレス付けられたエントリのＣ
ＡＭ有効ビットを示す制御ライン５２８は、エントリが
“有効”（例えば“有効”状態又は現在使用中である）
が“無効”（例えば“無効”状態又はステールである）
かに依存してアサート又はデアサートされる。第５の入
力ポートはアドレス・ルックアップ（Ａlookup）ポート
であって、このＡlookupポートからＣＡＭ素子５００は
各エントリにストアされた仮想アドレスと比較されるべ
き仮想アドレス（例えばページ番号）をルックアップ・
アドレス・ライン５３２を通して受信する。もし一致す
るなら、出力（Ｈｉｔ）ポート及びその制御ライン（Ｃ
ＡＭＨｉｔライン５３６と呼ばれる）はアサートされる
（即ち活動中の信号が発生される）。その結果、信号出
力（Ｓｏｕｔ）ポートは仮想アドレスを含むＣＡＭエン
トリのエントリ番号を信号ライン５３４に伝搬させる。
【００２７】ＲＡＭ素子５０２は、ＣＡＭ素子５００に
ストアされた仮想アドレスに対応する物理アドレスを含
むように構成される。ＣＡＭ素子５００と同様に、ＲＡ
Ｍ素子５０２も複数の入力ポート及び出力ポートを含
む。もっと詳しく説明すると、ＲＡＭ素子５０２は、Ｃ
ＡＭ素子５００にロードされた仮想アドレスに相当する
物理アドレスをデータ・ライン５４８によりロードする
のに使用されるデータ入力（Ｄｉｎ）ポートを含む。Ｒ
ＡＭ素子５０２は、エントリ・ルックアップ及びエント
リ更新用アドレス（Ａ）ポートを更に含む。書込みエネ
ーブル（Ｗｅｎ）ポートは、エントリ更新（例えばＷｅ
ｎライン５５０がアサートされている）とエントリ・ル
ックアップ（例えばＷｅｎライン５５０がデアサートさ
れている）を区別するのに使用される。その上、ＲＡＭ
素子５０２は、変換ないしサーチ中の仮想アドレスに対
応する物理アドレスをアドレス・ライン５６２により出
力するための第１のデータ出力（Ｄout1）ポートと、選
択されたエントリに含まれた書込み保護情報を制御ライ
ン５６０により出力するための第２のデータ出力（Ｄ
out2）ポートとを含む。更に、ＲＡＭ素子５０２は、Ｃ
ＡＭ素子５００とＲＡＭ素子５０２のどちらのエントリ
がアクセスされたかを示す情報をエントリ状態ライン５
７２から提供するためのエントリ状態（Ｅstat）ポート
を含む。
ストアされた仮想アドレスに対応する物理アドレスを含
むように構成される。ＣＡＭ素子５００と同様に、ＲＡ
Ｍ素子５０２も複数の入力ポート及び出力ポートを含
む。もっと詳しく説明すると、ＲＡＭ素子５０２は、Ｃ
ＡＭ素子５００にロードされた仮想アドレスに相当する
物理アドレスをデータ・ライン５４８によりロードする
のに使用されるデータ入力（Ｄｉｎ）ポートを含む。Ｒ
ＡＭ素子５０２は、エントリ・ルックアップ及びエント
リ更新用アドレス（Ａ）ポートを更に含む。書込みエネ
ーブル（Ｗｅｎ）ポートは、エントリ更新（例えばＷｅ
ｎライン５５０がアサートされている）とエントリ・ル
ックアップ（例えばＷｅｎライン５５０がデアサートさ
れている）を区別するのに使用される。その上、ＲＡＭ
素子５０２は、変換ないしサーチ中の仮想アドレスに対
応する物理アドレスをアドレス・ライン５６２により出
力するための第１のデータ出力（Ｄout1）ポートと、選
択されたエントリに含まれた書込み保護情報を制御ライ
ン５６０により出力するための第２のデータ出力（Ｄ
out2）ポートとを含む。更に、ＲＡＭ素子５０２は、Ｃ
ＡＭ素子５００とＲＡＭ素子５０２のどちらのエントリ
がアクセスされたかを示す情報をエントリ状態ライン５
７２から提供するためのエントリ状態（Ｅstat）ポート
を含む。
【００２８】ＣＡＭ素子５００及びＲＡＭ素子５０２に
加えて、ＡＴＵ４５０は、アドレス変換のロード化及び
フラッシュ化を制御する第１群の制御論理部と、ＡＴＵ
４５０がアドレス・ライン５１６から仮想アドレスを出
力すべきか物理アドレスを出力すべきかを制御する第２
群の制御論理部とを更に含む。Ｉ／Ｏ ＭＭＵをバイパ
スするのに使用されたインジケータは、セット中又はク
リア中の高次アドレス・ビット，アクセス中のアドレス
空間の特定のサブセット等を含み得るが、これだけに限
定されない。例えば、一例では、図２に示したようなブ
リッジ・エレメント２４０は、アクセスされた時にアド
レスの下側４１ビットを物理アドレスとして処理する６
４ビットのアドレス空間内にアドレス範囲を提供する。
加えて、ＡＴＵ４５０は、アドレス変換のロード化及び
フラッシュ化を制御する第１群の制御論理部と、ＡＴＵ
４５０がアドレス・ライン５１６から仮想アドレスを出
力すべきか物理アドレスを出力すべきかを制御する第２
群の制御論理部とを更に含む。Ｉ／Ｏ ＭＭＵをバイパ
スするのに使用されたインジケータは、セット中又はク
リア中の高次アドレス・ビット，アクセス中のアドレス
空間の特定のサブセット等を含み得るが、これだけに限
定されない。例えば、一例では、図２に示したようなブ
リッジ・エレメント２４０は、アクセスされた時にアド
レスの下側４１ビットを物理アドレスとして処理する６
４ビットのアドレス空間内にアドレス範囲を提供する。
【００２９】図示したように、第１群の制御論理部は、
複数の選択素子５０４−５０６及び５０８（例えば多数
の入力マルチプレクサ）並びにファーストイン・ファー
ストアウト（ＦＩＦＯ）記憶素子５１４を含む。このＦ
ＩＦＯ記憶素子５１４は、記述子のフェッチ中に入力バ
ス４２５から読み出された仮想／物理アドレス変換を一
時ストアするのに使用される。
複数の選択素子５０４−５０６及び５０８（例えば多数
の入力マルチプレクサ）並びにファーストイン・ファー
ストアウト（ＦＩＦＯ）記憶素子５１４を含む。このＦ
ＩＦＯ記憶素子５１４は、記述子のフェッチ中に入力バ
ス４２５から読み出された仮想／物理アドレス変換を一
時ストアするのに使用される。
【００３０】複数の選択素子５０４−５０６及び５０８
は、ＡＴＵ制御状態マシーン（ＡＴＵ ＣＳＭ）５８０
により制御ライン５８１−５８４を通して制御される。
第１の選択素子５０４は、ルックアップ・アドレス・ラ
イン５３２を介してＣＡＭ素子５００のＡlookupポート
に結合され、ＣＡＭ素子５００内でサーチされるべき仮
想アドレスを捜し出す。この第１の選択素子５０４は、
ソフトウェア・フラッシュ・アドレス・ライン（ＳＷ
Ｆｌｕｓｈアドレス・ライン）５１８，ハードウェア・
フラッシュ・アドレス・ライン（ＨＷ Ｆｌｕｓｈアド
レス・ライン）５２０及び通常の変換ロード用アドレス
・ライン５２２を通して仮想アドレス（又は仮想ページ
番号）を入力として受信する。第２の選択素子５０５
は、データ・ライン５２９を介してＣＡＭ素子５００の
Ｄｉｎポートに結合され、（i） ライン５５４を通して
記述子フェッチから得られた仮想アドレスをロードする
か、或は（ii）バッファの仮想アドレスをＣＡＭ素子５
００にソフトウェアで手書きすることで特定されたデー
タ・バッファの仮想アドレスをロードする。これは、仮
想アドレスがライン５５８に置かれることになるスレー
ブ・インターフェイス・デバイス４１０のアクセスであ
る。第３の選択素子５０６は、アドレス・ライン５４６
を介してＡポートに結合され、ＲＡＭ更新アドレス・ラ
イン５３８からのＲＡＭ更新アドレス又はＳout ポート
から信号ライン５３４を通して得られＣＡＭ素子５０２
から出力されるエントリ番号をＲＡＭ素子５０２へ送
る。第４の選択素子５０８は、アドレス・ライン５４８
を介してＤｉｎポートに結合され、ライン５４０及び５
４４からの物理アドレス及び制御情報を入力させる。
は、ＡＴＵ制御状態マシーン（ＡＴＵ ＣＳＭ）５８０
により制御ライン５８１−５８４を通して制御される。
第１の選択素子５０４は、ルックアップ・アドレス・ラ
イン５３２を介してＣＡＭ素子５００のＡlookupポート
に結合され、ＣＡＭ素子５００内でサーチされるべき仮
想アドレスを捜し出す。この第１の選択素子５０４は、
ソフトウェア・フラッシュ・アドレス・ライン（ＳＷ
Ｆｌｕｓｈアドレス・ライン）５１８，ハードウェア・
フラッシュ・アドレス・ライン（ＨＷ Ｆｌｕｓｈアド
レス・ライン）５２０及び通常の変換ロード用アドレス
・ライン５２２を通して仮想アドレス（又は仮想ページ
番号）を入力として受信する。第２の選択素子５０５
は、データ・ライン５２９を介してＣＡＭ素子５００の
Ｄｉｎポートに結合され、（i） ライン５５４を通して
記述子フェッチから得られた仮想アドレスをロードする
か、或は（ii）バッファの仮想アドレスをＣＡＭ素子５
００にソフトウェアで手書きすることで特定されたデー
タ・バッファの仮想アドレスをロードする。これは、仮
想アドレスがライン５５８に置かれることになるスレー
ブ・インターフェイス・デバイス４１０のアクセスであ
る。第３の選択素子５０６は、アドレス・ライン５４６
を介してＡポートに結合され、ＲＡＭ更新アドレス・ラ
イン５３８からのＲＡＭ更新アドレス又はＳout ポート
から信号ライン５３４を通して得られＣＡＭ素子５０２
から出力されるエントリ番号をＲＡＭ素子５０２へ送
る。第４の選択素子５０８は、アドレス・ライン５４８
を介してＤｉｎポートに結合され、ライン５４０及び５
４４からの物理アドレス及び制御情報を入力させる。
【００３１】第２群の制御論理部は、ヒット／ミス論理
回路５１２及び第５の選択素子５１０を含む。ヒット／
ミス論理回路５１２は、第５の選択素子５１０がアドレ
ス・ライン５１６に （i）ライン５６２から受けた被変
換物理アドレスを出力するか或はＩ／Ｏ ＭＭＵによっ
て後で変換されるべきライン５２６用仮想アドレスを出
力するかを制御するように構成された組合わせ論理部で
ある。そのような制御はＡＴＵ＿ＨＩＴ制御ライン５６
４のアサート又はデアサートで行われる。
回路５１２及び第５の選択素子５１０を含む。ヒット／
ミス論理回路５１２は、第５の選択素子５１０がアドレ
ス・ライン５１６に （i）ライン５６２から受けた被変
換物理アドレスを出力するか或はＩ／Ｏ ＭＭＵによっ
て後で変換されるべきライン５２６用仮想アドレスを出
力するかを制御するように構成された組合わせ論理部で
ある。そのような制御はＡＴＵ＿ＨＩＴ制御ライン５６
４のアサート又はデアサートで行われる。
【００３２】もし （i）ＣＡＭ＿ＨＩＴライン５３６が
アサートされず、もって“ルックアップ・ミス”を示さ
ないか、（ii）ＡＴＵ４５０がシステムのソフトウェア
によりディスエーブルされ、もってＡＴＵエネーブル・
ライン５６６をアサートするか、 （iii）サイクル状態
ライン５６８がアサートされず、それによってこの特定
の変換が避けられるべきことを示さないか、又は（iv）
リード・オンリ・ページの試行された書込みアクセスを
含むが、これに制限されない理由のために進行中のサイ
クルが禁止されることを保護ビット５６０が知らさない
ならば、全ての条件下で被変換物理アドレスは第５の選
択素子５１０から出力される。
アサートされず、もって“ルックアップ・ミス”を示さ
ないか、（ii）ＡＴＵ４５０がシステムのソフトウェア
によりディスエーブルされ、もってＡＴＵエネーブル・
ライン５６６をアサートするか、 （iii）サイクル状態
ライン５６８がアサートされず、それによってこの特定
の変換が避けられるべきことを示さないか、又は（iv）
リード・オンリ・ページの試行された書込みアクセスを
含むが、これに制限されない理由のために進行中のサイ
クルが禁止されることを保護ビット５６０が知らさない
ならば、全ての条件下で被変換物理アドレスは第５の選
択素子５１０から出力される。
【００３３】ＡＴＵ４５０が或る制限された数の変更可
能なアドレス変換をサポートするメモリで実施されるの
で、 （i）ＡＴＵ中の特定の仮想ページに新しい変換を
ロードする前にそのページの存在をチェックすることに
よってシステムのソフトウェアをアセートすること、
（ii）それが特定仮想ページに関連した新しいアドレス
変換をロードする前にそのページに関連したエントリを
無効にしたことの自己検証をすること、及び （iii）割
込み又は状態レジスタのポーリングによりミスしたフラ
ッシュ動作又はエントリ無効を報告することを含むが、
これらに制限されない多数の機能をサポートする回路装
置を組み込むと好都合である。
能なアドレス変換をサポートするメモリで実施されるの
で、 （i）ＡＴＵ中の特定の仮想ページに新しい変換を
ロードする前にそのページの存在をチェックすることに
よってシステムのソフトウェアをアセートすること、
（ii）それが特定仮想ページに関連した新しいアドレス
変換をロードする前にそのページに関連したエントリを
無効にしたことの自己検証をすること、及び （iii）割
込み又は状態レジスタのポーリングによりミスしたフラ
ッシュ動作又はエントリ無効を報告することを含むが、
これらに制限されない多数の機能をサポートする回路装
置を組み込むと好都合である。
【００３４】図７は更新制御回路６００の望ましい一例
を示す。この更新制御回路６００は、ＡＴＵリプレース
メント素子６１０、ＣＡＭアドレス・エンコード回路６
２０、選択素子６３０、増分回路６４０及びＣＡＭアド
レス・デコード回路６５０を備える。更新制御回路６０
０は、ＣＡＭ更新アドレス制御ライン５３０に結合さ
れ、図５及び図６のＩ／Ｏバス・ライン４１５又は入力
バス４２５からの仮想アドレスでＣＡＭ素子のどのエン
トリをロードすべきかを選択する。しかしながら、ＲＡ
Ｍ更新アドレス・ライン５３８がＣＡＭ更新アドレス・
ライン５３０に結合され、同一エントリ番号選択を受け
て動作のコヒーレンシイを維持することが目論まれる。
を示す。この更新制御回路６００は、ＡＴＵリプレース
メント素子６１０、ＣＡＭアドレス・エンコード回路６
２０、選択素子６３０、増分回路６４０及びＣＡＭアド
レス・デコード回路６５０を備える。更新制御回路６０
０は、ＣＡＭ更新アドレス制御ライン５３０に結合さ
れ、図５及び図６のＩ／Ｏバス・ライン４１５又は入力
バス４２５からの仮想アドレスでＣＡＭ素子のどのエン
トリをロードすべきかを選択する。しかしながら、ＲＡ
Ｍ更新アドレス・ライン５３８がＣＡＭ更新アドレス・
ライン５３０に結合され、同一エントリ番号選択を受け
て動作のコヒーレンシイを維持することが目論まれる。
【００３５】ＡＴＵリプレースメント素子６１０は複数
の記憶素子（例えば“ｎ”個の記憶素子６１１1−６１
１n）から成り、各記憶素子はそれぞれ１つのＣＡＭエ
ントリに対応している。図７に示したように、複数の記
憶素子の各々は、クロック・ライン６１２を通して所定
の周波数（ＣＫＬ）でクロック化されている１ビット・
レジスタとして実施される。しかしながら、記憶素子６
１１1−６１１nは１ビット・レジスタ以外の他のタイプ
の記憶デバイスを含み得ることが目論まれる。
の記憶素子（例えば“ｎ”個の記憶素子６１１1−６１
１n）から成り、各記憶素子はそれぞれ１つのＣＡＭエ
ントリに対応している。図７に示したように、複数の記
憶素子の各々は、クロック・ライン６１２を通して所定
の周波数（ＣＫＬ）でクロック化されている１ビット・
レジスタとして実施される。しかしながら、記憶素子６
１１1−６１１nは１ビット・レジスタ以外の他のタイプ
の記憶デバイスを含み得ることが目論まれる。
【００３６】複数のクロック・エネーブル制御ライン６
１４1…又は６１４nのうちの１本（例えばクロック・エ
ネーブル制御ライン６１４1） がＣＡＭアドレス・デコ
ード回路６５０によってアサートされる時に、クロック
・エネーブル制御ラインに関連した記憶素子（例えば記
憶素子６１１1） はこれにＣＡＭ有効ビット値をロード
することによって“セット”される。記憶素子に対応す
るＣＡＭエントリ及びＲＡＭエントリが有効アドレス変
換を含むことを表わすために、ＣＡＭ有効ビット値（例
えば論理値“１”）はデータ入力ライン６１３を通して
ロードされる。従って、複数の記憶素子６１１1−６１
１nは各ＣＡＭエントリの状態の外部コピーを提供す
る。
１４1…又は６１４nのうちの１本（例えばクロック・エ
ネーブル制御ライン６１４1） がＣＡＭアドレス・デコ
ード回路６５０によってアサートされる時に、クロック
・エネーブル制御ラインに関連した記憶素子（例えば記
憶素子６１１1） はこれにＣＡＭ有効ビット値をロード
することによって“セット”される。記憶素子に対応す
るＣＡＭエントリ及びＲＡＭエントリが有効アドレス変
換を含むことを表わすために、ＣＡＭ有効ビット値（例
えば論理値“１”）はデータ入力ライン６１３を通して
ロードされる。従って、複数の記憶素子６１１1−６１
１nは各ＣＡＭエントリの状態の外部コピーを提供す
る。
【００３７】ＣＡＭアドレス・エンコード回路６２０
は、ＡＴＵリプレースメント素子６１０に結合されて複
数の記憶素子６１１1−６１１nの各々の内容をモニタす
るための組合わせ論理部である。代表的な例では、デー
タ・ライン６１５1−６１５nを通して記憶素子６１１1
−６１１nの内容を読取り、少なくとも１個の記憶素子
６１１1…又は６１１nがセットされていないかどうかを
アサートする（例えば少なくとも１個のＣＡＭエントリ
が現在、変換のために使用されていないかどうかを決定
する）ことにより、上述したモニタ動作が行われる。Ｃ
ＡＭアドレス・エンコード回路６２０は、ＡＴＵ＿Ｆｕ
ｌｌ選択ライン６２１及び選択素子６３０のデータ入力
ライン６３１（Ｅ＿Ｎｕｍライン６３１とも云われる）
の数（例えばｌｏｇ2（ｎ））を更に含む。
は、ＡＴＵリプレースメント素子６１０に結合されて複
数の記憶素子６１１1−６１１nの各々の内容をモニタす
るための組合わせ論理部である。代表的な例では、デー
タ・ライン６１５1−６１５nを通して記憶素子６１１1
−６１１nの内容を読取り、少なくとも１個の記憶素子
６１１1…又は６１１nがセットされていないかどうかを
アサートする（例えば少なくとも１個のＣＡＭエントリ
が現在、変換のために使用されていないかどうかを決定
する）ことにより、上述したモニタ動作が行われる。Ｃ
ＡＭアドレス・エンコード回路６２０は、ＡＴＵ＿Ｆｕ
ｌｌ選択ライン６２１及び選択素子６３０のデータ入力
ライン６３１（Ｅ＿Ｎｕｍライン６３１とも云われる）
の数（例えばｌｏｇ2（ｎ））を更に含む。
【００３８】セットされていない少なくとも１個の記憶
素子（空き記憶素子と称される）を検出する時に、ＣＡ
Ｍアドレス・エンコード回路６２０は３つの動作を行
う。即ち、ＣＡＭアドレス・エンコード回路６２０は、
（i）空き記憶素子を選択する、（ii）ＡＴＵリプレー
スメント素子６１０中の空き記憶素子の場所を表わすエ
ントリ番号をＥ＿Ｎｕｍライン６３１から選択素子６３
０へ出力する、そして（iii） ＡＴＵ＿Ｆｕｌｌ選択ラ
イン６２１をデアサートする。従って、エントリ番号は
選択素子６３０を通してＣＡＭ更新アドレス・ライン５
３０に転送され、もってエントリ番号に相当するＣＡＭ
素子のエントリにアドレス変換の仮想アドレスをロード
する。その上に、アドレス変換の物理アドレスは、エン
トリ番号に相当するＲＡＭ素子のエントリにロードされ
るが好ましい。しかしながら、もしどんな空き記憶素子
も無ければ、ＣＡＭアドレス・エンコード回路６２０は
ＡＴＵ＿Ｆｕｌｌ選択ライン６２１をアサートすること
により、選択素子６３０を制御して以下に説明するよう
に増分回路６４０に生じたカウント値を出力する。
素子（空き記憶素子と称される）を検出する時に、ＣＡ
Ｍアドレス・エンコード回路６２０は３つの動作を行
う。即ち、ＣＡＭアドレス・エンコード回路６２０は、
（i）空き記憶素子を選択する、（ii）ＡＴＵリプレー
スメント素子６１０中の空き記憶素子の場所を表わすエ
ントリ番号をＥ＿Ｎｕｍライン６３１から選択素子６３
０へ出力する、そして（iii） ＡＴＵ＿Ｆｕｌｌ選択ラ
イン６２１をデアサートする。従って、エントリ番号は
選択素子６３０を通してＣＡＭ更新アドレス・ライン５
３０に転送され、もってエントリ番号に相当するＣＡＭ
素子のエントリにアドレス変換の仮想アドレスをロード
する。その上に、アドレス変換の物理アドレスは、エン
トリ番号に相当するＲＡＭ素子のエントリにロードされ
るが好ましい。しかしながら、もしどんな空き記憶素子
も無ければ、ＣＡＭアドレス・エンコード回路６２０は
ＡＴＵ＿Ｆｕｌｌ選択ライン６２１をアサートすること
により、選択素子６３０を制御して以下に説明するよう
に増分回路６４０に生じたカウント値を出力する。
【００３９】選択素子６３０は、１つのマルチ入力マル
チプレクサ又は共結された１群のマルチ入力マルチプレ
クサであって、複数のデータ入力のうちの１つのデータ
入力を送る。選択素子６３０のデータ入力は、Ｅ＿Ｎｕ
ｍライン６３１からのエントリ番号、入力ライン６３２
（即ち“Ｆｌｕｓｈ”ライン）からのフラッシュ・エン
トリ番号（図８のフラッシュ制御回路７００から供給さ
れた）及び増分回路６４０から入力ライン６３３（即ち
“Ｃｏｕｎｔ”ライン）を通して得られたカウント値を
含む。出力としてこれら入力のうちの１つを選択するこ
とは、ＣＡＭアドレス・エンコード回路６２０によるＡ
ＴＵ＿Ｆｕｌｌ選択ライン６２１のアサート又はデアサ
ートにより、そしてＡＴＵ制御状態マシーン（図示しな
い）がフラッシュ無効更新制御ライン６２２のアサート
又はデアサートで表されたフラッシュ動作をサポートし
ているかどうかにより、制御される。
チプレクサ又は共結された１群のマルチ入力マルチプレ
クサであって、複数のデータ入力のうちの１つのデータ
入力を送る。選択素子６３０のデータ入力は、Ｅ＿Ｎｕ
ｍライン６３１からのエントリ番号、入力ライン６３２
（即ち“Ｆｌｕｓｈ”ライン）からのフラッシュ・エン
トリ番号（図８のフラッシュ制御回路７００から供給さ
れた）及び増分回路６４０から入力ライン６３３（即ち
“Ｃｏｕｎｔ”ライン）を通して得られたカウント値を
含む。出力としてこれら入力のうちの１つを選択するこ
とは、ＣＡＭアドレス・エンコード回路６２０によるＡ
ＴＵ＿Ｆｕｌｌ選択ライン６２１のアサート又はデアサ
ートにより、そしてＡＴＵ制御状態マシーン（図示しな
い）がフラッシュ無効更新制御ライン６２２のアサート
又はデアサートで表されたフラッシュ動作をサポートし
ているかどうかにより、制御される。
【００４０】ＣＡＭエントリ用の前部のＣＡＭ有効ビッ
ト及びＡＴＵリプレースメント素子６１０の記憶素子６
１１1−６１１nが“セット”されることで知らされるよ
うに、もし全部のアドレス変換が積極的に使用されてい
るならば、ＡＴＵ＿Ｆｕｌｌ選択ライン６２１はアサー
トされる。ＡＴＵ＿Ｆｕｌｌ選択ライン６２１がアサー
トされると、増分回路６４０から供給されたカウント値
を記憶素子６３０からＣＡＭ更新アドレス・ライン５３
０を通して出力させる。カウント値は、ＣＡＭ素子及び
ＲＡＭ素子のどのエントリが新しいアドレス変換でロー
ドされるべきかを表わす。増分回路６４０は“モジュロ
ｎ”カウンタ６４１を含む。“モジュロｎ”カウンタ６
４１は、ＡＴＵ＿Ｆｕｌｌ選択ライン６２１がアセート
され且つＣＡＭ更新コマンドが図６のＡＴＵ制御状態マ
シーン５８０によって生じられる時に、増分され且つエ
ネーブルされる。
ト及びＡＴＵリプレースメント素子６１０の記憶素子６
１１1−６１１nが“セット”されることで知らされるよ
うに、もし全部のアドレス変換が積極的に使用されてい
るならば、ＡＴＵ＿Ｆｕｌｌ選択ライン６２１はアサー
トされる。ＡＴＵ＿Ｆｕｌｌ選択ライン６２１がアサー
トされると、増分回路６４０から供給されたカウント値
を記憶素子６３０からＣＡＭ更新アドレス・ライン５３
０を通して出力させる。カウント値は、ＣＡＭ素子及び
ＲＡＭ素子のどのエントリが新しいアドレス変換でロー
ドされるべきかを表わす。増分回路６４０は“モジュロ
ｎ”カウンタ６４１を含む。“モジュロｎ”カウンタ６
４１は、ＡＴＵ＿Ｆｕｌｌ選択ライン６２１がアセート
され且つＣＡＭ更新コマンドが図６のＡＴＵ制御状態マ
シーン５８０によって生じられる時に、増分され且つエ
ネーブルされる。
【００４１】ＣＡＭアドレス・デコード回路６５０は、
フィードバック・ループ６５１を介して選択素子６３０
に結合され、従前のサイクル中のＣＡＭエントリへの変
更に基づいたＡＴＵリプレースメント素子６１０の内容
を更新する組合わせ論理部を含む。このエントリの変更
は、エントリ番号、フラッシュ・エントリ番号又はＣＡ
Ｍ更新アドレス・ライン５３０を通して送信中のカウン
ト値によって表される。ＣＡＭアドレス・デコード回路
６５０は、更にＡＴＵ制御状態マシーン（図示しない）
に結合され、ＣＡＭ更新コマンドがＣＡＭコマンド・ラ
イン５２４によって何時モニタし且つこれに応答して更
新中のＣＡＭエントリに対応する記憶素子６１１1，
…，又は６１１nに関連したクロック・エネーブル制御
ライン６１４1，…，又は６１４nをアサートする。
フィードバック・ループ６５１を介して選択素子６３０
に結合され、従前のサイクル中のＣＡＭエントリへの変
更に基づいたＡＴＵリプレースメント素子６１０の内容
を更新する組合わせ論理部を含む。このエントリの変更
は、エントリ番号、フラッシュ・エントリ番号又はＣＡ
Ｍ更新アドレス・ライン５３０を通して送信中のカウン
ト値によって表される。ＣＡＭアドレス・デコード回路
６５０は、更にＡＴＵ制御状態マシーン（図示しない）
に結合され、ＣＡＭ更新コマンドがＣＡＭコマンド・ラ
イン５２４によって何時モニタし且つこれに応答して更
新中のＣＡＭエントリに対応する記憶素子６１１1，
…，又は６１１nに関連したクロック・エネーブル制御
ライン６１４1，…，又は６１４nをアサートする。
【００４２】図８はフラッシュ制御回路７００の一例を
示す。このフラッシュ制御回路７００は、ＡＴＵのＨＷ
フラッシュ・アドレス・ライン５２０に結合された第１
の回路７１０と、アドレス・ライン５２２及びフラッシ
ュ・ライン６３２（図６及び図７参照）に結合された第
２の回路７４０とを備えている。ハードウェアによるフ
ラッシュ動作がシステムの性能を上げる状態（例えばペ
ージ交差，パケットの終端等）を検出する時に、仮想ペ
ージ番号をＣＡＭへ伝搬させるように第１の回路７１０
は構成される。
示す。このフラッシュ制御回路７００は、ＡＴＵのＨＷ
フラッシュ・アドレス・ライン５２０に結合された第１
の回路７１０と、アドレス・ライン５２２及びフラッシ
ュ・ライン６３２（図６及び図７参照）に結合された第
２の回路７４０とを備えている。ハードウェアによるフ
ラッシュ動作がシステムの性能を上げる状態（例えばペ
ージ交差，パケットの終端等）を検出する時に、仮想ペ
ージ番号をＣＡＭへ伝搬させるように第１の回路７１０
は構成される。
【００４３】第２の回路７４０は、２つの動作即ち
（i）エネーブルされる時且つ更新制御回路６００によ
る新しい変換をロードする前のフラッシュ・チェック、
及び（ii）ＣＡＭエントリに関するフラッシュ動作を行
うように構成される。フラッシュ・チェックは、ＡＴＵ
制御レジスタ中のフラッシュ・チェック・ビット（ＦＬ
ＳＨ＿ＣＨＫ）をセットすることでエネーブルされる。
上述したように、ＡＴＵ制御レジスタは、図５のＩ／Ｏ
バス・インターフェイス論理部４００のスレーブ・イン
ターフェイス・デバイス４１０中で実施されるＩ／Ｏレ
ジスタの１つで良い。
（i）エネーブルされる時且つ更新制御回路６００によ
る新しい変換をロードする前のフラッシュ・チェック、
及び（ii）ＣＡＭエントリに関するフラッシュ動作を行
うように構成される。フラッシュ・チェックは、ＡＴＵ
制御レジスタ中のフラッシュ・チェック・ビット（ＦＬ
ＳＨ＿ＣＨＫ）をセットすることでエネーブルされる。
上述したように、ＡＴＵ制御レジスタは、図５のＩ／Ｏ
バス・インターフェイス論理部４００のスレーブ・イン
ターフェイス・デバイス４１０中で実施されるＩ／Ｏレ
ジスタの１つで良い。
【００４４】図８に示すように、第２の回路７４０は、
新しいアドレス変換をロードする前にＣＡＭエントリに
関するチェックを行うように構成されたフラッシュ・チ
ェック回路７５０を含む。このフラッシュ・チェック回
路７５０は、ロードされるべきアドレス変換の仮想アド
レス（例えば仮想ページ番号）を一時含むように構成さ
れたフラッシュ管理論理部７５５を含む。フラッシュ・
チェック動作の間そしてもしＦＬＳＨ＿ＣＨＫビットが
セットされ、その状態が信号ライン７５６−７５７によ
って示されるなら、フラッシュ管理論理部７５５は第１
の選択素子５０４の選択ライン５８１を活動させること
によりＦＩＦＯ記憶素子５１４からの仮想ページ番号を
第１の選択素子５０４に流入させる。仮想ページ番号は
ＡＴＵ制御状態マシーン５８０の制御下でアドレス・ラ
イン５９９からアドレス・ライン５３２へ発送される。
新しいアドレス変換をロードする前にＣＡＭエントリに
関するチェックを行うように構成されたフラッシュ・チ
ェック回路７５０を含む。このフラッシュ・チェック回
路７５０は、ロードされるべきアドレス変換の仮想アド
レス（例えば仮想ページ番号）を一時含むように構成さ
れたフラッシュ管理論理部７５５を含む。フラッシュ・
チェック動作の間そしてもしＦＬＳＨ＿ＣＨＫビットが
セットされ、その状態が信号ライン７５６−７５７によ
って示されるなら、フラッシュ管理論理部７５５は第１
の選択素子５０４の選択ライン５８１を活動させること
によりＦＩＦＯ記憶素子５１４からの仮想ページ番号を
第１の選択素子５０４に流入させる。仮想ページ番号は
ＡＴＵ制御状態マシーン５８０の制御下でアドレス・ラ
イン５９９からアドレス・ライン５３２へ発送される。
【００４５】ＣＡＭエントリ中で仮想ページ番号が見つ
からなければ、上述したように普通の変換手法で新しい
変換がロードされる。しかしながら、ＣＡＭエントリの
内容のサーチ時に、もし仮想ページ番号が見つかれば、
新しいアドレス変換はＣＡＭエントリにロードされな
い。その代わり、割込みライン（（図示しない）を通し
てプロセッサへ或はプロセッサによるアクセスが可能な
レジスタへ、ＡＴＵ制御状態マシーン５８０によってエ
ラー信号が発生される。仮想ページ番号の存在は、仮想
ページ対物理マップの先行した確立後にソフトウェアに
よってフラッシュ・アウトされたことを示す。もしハー
ドウェアがエントリを無効にすることでエントリをフラ
ッシュすることに責任があれば、仮想ページ番号の存在
はハードウェアが適切に作動しなかったことを示す。こ
れは、無効な変換が取り去られてエラー信号をアサート
させることを示す。同日付で出願された米国特許出願
（整理番号Ｐ１７０１）「アドレス変換リプレースメン
ト用回路及び方法」に述べたように、ハードウェアが１
組の記憶素子７６５及び更新制御回路６００と協働する
フラッシュ管理論理部７５５を含み得ることが目論まれ
る。
からなければ、上述したように普通の変換手法で新しい
変換がロードされる。しかしながら、ＣＡＭエントリの
内容のサーチ時に、もし仮想ページ番号が見つかれば、
新しいアドレス変換はＣＡＭエントリにロードされな
い。その代わり、割込みライン（（図示しない）を通し
てプロセッサへ或はプロセッサによるアクセスが可能な
レジスタへ、ＡＴＵ制御状態マシーン５８０によってエ
ラー信号が発生される。仮想ページ番号の存在は、仮想
ページ対物理マップの先行した確立後にソフトウェアに
よってフラッシュ・アウトされたことを示す。もしハー
ドウェアがエントリを無効にすることでエントリをフラ
ッシュすることに責任があれば、仮想ページ番号の存在
はハードウェアが適切に作動しなかったことを示す。こ
れは、無効な変換が取り去られてエラー信号をアサート
させることを示す。同日付で出願された米国特許出願
（整理番号Ｐ１７０１）「アドレス変換リプレースメン
ト用回路及び方法」に述べたように、ハードウェアが１
組の記憶素子７６５及び更新制御回路６００と協働する
フラッシュ管理論理部７５５を含み得ることが目論まれ
る。
【００４６】図９はフラッシュ・チェックの動作の一例
を示すフローチャートである。Ｉ／Ｏ ＭＭＵは新しい
仮想対物理マップであるから、新しいアドレス変換の仮
想アドレスはＩ／Ｏ ＭＭＵに含まれるべきでないの
で、フラッシュ・チェックがハードウェア変換ロードに
加入される。もしアドレスが存在するならば、それは仮
想アドレスが以前に“フラッシュされ”なかったことを
示す。フラッシュ・チェックは、デバグ動作として利用
され得る。
を示すフローチャートである。Ｉ／Ｏ ＭＭＵは新しい
仮想対物理マップであるから、新しいアドレス変換の仮
想アドレスはＩ／Ｏ ＭＭＵに含まれるべきでないの
で、フラッシュ・チェックがハードウェア変換ロードに
加入される。もしアドレスが存在するならば、それは仮
想アドレスが以前に“フラッシュされ”なかったことを
示す。フラッシュ・チェックは、デバグ動作として利用
され得る。
【００４７】ステップ８００に示したように、ＡＴＵ制
御レジスタ中のＦＬＳＨ＿ＣＨＫビットをセットするこ
とにより、フラッシュ・チェック・モードが定められ
る。ステップ８０５で示したように、ハードウェア変換
ロードがアイドル状態から出たＡＴＵ制御状態マシーン
をトリガする。ステップ８１０では、ＦＩＦＯ記憶素子
５１４からの仮想ページ番号はＣＡＭ素子のＡlookupポ
ートに置かれる。ステップ８１５では、ＴＲＡＮＳＬＡ
ＴＥコマンドはＣＡＭ素子５００に送られる。次のステ
ップ８２０では、ＡＴＵがＣＡＭ＿ＨＩＴ信号をモニタ
する。もしＣＡＭ＿ＨＩＴ信号がデアサートされて“ル
ックアップ・ミス”を示すなら、更なる作用は不要であ
り且つ変換は正常としてロードされるべきである（ステ
ップ８２５及び８３０）。
御レジスタ中のＦＬＳＨ＿ＣＨＫビットをセットするこ
とにより、フラッシュ・チェック・モードが定められ
る。ステップ８０５で示したように、ハードウェア変換
ロードがアイドル状態から出たＡＴＵ制御状態マシーン
をトリガする。ステップ８１０では、ＦＩＦＯ記憶素子
５１４からの仮想ページ番号はＣＡＭ素子のＡlookupポ
ートに置かれる。ステップ８１５では、ＴＲＡＮＳＬＡ
ＴＥコマンドはＣＡＭ素子５００に送られる。次のステ
ップ８２０では、ＡＴＵがＣＡＭ＿ＨＩＴ信号をモニタ
する。もしＣＡＭ＿ＨＩＴ信号がデアサートされて“ル
ックアップ・ミス”を示すなら、更なる作用は不要であ
り且つ変換は正常としてロードされるべきである（ステ
ップ８２５及び８３０）。
【００４８】しかしながら、もしＣＡＭ＿ＨＩＴ信号が
アサートされる（例えば論理値“１”）ならば、“アン
フラッシュされた”変換が見い出された（ステップ８３
５）。その結果、ＡＴＵは、図２に示される電子システ
ムの１個以上のマイクロプロセッサへの割込みを生じ得
る（ステップ８４０）。任意には、ステップ８４５及び
８５０に示したように、ＡＴＵはライン５６２上の転送
された仮想アドレスを記録できる。その上、ＡＴＵは、
ステップ８４０に示したようにアドレス変換の記録と共
に割込みを生じ得る。他のオプションは変換を“ＡＴＵ
ミス”（例えばＡＴＵ＿ＨＩＴ信号をデアサートさせ
る）とすることであり、これにより仮想アドレスがＩ／
Ｏ ＭＭＵ２５０へのアドレス・ライン５１６に出され
るようになる。従って、Ｉ／Ｏ ＭＭＵ２５０はＡＴＵ
に代わってエラーを処理することを必要とされる（ステ
ップ８５５）。
アサートされる（例えば論理値“１”）ならば、“アン
フラッシュされた”変換が見い出された（ステップ８３
５）。その結果、ＡＴＵは、図２に示される電子システ
ムの１個以上のマイクロプロセッサへの割込みを生じ得
る（ステップ８４０）。任意には、ステップ８４５及び
８５０に示したように、ＡＴＵはライン５６２上の転送
された仮想アドレスを記録できる。その上、ＡＴＵは、
ステップ８４０に示したようにアドレス変換の記録と共
に割込みを生じ得る。他のオプションは変換を“ＡＴＵ
ミス”（例えばＡＴＵ＿ＨＩＴ信号をデアサートさせ
る）とすることであり、これにより仮想アドレスがＩ／
Ｏ ＭＭＵ２５０へのアドレス・ライン５１６に出され
るようになる。従って、Ｉ／Ｏ ＭＭＵ２５０はＡＴＵ
に代わってエラーを処理することを必要とされる（ステ
ップ８５５）。
【００４９】ここに説明したこの発明は多くの異なる方
法で設計でき、又多くの異なる構造を使用できる。この
発明を種々の実施形態について述べたが、この発明の精
神及び範囲から逸脱しない限り当業者には他の実施形態
を思いつくことができよう。従って、この発明は特許請
求の範囲で定義されるべきである。
法で設計でき、又多くの異なる構造を使用できる。この
発明を種々の実施形態について述べたが、この発明の精
神及び範囲から逸脱しない限り当業者には他の実施形態
を思いつくことができよう。従って、この発明は特許請
求の範囲で定義されるべきである。
【図１】 ブリッジ・エレメント内で用いられたＩ／Ｏ
メモリ管理ユニットを含む慣用のＤＶＭＡシステムのブ
ロック図である。
メモリ管理ユニットを含む慣用のＤＶＭＡシステムのブ
ロック図である。
【図２】 ブリッジ・エレメント内に用いられたＩ／Ｏ
メモリ管理ユニット（Ｉ／Ｏ ＭＭＵ）及びネットワー
ク・インターフェイス回路（ＮＩＣ）内に用いられたア
ドレス変換ユニット（ＡＴＵ）を含む電子システムの一
実施形態を示すブロック図である。
メモリ管理ユニット（Ｉ／Ｏ ＭＭＵ）及びネットワー
ク・インターフェイス回路（ＮＩＣ）内に用いられたア
ドレス変換ユニット（ＡＴＵ）を含む電子システムの一
実施形態を示すブロック図である。
【図３】 電子システムの主メモリにストアされた記述
子リングからの記述子のデータ構造の一例を示すブロッ
ク図である。
子リングからの記述子のデータ構造の一例を示すブロッ
ク図である。
【図４】 ネットワークの通信メディアと前記ネットワ
ークに結合されたワークステーションのＩ／Ｏバスとを
相互接続するＮＩＣの一例を示すブロック図である。
ークに結合されたワークステーションのＩ／Ｏバスとを
相互接続するＮＩＣの一例を示すブロック図である。
【図５】 アドレス変換ユニットを含むＩ／Ｏバス・イ
ンターフェイス論理部の一例を示すブロック図である。
ンターフェイス論理部の一例を示すブロック図である。
【図６】 図５のＡＴＵの望ましい一例を示すブロック
図である。
図である。
【図７】 更新制御回路の一例を示すブロック図であ
る。
る。
【図８】 フラッシュ制御回路の一例を示すブロック図
である。
である。
【図９】 フラッシュ・チェックの動作例を示すフロー
チャートである。
チャートである。
４５０…ＡＴＵ、５００…ＣＡＭ素子、５０２…ＲＡＭ
素子、５１４…ＦＩＦＯ記憶素子、７００…フラッシュ
制御回路、３２０…メディア、２００…電子システム、
２３０…システム・バス、２７０…Ｉ／Ｏバス、２１０
1−２１０j…ＣＰＵ、２２０…主メモリ、２４０…ブリ
ッジ・エレメント、２６０1−２６０k…ネットワーク・
インターフェイス回路、４００…Ｉ／Ｏバス・インター
フェイス。
素子、５１４…ＦＩＦＯ記憶素子、７００…フラッシュ
制御回路、３２０…メディア、２００…電子システム、
２３０…システム・バス、２７０…Ｉ／Ｏバス、２１０
1−２１０j…ＣＰＵ、２２０…主メモリ、２４０…ブリ
ッジ・エレメント、２６０1−２６０k…ネットワーク・
インターフェイス回路、４００…Ｉ／Ｏバス・インター
フェイス。
【手続補正書】
【提出日】平成９年１０月１５日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図５】
【図４】
【図６】
【図８】
【図７】
【図９】
フロントページの続き (71)出願人 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ.
Claims (3)
- 【請求項１】 複数の対応するアドレスを含ませた複数
のエントリを有するメモリを含むアドレス変換ユニット
と、 このアドレス変換ユニットに結合され、アドレス変換を
前記メモリへロードする前に、前記複数のエントリのう
ちの１つが前記アドレス変換で利用された仮想ページ番
号を既に含んでいるかどうかを決定するように構成され
ているフラッシュ制御回路と、 を備えた回路。 - 【請求項２】 通信メディアと、 この通信メディアに結合された第１の電子システムと、 前記通信メディアに結合された第２の電子システムと、 を備え、 前記第２の電子システムは、 第１のバス及び第２のバスを含む複数のバスと、 前記第１のバスに結合された少なくとも１個のマイクロ
プロセッサと、 前記第１のバスに結合された主メモリと、 前記第１及び第２のバスに結合されたブリッジ・エレメ
ントと、 前記第２のバスに結合されると共に前記通信メディアに
結合されたネットワーク・インターフェイス回路と、を
含み、 前記ネットワーク・インターフェイス回路は、 前記第２のバスに結合された入／出力（Ｉ／Ｏ）バス・
インターフェイスと、 このＩ／Ｏバス・インターフェイスに結合され、複数の
アドレス変換を含むための対応する複数のエントリを有
するメモリを含むアドレス変換ユニットと、 このアドレス変換ユニットに結合され、アドレス変換を
前記メモリにロードする前に、前記複数のエントリの１
つが前記アドレス変換によって利用された仮想ページ番
号を既に含むかどうかを決定するように構成されたフラ
ッシュ制御回路と、を含むことを特徴とするネットワー
ク。 - 【請求項３】 ネットワークを通して情報を送受信する
コンピュータの性能を上げるために使用されたアドレス
変換ユニットのメモリ内の無効アドレス変換をチェック
する方法であって、 フラッシュ・チェック・モードがエネーブルされるかど
うかを決定するステップと、 システム・ソフトウェアからアドレス変換がロードされ
るべきことを示すコマンドを受信するステップと、 前記アドレス変換の仮想アドレスを前記アドレス変換ユ
ニットへロードするステップと、 前記コマンドを受信する時にＣＡＭ＿Ｈｉｔ信号をモニ
タするステップと、 を含み、 最後のステップにおいて、もし前記ＣＡＭ＿Ｈｉｔ信号
がデアサートされるならそれ以上どんな作用も行わない
が、もし前記ＣＡＭ＿Ｈｉｔ信号がアサートされるなら
エラー状態を処理する、 メモリ内の無効アドレス変換をチェックする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/674,095 US5937436A (en) | 1996-07-01 | 1996-07-01 | Network interface circuit including an address translation unit and flush control circuit and method for checking for invalid address translations |
| US08/674095 | 1996-07-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH113281A true JPH113281A (ja) | 1999-01-06 |
Family
ID=24705274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9186075A Pending JPH113281A (ja) | 1996-07-01 | 1997-06-27 | 回路，ネットワーク、及びメモリ内の無効アドレス変換をチェックする方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5937436A (ja) |
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| JP (1) | JPH113281A (ja) |
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Family Cites Families (7)
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Also Published As
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|---|---|
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