JPH11329968A - 半導体基材とその作製方法 - Google Patents
半導体基材とその作製方法Info
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- JPH11329968A JPH11329968A JP13342798A JP13342798A JPH11329968A JP H11329968 A JPH11329968 A JP H11329968A JP 13342798 A JP13342798 A JP 13342798A JP 13342798 A JP13342798 A JP 13342798A JP H11329968 A JPH11329968 A JP H11329968A
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- semiconductor substrate
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Abstract
(57)【要約】
【課題】 ＣＺバルクＳｉウエハに起因した欠陥のない
Ｓｉ活性層を有する高品質のＳＩＭＯＸウエハ及びその
作製方法を提供する。 【解決手段】 Ｓｉ単結晶基板１１を用意して、主表面
上に新たな欠陥を導入することなくエピタキシャルＳｉ
層１２を形成する工程、該基板の主表面から酸素イオン
を注入する工程、該基板を熱処理して、少なくともエピ
タキシャル層の一部を表面側に残した状態で内部に酸化
Ｓｉ層を形成する工程を有する作製工程により形成され
てなることを特徴とする半導体基材。
Ｓｉ活性層を有する高品質のＳＩＭＯＸウエハ及びその
作製方法を提供する。 【解決手段】 Ｓｉ単結晶基板１１を用意して、主表面
上に新たな欠陥を導入することなくエピタキシャルＳｉ
層１２を形成する工程、該基板の主表面から酸素イオン
を注入する工程、該基板を熱処理して、少なくともエピ
タキシャル層の一部を表面側に残した状態で内部に酸化
Ｓｉ層を形成する工程を有する作製工程により形成され
てなることを特徴とする半導体基材。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基材及び半
導体基材の製造方法に関する。更に詳しくは、誘電体分
離あるいは、絶縁物上の単結晶半導体の作製方法、さら
に絶縁物上の単結晶半導体層に作成される電子デバイ
ス、集積回路に適する半導体基材及び半導体基材の作製
方法に関するものである。
導体基材の製造方法に関する。更に詳しくは、誘電体分
離あるいは、絶縁物上の単結晶半導体の作製方法、さら
に絶縁物上の単結晶半導体層に作成される電子デバイ
ス、集積回路に適する半導体基材及び半導体基材の作製
方法に関するものである。
【０００２】
【従来の技術】〔一般のＳＯＩ〕絶縁物上の単結晶Ｓｉ
半導体層の形成は、シリコン オン インシュレーター
（ＳＯＩ）技術として広く知られ、通常のＳｉ集積回路
を作製するバルクＳｉ基板では到達しえない数々の優位
点をＳＯＩ技術を利用したデバイスが有することから多
くの研究が成されてきた。すなわち、ＳＯＩ技術を利用
することで、 １．誘電体分離が容易で高集積化が可能、 ２．対放射線耐性に優れている、 ３．浮遊容量が低減され高速化が可能、 ４．ウエル工程が省略できる、 ５．ラッチアップを防止できる、 ６．薄膜化による完全空乏型電界効果トランジスタが可
能、 等の優位点が得られる。これらは例えば以下の文献に詳
しい。ＳｐｅｃｉａｌＩｓｓｕｅ：“Ｓｉｎｇｌｅ−ｃ
ｒｙｓｔａｌ ｓｉｌｉｃｏｎ ｏｎ ｎｏｎ−ｓｉｎ
ｇｌｅ−ｃｒｙｓｔａｌ ｉｎｓｕｌａｔｏｒｓ”；ｅ
ｄｉｔｅｄ ｂｙ Ｇ．Ｗ．Ｃｕｌｌｅｎ，Ｊｏｕｒｎ
ａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ，ｖｏｌｕ
ｍｅ ６３，ｎｏ ３，ｐｐ ４２９〜５９０（１９８
３）。
半導体層の形成は、シリコン オン インシュレーター
（ＳＯＩ）技術として広く知られ、通常のＳｉ集積回路
を作製するバルクＳｉ基板では到達しえない数々の優位
点をＳＯＩ技術を利用したデバイスが有することから多
くの研究が成されてきた。すなわち、ＳＯＩ技術を利用
することで、 １．誘電体分離が容易で高集積化が可能、 ２．対放射線耐性に優れている、 ３．浮遊容量が低減され高速化が可能、 ４．ウエル工程が省略できる、 ５．ラッチアップを防止できる、 ６．薄膜化による完全空乏型電界効果トランジスタが可
能、 等の優位点が得られる。これらは例えば以下の文献に詳
しい。ＳｐｅｃｉａｌＩｓｓｕｅ：“Ｓｉｎｇｌｅ−ｃ
ｒｙｓｔａｌ ｓｉｌｉｃｏｎ ｏｎ ｎｏｎ−ｓｉｎ
ｇｌｅ−ｃｒｙｓｔａｌ ｉｎｓｕｌａｔｏｒｓ”；ｅ
ｄｉｔｅｄ ｂｙ Ｇ．Ｗ．Ｃｕｌｌｅｎ，Ｊｏｕｒｎ
ａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ，ｖｏｌｕ
ｍｅ ６３，ｎｏ ３，ｐｐ ４２９〜５９０（１９８
３）。
【０００３】さらにここ数年においては、ＳＯＩが、Ｍ
ＯＳＦＥＴの高速化、低消費電力化を実現する基板とし
て多くの報告がなされている（ＩＥＥＥ ＳＯＩ ｃｏ
ｎｆｅｒｅｎｃｅ １９９４）。
ＯＳＦＥＴの高速化、低消費電力化を実現する基板とし
て多くの報告がなされている（ＩＥＥＥ ＳＯＩ ｃｏ
ｎｆｅｒｅｎｃｅ １９９４）。
【０００４】また、ＳＯＩ構造を用いると、素子の下部
に絶縁層があるので、バルクＳｉウエハ上に素子を形成
する場合と比べて、素子分離プロセスが単純化できる結
果、デバイスプロセス工程が短縮される。すなわち、高
性能化と合わせて、バルクＳｉ上のＭＯＳＦＥＴ、ＩＣ
に比べて、ウエハコスト、プロセスコストのトータルで
の低価格化が期待されている。
に絶縁層があるので、バルクＳｉウエハ上に素子を形成
する場合と比べて、素子分離プロセスが単純化できる結
果、デバイスプロセス工程が短縮される。すなわち、高
性能化と合わせて、バルクＳｉ上のＭＯＳＦＥＴ、ＩＣ
に比べて、ウエハコスト、プロセスコストのトータルで
の低価格化が期待されている。
【０００５】なかでも、完全空乏型ＭＯＳＦＥＴは、駆
動力の向上による高速化、低消費電力化が期待されてい
る。ＭＯＳＦＥＴの閾値電圧（Ｖth）は、一般的にはチ
ャネル部の不純物濃度により決定されるが、ＳＯＩを用
いた完全空乏型（ＦＤ；Ｆｕｌｌｙ Ｄｅｐｌｅｔｅ
ｄ）ＭＯＳＦＥＴの場合には空乏層厚がＳＯＩの膜厚の
影響も受けることになる。したがって、大規模集積回路
を歩留まり良くつくるためには、ＳＯＩ膜厚の均一性が
強く望まれていた。
動力の向上による高速化、低消費電力化が期待されてい
る。ＭＯＳＦＥＴの閾値電圧（Ｖth）は、一般的にはチ
ャネル部の不純物濃度により決定されるが、ＳＯＩを用
いた完全空乏型（ＦＤ；Ｆｕｌｌｙ Ｄｅｐｌｅｔｅ
ｄ）ＭＯＳＦＥＴの場合には空乏層厚がＳＯＩの膜厚の
影響も受けることになる。したがって、大規模集積回路
を歩留まり良くつくるためには、ＳＯＩ膜厚の均一性が
強く望まれていた。
【０００６】また、化合物半導体上のデバイスは、Ｓｉ
では得られない高い性能、たとえば、高速、発光などを
持っている。現在は、これらのデバイスはほとんどＧａ
Ａｓ等の化合物半導体基板上にエピタキシャル成長をし
てその中に作り込まれている。しかし、化合物半導体基
板は、高価で、機械的強度が低く、大面積ウエハは作製
が困難などの問題点がある。
では得られない高い性能、たとえば、高速、発光などを
持っている。現在は、これらのデバイスはほとんどＧａ
Ａｓ等の化合物半導体基板上にエピタキシャル成長をし
てその中に作り込まれている。しかし、化合物半導体基
板は、高価で、機械的強度が低く、大面積ウエハは作製
が困難などの問題点がある。
【０００７】このようなことから、安価で、機械的強度
も高く、大面積ウエハが作製できるＳｉウエハ上に、化
合物半導体をヘテロエピタキシャル成長させる試みがな
されている。
も高く、大面積ウエハが作製できるＳｉウエハ上に、化
合物半導体をヘテロエピタキシャル成長させる試みがな
されている。
【０００８】ＳＯＩ基板の形成に関する研究は１９７０
年代頃から盛んであった。絶縁物であるサファイア基板
の上に単結晶Ｓｉをヘテロエピタキシャル成長する方法
（ＳＯＳ：Ｓａｐｐｈｉｒｅ ｏｎ Ｓｉｌｉｃｏｎ）
や、多孔質Ｓｉの酸化による誘電体分離によりＳＯＩ構
造を形成する方法（ＦＩＰＯＳ：Ｆｕｌｌｙ Ｉｓｏｌ
ａｔｉｏｎ ｂｙ Ｐｏｒｏｕｓ Ｏｘｉｄｉｚｅｄ
Ｓｉｌｉｃｏｎ）、貼り合わせ法、酸素イオン注入法が
よく研究されている。
年代頃から盛んであった。絶縁物であるサファイア基板
の上に単結晶Ｓｉをヘテロエピタキシャル成長する方法
（ＳＯＳ：Ｓａｐｐｈｉｒｅ ｏｎ Ｓｉｌｉｃｏｎ）
や、多孔質Ｓｉの酸化による誘電体分離によりＳＯＩ構
造を形成する方法（ＦＩＰＯＳ：Ｆｕｌｌｙ Ｉｓｏｌ
ａｔｉｏｎ ｂｙ Ｐｏｒｏｕｓ Ｏｘｉｄｉｚｅｄ
Ｓｉｌｉｃｏｎ）、貼り合わせ法、酸素イオン注入法が
よく研究されている。
【０００９】〔ＦＩＰＯＳ〕ＦＩＰＯＳ法は、Ｐ型Ｓｉ
単結晶基板表面にＮ型Ｓｉ層をプロトンイオン注入（イ
マイ他、Ｊ．Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ，ｖｏｌ．
６３，５４７（１９８３））、もしくは、エピタキシャ
ル成長とパターニングによって島状に形成し、表面より
Ｓｉ島を囲むようにＨＦ溶液中の陽極化成法によりＰ型
Ｓｉ基板のみを多孔質化したのち、増速酸化によりＮ型
Ｓｉ島を誘電体分離する方法である。本方法では、分離
されているＳｉ領域は、デバイス工程のまえに決定され
ており、デバイス設計の自由度を制限する場合があると
いう問題点がある。
単結晶基板表面にＮ型Ｓｉ層をプロトンイオン注入（イ
マイ他、Ｊ．Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ，ｖｏｌ．
６３，５４７（１９８３））、もしくは、エピタキシャ
ル成長とパターニングによって島状に形成し、表面より
Ｓｉ島を囲むようにＨＦ溶液中の陽極化成法によりＰ型
Ｓｉ基板のみを多孔質化したのち、増速酸化によりＮ型
Ｓｉ島を誘電体分離する方法である。本方法では、分離
されているＳｉ領域は、デバイス工程のまえに決定され
ており、デバイス設計の自由度を制限する場合があると
いう問題点がある。
【００１０】〔Ｂｏｎｄｉｎｇ〕また、上記のような従
来のＳＯＩの形成方法とは別に、近年、Ｓｉ単結晶基板
を、熱酸化した別のＳｉ単結晶基板に、熱処理又は接着
剤を用いて貼り合せ、ＳＯＩ構造を形成する方法が注目
を浴びている。この方法は、デバイスのための活性層を
均一に薄膜化する必要がある。すなわち、数百μｍもの
厚さのＳｉ単結晶基板をμｍオーダーがそれ以下に薄膜
化する必要がある。
来のＳＯＩの形成方法とは別に、近年、Ｓｉ単結晶基板
を、熱酸化した別のＳｉ単結晶基板に、熱処理又は接着
剤を用いて貼り合せ、ＳＯＩ構造を形成する方法が注目
を浴びている。この方法は、デバイスのための活性層を
均一に薄膜化する必要がある。すなわち、数百μｍもの
厚さのＳｉ単結晶基板をμｍオーダーがそれ以下に薄膜
化する必要がある。
【００１１】〔ＳＩＭＯＸ〕酸素イオン注入法は、Ｋ．
Ｉｚｕｍｉによって始めて報告されたＳＩＭＯＸと呼ば
れる方法である。Ｓｉウエハに酸素イオンを１０17〜１
０18／ｃｍ2 程度注入したのち、アルゴン・酸素雰囲気
中で１３２０℃程度の高温でアニールする。その結果、
イオン注入の投影飛程（ＲP ）に相当する深さを中心に
注入された酸素イオンがＳｉと結合して酸化Ｓｉ層が形
成され、ＳＯＩ構造を得る。
Ｉｚｕｍｉによって始めて報告されたＳＩＭＯＸと呼ば
れる方法である。Ｓｉウエハに酸素イオンを１０17〜１
０18／ｃｍ2 程度注入したのち、アルゴン・酸素雰囲気
中で１３２０℃程度の高温でアニールする。その結果、
イオン注入の投影飛程（ＲP ）に相当する深さを中心に
注入された酸素イオンがＳｉと結合して酸化Ｓｉ層が形
成され、ＳＯＩ構造を得る。
【００１２】
【発明が解決しようとする課題】ＳＩＭＯＸでは、バル
クウエハの表面部直下に絶縁層を形成するが、通常のバ
ルクのＳｉウエハ（ＣＺウエハ）には、フローパターン
ディフェクト（ＦＰＤ：Ｆｌｏｗ Ｐａｔｔｅｒｎ Ｄ
ｅｆｅｃｔ）（Ｔ．Ａｂｅ，ＥｘｔｅｎｄｅｄＡｂｓ
ｔ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．Ｓｐｒｉｎｇ
Ｍｅｅｔｎｇ ｖｏｌ．９５−１，ｐｐ．５９６，（Ｍ
ａｙ，１９９５））やＣＯＰ（Ｃｒｙｓｔａｌ Ｏｒｉ
ｇｉｎａｔｅｄ Ｐａｒｔｉｃｌｅｓ）（山本秀和、
「大口径シリコンウエハへの要求課題」、第２３回ウル
トラクリーンテクノロジーカレッジ、（Ａｕｇ．１９９
６））等、それに特有の欠陥が存在している。すなわ
ち、上記方法では、これらの欠陥を内在した半導体材料
フィルムが出来上がることになり、デバイス作製の際の
歩留まりを下げてしまうという問題がある。したがっ
て、ＣＺバルクウエハに起因した欠陥のないＳＩＭＯＸ
ウエハを形成する必要がある。
クウエハの表面部直下に絶縁層を形成するが、通常のバ
ルクのＳｉウエハ（ＣＺウエハ）には、フローパターン
ディフェクト（ＦＰＤ：Ｆｌｏｗ Ｐａｔｔｅｒｎ Ｄ
ｅｆｅｃｔ）（Ｔ．Ａｂｅ，ＥｘｔｅｎｄｅｄＡｂｓ
ｔ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．Ｓｐｒｉｎｇ
Ｍｅｅｔｎｇ ｖｏｌ．９５−１，ｐｐ．５９６，（Ｍ
ａｙ，１９９５））やＣＯＰ（Ｃｒｙｓｔａｌ Ｏｒｉ
ｇｉｎａｔｅｄ Ｐａｒｔｉｃｌｅｓ）（山本秀和、
「大口径シリコンウエハへの要求課題」、第２３回ウル
トラクリーンテクノロジーカレッジ、（Ａｕｇ．１９９
６））等、それに特有の欠陥が存在している。すなわ
ち、上記方法では、これらの欠陥を内在した半導体材料
フィルムが出来上がることになり、デバイス作製の際の
歩留まりを下げてしまうという問題がある。したがっ
て、ＣＺバルクウエハに起因した欠陥のないＳＩＭＯＸ
ウエハを形成する必要がある。
【００１３】また、特開平８−１９１１４０では、高濃
度不純物Ｓｉ基板上にエピタキシャル成長を行い、イオ
ン注入を行うことで、酸化Ｓｉ層の膜質を制御すること
が開示されているが、この開示されている方法では、エ
ピタキシャルＳｉ膜とＳｉ基板との界面に必ず格子ミス
フィット転位による欠陥が導入されてしまう。
度不純物Ｓｉ基板上にエピタキシャル成長を行い、イオ
ン注入を行うことで、酸化Ｓｉ層の膜質を制御すること
が開示されているが、この開示されている方法では、エ
ピタキシャルＳｉ膜とＳｉ基板との界面に必ず格子ミス
フィット転位による欠陥が導入されてしまう。
【００１４】従って、ＣＺバルクウエハに起因した欠陥
のないＳＩＭＯＸウエハを形成するとともに、その際金
属汚染やパーティクル等の工程不良による欠陥以外の新
たな欠陥を導入しないことが必要である。
のないＳＩＭＯＸウエハを形成するとともに、その際金
属汚染やパーティクル等の工程不良による欠陥以外の新
たな欠陥を導入しないことが必要である。
【００１５】
【課題を解決するための手段】本発明の第１の目的は、
従来のＳＩＭＯＸウエハより高品質のＳＩＭＯＸウエハ
及びその作製方法を提供することにある。
従来のＳＩＭＯＸウエハより高品質のＳＩＭＯＸウエハ
及びその作製方法を提供することにある。
【００１６】本発明の第２の目的は、ＣＺバルクウエハ
に起因した欠陥のないＳｉ活性層を有するＳＩＭＯＸウ
エハ及びその作製方法を提供することにある。
に起因した欠陥のないＳｉ活性層を有するＳＩＭＯＸウ
エハ及びその作製方法を提供することにある。
【００１７】本発明の第３の目的は、エピタキシャル成
長による新たな欠陥は導入せずに、ＣＺバルクウエハに
起因した欠陥のないＳＩＭＯＸウエハ及びその作製方法
を提供することにある。
長による新たな欠陥は導入せずに、ＣＺバルクウエハに
起因した欠陥のないＳＩＭＯＸウエハ及びその作製方法
を提供することにある。
【００１８】本発明は、Ｓｉ基板の少なくとも主表面側
にエピタキシャルＳｉ層を新たな欠陥を生じることなく
形成したＳｉ基体を用意する工程と、該Ｓｉ基体にエピ
タキシャル層側から酸素をイオン注入し、イオン注入層
を形成する工程と、該Ｓｉ基体を熱処理して、少なくと
もエピタキシャル層の一部を表面側に残した状態で該Ｓ
ｉ基体内部に酸化Ｓｉ層を形成する工程と、を有する作
製工程により形成される半導体基材であることを特徴と
する。これにより、ＣＺバルクウエハに起因した欠陥の
ないＳＩＭＯＸウエハがえられる。
にエピタキシャルＳｉ層を新たな欠陥を生じることなく
形成したＳｉ基体を用意する工程と、該Ｓｉ基体にエピ
タキシャル層側から酸素をイオン注入し、イオン注入層
を形成する工程と、該Ｓｉ基体を熱処理して、少なくと
もエピタキシャル層の一部を表面側に残した状態で該Ｓ
ｉ基体内部に酸化Ｓｉ層を形成する工程と、を有する作
製工程により形成される半導体基材であることを特徴と
する。これにより、ＣＺバルクウエハに起因した欠陥の
ないＳＩＭＯＸウエハがえられる。
【００１９】本発明は、Ｓｉ基板の少なくとも主表面側
にエピタキシャルＳｉ層を新たな欠陥を生じることなく
形成したＳｉ基体を用意する工程と、該エピタキシャル
層表面に絶縁層を形成する工程と、該Ｓｉ基体に絶縁層
側から酸素をイオン注入し、イオン注入層を形成する工
程と、該Ｓｉ基体を熱処理して、少なくともエピタキシ
ャル層の一部を表面側に残した状態で該Ｓｉ基体内部に
酸化Ｓｉ層を形成する工程と、を有する作製工程により
形成される半導体基材であることを特徴とする。これに
より、ＣＺバルクウエハに起因した欠陥のないＳＩＭＯ
Ｘウエハが得られるとともに、イオン注入による表面荒
れを防ぐことができる。
にエピタキシャルＳｉ層を新たな欠陥を生じることなく
形成したＳｉ基体を用意する工程と、該エピタキシャル
層表面に絶縁層を形成する工程と、該Ｓｉ基体に絶縁層
側から酸素をイオン注入し、イオン注入層を形成する工
程と、該Ｓｉ基体を熱処理して、少なくともエピタキシ
ャル層の一部を表面側に残した状態で該Ｓｉ基体内部に
酸化Ｓｉ層を形成する工程と、を有する作製工程により
形成される半導体基材であることを特徴とする。これに
より、ＣＺバルクウエハに起因した欠陥のないＳＩＭＯ
Ｘウエハが得られるとともに、イオン注入による表面荒
れを防ぐことができる。
【００２０】・本発明は、ＣＺバルクＳｉウエハの、フ
ローパターンディフェクト（ＦＰＤ；Ｆｌｏｗ Ｐａｔ
ｔｅｒｎ Ｄｅｆｅｃｔ）やＣＯＰ（Ｃｒｙｓｔａｌ
Ｏｒｉｇｉｎａｔｅｄ Ｐａｒｔｉｃｌｅ）等の特有の
欠陥を含まない基板を作製する；ことにある。
ローパターンディフェクト（ＦＰＤ；Ｆｌｏｗ Ｐａｔ
ｔｅｒｎ Ｄｅｆｅｃｔ）やＣＯＰ（Ｃｒｙｓｔａｌ
Ｏｒｉｇｉｎａｔｅｄ Ｐａｒｔｉｃｌｅ）等の特有の
欠陥を含まない基板を作製する；ことにある。
【００２１】また、前記Ｓｉ基体は、濃度無指定ウエ
ハ、あるいは再生ウエハであることを特徴とする。
ハ、あるいは再生ウエハであることを特徴とする。
【００２２】また、本発明は、ＣＺウエハの欠陥をも排
除することが目的であるので、特開平０８−１９１１４
０に記載されている格子ミスフィットによる欠陥導入が
必要不可欠なエピタキシャル成長とは本質的に異なるも
のであり、本発明は、金属汚染やパーティクル等の工程
不良による欠陥の発生以外のエピタキシャル成長による
新たな欠陥の導入はないことが前提となっている。
除することが目的であるので、特開平０８−１９１１４
０に記載されている格子ミスフィットによる欠陥導入が
必要不可欠なエピタキシャル成長とは本質的に異なるも
のであり、本発明は、金属汚染やパーティクル等の工程
不良による欠陥の発生以外のエピタキシャル成長による
新たな欠陥の導入はないことが前提となっている。
【００２３】高濃度不純物基板上にエピタキシャル成長
させる場合の格子ミスフィットによる欠陥の導入は、基
板表面の清浄度はもちろんであるが、ミスフィットの度
合いとエピ・基板界面付近での不純物濃度の濃度勾配の
急峻性に特に影響される。特開平８−１９１１４０で
は、８００℃のジシランガスによるエピやＭＢＥなど比
較的成長温度の低いエピ成長を実施することが開示され
ているが、これらの低温のエピ条件では不純物の拡散が
遅く、エピ・基板界面付近の不純物濃度勾配は急峻であ
り、ミスフィット転位が導入されてしまう。本発明で
は、高濃度不純物基板上にエピタキシャル成長を行なっ
た場合にも、エピ・基板界面近傍の不純物濃度勾配の急
峻性を高温プロセス（８５０℃ないし９００℃以上）を
用いて低くすることで、ミスフィット転位を導入しない
ようにすることが可能である。
させる場合の格子ミスフィットによる欠陥の導入は、基
板表面の清浄度はもちろんであるが、ミスフィットの度
合いとエピ・基板界面付近での不純物濃度の濃度勾配の
急峻性に特に影響される。特開平８−１９１１４０で
は、８００℃のジシランガスによるエピやＭＢＥなど比
較的成長温度の低いエピ成長を実施することが開示され
ているが、これらの低温のエピ条件では不純物の拡散が
遅く、エピ・基板界面付近の不純物濃度勾配は急峻であ
り、ミスフィット転位が導入されてしまう。本発明で
は、高濃度不純物基板上にエピタキシャル成長を行なっ
た場合にも、エピ・基板界面近傍の不純物濃度勾配の急
峻性を高温プロセス（８５０℃ないし９００℃以上）を
用いて低くすることで、ミスフィット転位を導入しない
ようにすることが可能である。
【００２４】また、高濃度不純物基板上にエピタキシャ
ル成長する場合に、初めの１００ｎｍ程度のエピタキシ
ャル層で不純物濃度を徐々に低くし、その上に所望の濃
度のエピタキシャル層を形成することでミスフィット転
位の導入を回避することも可能である。なお、低濃度不
純物基板上にエピタキシャル成長を行った場合には、ミ
スフィット転位は導入されない。
ル成長する場合に、初めの１００ｎｍ程度のエピタキシ
ャル層で不純物濃度を徐々に低くし、その上に所望の濃
度のエピタキシャル層を形成することでミスフィット転
位の導入を回避することも可能である。なお、低濃度不
純物基板上にエピタキシャル成長を行った場合には、ミ
スフィット転位は導入されない。
【００２５】〔Ｅｐｉ膜〕エピタキシャルＳｉ膜では、
バルクＳｉに特有の欠陥を排除することができるため、
デバイスの歩留まりを向上させることが可能となる。現
在でも、ＣＰＵ等の高性能素子には、エピタキシャルウ
エハが使用されている。今後ウエハの大口径化が進み、
高品質結晶の引き上げが難しくなると言われており、バ
ルクウエハの品質は落ちる。よって、ますます、エピタ
キシャルＳｉ膜の必要性は高まり、ＳＩＭＯＸでもエピ
タキシャル膜の需要は高まる。
バルクＳｉに特有の欠陥を排除することができるため、
デバイスの歩留まりを向上させることが可能となる。現
在でも、ＣＰＵ等の高性能素子には、エピタキシャルウ
エハが使用されている。今後ウエハの大口径化が進み、
高品質結晶の引き上げが難しくなると言われており、バ
ルクウエハの品質は落ちる。よって、ますます、エピタ
キシャルＳｉ膜の必要性は高まり、ＳＩＭＯＸでもエピ
タキシャル膜の需要は高まる。
【００２６】〔ＳＯＩ〕また、本発明は、ＳＯＩ構造の
大規模集積回路を作製する際にも、高価なＳＯＳや、従
来のＳＩＭＯＸの代替足り得る半導体基板の作製方法を
提供する。
大規模集積回路を作製する際にも、高価なＳＯＳや、従
来のＳＩＭＯＸの代替足り得る半導体基板の作製方法を
提供する。
【００２７】
【発明の実施の形態】〔実施態様例１〕図１は、本発明
の実施態様例１の工程を示す模式断面図である。
の実施態様例１の工程を示す模式断面図である。
【００２８】図１において、まず、第１のＳｉ単結晶基
板１１を用意して、主表面上にエピタキシャルＳｉ層１
２を形成する（図１（ａ））。第１のＳｉ単結晶基板１
１は、出来上がるＳＯＩ層がエピタキシャル層１２で決
められるため、抵抗無指定ウエハや一般の再生ウエハ等
を用いて構わない。さらに、最表面層にＳｉＯ2 １３を
形成しておいた方が、イオン注入時の表面荒れを防ぐと
いう意味でも良い。
板１１を用意して、主表面上にエピタキシャルＳｉ層１
２を形成する（図１（ａ））。第１のＳｉ単結晶基板１
１は、出来上がるＳＯＩ層がエピタキシャル層１２で決
められるため、抵抗無指定ウエハや一般の再生ウエハ等
を用いて構わない。さらに、最表面層にＳｉＯ2 １３を
形成しておいた方が、イオン注入時の表面荒れを防ぐと
いう意味でも良い。
【００２９】また、パワーデバイスなどデバイスの種類
によっては、ＳＯＩ基板の表面Ｓｉ層とＳｉＯ2層の下
に位置する支持基板の比抵抗・導電性タイプが異なる必
要がある。たとえばＳＯＩ層はＰタイプ高抵抗（数〜１
０Ω・ｃｍ）、支持基板は、ｎタイプ低抵抗（〜０．０
１Ωｃｍ）となることがのぞまれる。このような構造は
酸素イオン注入に先立って、あらかじめエピタキシャル
層として基板と異なる導電性タイプ、比抵抗のエピタキ
シャル層を形成しておくことによって可能となる。
によっては、ＳＯＩ基板の表面Ｓｉ層とＳｉＯ2層の下
に位置する支持基板の比抵抗・導電性タイプが異なる必
要がある。たとえばＳＯＩ層はＰタイプ高抵抗（数〜１
０Ω・ｃｍ）、支持基板は、ｎタイプ低抵抗（〜０．０
１Ωｃｍ）となることがのぞまれる。このような構造は
酸素イオン注入に先立って、あらかじめエピタキシャル
層として基板と異なる導電性タイプ、比抵抗のエピタキ
シャル層を形成しておくことによって可能となる。
【００３０】次に、第１基板の主表面から、酸素をイオ
ン注入する（図１（ｂ））。酸素イオン注入溜り１４
は、第１のＳｉ単結晶基板１１とエピタキシャル層１２
との界面付近あるいはエピタキシャル層１２内部になる
ことが好ましい。正確には熱処理後酸素イオン注入溜り
１４がＳｉＯ2膜１５になった時に、エピタキシャル層
１２と基板１１との界面がＳｉＯ2膜１５中に含まれる
様に注入エネルギーと注入量とを調整する。
ン注入する（図１（ｂ））。酸素イオン注入溜り１４
は、第１のＳｉ単結晶基板１１とエピタキシャル層１２
との界面付近あるいはエピタキシャル層１２内部になる
ことが好ましい。正確には熱処理後酸素イオン注入溜り
１４がＳｉＯ2膜１５になった時に、エピタキシャル層
１２と基板１１との界面がＳｉＯ2膜１５中に含まれる
様に注入エネルギーと注入量とを調整する。
【００３１】次に、図１（ｃ）に示すように、第１の基
板を熱処理する。
板を熱処理する。
【００３２】エピタキシャル層の形成は、酸素イオン注
入の後に表面の酸化膜を剥離した後に行うことも可能で
ある。その場合には、エピタキシャル成長に伴う熱処理
は、イオン注入した酸素がエピタキシャル層形成時に望
まない変質を遂げないようなるべく低温化することが望
ましい。
入の後に表面の酸化膜を剥離した後に行うことも可能で
ある。その場合には、エピタキシャル成長に伴う熱処理
は、イオン注入した酸素がエピタキシャル層形成時に望
まない変質を遂げないようなるべく低温化することが望
ましい。
【００３３】エピタキシャル層形成後にイオン注入する
場合は、エピタキシャル層にイオン注入によるダメージ
が残留する可能性があるが、イオン注入後にエピ層を形
成する場合には、イオン注入によるダメージは導入され
ることはない。
場合は、エピタキシャル層にイオン注入によるダメージ
が残留する可能性があるが、イオン注入後にエピ層を形
成する場合には、イオン注入によるダメージは導入され
ることはない。
【００３４】表面酸化膜１３は除去する。図１（ｄ）に
は、本発明で得られる半導体基板が示される。もちろ
ん、表面汚染を避けるため表面酸化膜１３は、デバイス
プロセス直前まで除去しなくてもよい。基板１１上に単
結晶Ｓｉ薄膜１２がＳｉＯ2を介して平坦に、しかも均
一に薄層化されて、ウエハ全域に、大面積に形成され
る。こうして得られた半導体基板は、絶縁分離された電
子素子作製という点から見ても好適に使用することがで
きる。
は、本発明で得られる半導体基板が示される。もちろ
ん、表面汚染を避けるため表面酸化膜１３は、デバイス
プロセス直前まで除去しなくてもよい。基板１１上に単
結晶Ｓｉ薄膜１２がＳｉＯ2を介して平坦に、しかも均
一に薄層化されて、ウエハ全域に、大面積に形成され
る。こうして得られた半導体基板は、絶縁分離された電
子素子作製という点から見ても好適に使用することがで
きる。
【００３５】さらに、表面酸化膜１３を除去した後、水
素を含む還元性雰囲気で熱処理しても良い。本熱処理に
より、表面のラフネスが平滑化される。ケミカルエッチ
ングより機械的研磨の要素の強いＴｏｕｃｈ Ｐｏｌｉ
ｓｈｉｎｇを用いずに表面を平滑化できるので、表面に
微小なスクラッチなどが導入されない。
素を含む還元性雰囲気で熱処理しても良い。本熱処理に
より、表面のラフネスが平滑化される。ケミカルエッチ
ングより機械的研磨の要素の強いＴｏｕｃｈ Ｐｏｌｉ
ｓｈｉｎｇを用いずに表面を平滑化できるので、表面に
微小なスクラッチなどが導入されない。
【００３６】又、ＳＯＩ層中にＢｏｒｏｎが含まれる場
合、本熱処理により外方拡散する結果濃度を低減するこ
とが可能である。
合、本熱処理により外方拡散する結果濃度を低減するこ
とが可能である。
【００３７】〔実施態様例２〕図２は、本発明の実施態
様例２の工程を示す模式断面図である。
様例２の工程を示す模式断面図である。
【００３８】図２において、まず、第１のＳｉ単結晶基
板２１を用意して、主表面上にエピタキシャルＳｉ層１
２を形成する（図２（ａ））。第１のＳｉ単結晶基板２
１は、出来上がるＳＯＩ層がエピタキシャル層２２で決
められるため、抵抗無指定ウエハや一般の再生ウエハ等
を用いて構わない。さらに、最表面層にＳｉＯ2 ２３を
形成しておいた方が、イオン注入時の表面荒れを防ぐと
いう意味でも良い。
板２１を用意して、主表面上にエピタキシャルＳｉ層１
２を形成する（図２（ａ））。第１のＳｉ単結晶基板２
１は、出来上がるＳＯＩ層がエピタキシャル層２２で決
められるため、抵抗無指定ウエハや一般の再生ウエハ等
を用いて構わない。さらに、最表面層にＳｉＯ2 ２３を
形成しておいた方が、イオン注入時の表面荒れを防ぐと
いう意味でも良い。
【００３９】次に、第１基板の主表面から、酸素をイオ
ン注入する（図２（ｂ））。酸素イオン注入溜り２４
は、第１のＳｉ単結晶基板２１とエピタキシャル層２２
との界面付近あるいはエピタキシャル層２２内部になる
ことが好ましい。正確には熱処理後酸素イオン注入溜り
２４がＳｉＯ2膜２５になった時に、エピタキシャル層
２２と基板２１との界面がＳｉＯ2膜２５中に含まれる
様に注入エネルギーと注入量とを調整する。
ン注入する（図２（ｂ））。酸素イオン注入溜り２４
は、第１のＳｉ単結晶基板２１とエピタキシャル層２２
との界面付近あるいはエピタキシャル層２２内部になる
ことが好ましい。正確には熱処理後酸素イオン注入溜り
２４がＳｉＯ2膜２５になった時に、エピタキシャル層
２２と基板２１との界面がＳｉＯ2膜２５中に含まれる
様に注入エネルギーと注入量とを調整する。
【００４０】次に、図２（ｃ）に示すように、第１の基
板を熱処理する。
板を熱処理する。
【００４１】（多段注入：Ｍｕｌｔｉ−Ｉ／Ｉ）その後
ウエハ洗浄→イオン注入→熱処理を１回以上繰り返し行
う。
ウエハ洗浄→イオン注入→熱処理を１回以上繰り返し行
う。
【００４２】この工程は、、ウエハ洗浄を工程途中に入
れることにより、イオン注入時にウエハ表面パーティク
ルにより、これがマスクになりイオン注入されないこと
を防ぐことが目的である。
れることにより、イオン注入時にウエハ表面パーティク
ルにより、これがマスクになりイオン注入されないこと
を防ぐことが目的である。
【００４３】表面酸化膜２３は除去する。図２（ｆ）に
は、本発明で得られる半導体基板が示される。もちろ
ん、表面汚染を避けるため表面酸化膜２３は、デバイス
プロセス直前まで除去しなくてもよい。基板２１上に単
結晶Ｓｉ薄膜２２がＳｉＯ2を介して平坦に、しかも均
一に薄層化されて、ウエハ全域に、大面積に形成され
る。こうして得られた半導体基板は、絶縁分離された電
子素子作製という点から見ても好適に使用することがで
きる。
は、本発明で得られる半導体基板が示される。もちろ
ん、表面汚染を避けるため表面酸化膜２３は、デバイス
プロセス直前まで除去しなくてもよい。基板２１上に単
結晶Ｓｉ薄膜２２がＳｉＯ2を介して平坦に、しかも均
一に薄層化されて、ウエハ全域に、大面積に形成され
る。こうして得られた半導体基板は、絶縁分離された電
子素子作製という点から見ても好適に使用することがで
きる。
【００４４】さらに、表面酸化膜２３を除去した後、水
素を含む還元性雰囲気で熱処理しても良い。本熱処理に
より、表面のラフネスが平滑化される。ケミカルエッチ
ングより機械的研磨の要素の強いＴｏｕｃｈ Ｐｏｌｉ
ｓｈｉｎｇを用いずに表面を平滑化できるので、表面に
微小なスクラッチなどが導入されない。
素を含む還元性雰囲気で熱処理しても良い。本熱処理に
より、表面のラフネスが平滑化される。ケミカルエッチ
ングより機械的研磨の要素の強いＴｏｕｃｈ Ｐｏｌｉ
ｓｈｉｎｇを用いずに表面を平滑化できるので、表面に
微小なスクラッチなどが導入されない。
【００４５】又、ＳＯＩ層中にＢｏｒｏｎが含まれる場
合、本熱処理により外方拡散する結果濃度を低減するこ
とが可能である。
合、本熱処理により外方拡散する結果濃度を低減するこ
とが可能である。
【００４６】〔実施態様例３〕図３は、本発明の実施態
様例３の工程を示す模式断面図である。
様例３の工程を示す模式断面図である。
【００４７】図３において、まず、第１のＳｉ単結晶基
板３１を用意して、主表面上にエピタキシャルＳｉ層３
２を形成する（図３（ａ））。第１のＳｉ単結晶基板３
１は、出来上がるＳＯＩ層がエピタキシャル層３２で決
められるため、抵抗無指定ウエハや一般の再生ウエハ等
を用いて構わない。さらに、最表面層にＳｉＯ2 ３３を
形成しておいた方が、イオン注入時の表面荒れを防ぐと
いう意味でも良い。
板３１を用意して、主表面上にエピタキシャルＳｉ層３
２を形成する（図３（ａ））。第１のＳｉ単結晶基板３
１は、出来上がるＳＯＩ層がエピタキシャル層３２で決
められるため、抵抗無指定ウエハや一般の再生ウエハ等
を用いて構わない。さらに、最表面層にＳｉＯ2 ３３を
形成しておいた方が、イオン注入時の表面荒れを防ぐと
いう意味でも良い。
【００４８】次に、第１基板の主表面から、酸素をイオ
ン注入する（図３（ｂ））。酸素イオン注入溜り３４
は、第１のＳｉ単結晶基板１１とエピタキシャル層３２
との界面付近あるいはエピタキシャル層３２内部になる
ことが好ましい。正確には熱処理後酸素イオン注入溜り
３４がＳｉＯ2膜３５になった時に、エピタキシャル層
３２と基板１１との界面がＳｉＯ2膜３５中に含まれる
様に注入エネルギーと注入量とを調整する。
ン注入する（図３（ｂ））。酸素イオン注入溜り３４
は、第１のＳｉ単結晶基板１１とエピタキシャル層３２
との界面付近あるいはエピタキシャル層３２内部になる
ことが好ましい。正確には熱処理後酸素イオン注入溜り
３４がＳｉＯ2膜３５になった時に、エピタキシャル層
３２と基板１１との界面がＳｉＯ2膜３５中に含まれる
様に注入エネルギーと注入量とを調整する。
【００４９】次に、図３（ｃ）に示すように、第１の基
板を熱処理する。
板を熱処理する。
【００５０】（ＩＴＯＸ工程）その後、基板を酸化雰囲
気中で熱処理する。
気中で熱処理する。
【００５１】この前に、表面酸化膜を除去しておいても
良い。
良い。
【００５２】この酸化により表面だけでなく内部の酸化
膜３５の厚さも厚くなり、内部酸化膜の信頼性が向上す
る。
膜３５の厚さも厚くなり、内部酸化膜の信頼性が向上す
る。
【００５３】酸化雰囲気は酸素と不活性ガスにより構成
することが望ましい。表面の酸化膜形成速度を抑制し、
内部の酸化膜厚の増加を促進するには、雰囲気中の酸素
濃度を下げ、熱処理温度を上げることが望ましい。
することが望ましい。表面の酸化膜形成速度を抑制し、
内部の酸化膜厚の増加を促進するには、雰囲気中の酸素
濃度を下げ、熱処理温度を上げることが望ましい。
【００５４】表面酸化膜１３は除去する。図３（ｄ）に
は、本発明で得られる半導体基板が示される。もちろ
ん、表面汚染を避けるため表面酸化膜３３は、デバイス
プロセス直前まで除去しなくてもよい。基板３１上に単
結晶Ｓｉ薄膜３２がＳｉＯ2を介して平坦に、しかも均
一に薄層化されて、ウエハ全域に、大面積に形成され
る。こうして得られた半導体基板は、絶縁分離された電
子素子作製という点から見ても好適に使用することがで
きる。
は、本発明で得られる半導体基板が示される。もちろ
ん、表面汚染を避けるため表面酸化膜３３は、デバイス
プロセス直前まで除去しなくてもよい。基板３１上に単
結晶Ｓｉ薄膜３２がＳｉＯ2を介して平坦に、しかも均
一に薄層化されて、ウエハ全域に、大面積に形成され
る。こうして得られた半導体基板は、絶縁分離された電
子素子作製という点から見ても好適に使用することがで
きる。
【００５５】さらに、表面酸化膜３３を除去した後、水
素を含む還元性雰囲気で熱処理しても良い。本熱処理に
より、表面のラフネスが平滑化される。ケミカルエッチ
ングより機械的研磨の要素の強いＴｏｕｃｈ Ｐｏｌｉ
ｓｈｉｎｇを用いずに表面を平滑化できるので、表面に
微小なスクラッチなどが導入されない。
素を含む還元性雰囲気で熱処理しても良い。本熱処理に
より、表面のラフネスが平滑化される。ケミカルエッチ
ングより機械的研磨の要素の強いＴｏｕｃｈ Ｐｏｌｉ
ｓｈｉｎｇを用いずに表面を平滑化できるので、表面に
微小なスクラッチなどが導入されない。
【００５６】又、ＳＯＩ層中にＢｏｒｏｎが含まれる場
合、本熱処理により外方拡散する結果濃度を低減するこ
とが可能である。
合、本熱処理により外方拡散する結果濃度を低減するこ
とが可能である。
【００５７】
【実施例】（実施例１）第１の単結晶ＣＺ−Ｓｉ基板上
にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）法により単結晶Ｓｉを０．３５μｍエピタ
キシャル成長した。成長条件は以下の通りである。比較
例として、エピタキシャル成長しない基板を用意して、
以下の処理はエピタキシャル成長したものと同様におこ
なった。
にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）法により単結晶Ｓｉを０．３５μｍエピタ
キシャル成長した。成長条件は以下の通りである。比較
例として、エピタキシャル成長しない基板を用意して、
以下の処理はエピタキシャル成長したものと同様におこ
なった。
【００５８】ソースガス：ＳｉＨ2Ｃｌ2／Ｈ2 ガス流量：０．５／２３０ １／ｍｉｎ ガス圧力：８０Ｔｏｒｒ 温度：９００℃ 成長速度：０．２μｍ／ｍｉｎ
【００５９】さらに、このエピタキシャルＳｉ層表面に
熱酸化により５０ｎｍのＳｉＯ2層を形成した。この酸
化膜は、イオン注入時の表面荒れを防止することが目的
であり、なくても良い。
熱酸化により５０ｎｍのＳｉＯ2層を形成した。この酸
化膜は、イオン注入時の表面荒れを防止することが目的
であり、なくても良い。
【００６０】表面のＳｉＯ2層を通してＯ+を１８０ｋｅ
Ｖで２×１０18ｃｍ-2イオン注入した。注入時の温度
は、５５０℃とした。これによって、エピタキシャル層
と元の基板界面付近に濃度ピークを持つ酸素イオン注入
層が形成された。
Ｖで２×１０18ｃｍ-2イオン注入した。注入時の温度
は、５５０℃とした。これによって、エピタキシャル層
と元の基板界面付近に濃度ピークを持つ酸素イオン注入
層が形成された。
【００６１】この後、基板をＯ２（１０％）／Ａｒ雰囲
気中で１３５０℃−４時間の熱処理を行った。表面酸化
膜を除去すると、ＳＯＩ層１５０ｎｍ／埋め込み酸化膜
４００ｎｍのＳＯＩウエハが出来上がった。
気中で１３５０℃−４時間の熱処理を行った。表面酸化
膜を除去すると、ＳＯＩ層１５０ｎｍ／埋め込み酸化膜
４００ｎｍのＳＯＩウエハが出来上がった。
【００６２】このＳＯＩ層は、元々エピタキシャル層の
一部であるので、ＣＺ−Ｓｉ基板に起因するＣＯＰ、Ｆ
ＰＤ等の欠陥は皆無であった。
一部であるので、ＣＺ−Ｓｉ基板に起因するＣＯＰ、Ｆ
ＰＤ等の欠陥は皆無であった。
【００６３】完成したＳＯＩ基板を４９％ＨＦ溶液中に
１０分浸漬したのち光学顕微鏡で観察した。ＳＯＩ層に
ＣＯＰが内在する場合には、ＨＦからＣＯＰ部を通して
ＳｉＯ2膜をエッチングし、円状にＳｉＯ2層から溶解さ
れたＨＦ Ｖｏｉｄが観察される。エピタキシャル層を
形成した場合には、ＨＦ Ｖｏｉｄは０．２コ／ｃｍ2
であったが、エピタキシャル層を形成しない比較例で
は、ＨＦ Ｖｏｉｄは１．５コ／ｃｍ2も確認された。
１０分浸漬したのち光学顕微鏡で観察した。ＳＯＩ層に
ＣＯＰが内在する場合には、ＨＦからＣＯＰ部を通して
ＳｉＯ2膜をエッチングし、円状にＳｉＯ2層から溶解さ
れたＨＦ Ｖｏｉｄが観察される。エピタキシャル層を
形成した場合には、ＨＦ Ｖｏｉｄは０．２コ／ｃｍ2
であったが、エピタキシャル層を形成しない比較例で
は、ＨＦ Ｖｏｉｄは１．５コ／ｃｍ2も確認された。
【００６４】（実施例２）第１の単結晶ＣＺ−Ｓｉ基板
上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）法により単結晶Ｓｉを０．３５μｍエピ
タキシャル成長した。成長条件は以下の通りである。
上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）法により単結晶Ｓｉを０．３５μｍエピ
タキシャル成長した。成長条件は以下の通りである。
【００６５】ソースガス：ＳｉＨ2Ｃｌ2／Ｈ2 ガス流量：０．５／２３０ １／ｍｉｎ ガス圧力：７６０Ｔｏｒｒ 温度：１０４０℃ 成長速度：０．３０μｍ／ｍｉｎ
【００６６】さらに、このエピタキシャルＳｉ層表面に
熱酸化により５０ｎｍのＳｉＯ2層を形成した。この酸
化膜は、イオン注入時の表面荒れを防止することが目的
であり、なくても良い。
熱酸化により５０ｎｍのＳｉＯ2層を形成した。この酸
化膜は、イオン注入時の表面荒れを防止することが目的
であり、なくても良い。
【００６７】表面のＳｉＯ2層を通してＯ+を１８０ｋｅ
Ｖで２×１０17ｃｍ-2イオン注入した。注入時の温度
は、５５０℃とした。これによって、エピタキシャル層
と元の基板界面付近に濃度ピークを持つ酸素イオン注入
層が形成された。
Ｖで２×１０17ｃｍ-2イオン注入した。注入時の温度
は、５５０℃とした。これによって、エピタキシャル層
と元の基板界面付近に濃度ピークを持つ酸素イオン注入
層が形成された。
【００６８】この後、基板をＯ２（１０％）／Ａｒ雰囲
気中で１３５０℃−４時間の熱処理を行った。埋め込み
酸化膜１００ｎｍ程度であった。
気中で１３５０℃−４時間の熱処理を行った。埋め込み
酸化膜１００ｎｍ程度であった。
【００６９】このウエハを洗浄した後、再度Ｏ+を１８
０ｋｅＶで５×１０17ｃｍ-2イオン注入し、同様の熱処
理を行った。この洗浄→注入→熱処理を酸素の全注入量
が２×１０18ｃｍ-2になるまで繰り返した。
０ｋｅＶで５×１０17ｃｍ-2イオン注入し、同様の熱処
理を行った。この洗浄→注入→熱処理を酸素の全注入量
が２×１０18ｃｍ-2になるまで繰り返した。
【００７０】表面酸化膜を除去すると、ＳＯＩ層１５０
ｎｍ／埋め込み酸化膜４００ｎｍのＳＯＩウエハが出来
上がった。
ｎｍ／埋め込み酸化膜４００ｎｍのＳＯＩウエハが出来
上がった。
【００７１】このＳＯＩ層は、元々エピタキシャル層の
一部であるので、ＣＺ−Ｓｉ基板に起因するＣＯＰ、Ｆ
ＰＤ等の欠陥は皆無であった。
一部であるので、ＣＺ−Ｓｉ基板に起因するＣＯＰ、Ｆ
ＰＤ等の欠陥は皆無であった。
【００７２】注入エネルギー、注入量は最終的な埋め込
み酸化膜中にエピタキシャル層と元の基板界面を含むよ
うに選択されればよい。
み酸化膜中にエピタキシャル層と元の基板界面を含むよ
うに選択されればよい。
【００７３】（実施例３）第１の単結晶ＣＺ−Ｓｉ基板
上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）法により単結晶Ｓｉを０．３５μｍエピ
タキシャル成長した。成長条件は以下の通りである。
上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）法により単結晶Ｓｉを０．３５μｍエピ
タキシャル成長した。成長条件は以下の通りである。
【００７４】ソースガス：ＳｉＨ2Ｃｌ2／Ｈ2 ガス流量：０．５／１８０ １／ｍｉｎ ガス圧力：８０Ｔｏｒｒ 温度：９５０℃ 成長速度：０．３０μｍ／ｍｉｎ
【００７５】さらに、このエピタキシャルＳｉ層表面に
熱酸化により５０ｎｍのＳｉＯ2層を形成した。この酸
化膜は、イオン注入時の表面荒れを防止することが目的
であり、なくても良い。
熱酸化により５０ｎｍのＳｉＯ2層を形成した。この酸
化膜は、イオン注入時の表面荒れを防止することが目的
であり、なくても良い。
【００７６】表面のＳｉＯ2層を通してＯ+を１８０ｋｅ
Ｖで４×１０17ｃｍ-2イオン注入した。注入時の温度
は、５５０℃とした。これによって、エピタキシャル層
と元の基板界面付近に濃度ピークを持つ酸素イオン注入
層が形成された。
Ｖで４×１０17ｃｍ-2イオン注入した。注入時の温度
は、５５０℃とした。これによって、エピタキシャル層
と元の基板界面付近に濃度ピークを持つ酸素イオン注入
層が形成された。
【００７７】この後、基板をＯ２（１０％）／Ａｒ雰囲
気中で１３５０℃−４時間の熱処理を行った。ＳＯＩ層
３００ｎｍ／埋め込み酸化膜９０ｎｍのウエハが出来上
がった。
気中で１３５０℃−４時間の熱処理を行った。ＳＯＩ層
３００ｎｍ／埋め込み酸化膜９０ｎｍのウエハが出来上
がった。
【００７８】この後、Ｏ２（７０％）／Ａｒ雰囲気中で
１３５０℃−４時間の熱処理を行った。表面酸化膜を除
去すると、ＳＯＩ層２００ｎｍ／埋め込み酸化膜１２０
ｎｍのＳＯＩウエハが出来上がった。
１３５０℃−４時間の熱処理を行った。表面酸化膜を除
去すると、ＳＯＩ層２００ｎｍ／埋め込み酸化膜１２０
ｎｍのＳＯＩウエハが出来上がった。
【００７９】このＳＯＩ層は、元々エピタキシャル層の
一部であるので、ＣＺ−Ｓｉ基板に起因するＣＯＰ、Ｆ
ＰＤ等の欠陥は皆無であった。
一部であるので、ＣＺ−Ｓｉ基板に起因するＣＯＰ、Ｆ
ＰＤ等の欠陥は皆無であった。
【００８０】注入エネルギー、注入量は最終的な埋め込
み酸化膜中にエピタキシャル層と元の基板界面を含むよ
うに選択されればよい。
み酸化膜中にエピタキシャル層と元の基板界面を含むよ
うに選択されればよい。
【００８１】上記した実施例において出来上がるＳＯＩ
層がエピタキシャル層で決められる為、第１のＳｉ単結
晶基板は、抵抗無指定ウエハや一般の再生ウエハ等を用
いて構わない。低抵抗基板上に高抵抗エピタキシャル層
を形成することももちろん可能である。Ｓｉ上のエピタ
キシャル成長法はＣＶＤ法の他、ＭＢＥ法、スパッタ
法、液相成長法、等多種の方法で実施でき、ＣＶＤ法に
限らない。
層がエピタキシャル層で決められる為、第１のＳｉ単結
晶基板は、抵抗無指定ウエハや一般の再生ウエハ等を用
いて構わない。低抵抗基板上に高抵抗エピタキシャル層
を形成することももちろん可能である。Ｓｉ上のエピタ
キシャル成長法はＣＶＤ法の他、ＭＢＥ法、スパッタ
法、液相成長法、等多種の方法で実施でき、ＣＶＤ法に
限らない。
【００８２】（実施例４）Ｓｂドープｎ型、比抵抗０．
００５Ω・ｃｍ（１００）Ｓｉウエハ上にノンドープエ
ピタキシャル層０．５μｍ成長した。
００５Ω・ｃｍ（１００）Ｓｉウエハ上にノンドープエ
ピタキシャル層０．５μｍ成長した。
【００８３】成長条件は以下の通りである。
【００８４】ソースガス：ＳｉＨ2Ｃｌ2／Ｈ2 ガス流量：０．５／２３０ １／ｍｉｎ ガス圧力：８０Ｔｏｒｒ 温度：９００℃ 成長速度：０．２０μｍ／ｍｉｎ
【００８５】さらに、このエピタキシャルＳｉ層表面に
熱酸化により５０ｎｍのＳｉＯ2層を形成した。この酸
化膜は、イオン注入時の表面荒れを防止することが目的
であり、なくても良い。
熱酸化により５０ｎｍのＳｉＯ2層を形成した。この酸
化膜は、イオン注入時の表面荒れを防止することが目的
であり、なくても良い。
【００８６】表面のＳｉＯ2層を通してＯ+を１８０ｋｅ
Ｖで４×１０17ｃｍ-2イオン注入した。注入時の温度
は、５５０℃とした。これによって、エピタキシャル層
と元の基板界面付近に濃度ピークを持つ酸素イオン注入
層が形成された。
Ｖで４×１０17ｃｍ-2イオン注入した。注入時の温度
は、５５０℃とした。これによって、エピタキシャル層
と元の基板界面付近に濃度ピークを持つ酸素イオン注入
層が形成された。
【００８７】この後、基板をＯ２（１０％）／Ａｒ雰囲
気中で１３５０℃−４時間の熱処理を行った。ＳＯＩ層
３００ｎｍ／埋め込み酸化膜９０ｎｍのＳＯＩウエハが
出来上がった。
気中で１３５０℃−４時間の熱処理を行った。ＳＯＩ層
３００ｎｍ／埋め込み酸化膜９０ｎｍのＳＯＩウエハが
出来上がった。
【００８８】この後、Ｏ２（７０％）／Ａｒ雰囲気中で
１３５０℃−４時間の熱処理を行った。表面酸化膜を除
去すると、ＳＯＩ層２００ｎｍ／埋め込み酸化膜１２０
ｎｍのＳＯＩウエハが出来上がった。
１３５０℃−４時間の熱処理を行った。表面酸化膜を除
去すると、ＳＯＩ層２００ｎｍ／埋め込み酸化膜１２０
ｎｍのＳＯＩウエハが出来上がった。
【００８９】このＳＯＩ層は、元々エピタキシャル層の
一部であるので、ＣＺ−Ｓｉ基板に起因するＣＯＰ、Ｆ
ＰＤ等の欠陥は皆無であった。
一部であるので、ＣＺ−Ｓｉ基板に起因するＣＯＰ、Ｆ
ＰＤ等の欠陥は皆無であった。
【００９０】注入エネルギー、注入量は最終的な埋め込
み酸化膜中にエピタキシャル層と元の基板界面を含むよ
うに選択されればよい。
み酸化膜中にエピタキシャル層と元の基板界面を含むよ
うに選択されればよい。
【００９１】（実施例５）第１の単結晶ＣＺ−Ｓｉ基板
Ｐ+型（比抵抗０．０１Ω・ｃｍ）上にＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法に
より単結晶Ｓｉを０．３５μｍエピタキシャル成長し
た。成長条件は以下の通りである。比較例として、エピ
タキシャル成長しない基板を用意して、以下の処理はエ
ピタキシャル成長したものと同様におこなった。
Ｐ+型（比抵抗０．０１Ω・ｃｍ）上にＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法に
より単結晶Ｓｉを０．３５μｍエピタキシャル成長し
た。成長条件は以下の通りである。比較例として、エピ
タキシャル成長しない基板を用意して、以下の処理はエ
ピタキシャル成長したものと同様におこなった。
【００９２】ソースガス：ＳｉＨ2Ｃｌ2／Ｈ2 ガス流量：０．５／２３０ １／ｍｉｎ ガス圧力：８０Ｔｏｒｒ 温度：９００℃ 成長速度：０．２μｍ／ｍｉｎ
【００９３】さらに、このエピタキシャルＳｉ層表面に
熱酸化により５０ｎｍのＳｉＯ2層を形成した。この酸
化膜は、イオン注入時の表面荒れを防止することが目的
であり、なくても良い。
熱酸化により５０ｎｍのＳｉＯ2層を形成した。この酸
化膜は、イオン注入時の表面荒れを防止することが目的
であり、なくても良い。
【００９４】表面のＳｉＯ2層を通してＯ+を１８０ｋｅ
Ｖで２×１０18ｃｍ-2イオン注入した。注入時の温度
は、５５０℃とした。これによって、エピタキシャル層
と元の基板界面付近に濃度ピークを持つ酸素イオン注入
層が形成された。
Ｖで２×１０18ｃｍ-2イオン注入した。注入時の温度
は、５５０℃とした。これによって、エピタキシャル層
と元の基板界面付近に濃度ピークを持つ酸素イオン注入
層が形成された。
【００９５】この後、基板をＯ２（１０％）／Ａｒ雰囲
気中で１３５０℃−４時間の熱処理を行った。表面酸化
膜を除去すると、ＳＯＩ層１５０ｎｍ／埋め込み酸化膜
４００ｎｍのＳＯＩウエハが出来上がった。
気中で１３５０℃−４時間の熱処理を行った。表面酸化
膜を除去すると、ＳＯＩ層１５０ｎｍ／埋め込み酸化膜
４００ｎｍのＳＯＩウエハが出来上がった。
【００９６】このＳＯＩ層は、元々エピタキシャル層の
一部であるので、ＣＺ−Ｓｉ基板に起因するＣＯＰ、Ｆ
ＰＤ等の欠陥は皆無であった。
一部であるので、ＣＺ−Ｓｉ基板に起因するＣＯＰ、Ｆ
ＰＤ等の欠陥は皆無であった。
【００９７】完成したＳＯＩ基板を４９％ＨＦ溶液中に
１０分浸漬したのち光学顕微鏡で観察した。ＳＯＩ層に
ＣＯＰが内在する場合には、ＨＦからＣＯＰ部を通して
ＳｉＯ2膜をエッチングし、円状にＳｉＯ2層から溶解さ
れたＨＦ Ｖｏｉｄが観察される。エピタキシャル層を
形成した場合には、ＨＦ Ｖｏｉｄは０．２コ／ｃｍ2
であったが、エピタキシャル層を形成しない比較例で
は、ＨＦ Ｖｏｉｄは１．５コ／ｃｍ2も確認された。
１０分浸漬したのち光学顕微鏡で観察した。ＳＯＩ層に
ＣＯＰが内在する場合には、ＨＦからＣＯＰ部を通して
ＳｉＯ2膜をエッチングし、円状にＳｉＯ2層から溶解さ
れたＨＦ Ｖｏｉｄが観察される。エピタキシャル層を
形成した場合には、ＨＦ Ｖｏｉｄは０．２コ／ｃｍ2
であったが、エピタキシャル層を形成しない比較例で
は、ＨＦ Ｖｏｉｄは１．５コ／ｃｍ2も確認された。
【００９８】他の注入条件としては、例えば、エネルギ
ー：１８０ｋｅＶ、注入量：４×１０17ｃｍ-2で、この
場合、ＳＯＩ層３００ｎｍ／埋め込み酸化膜９０ｎｍの
ＳＯＩウエハが出来る。
ー：１８０ｋｅＶ、注入量：４×１０17ｃｍ-2で、この
場合、ＳＯＩ層３００ｎｍ／埋め込み酸化膜９０ｎｍの
ＳＯＩウエハが出来る。
【００９９】注入エネルギー、注入量は最終的な埋め込
み酸化膜中にエピタキシャル層と元の基板界面を含むよ
うに選択されればよい。
み酸化膜中にエピタキシャル層と元の基板界面を含むよ
うに選択されればよい。
【０１００】この期、基板をパラジウム合金を用いた水
素精製器で純化された（ｐｕｒｉｆｙ）水素１００％雰
囲気中で熱処理を行った（１１００℃、４ｈ）。この後
表面ラフネスを測定したところ熱処理前のＲｒｍｓ＝
０．５ｎｍが０．３ｎｍに改善されていた。またＢｏｒ
ｏｎ濃度もＳＯＩ層中で２×１０18／ｃｍ3であったも
のが、５×１０15／ｃｍ3以下に低減されていた。
素精製器で純化された（ｐｕｒｉｆｙ）水素１００％雰
囲気中で熱処理を行った（１１００℃、４ｈ）。この後
表面ラフネスを測定したところ熱処理前のＲｒｍｓ＝
０．５ｎｍが０．３ｎｍに改善されていた。またＢｏｒ
ｏｎ濃度もＳＯＩ層中で２×１０18／ｃｍ3であったも
のが、５×１０15／ｃｍ3以下に低減されていた。
【０１０１】
【発明の効果】以上詳述したように、本発明によれば、
上記したような問題点および上記したような要求に答え
得る半導体基板の作製方法を提案することができる。
上記したような問題点および上記したような要求に答え
得る半導体基板の作製方法を提案することができる。
【０１０２】〔Ｅｐｉ膜〕バルクのＳｉウエハには、フ
ローパターンディフェクト（ＦＰＤ：ＦｌｏｗＰａｔｔ
ｅｎ Ｄｅｆｅｃｔ）（Ｔ．Ａｂｅ，Ｅｘｔｅｎｄｅｄ
Ａｂｓｔ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．Ｓｐｒ
ｉｎｇ Ｍｅｅｔｉｎｇ ｖｏｌ．９５−１，ｐｐ．５
９６，（Ｍａｙ，１９９５））やＣＯＰ（Ｃｒｙｓｔａ
ｌ Ｏｒｉｇｉｎａｔｅｄ Ｐａｒｔｉｃｌｅｓ）（山
本秀和、「大口径シリコンウエハへの要求課題」、第２
３回ウルトラクリーンテクノロジーカレッジ、（Ａｕ
ｇ．１９９６））等、それに特有の欠陥が存在してい
る。エピタキシャルＳｉ膜では、上記したようなバルク
Ｓｉに特有の欠陥を排除することができるため、デバイ
スの歩留まりを向上させることが可能となる。今後ウエ
ハの大口径化が進み、高品質結晶の引き上げが難しくな
ると言われており、バルクウエハの品質は落ちる。よっ
て、ますます、エピタキシャルＳｉ膜の必要性は高ま
り、ＳＯＩでもエピタキシャル膜の需要は高まる。
ローパターンディフェクト（ＦＰＤ：ＦｌｏｗＰａｔｔ
ｅｎ Ｄｅｆｅｃｔ）（Ｔ．Ａｂｅ，Ｅｘｔｅｎｄｅｄ
Ａｂｓｔ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．Ｓｐｒ
ｉｎｇ Ｍｅｅｔｉｎｇ ｖｏｌ．９５−１，ｐｐ．５
９６，（Ｍａｙ，１９９５））やＣＯＰ（Ｃｒｙｓｔａ
ｌ Ｏｒｉｇｉｎａｔｅｄ Ｐａｒｔｉｃｌｅｓ）（山
本秀和、「大口径シリコンウエハへの要求課題」、第２
３回ウルトラクリーンテクノロジーカレッジ、（Ａｕ
ｇ．１９９６））等、それに特有の欠陥が存在してい
る。エピタキシャルＳｉ膜では、上記したようなバルク
Ｓｉに特有の欠陥を排除することができるため、デバイ
スの歩留まりを向上させることが可能となる。今後ウエ
ハの大口径化が進み、高品質結晶の引き上げが難しくな
ると言われており、バルクウエハの品質は落ちる。よっ
て、ますます、エピタキシャルＳｉ膜の必要性は高ま
り、ＳＯＩでもエピタキシャル膜の需要は高まる。
【０１０３】また、本発明によれば、ＳＯＩ構造の大規
模集積回路を作製する際にも、高価なＳＯＳや、従来の
ＳＩＭＯＸの代替足り得る半導体基板の作製方法を提案
することができる。
模集積回路を作製する際にも、高価なＳＯＳや、従来の
ＳＩＭＯＸの代替足り得る半導体基板の作製方法を提案
することができる。
【図１】本発明の実施態様例１の工程を説明するための
模式的断面図である。
模式的断面図である。
【図２】本発明の実施態様例２の工程を説明するための
模式的断面図である。
模式的断面図である。
【図３】本発明の実施態様例３の工程を説明するための
模式的断面図である。
模式的断面図である。
【図４】第１の従来例の工程を説明するための模式的断
面図である。
面図である。
１１，２１，３１，４１ Ｓｉ基板 １２，２２，３２ エピタキシャルＳｉ層 １３，２３，３３ ＳｉＯ2層 １４，２４，３４，４２ イオン注入溜り １５，２５，３５，４４ 埋め込みＳｉＯ2層 ４３ ＳＯＩ層
Claims (18)
- 【請求項１】 Ｓｉ基板の少なくとも主表面側にエピタ
キシャルＳｉ層を新たな欠陥を生じることなく形成した
Ｓｉ基体を用意する工程と、該Ｓｉ基体にエピタキシャ
ル層側から酸素をイオン注入し、イオン注入層を形成す
る工程と、該Ｓｉ基体を熱処理して、少なくともエピタ
キシャル層の一部を表面側に残した状態で該Ｓｉ基体内
部に酸化Ｓｉ層を形成する工程と、を有する作製工程に
より形成されてなることを特徴とする半導体基材。 - 【請求項２】 Ｓｉ基板の少なくとも主表面側にエピタ
キシャルＳｉ層を新たな欠陥を生じることなく形成した
Ｓｉ基体を用意する工程と、該エピタキシャル層表面に
絶縁層を形成する工程と、該Ｓｉ基体に絶縁層側から酸
素をイオン注入し、イオン注入層を形成する工程と、該
Ｓｉ基体を熱処理して、少なくともエピタキシャル層の
一部を表面側に残した状態で該Ｓｉ基体内部に酸化Ｓｉ
層を形成する工程と、を有する作製工程により形成され
てなることを特徴とする半導体基材。 - 【請求項３】 前記イオン注入工程後熱処理前に表面層
に絶縁層を形成する工程を行う請求項１に記載の半導体
基材。 - 【請求項４】 前記熱処理後に ａ）洗浄 ｂ）イオン注入 ｃ）熱処理 を１サイクル以上行うことを特徴とする請求項１〜３に
記載の半導体基材。 - 【請求項５】 前記最終熱処理後に、酸化雰囲気中で熱
処理する工程を行うことを特徴とする請求項１〜４に記
載の半導体基材。 - 【請求項６】 前記最終熱処理後に、酸化膜を除去した
後、酸化雰囲気中で熱処理する工程を行うことを特徴と
する請求項１〜４に記載の半導体基材。 - 【請求項７】 前記最終熱処理後に、酸化膜を除去した
後、水素を含む還元性雰囲気で熱処理する工程を行うこ
とを特徴とする請求項１〜４に記載の半導体基材。 - 【請求項８】 前記最終熱処理後に表面絶縁層を除去す
る工程を行う請求項１〜６に記載の半導体基材。 - 【請求項９】 前記第１のＳｉ基体は、濃度無指定ウエ
ハ、あるいは再生ウエハであることを特徴とする請求項
１〜８に記載の半導体基材。 - 【請求項１０】 前記絶縁層は、熱酸化層であることを
特徴とする請求項１〜８に記載の半導体基材。 - 【請求項１１】 前記熱処理後に、表面に形成された酸
化層を剥離した後、水素を含む還元性雰囲気で熱処理す
る請求項１〜１０に記載の半導体基材。 - 【請求項１２】 前記エピタキシャルＳｉ層を新たな欠
陥を生じることなく形成する工程は、８５０℃以上の温
度で行うことを特徴とする請求項１又は２に記載の半導
体基材。 - 【請求項１３】 前記新たな欠陥は、格子ミスフィット
転位による欠陥である請求項１又は２に記載の半導体基
材。 - 【請求項１４】 前記Ｓｉ基体と前記エピタキシャルＳ
ｉ層の導電性タイプが互いに異なることを特徴とする請
求項１又は２に記載の半導体基材。 - 【請求項１５】 前記Ｓｉ基体と前記エピタキシャルＳ
ｉ層の比抵抗が互いに異なることを特徴とする請求項１
又は２に記載の半導体基材。 - 【請求項１６】 前記エピタキシャルＳｉ層を形成する
工程は、ＣＶＤ法により行われる請求項１又は２に記載
の半導体基材。 - 【請求項１７】 Ｓｉ基体に酸素イオン注入し、イオン
注入層を形成する工程、該Ｓｉ基体を熱処理して、該Ｓ
ｉ基体内部に酸化Ｓｉ層を形成する工程、及び、該Ｓｉ
基体内部に酸化Ｓｉ層を形成した後、該Ｓｉ基体表面に
エピタキシャルＳｉ層を新たな欠陥を生じることなく形
成する工程を有する作製工程により形成されてなること
を特徴とする半導体基材。 - 【請求項１８】 請求項１〜１７に記載の半導体基材の
作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13342798A JPH11329968A (ja) | 1998-05-15 | 1998-05-15 | 半導体基材とその作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13342798A JPH11329968A (ja) | 1998-05-15 | 1998-05-15 | 半導体基材とその作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11329968A true JPH11329968A (ja) | 1999-11-30 |
Family
ID=15104527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13342798A Withdrawn JPH11329968A (ja) | 1998-05-15 | 1998-05-15 | 半導体基材とその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11329968A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007507898A (ja) * | 2003-09-30 | 2007-03-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 改質シリコンへの低ドーズ酸素注入による薄い埋め込み酸化物 |
-
1998
- 1998-05-15 JP JP13342798A patent/JPH11329968A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007507898A (ja) * | 2003-09-30 | 2007-03-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 改質シリコンへの低ドーズ酸素注入による薄い埋め込み酸化物 |
| JP4931212B2 (ja) * | 2003-09-30 | 2012-05-16 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 改質シリコンへの低ドーズ酸素注入による薄い埋め込み酸化物 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050802 |