JPH11330176A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11330176A JPH11330176A JP13660798A JP13660798A JPH11330176A JP H11330176 A JPH11330176 A JP H11330176A JP 13660798 A JP13660798 A JP 13660798A JP 13660798 A JP13660798 A JP 13660798A JP H11330176 A JPH11330176 A JP H11330176A
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- semiconductor integrated
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Abstract
(57)【要約】
【課題】 半導体集積回路装置に関し、試験用共通配線
を設ける際に、スクライブ幅の増大を抑制し、有効チッ
プ数の減少を防止する。 【解決手段】 ウェハ状態の複数の半導体チップ２に同
時に信号或いは駆動電圧の少なくとも一方を供給するた
めに、スクライブ領域１に敷設した所定の機能に対応す
る共通配線３〜６に接続する所定の同一の機能に対応す
る入力端子７〜１０を、各半導体チップ２に複数個設け
る。
を設ける際に、スクライブ幅の増大を抑制し、有効チッ
プ数の減少を防止する。 【解決手段】 ウェハ状態の複数の半導体チップ２に同
時に信号或いは駆動電圧の少なくとも一方を供給するた
めに、スクライブ領域１に敷設した所定の機能に対応す
る共通配線３〜６に接続する所定の同一の機能に対応す
る入力端子７〜１０を、各半導体チップ２に複数個設け
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関するものであり、特に、ウェハ状態でバーンイン試
験やフル機能試験を行う際に複数の半導体集積回路チッ
プに同時に電圧または信号を供給するための共通配線数
を減少させるための入力端子配置構造及び共通配線配置
構造に特徴のある半導体集積回路装置に関するものであ
る。
に関するものであり、特に、ウェハ状態でバーンイン試
験やフル機能試験を行う際に複数の半導体集積回路チッ
プに同時に電圧または信号を供給するための共通配線数
を減少させるための入力端子配置構造及び共通配線配置
構造に特徴のある半導体集積回路装置に関するものであ
る。
【０００２】
【従来の技術】従来、半導体装置の試験・測定において
各種の試験・測定技術が採用されているが、近年の半導
体集積回路装置においては、ＫＧＤ（Ｋｎｏｗｎ Ｇｏ
ｏｄＤｉｅ：品質保証されたベアチップ）と言われるベ
アチップでも、従来のパッケージされた半導体集積回路
装置と同等の品質を要求されてきている。
各種の試験・測定技術が採用されているが、近年の半導
体集積回路装置においては、ＫＧＤ（Ｋｎｏｗｎ Ｇｏ
ｏｄＤｉｅ：品質保証されたベアチップ）と言われるベ
アチップでも、従来のパッケージされた半導体集積回路
装置と同等の品質を要求されてきている。
【０００３】この様なベアチップ状態における品質保証
を行うためには、ベアチップ或いはウェハ状態ので温度
加速試験、電圧加速試験等を行って潜在欠陥製品の除去
を行うバーン・イン（Ｂｕｒｎ−Ｉｎ）、或いは、製品
のカタログ条件を保証するための各種の条件におけるフ
ル機能試験を行う必要がある。
を行うためには、ベアチップ或いはウェハ状態ので温度
加速試験、電圧加速試験等を行って潜在欠陥製品の除去
を行うバーン・イン（Ｂｕｒｎ−Ｉｎ）、或いは、製品
のカタログ条件を保証するための各種の条件におけるフ
ル機能試験を行う必要がある。
【０００４】従来においては、ベアチップに特殊なソケ
ットを装着して、従来のパッケージされた半導体集積回
路装置と同じようにバーン・インを行ったり、フル機能
試験を行ったりしていた。
ットを装着して、従来のパッケージされた半導体集積回
路装置と同じようにバーン・インを行ったり、フル機能
試験を行ったりしていた。
【０００５】しかし、この様に特殊なソケットを用いた
試験においては、ベアチップをチップキャリアに装着す
る必要があるが、このチップキャリアは高価であるた
め、ベアチップの試験のためにチップキャリアを多数用
意した場合には、製造コスト上昇の要因になるという問
題がある。
試験においては、ベアチップをチップキャリアに装着す
る必要があるが、このチップキャリアは高価であるた
め、ベアチップの試験のためにチップキャリアを多数用
意した場合には、製造コスト上昇の要因になるという問
題がある。
【０００６】また、従来のパッケージ状態における試験
の場合には、不良品は廃棄するだけであったが、チップ
キャリアは高価であるために、不良品からチップキャリ
アを回収しており、手数が掛かるという問題がある。
の場合には、不良品は廃棄するだけであったが、チップ
キャリアは高価であるために、不良品からチップキャリ
アを回収しており、手数が掛かるという問題がある。
【０００７】また、パッケージにおいては、リードフレ
ームもボンディングワイヤも直付けであるので、ボンデ
ィング後に位置ずれを起こすことがないが、チップキャ
リアでは取り外すことを前提としているため、チップキ
ャリアをベアチップに接触させているだけであるので精
度を出すのが大変であるという問題がある。
ームもボンディングワイヤも直付けであるので、ボンデ
ィング後に位置ずれを起こすことがないが、チップキャ
リアでは取り外すことを前提としているため、チップキ
ャリアをベアチップに接触させているだけであるので精
度を出すのが大変であるという問題がある。
【０００８】さらに、ウェハ状態においてはバーン・イ
ン試験等において不良になった半導体集積回路チップを
冗長機能によって救済することが可能であるが、個々の
半導体集積回路チップにダイシングされたベアチップの
場合には、不良を冗長機能で救済することは現実的には
困難であるという問題がある。
ン試験等において不良になった半導体集積回路チップを
冗長機能によって救済することが可能であるが、個々の
半導体集積回路チップにダイシングされたベアチップの
場合には、不良を冗長機能で救済することは現実的には
困難であるという問題がある。
【０００９】例えば、一般に冗長機能による救済を行う
場合、レーザ光を用いてトリミング用フューズを切断し
ているが、ウェハの場合には試験後、ウェハ単位で冗長
データを持つことができ、ウェハ上のチップレイアウト
は不変のため座標データを持っていれば、位置合わせは
容易にできる。
場合、レーザ光を用いてトリミング用フューズを切断し
ているが、ウェハの場合には試験後、ウェハ単位で冗長
データを持つことができ、ウェハ上のチップレイアウト
は不変のため座標データを持っていれば、位置合わせは
容易にできる。
【００１０】しかし、ダイシングされたベアチップの場
合、チップ毎の冗長データとチップの順番とを保持する
ことが困難であり、また、１チップ毎に位置合わせを行
う必要があるので工程数が大幅に増加するという問題が
あるため、不良を冗長機能で救済することは現実的には
困難になる。
合、チップ毎の冗長データとチップの順番とを保持する
ことが困難であり、また、１チップ毎に位置合わせを行
う必要があるので工程数が大幅に増加するという問題が
あるため、不良を冗長機能で救済することは現実的には
困難になる。
【００１１】そこで、この様な問題を解決するために、
ウェハのスクライブ領域に共通配線を施し、複数の半導
体集積回路チップに同時に電圧や信号を供給し、ウェハ
状態で複数の半導体集積回路チップを同時に試験する技
術が出て来たので、この様な試験方法を図５を参照して
説明する。
ウェハのスクライブ領域に共通配線を施し、複数の半導
体集積回路チップに同時に電圧や信号を供給し、ウェハ
状態で複数の半導体集積回路チップを同時に試験する技
術が出て来たので、この様な試験方法を図５を参照して
説明する。
【００１２】図５参照 図５は従来の試験用共通配線の概略的敷設パターンの説
明図であり、半導体ウェハ３１に形成した複数の半導体
集積回路チップ３２間のスクライブ領域を利用して、ス
クライブ領域に各半導体集積回路チップの試験のために
印加する電源等を供給するための共通配線を設けたもの
であり、図においては、電源用共通配線３３、接地用共
通配線３４、信号用共通配線３５、及び、データ用供給
配線３６の４本の共通配線を示している。
明図であり、半導体ウェハ３１に形成した複数の半導体
集積回路チップ３２間のスクライブ領域を利用して、ス
クライブ領域に各半導体集積回路チップの試験のために
印加する電源等を供給するための共通配線を設けたもの
であり、図においては、電源用共通配線３３、接地用共
通配線３４、信号用共通配線３５、及び、データ用供給
配線３６の４本の共通配線を示している。
【００１３】この場合、各半導体集積回路チップ３２と
も、同一の機能の共通配線に対しては同一の箇所に設け
た同一の入力端子を介して電源等を供給しているので、
例えば、電源或いは接地（０Ｖバイアス）を供給する場
合には、各半導体集積回路チップ３２の「天」側に設け
た入力端子を介して供給し、また、信号或いはデータを
供給する場合には、各半導体集積回路チップ３２の
「地」側に設けた入力端子を介して供給しているので、
全てのスクライブ領域に４本の共通配線を敷設する必要
がある。
も、同一の機能の共通配線に対しては同一の箇所に設け
た同一の入力端子を介して電源等を供給しているので、
例えば、電源或いは接地（０Ｖバイアス）を供給する場
合には、各半導体集積回路チップ３２の「天」側に設け
た入力端子を介して供給し、また、信号或いはデータを
供給する場合には、各半導体集積回路チップ３２の
「地」側に設けた入力端子を介して供給しているので、
全てのスクライブ領域に４本の共通配線を敷設する必要
がある。
【００１４】
【発明が解決しようとする課題】しかし、従来の試験用
共通配線の敷設パターンにおいては、全てのスクライブ
領域に４本の共通配線を敷設しているので、スクライブ
領域の幅が必要以上に増大し、１枚のウェハに設けるこ
とのできる有効チップ数が減少するという問題がある。
共通配線の敷設パターンにおいては、全てのスクライブ
領域に４本の共通配線を敷設しているので、スクライブ
領域の幅が必要以上に増大し、１枚のウェハに設けるこ
とのできる有効チップ数が減少するという問題がある。
【００１５】したがって、本発明は、試験用共通配線を
設ける際に、スクライブ幅の増大を抑制し、有効チップ
数の減少を防止することを目的とする。
設ける際に、スクライブ幅の増大を抑制し、有効チップ
数の減少を防止することを目的とする。
【００１６】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１参照 （１）本発明は、ウェハ状態の各半導体チップ２の所定
の機能に対応する入力端子７〜１０を、スクライブ領域
１に敷設した所定の機能に対応する共通配線３〜６に接
続することにより、複数の半導体チップ２に同時に信号
或いは電圧の少なくとも一方を供給する半導体集積回路
装置において、各半導体チップ２に同一の所定の機能に
対応する入力端子７〜１０を複数個設けたことを特徴と
する。
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１参照 （１）本発明は、ウェハ状態の各半導体チップ２の所定
の機能に対応する入力端子７〜１０を、スクライブ領域
１に敷設した所定の機能に対応する共通配線３〜６に接
続することにより、複数の半導体チップ２に同時に信号
或いは電圧の少なくとも一方を供給する半導体集積回路
装置において、各半導体チップ２に同一の所定の機能に
対応する入力端子７〜１０を複数個設けたことを特徴と
する。
【００１７】この様に、各半導体チップ２に同一の所定
の機能に対応する入力端子７〜１０を複数個設けること
により、所定の機能に対応する共通配線３〜６に対して
任意の位置の入力端子７〜１０から接続を取ることがで
き、接続の自由度が高まるので、１つのスクライブ領域
１に敷設する共通配線３〜６の敷設数を低減することが
でき、それによって、有効チップ数の低減を防止するこ
とができる。
の機能に対応する入力端子７〜１０を複数個設けること
により、所定の機能に対応する共通配線３〜６に対して
任意の位置の入力端子７〜１０から接続を取ることがで
き、接続の自由度が高まるので、１つのスクライブ領域
１に敷設する共通配線３〜６の敷設数を低減することが
でき、それによって、有効チップ数の低減を防止するこ
とができる。
【００１８】（２）また、本発明は、上記（１）におい
て、スクライブ領域１に敷設した共通配線３〜６の延在
方向に平行に配置された複数の半導体チップ２からなる
複数のチップ列において、１チップ列おきに各半導体チ
ップ２の同じ位置に配置された所定の機能に対応する入
力端子７〜１０が所定の機能に対応する共通配線３〜６
に接続されていることを特徴とする。
て、スクライブ領域１に敷設した共通配線３〜６の延在
方向に平行に配置された複数の半導体チップ２からなる
複数のチップ列において、１チップ列おきに各半導体チ
ップ２の同じ位置に配置された所定の機能に対応する入
力端子７〜１０が所定の機能に対応する共通配線３〜６
に接続されていることを特徴とする。
【００１９】この様に、１チップ列おきに各半導体チッ
プ２の同じ位置に配置された所定の機能に対応する入力
端子７〜１０が所定の機能に対応する共通配線３〜６に
接続することによって、各スクライブ領域１には必要と
する共通配線３〜６の数の半分だけ敷設すれば良いの
で、スクライブ領域１の幅の増大を抑制することができ
る。
プ２の同じ位置に配置された所定の機能に対応する入力
端子７〜１０が所定の機能に対応する共通配線３〜６に
接続することによって、各スクライブ領域１には必要と
する共通配線３〜６の数の半分だけ敷設すれば良いの
で、スクライブ領域１の幅の増大を抑制することができ
る。
【００２０】（３）また、本発明は、上記（２）におい
て、１つのスクライブ領域１に敷設された共通配線３〜
６が２本であり、また、所定の同一の機能に対応する入
力端子７〜１０が、スクライブ領域１に面した２辺に沿
って１個づつ設けられていることを特徴とする。
て、１つのスクライブ領域１に敷設された共通配線３〜
６が２本であり、また、所定の同一の機能に対応する入
力端子７〜１０が、スクライブ領域１に面した２辺に沿
って１個づつ設けられていることを特徴とする。
【００２１】この様に、通常の構成においては、所定の
同一の機能に対応する入力端子７〜１０をスクライブ領
域１に面した２辺に沿って１個づつ設けることによっ
て、１つのスクライブ領域１に敷設する共通配線３〜６
を２本にすることができる。
同一の機能に対応する入力端子７〜１０をスクライブ領
域１に面した２辺に沿って１個づつ設けることによっ
て、１つのスクライブ領域１に敷設する共通配線３〜６
を２本にすることができる。
【００２２】（４）また、本発明は、上記（２）におい
て、１つのスクライブ領域１に敷設された共通配線３〜
６が１本であり、また、所定の同一の機能に対応する入
力端子７〜１０が、各半導体チップ２の互いに対向する
２つの辺に沿って１個づつ設けられていることを特徴と
する。
て、１つのスクライブ領域１に敷設された共通配線３〜
６が１本であり、また、所定の同一の機能に対応する入
力端子７〜１０が、各半導体チップ２の互いに対向する
２つの辺に沿って１個づつ設けられていることを特徴と
する。
【００２３】この様に、通常の構成においては、所定の
同一の機能に対応する入力端子７〜１０を各半導体チッ
プ２の互いに対向する２つの辺に沿って１個づつ設ける
ことによって、１つのスクライブ領域１に敷設する共通
配線３〜６を１本にすることができる。
同一の機能に対応する入力端子７〜１０を各半導体チッ
プ２の互いに対向する２つの辺に沿って１個づつ設ける
ことによって、１つのスクライブ領域１に敷設する共通
配線３〜６を１本にすることができる。
【００２４】
【発明の実施の形態】ここで、図２及び図３を参照し
て、本発明の第１の実施の形態を説明する。なお、図２
は本発明の第１の実施の形態の試験用共通配線の概略的
敷設パターンの説明図であり、また、図３は、第１の実
施の形態の半導体集積回路チップの拡大図である。 図２参照 図に示すように、半導体ウェハ１１に形成した複数の半
導体集積回路チップ１２間のスクライブ領域を利用し
て、各半導体集積回路チップ１２の試験のために印加す
る電源等を供給するための共通配線を２組に分け、夫々
の組をスクライブ領域に対して１つおきに敷設したもの
である。
て、本発明の第１の実施の形態を説明する。なお、図２
は本発明の第１の実施の形態の試験用共通配線の概略的
敷設パターンの説明図であり、また、図３は、第１の実
施の形態の半導体集積回路チップの拡大図である。 図２参照 図に示すように、半導体ウェハ１１に形成した複数の半
導体集積回路チップ１２間のスクライブ領域を利用し
て、各半導体集積回路チップ１２の試験のために印加す
る電源等を供給するための共通配線を２組に分け、夫々
の組をスクライブ領域に対して１つおきに敷設したもの
である。
【００２５】例えば、図においては、必要とする共通配
線を４本とした場合を示すものであり、電源用共通配線
１３及び接地用共通配線１４を一つの組とし、信号用共
通配線１５及びデータ用供給配線１６を他の一つの組と
し、夫々の組を交互にスクライブ領域に敷設する。
線を４本とした場合を示すものであり、電源用共通配線
１３及び接地用共通配線１４を一つの組とし、信号用共
通配線１５及びデータ用供給配線１６を他の一つの組と
し、夫々の組を交互にスクライブ領域に敷設する。
【００２６】そして、各半導体集積回路チップ１２に設
けた各入力端子（図示せず）に対して、対応する共通配
線との接続を取る際に、例えば、電源用共通配線１３及
び接地用共通配線１４に対しては、あるチップ列の半導
体集積回路チップ１２においては、上辺、即ち、「天」
側に設けた入力端子から接続配線１７，１８を接続し、
次のチップ列の半導体集積回路チップ１２においては、
下辺、即ち、「地」側に設けた入力端子から接続配線１
７，１８を接続するというように、交互に反対の側から
接続を取る。
けた各入力端子（図示せず）に対して、対応する共通配
線との接続を取る際に、例えば、電源用共通配線１３及
び接地用共通配線１４に対しては、あるチップ列の半導
体集積回路チップ１２においては、上辺、即ち、「天」
側に設けた入力端子から接続配線１７，１８を接続し、
次のチップ列の半導体集積回路チップ１２においては、
下辺、即ち、「地」側に設けた入力端子から接続配線１
７，１８を接続するというように、交互に反対の側から
接続を取る。
【００２７】一方、信号用共通配線１５及びデータ用共
通配線１６については、「天」側に設けた入力端子を接
続配線１７，１８を介して電源用共通配線１３及び接地
用共通配線１４に接続した半導体集積回路チップ１２に
おいては、「地」側の入力端子から接続配線１９，２０
を接続し、次のチップ列の半導体集積回路チップ１２に
おいては、「天」側に設けた入力端子から接続配線１
９，２０を接続するというように、交互に反対の側から
接続を取る。
通配線１６については、「天」側に設けた入力端子を接
続配線１７，１８を介して電源用共通配線１３及び接地
用共通配線１４に接続した半導体集積回路チップ１２に
おいては、「地」側の入力端子から接続配線１９，２０
を接続し、次のチップ列の半導体集積回路チップ１２に
おいては、「天」側に設けた入力端子から接続配線１
９，２０を接続するというように、交互に反対の側から
接続を取る。
【００２８】図３参照 図３は図２の半導体集積回路チップの一部を拡大したも
のであり、各半導体集積回路チップ１２においては、チ
ップ内電源配線２１及びチップ内接地配線２２が縦横に
配線されており（図においては縦方向のみ示してい
る）、また、「天」側及び「地」側の上下２辺に記号Ａ
で示す信号用入力回路、即ち、信号レシーバ回路２３，
２５、及び、記号Ｂで示すデータ用入力回路、即ち、デ
ータレシーバ回路２４，２６を１個づつ設けているの
で、夫々に入力端子を設けることによって、４本の共通
配線に対して、上下のいずれの側からも接続をとること
が可能になる。
のであり、各半導体集積回路チップ１２においては、チ
ップ内電源配線２１及びチップ内接地配線２２が縦横に
配線されており（図においては縦方向のみ示してい
る）、また、「天」側及び「地」側の上下２辺に記号Ａ
で示す信号用入力回路、即ち、信号レシーバ回路２３，
２５、及び、記号Ｂで示すデータ用入力回路、即ち、デ
ータレシーバ回路２４，２６を１個づつ設けているの
で、夫々に入力端子を設けることによって、４本の共通
配線に対して、上下のいずれの側からも接続をとること
が可能になる。
【００２９】この様に、本発明の第１の実施の形態にお
いては、電源、接地、信号、及び、データに対する入力
端子を天側及び地側の２箇所に設けているので、１つの
共通配線を向かい合う１対の半導体集積回路チップ１２
で共有することができ、それによって、１つのスクライ
ブ領域に敷設する共通配線の配線数を従来の半分にする
ことができるので、スクライブ領域の幅の増大を抑制す
ることができる。
いては、電源、接地、信号、及び、データに対する入力
端子を天側及び地側の２箇所に設けているので、１つの
共通配線を向かい合う１対の半導体集積回路チップ１２
で共有することができ、それによって、１つのスクライ
ブ領域に敷設する共通配線の配線数を従来の半分にする
ことができるので、スクライブ領域の幅の増大を抑制す
ることができる。
【００３０】なお、スクライブ領域に敷設した電源用共
通配線１３、接地用共通配線１４、信号用共通配線１
５、及び、データ用供給配線１６は、バーン・イン後、
或いは、フル機能試験の後、必要に応じて所定の冗長手
段による救済を行った後のスクライブ工程において自然
に除去される。
通配線１３、接地用共通配線１４、信号用共通配線１
５、及び、データ用供給配線１６は、バーン・イン後、
或いは、フル機能試験の後、必要に応じて所定の冗長手
段による救済を行った後のスクライブ工程において自然
に除去される。
【００３１】次に、図４を参照して、本発明の第２の実
施の形態を説明する。なお、図４は本発明の第２の実施
の形態の試験用共通配線の概略的敷設パターンの説明図
である。 図４参照 図に示すように、半導体ウェハ１１に形成した複数の半
導体集積回路チップ１２間のスクライブ領域を利用し
て、各半導体集積回路チップ１２の試験のために印加す
る電源等を供給するための共通配線を２組に分け、一方
の組の共通配線を縦方向に延びるスクライブ領域に１本
づつ交互に敷設し、他方の組の共通配線を横方向に延び
るスクライブ領域に１本づつ交互に敷設したものであ
る。
施の形態を説明する。なお、図４は本発明の第２の実施
の形態の試験用共通配線の概略的敷設パターンの説明図
である。 図４参照 図に示すように、半導体ウェハ１１に形成した複数の半
導体集積回路チップ１２間のスクライブ領域を利用し
て、各半導体集積回路チップ１２の試験のために印加す
る電源等を供給するための共通配線を２組に分け、一方
の組の共通配線を縦方向に延びるスクライブ領域に１本
づつ交互に敷設し、他方の組の共通配線を横方向に延び
るスクライブ領域に１本づつ交互に敷設したものであ
る。
【００３２】例えば、図においては、必要とする共通配
線を４本とした場合を示すものであり、電源用共通配線
１３及び接地用共通配線１４を一つの組とし、信号用共
通配線１５及びデータ用供給配線１６を他の一つの組と
し、電源用共通配線１３及び接地用共通配線１４を図に
おいて縦方向に延びるスクライブ領域に交互に１本づつ
敷設し、一方、信号用共通配線１５及びデータ用供給配
線１６を図において横方向に延びるスクライブ領域に交
互に１本づつ敷設する。
線を４本とした場合を示すものであり、電源用共通配線
１３及び接地用共通配線１４を一つの組とし、信号用共
通配線１５及びデータ用供給配線１６を他の一つの組と
し、電源用共通配線１３及び接地用共通配線１４を図に
おいて縦方向に延びるスクライブ領域に交互に１本づつ
敷設し、一方、信号用共通配線１５及びデータ用供給配
線１６を図において横方向に延びるスクライブ領域に交
互に１本づつ敷設する。
【００３３】そして、各半導体集積回路チップ１２にお
いては、チップ内電源配線及びチップ内接地配線が縦横
に配線されているので、例えば、上記の第１の実施の形
態とは逆に、横方向に配線されたチップ内電源配線及び
チップ内接地配線を利用し、電源用共通配線１３に対し
ては、あるチップ列の半導体集積回路チップ１２におい
ては、左辺側に設けた入力端子から接続配線１７を接続
し、また、接地用共通配線１４に対しては、右辺側に設
けた入力端子から接続配線１８を接続し、同じチップ列
の次の半導体集積回路チップ１２においては、電源用共
通配線１３に対しては、右辺側に設けた入力端子から接
続配線１７を接続し、また、接地用共通配線１４に対し
ては、左辺側に設けた入力端子から接続配線１８を接続
するというように、交互に反対の側から接続を取る。
いては、チップ内電源配線及びチップ内接地配線が縦横
に配線されているので、例えば、上記の第１の実施の形
態とは逆に、横方向に配線されたチップ内電源配線及び
チップ内接地配線を利用し、電源用共通配線１３に対し
ては、あるチップ列の半導体集積回路チップ１２におい
ては、左辺側に設けた入力端子から接続配線１７を接続
し、また、接地用共通配線１４に対しては、右辺側に設
けた入力端子から接続配線１８を接続し、同じチップ列
の次の半導体集積回路チップ１２においては、電源用共
通配線１３に対しては、右辺側に設けた入力端子から接
続配線１７を接続し、また、接地用共通配線１４に対し
ては、左辺側に設けた入力端子から接続配線１８を接続
するというように、交互に反対の側から接続を取る。
【００３４】一方、信号用共通配線１５及びデータ用共
通配線１６については、図３と同様に、あるチップ列の
半導体集積回路チップ１２においては、「天」側の入力
端子から接続配線１９を接続するとともに、「地」側の
入力端子から接続配線２０を接続し、次のチップ列の半
導体集積回路チップ１２においては、「地」側に設けた
入力端子から接続配線１９を接続するとともに、「天」
側の入力端子から接続配線２０を接続するというよう
に、交互に反対の側から接続を取る。
通配線１６については、図３と同様に、あるチップ列の
半導体集積回路チップ１２においては、「天」側の入力
端子から接続配線１９を接続するとともに、「地」側の
入力端子から接続配線２０を接続し、次のチップ列の半
導体集積回路チップ１２においては、「地」側に設けた
入力端子から接続配線１９を接続するとともに、「天」
側の入力端子から接続配線２０を接続するというよう
に、交互に反対の側から接続を取る。
【００３５】この様に、本発明の第２の実施の形態にお
いては、各共通配線は上下左右に１本ずつ敷設している
ので、共通配線の敷設に必要なスクライブ領域の幅を従
来の約１／４にすることができ、有効チップ数の減少を
より効果的に防止することができる。但し、上記の第１
の実施の形態に比べて各共通配線の敷設パターンが若干
複雑になる。
いては、各共通配線は上下左右に１本ずつ敷設している
ので、共通配線の敷設に必要なスクライブ領域の幅を従
来の約１／４にすることができ、有効チップ数の減少を
より効果的に防止することができる。但し、上記の第１
の実施の形態に比べて各共通配線の敷設パターンが若干
複雑になる。
【００３６】以上、本発明の各実施の形態を説明してき
たが、本発明は実施の形態に記載した構成・条件に限定
されるものではなく、各種の変更が可能である。例え
ば、共通配線は、電源、接地、信号、及び、Ｄａｔａの
４本にしているが、４本に限られるものではなく、回路
構成に応じて適宜増設しても良いものである。
たが、本発明は実施の形態に記載した構成・条件に限定
されるものではなく、各種の変更が可能である。例え
ば、共通配線は、電源、接地、信号、及び、Ｄａｔａの
４本にしているが、４本に限られるものではなく、回路
構成に応じて適宜増設しても良いものである。
【００３７】但し、電源用共通配線と接地用共通配線
は、どの様な回路構成の半導体集積回路装置においても
必要となり、また、通常は、バーン・イン・モードにエ
ントリさせるための信号を供給する信号用共通配線、及
び、複数のワード線を選択する場合に、内部の自己発生
電圧ではワード線電圧を供給できないので、外部からワ
ード線電圧を供給するＢＩ電圧用共通配線も必須となる
ので、最低限４本必要となり、この様な共通配線の数は
できるだけ増やしたくないので、将来的にも、全体の平
均値は４本乃至４本強になるものと考えられる。
は、どの様な回路構成の半導体集積回路装置においても
必要となり、また、通常は、バーン・イン・モードにエ
ントリさせるための信号を供給する信号用共通配線、及
び、複数のワード線を選択する場合に、内部の自己発生
電圧ではワード線電圧を供給できないので、外部からワ
ード線電圧を供給するＢＩ電圧用共通配線も必須となる
ので、最低限４本必要となり、この様な共通配線の数は
できるだけ増やしたくないので、将来的にも、全体の平
均値は４本乃至４本強になるものと考えられる。
【００３８】また、共通配線の本数が４本以上に増えた
場合にも、本数の均等配分よりもスクライブ領域の幅を
できるだけ狭くできる組合せを採用して、共通配線の敷
設パターンを決定することが望ましい。
場合にも、本数の均等配分よりもスクライブ領域の幅を
できるだけ狭くできる組合せを採用して、共通配線の敷
設パターンを決定することが望ましい。
【００３９】例えば、共通配線を５本とした場合、電流
が流れる電源用共通配線を相対的に太くする必要がある
ため、少なくとも、上記の第１の実施の形態のように横
方向に延びるスクライブ領域に沿って敷設する場合に
は、電源用共通配線を敷設する側は２本とし、他の側を
３本とし、また、上記の第２の実施の形態のように横方
向及び縦方向に延びるスクライブ領域に沿って敷設する
場合には、電源用共通配線を敷設する側は１本とし、他
の側を１本乃至２本とすることによって、スクライブ領
域の幅をできるだけ狭くすることができる。
が流れる電源用共通配線を相対的に太くする必要がある
ため、少なくとも、上記の第１の実施の形態のように横
方向に延びるスクライブ領域に沿って敷設する場合に
は、電源用共通配線を敷設する側は２本とし、他の側を
３本とし、また、上記の第２の実施の形態のように横方
向及び縦方向に延びるスクライブ領域に沿って敷設する
場合には、電源用共通配線を敷設する側は１本とし、他
の側を１本乃至２本とすることによって、スクライブ領
域の幅をできるだけ狭くすることができる。
【００４０】
【発明の効果】本発明によれば、同一の機能に対応する
入力端子を１つの半導体集積回路チップの少なくとも２
つの異なった辺に１個づつ設けているので、スクライブ
領域に敷設した試験用共通配線を隣接する半導体集積回
路チップ間で共有することができ、それによって、１つ
のスクライブ領域に敷設する共通配線の数を低減するこ
とができるので、有効チップ数を減ずることなくウェハ
状態におけるフル機能試験等を行うことができ、半導体
集積回路装置の製造コストの低減に寄与するところが大
きい。
入力端子を１つの半導体集積回路チップの少なくとも２
つの異なった辺に１個づつ設けているので、スクライブ
領域に敷設した試験用共通配線を隣接する半導体集積回
路チップ間で共有することができ、それによって、１つ
のスクライブ領域に敷設する共通配線の数を低減するこ
とができるので、有効チップ数を減ずることなくウェハ
状態におけるフル機能試験等を行うことができ、半導体
集積回路装置の製造コストの低減に寄与するところが大
きい。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の試験用共通配線の
概略的敷設パターンの説明図である。
概略的敷設パターンの説明図である。
【図３】本発明の第１の実施の形態の半導体集積回路チ
ップの拡大図である。
ップの拡大図である。
【図４】本発明の第２の実施の形態の試験用共通配線の
概略的敷設パターンの説明図である。
概略的敷設パターンの説明図である。
【図５】従来の試験用共通配線の概略的敷設パターンの
説明図である。
説明図である。
１ スクライブ領域 ２ 半導体チップ ３ 共通配線 ４ 共通配線 ５ 共通配線 ６ 共通配線 ７ 入力端子 ８ 入力端子 ９ 入力端子 １０ 入力端子 １１ 半導体ウェハ １２ 半導体集積回路チップ １３ 電源用共通配線 １４ 接地用共通配線 １５ 信号用共通配線 １６ データ用共通配線 １７ 接続配線 １８ 接続配線 １９ 接続配線 ２０ 接続配線 ２１ チップ内電源配線 ２２ チップ内接地配線 ２３ 信号用レシーバ回路 ２４ データ用レシーバ回路 ２５ 信号用レシーバ回路 ２６ データ用レシーバ回路 ３１ 半導体ウェハ ３２ 半導体集積回路チップ ３３ 電源用共通配線 ３４ 接地用共通配線 ３５ 信号用共通配線 ３６ データ用共通配線
Claims (4)
- 【請求項１】 ウェハ状態の各半導体チップの所定の機
能に対応する入力端子を、スクライブ領域に敷設した所
定の機能に対応する共通配線に接続することにより、前
記複数の半導体チップに同時に信号或いは電圧の少なく
とも一方を供給する半導体集積回路装置において、前記
各半導体チップに前記所定の同一の機能に対応する入力
端子を複数個設けたことを特徴とする半導体集積回路装
置。 - 【請求項２】 上記スクライブ領域に敷設した共通配線
の延在方向に平行に配置された複数の半導体チップから
なる複数のチップ列において、１チップ列おきに前記各
半導体チップの同じ位置に配置された上記所定の機能に
対応する入力端子が、上記所定の機能に対応する共通配
線に接続されていることを特徴とする請求項１記載の半
導体集積回路装置。 - 【請求項３】 上記１つのスクライブ領域に敷設された
共通配線が２本であり、また、上記所定の同一の機能に
対応する入力端子が、前記スクライブ領域に面した２辺
に沿って１個づつ設けられていることを特徴とする請求
項２記載の半導体集積回路装置。 - 【請求項４】 上記１つのスクライブ領域に敷設された
共通配線が１本であり、また、上記所定の同一の機能に
対応する入力端子が、上記各半導体チップの互いに対向
する２つの辺に沿って１個づつ設けられていることを特
徴とする請求項２記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13660798A JPH11330176A (ja) | 1998-05-19 | 1998-05-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13660798A JPH11330176A (ja) | 1998-05-19 | 1998-05-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330176A true JPH11330176A (ja) | 1999-11-30 |
Family
ID=15179261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13660798A Withdrawn JPH11330176A (ja) | 1998-05-19 | 1998-05-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330176A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10146176A1 (de) * | 2001-09-19 | 2003-04-10 | Infineon Technologies Ag | Verfahren zur Umverdrahtung von Pads beim Waferlevel-Package |
| EP1328016A3 (en) * | 2002-01-11 | 2004-02-04 | NEC Electronics Corporation | Wafer-level test of integrated circuits |
| JP2007266078A (ja) * | 2006-03-27 | 2007-10-11 | Fujitsu Ltd | 半導体装置、チップ・オン・チップ構造の半導体装置及び半導体装置の製造方法 |
| WO2010110233A1 (ja) * | 2009-03-24 | 2010-09-30 | 日本電気株式会社 | 半導体ウェハ及び半導体装置の製造方法 |
-
1998
- 1998-05-19 JP JP13660798A patent/JPH11330176A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10146176A1 (de) * | 2001-09-19 | 2003-04-10 | Infineon Technologies Ag | Verfahren zur Umverdrahtung von Pads beim Waferlevel-Package |
| US6867479B2 (en) | 2001-09-19 | 2005-03-15 | Infineon Technologies Ag | Method for rewiring pads in a wafer-level package |
| DE10146176B4 (de) * | 2001-09-19 | 2009-04-02 | Qimonda Ag | Verfahren zur Umverdrahtung von Pads bei einem Waferlevel-Package, Waferlevel-Package und Halbleiterchip |
| EP1328016A3 (en) * | 2002-01-11 | 2004-02-04 | NEC Electronics Corporation | Wafer-level test of integrated circuits |
| US6900655B2 (en) | 2002-01-11 | 2005-05-31 | Nec Electronics Corporation | Determination of whether integrated circuit is acceptable or not in wafer-level burn-in test |
| JP2007266078A (ja) * | 2006-03-27 | 2007-10-11 | Fujitsu Ltd | 半導体装置、チップ・オン・チップ構造の半導体装置及び半導体装置の製造方法 |
| WO2010110233A1 (ja) * | 2009-03-24 | 2010-09-30 | 日本電気株式会社 | 半導体ウェハ及び半導体装置の製造方法 |
| JP5451747B2 (ja) * | 2009-03-24 | 2014-03-26 | 日本電気株式会社 | 半導体ウェハ及び半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050802 |