JPH11330257A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11330257A JPH11330257A JP10153819A JP15381998A JPH11330257A JP H11330257 A JPH11330257 A JP H11330257A JP 10153819 A JP10153819 A JP 10153819A JP 15381998 A JP15381998 A JP 15381998A JP H11330257 A JPH11330257 A JP H11330257A
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- H10P74/23—Testing or measuring during manufacture or treatment of wafers, substrates or devices characterised by multiple measurements, corrections, marking or sorting processes
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H—ELECTRICITY
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】 高密度実装が可能な半導体装置を製造する際
の不良率を低減することができ、しかも工程の簡略化が
可能な半導体装置およびその製造方法を提供すること。 【解決手段】 半導体ウエハ２に異種類の複数の半導体
チップ１（プロセッサチップ１ａ、メモリチップ１ｂ）
を複数個形成した状態で、各半導体チップ１の良否検査
を行い、良品と判定された各半導体チップ１を、互いに
隣接するプロセッサチップ１ａとメモリチップ１ｂとが
つながった状態を１セットとして半導体ウエハ２から切
り出して半導体装置が製造される。その後、この半導体
装置が基板４に実装されて半導体モジュール１０が製造
される。
の不良率を低減することができ、しかも工程の簡略化が
可能な半導体装置およびその製造方法を提供すること。 【解決手段】 半導体ウエハ２に異種類の複数の半導体
チップ１（プロセッサチップ１ａ、メモリチップ１ｂ）
を複数個形成した状態で、各半導体チップ１の良否検査
を行い、良品と判定された各半導体チップ１を、互いに
隣接するプロセッサチップ１ａとメモリチップ１ｂとが
つながった状態を１セットとして半導体ウエハ２から切
り出して半導体装置が製造される。その後、この半導体
装置が基板４に実装されて半導体モジュール１０が製造
される。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ基板やマザ
ーボードなどに実装可能な半導体装置およびその製造方
法に関する。
ーボードなどに実装可能な半導体装置およびその製造方
法に関する。
【０００２】
【従来の技術】半導体ウエハから切り出されたメモリチ
ップ等の半導体チップは、パッケージングされた状態で
プリント基板等に実装されるのが一般的である。ところ
が、パッケージの外形寸法は、各種の半導体チップ自体
のサイズに比べてかなり大きいため、プリント基板等に
実装可能なパッケージの数等には一定の制限がある。
ップ等の半導体チップは、パッケージングされた状態で
プリント基板等に実装されるのが一般的である。ところ
が、パッケージの外形寸法は、各種の半導体チップ自体
のサイズに比べてかなり大きいため、プリント基板等に
実装可能なパッケージの数等には一定の制限がある。
【０００３】一方、最近では、複数の半導体チップを基
板上に実装したマルチチップモジュール（ＭＣＭ）が普
及しつつある。このマルチチップモジュールを用いるこ
とにより、実装面積の小型化およびこれに伴う軽量
化、高密度配線およびベアチップ実装による高性能・
高速化、高信頼性の確保等が可能になる。
板上に実装したマルチチップモジュール（ＭＣＭ）が普
及しつつある。このマルチチップモジュールを用いるこ
とにより、実装面積の小型化およびこれに伴う軽量
化、高密度配線およびベアチップ実装による高性能・
高速化、高信頼性の確保等が可能になる。
【０００４】
【発明が解決しようとする課題】ところで、上述した高
密度実装が可能なマルチチップモジュールにおいては、
複数の半導体チップを１つの基板上に実装するため、各
半導体チップの不良率が累積されてモジュール全体とし
ての不良率が大きくなる。例えば、２個の半導体チップ
を１つのモジュール基板に実装する場合には、１つの半
導体チップが不良であってもモジュール全体の不良とな
る。したがって、不良となった半導体チップを交換する
リペア作業を行ったり、このモジュール全体を不良品と
して廃棄する等の処置を施す必要があり、歩留まりが悪
く、しかも無駄が多かった。また、複数の半導体チップ
を１つの基板上に実装する場合には、それぞれの半導体
チップを１個ずつ基板に実装するため、製造工程が複雑
になっていた。
密度実装が可能なマルチチップモジュールにおいては、
複数の半導体チップを１つの基板上に実装するため、各
半導体チップの不良率が累積されてモジュール全体とし
ての不良率が大きくなる。例えば、２個の半導体チップ
を１つのモジュール基板に実装する場合には、１つの半
導体チップが不良であってもモジュール全体の不良とな
る。したがって、不良となった半導体チップを交換する
リペア作業を行ったり、このモジュール全体を不良品と
して廃棄する等の処置を施す必要があり、歩留まりが悪
く、しかも無駄が多かった。また、複数の半導体チップ
を１つの基板上に実装する場合には、それぞれの半導体
チップを１個ずつ基板に実装するため、製造工程が複雑
になっていた。
【０００５】本発明は、このような点に鑑みて創作され
たものであり、その目的は、高密度実装が可能な半導体
装置を製造する際の不良率を低減することができ、しか
も工程の簡略化が可能な半導体装置およびその製造方法
を提供することにある。
たものであり、その目的は、高密度実装が可能な半導体
装置を製造する際の不良率を低減することができ、しか
も工程の簡略化が可能な半導体装置およびその製造方法
を提供することにある。
【０００６】
【課題を解決するための手段】上述した課題を解決する
ために、本発明では、半導体ウエハに複数の異種類の半
導体チップを形成した後に、あるいはこれらの半導体チ
ップに対して配線、樹脂封止、端子形成を行った後に、
各半導体チップの良否検査を行い、その結果に応じて所
定の複数個を単位として半導体チップを切り分けること
により半導体装置が形成される。良否検査の結果に応じ
て半導体チップの切り分けを行っているため、複数個の
半導体チップによって構成される高密度実装が可能な半
導体装置を製造したときに、その中の一部の半導体チッ
プが不良品であるために半導体装置全体が不良品になる
ということがなく、半導体装置を製造する際の不良率を
低減することができる。また、複数個の半導体チップか
らなる半導体装置をその後の工程で用いることができる
ため、単一の半導体チップからなる半導体装置を複数個
組み合わせて用いる場合に比べて、その後の工程を簡略
化することができる。
ために、本発明では、半導体ウエハに複数の異種類の半
導体チップを形成した後に、あるいはこれらの半導体チ
ップに対して配線、樹脂封止、端子形成を行った後に、
各半導体チップの良否検査を行い、その結果に応じて所
定の複数個を単位として半導体チップを切り分けること
により半導体装置が形成される。良否検査の結果に応じ
て半導体チップの切り分けを行っているため、複数個の
半導体チップによって構成される高密度実装が可能な半
導体装置を製造したときに、その中の一部の半導体チッ
プが不良品であるために半導体装置全体が不良品になる
ということがなく、半導体装置を製造する際の不良率を
低減することができる。また、複数個の半導体チップか
らなる半導体装置をその後の工程で用いることができる
ため、単一の半導体チップからなる半導体装置を複数個
組み合わせて用いる場合に比べて、その後の工程を簡略
化することができる。
【０００７】特に、半導体ウエハに形成された各半導体
チップに対して配線、樹脂封止、端子形成からなる実装
工程を実施することにより、各半導体チップを個別に切
り分けた後にこの実装工程を実施する場合に比べてさら
なる工程の簡略化が可能になる。
チップに対して配線、樹脂封止、端子形成からなる実装
工程を実施することにより、各半導体チップを個別に切
り分けた後にこの実装工程を実施する場合に比べてさら
なる工程の簡略化が可能になる。
【０００８】
【発明の実施の形態】（第１の実施形態）以下、本発明
を適用した第１の実施形態の半導体装置について、図面
を参照しながら具体的に説明する。図１は、本実施形態
の半導体装置の製造工程を示す図である。
を適用した第１の実施形態の半導体装置について、図面
を参照しながら具体的に説明する。図１は、本実施形態
の半導体装置の製造工程を示す図である。
【０００９】まず、図１（ａ）および（ｂ）に示すよう
に、例えばシリコン単結晶の薄片である半導体ウエハ２
を導入し、この半導体ウエハ２に２種類の半導体チップ
１を形成する（第１の工程）。例えば、２種類の半導体
チップ１の一方をプロセッサチップ１ａとし、他方をメ
モリチップ１ｂとする。図１（ｂ）の点線で囲まれた空
白の領域がプロセッサチップ１ａを示しており、斜線の
領域がメモリチップ１ｂを示している。図１（ｂ）に示
すように、半導体ウエハ２に複数の半導体チップ１を形
成する際は、プロセッサチップ１ａとメモリチップ１ｂ
が互いに四方に隣り合うように配置される。
に、例えばシリコン単結晶の薄片である半導体ウエハ２
を導入し、この半導体ウエハ２に２種類の半導体チップ
１を形成する（第１の工程）。例えば、２種類の半導体
チップ１の一方をプロセッサチップ１ａとし、他方をメ
モリチップ１ｂとする。図１（ｂ）の点線で囲まれた空
白の領域がプロセッサチップ１ａを示しており、斜線の
領域がメモリチップ１ｂを示している。図１（ｂ）に示
すように、半導体ウエハ２に複数の半導体チップ１を形
成する際は、プロセッサチップ１ａとメモリチップ１ｂ
が互いに四方に隣り合うように配置される。
【００１０】図２は、半導体ウエハ２に形成される半導
体チップ１の概略を示す図である。図２に示すように、
半導体チップ１は、所定の大きさの半導体ウエハ２と、
この半導体ウエハ２の表面に形成される複数のチップ用
パッド３とを含んで構成される。チップ用パッド３は、
半導体チップ１が実装される基板との電気的接続を行う
ための接続端子である。なお、図２には半導体チップ１
のほぼ中央に一列にチップ用パッド３が形成された場合
を示したが、チップ用パッド３の配列数および配置位置
は、半導体チップ１の種類によって適宜変更される。
体チップ１の概略を示す図である。図２に示すように、
半導体チップ１は、所定の大きさの半導体ウエハ２と、
この半導体ウエハ２の表面に形成される複数のチップ用
パッド３とを含んで構成される。チップ用パッド３は、
半導体チップ１が実装される基板との電気的接続を行う
ための接続端子である。なお、図２には半導体チップ１
のほぼ中央に一列にチップ用パッド３が形成された場合
を示したが、チップ用パッド３の配列数および配置位置
は、半導体チップ１の種類によって適宜変更される。
【００１１】このようにして半導体ウエハ２に複数の半
導体チップ１が形成された状態で、次に、半導体チップ
１のそれぞれについて良否検査を行う（第２の工程）。
例えば、各半導体チップ１に形成されたチップ用パッド
３に検査用プローブを押圧して電気的に接触させること
により、各種の機能試験を実施する。各半導体チップ１
の良否検査を半導体ウエハ２の全体を単位として行うこ
とにより、すなわち、半導体ウエハ２に形成された複数
の半導体チップ１の良否検査を一度に行うことにより、
検査効率の向上を図っている。
導体チップ１が形成された状態で、次に、半導体チップ
１のそれぞれについて良否検査を行う（第２の工程）。
例えば、各半導体チップ１に形成されたチップ用パッド
３に検査用プローブを押圧して電気的に接触させること
により、各種の機能試験を実施する。各半導体チップ１
の良否検査を半導体ウエハ２の全体を単位として行うこ
とにより、すなわち、半導体ウエハ２に形成された複数
の半導体チップ１の良否検査を一度に行うことにより、
検査効率の向上を図っている。
【００１２】次に、第２の工程における良否検査の結果
に基づいて、図１（ｃ）に示すように、良品と判定され
た各半導体チップ１を、隣り合った１個のプロセッサチ
ップ１ａと１個のメモリチップ１ｂとを組み合わせた２
個を１セットとして切り分ける（第３の工程）。
に基づいて、図１（ｃ）に示すように、良品と判定され
た各半導体チップ１を、隣り合った１個のプロセッサチ
ップ１ａと１個のメモリチップ１ｂとを組み合わせた２
個を１セットとして切り分ける（第３の工程）。
【００１３】図３は、半導体ウエハ２に形成された複数
の半導体チップ１の切り分け方法の一例を示す図であ
る。図３（ａ）は、上述した第２の工程における半導体
ウエハ２に形成された各半導体チップ１の良否検査の結
果を示す図であり、○印は良品と判定された１個の半導
体チップ１を、×印は不良品と判定された１個の半導体
チップ１をそれぞれ示している。また、図３（ｂ）は、
図３（ａ）において良品と判定された半導体チップ１を
どのように切り分けるかを示す図であり、実線で囲まれ
た範囲が切り分けの単位を示している。上述したよう
に、各半導体チップ１は、１個のプロセッサチップ１ａ
と１個のメモリチップ１ｂとが組み合わされて切り分け
られる。したがって、図３（ｂ）に示すように、良品と
判定された互いに隣り合ったプロセッサチップ１ａとメ
モリ用チップ１ｂとの組み合わせ方を工夫して切り分け
ることにより、プロセッサチップ１ａとメモリ用チップ
１ｂとがつながった状態の半導体装置が製造される。
の半導体チップ１の切り分け方法の一例を示す図であ
る。図３（ａ）は、上述した第２の工程における半導体
ウエハ２に形成された各半導体チップ１の良否検査の結
果を示す図であり、○印は良品と判定された１個の半導
体チップ１を、×印は不良品と判定された１個の半導体
チップ１をそれぞれ示している。また、図３（ｂ）は、
図３（ａ）において良品と判定された半導体チップ１を
どのように切り分けるかを示す図であり、実線で囲まれ
た範囲が切り分けの単位を示している。上述したよう
に、各半導体チップ１は、１個のプロセッサチップ１ａ
と１個のメモリチップ１ｂとが組み合わされて切り分け
られる。したがって、図３（ｂ）に示すように、良品と
判定された互いに隣り合ったプロセッサチップ１ａとメ
モリ用チップ１ｂとの組み合わせ方を工夫して切り分け
ることにより、プロセッサチップ１ａとメモリ用チップ
１ｂとがつながった状態の半導体装置が製造される。
【００１４】次に、図１（ｄ）に示すように、切り分け
たプロセッサチップ１ａとメモリ用チップ１ｂを基板４
に実装して、最終的に、半導体モジュール１０を完成さ
せる（第４の工程）。基板４への実装方法としては、半
導体チップ１に形成されたチップ用パッド３と基板４に
形成された電極（図示せず）とをボンディングワイヤを
用いて接続する。
たプロセッサチップ１ａとメモリ用チップ１ｂを基板４
に実装して、最終的に、半導体モジュール１０を完成さ
せる（第４の工程）。基板４への実装方法としては、半
導体チップ１に形成されたチップ用パッド３と基板４に
形成された電極（図示せず）とをボンディングワイヤを
用いて接続する。
【００１５】このように、半導体ウエハ２に２種類の半
導体チップ１を複数個形成し、これらの半導体チップ１
のうち、良否検査によって良品であると判定されたもの
のみを組み合わせて切り分けて半導体モジュール１０が
製造されるため、半導体モジュール１０に含まれる一方
の半導体チップ１が不良品であるために半導体モジュー
ル１０全体が不良品となってしまうことがなく、半導体
モジュール１０の製造の際の不良率を低減することがで
きる。
導体チップ１を複数個形成し、これらの半導体チップ１
のうち、良否検査によって良品であると判定されたもの
のみを組み合わせて切り分けて半導体モジュール１０が
製造されるため、半導体モジュール１０に含まれる一方
の半導体チップ１が不良品であるために半導体モジュー
ル１０全体が不良品となってしまうことがなく、半導体
モジュール１０の製造の際の不良率を低減することがで
きる。
【００１６】特に、本実施形態では、プロセッサチップ
１ａとメモリチップ１ｂとがつながった状態で切り出さ
れるが、隣接するプロセッサチップ１ａとメモリチップ
１ｂとの組み合わせを良否試験の結果に基づいて自由に
決めることができる。したがって、各プロセッサチップ
１ａは、隣り合う１個のメモリチップ１ｂが不良品であ
っても、隣り合う他のメモリチップ１ｂと組み合わせる
ことができる。同様に、各メモリ用チップ１ｂは、隣り
合う１個のプロセッサチップ１ａが不良品であっても、
隣り合う他のプロセッサチップａｂと組み合わせること
ができる。このため、プロセッサチップ１ａとメモリチ
ップ１ｂとの組み合わせを工夫することにより、１枚の
半導体ウエハ２から、２つの半導体チップ１の組み合わ
せである半導体装置をより多く製造することができる。
１ａとメモリチップ１ｂとがつながった状態で切り出さ
れるが、隣接するプロセッサチップ１ａとメモリチップ
１ｂとの組み合わせを良否試験の結果に基づいて自由に
決めることができる。したがって、各プロセッサチップ
１ａは、隣り合う１個のメモリチップ１ｂが不良品であ
っても、隣り合う他のメモリチップ１ｂと組み合わせる
ことができる。同様に、各メモリ用チップ１ｂは、隣り
合う１個のプロセッサチップ１ａが不良品であっても、
隣り合う他のプロセッサチップａｂと組み合わせること
ができる。このため、プロセッサチップ１ａとメモリチ
ップ１ｂとの組み合わせを工夫することにより、１枚の
半導体ウエハ２から、２つの半導体チップ１の組み合わ
せである半導体装置をより多く製造することができる。
【００１７】また、半導体モジュール１０は、半導体ウ
エハ２に形成されたプロセッサチップ１ａとメモリチッ
プ１ｂをまとめて切り出したものが実装されている。す
なわち、複数の半導体チップ１が互いにつながった状態
で実装されるため、半導体ウエハ２からプロセッサチッ
プ１ａとメモリチップ１ｂを１個ずつ切り出し、それら
を間隔をとって実装して半導体モジュールを形成する場
合と比較すると、高密度実装による部品の小型化が可能
になる。また、一度に複数の半導体チップ１を実装する
ことができるため、製造工程を簡略化することが可能と
なる。
エハ２に形成されたプロセッサチップ１ａとメモリチッ
プ１ｂをまとめて切り出したものが実装されている。す
なわち、複数の半導体チップ１が互いにつながった状態
で実装されるため、半導体ウエハ２からプロセッサチッ
プ１ａとメモリチップ１ｂを１個ずつ切り出し、それら
を間隔をとって実装して半導体モジュールを形成する場
合と比較すると、高密度実装による部品の小型化が可能
になる。また、一度に複数の半導体チップ１を実装する
ことができるため、製造工程を簡略化することが可能と
なる。
【００１８】（第２の実施形態）次に、本発明を適用し
た第２の実施形態の半導体モジュールについて説明す
る。本実施形態の半導体モジュールは、チップサイズパ
ッケージ（ＣＳＰ；Chip Size Package ）実装技術によ
って製造される。図４は、本実施形態の半導体モジュー
ルの製造工程を示す図である。
た第２の実施形態の半導体モジュールについて説明す
る。本実施形態の半導体モジュールは、チップサイズパ
ッケージ（ＣＳＰ；Chip Size Package ）実装技術によ
って製造される。図４は、本実施形態の半導体モジュー
ルの製造工程を示す図である。
【００１９】まず、図４（ａ）および（ｂ）に示すよう
に、半導体ウエハ１２を導入し、この半導体ウエハ１２
に複数の半導体チップ１１（例えばプロセッサチップ１
１ａおよびメモリチップ１１ｂ）を形成する（第１の工
程）。図４（ｂ）の点線で囲まれた空白領域はプロセッ
サチップ１１ａを示しており、斜線領域はメモリチップ
１１ｂを示している。半導体ウエハ１２に複数の半導体
チップ１１を形成する際は、プロセッサチップ１１ａと
メモリチップ１１ｂとが互いに四方に隣り合うように形
成する。次に、複数の半導体チップ１１が形成された状
態の半導体ウエハ１２全体を対象として、図４（ｃ）に
示すように、配線と樹脂封止を行った後に端子を形成す
るＣＳＰ実装を行う（第２の工程）。
に、半導体ウエハ１２を導入し、この半導体ウエハ１２
に複数の半導体チップ１１（例えばプロセッサチップ１
１ａおよびメモリチップ１１ｂ）を形成する（第１の工
程）。図４（ｂ）の点線で囲まれた空白領域はプロセッ
サチップ１１ａを示しており、斜線領域はメモリチップ
１１ｂを示している。半導体ウエハ１２に複数の半導体
チップ１１を形成する際は、プロセッサチップ１１ａと
メモリチップ１１ｂとが互いに四方に隣り合うように形
成する。次に、複数の半導体チップ１１が形成された状
態の半導体ウエハ１２全体を対象として、図４（ｃ）に
示すように、配線と樹脂封止を行った後に端子を形成す
るＣＳＰ実装を行う（第２の工程）。
【００２０】図５は、ＣＳＰ実装された半導体チップ１
１の拡大断面図である。図５に示すように、ＣＳＰ実装
された半導体チップ１１は、半導体ウエハ１２、配線パ
ターン１３、ビア・ポスト１４、バリヤ・メタル１５、
樹脂層１６、半田ボール１７を含んで構成される。
１の拡大断面図である。図５に示すように、ＣＳＰ実装
された半導体チップ１１は、半導体ウエハ１２、配線パ
ターン１３、ビア・ポスト１４、バリヤ・メタル１５、
樹脂層１６、半田ボール１７を含んで構成される。
【００２１】配線パターン１３は、半導体ウエハ１２の
表面に形成された金属薄膜をレジストで加工した後、電
解メッキ処理を施すことにより形成される。ビア・ポス
ト１４は、配線パターン１３に接続されており、その頂
上部にはバリヤ・メタル１５が形成される。樹脂層１６
は、半導体ウエハ１２の表面を封止している。樹脂層１
６は、ビア・ポスト１４の高さとほぼ等しい厚さを有し
ており、樹脂封止したときにバリヤ・メタル１５が外部
に露出するようになっている。半田ボール１７は、半導
体チップ１１が実装される基板との電気的接続を行うた
めの接続端子である。
表面に形成された金属薄膜をレジストで加工した後、電
解メッキ処理を施すことにより形成される。ビア・ポス
ト１４は、配線パターン１３に接続されており、その頂
上部にはバリヤ・メタル１５が形成される。樹脂層１６
は、半導体ウエハ１２の表面を封止している。樹脂層１
６は、ビア・ポスト１４の高さとほぼ等しい厚さを有し
ており、樹脂封止したときにバリヤ・メタル１５が外部
に露出するようになっている。半田ボール１７は、半導
体チップ１１が実装される基板との電気的接続を行うた
めの接続端子である。
【００２２】このようにして半導体ウエハ１２に形成さ
れた複数の半導体チップ１１がＣＳＰ実装された状態
で、次に、各半導体チップ１１の良否検査を行う（第３
の工程）。例えば、各半導体チップ１１に対応して形成
された半田ボール１７に検査用プローブを押圧して電気
的に接触させることにより、各種の機能試験を実施す
る。半導体チップ１１の良否検査を半導体ウエハ１２の
全体を単位として行うことにより、すなわち、半導体ウ
エハ１２に形成された複数の半導体チップ１１の良否検
査を一度に行うことにより、検査効率の向上を図ってい
る。
れた複数の半導体チップ１１がＣＳＰ実装された状態
で、次に、各半導体チップ１１の良否検査を行う（第３
の工程）。例えば、各半導体チップ１１に対応して形成
された半田ボール１７に検査用プローブを押圧して電気
的に接触させることにより、各種の機能試験を実施す
る。半導体チップ１１の良否検査を半導体ウエハ１２の
全体を単位として行うことにより、すなわち、半導体ウ
エハ１２に形成された複数の半導体チップ１１の良否検
査を一度に行うことにより、検査効率の向上を図ってい
る。
【００２３】次に、第３の工程における良否検査の結果
に基づいて、図４（ｄ）に示すように、良品と判定され
たＣＳＰ実装後の各半導体チップ１１が、プロセッサチ
ップ１１ａとメモリチップ１１ｂとを組み合わせたもの
を１セットとした半導体装置として切り分けることによ
り、最終的に、半導体モジュール２０を完成させる（第
４の工程）。具体的な切り分け方法は、上述した第１の
実施形態において、図３に示した切り分け方法が適用さ
れる。
に基づいて、図４（ｄ）に示すように、良品と判定され
たＣＳＰ実装後の各半導体チップ１１が、プロセッサチ
ップ１１ａとメモリチップ１１ｂとを組み合わせたもの
を１セットとした半導体装置として切り分けることによ
り、最終的に、半導体モジュール２０を完成させる（第
４の工程）。具体的な切り分け方法は、上述した第１の
実施形態において、図３に示した切り分け方法が適用さ
れる。
【００２４】このように、半導体ウエハ１２に異種類の
半導体チップ１１を複数個形成した後にＣＳＰ実装を行
い、ＣＳＰ実装後の各半導体チップ１１のうち、良否検
査によって良品であると判定されたもののみを切り分け
て半導体装置としての半導体モジュール２０が製造され
るため、半導体モジュール２０に含まれる２個の半導体
チップ１１（プロセッサチップ１１ａ、メモリチップ１
１ｂ）の少なくとも一方が不良品であるために半導体モ
ジュール２０全体が不良品となってしまうことがなく、
半導体モジュール２０を製造する際の不良率を低減する
ことができる。
半導体チップ１１を複数個形成した後にＣＳＰ実装を行
い、ＣＳＰ実装後の各半導体チップ１１のうち、良否検
査によって良品であると判定されたもののみを切り分け
て半導体装置としての半導体モジュール２０が製造され
るため、半導体モジュール２０に含まれる２個の半導体
チップ１１（プロセッサチップ１１ａ、メモリチップ１
１ｂ）の少なくとも一方が不良品であるために半導体モ
ジュール２０全体が不良品となってしまうことがなく、
半導体モジュール２０を製造する際の不良率を低減する
ことができる。
【００２５】また、半導体モジュール２０は、半導体ウ
エハ１２からプロセッサチップ１１ａとメモリチップ１
１ｂとを１セットとしてまとめて切り出したものが用い
られる。このため、半導体ウエハ１２から、プロセッサ
チップ１１ａとメモリチップ１１ｂを別々に切り出した
後にそれらの間の間隔をとって実装して半導体モジュー
ルを形成する場合と比較すると、高密度実装による部品
の小型化が可能になる。特に、ＣＳＰ実装を行っている
ため、実装面積が最小になる。また、良否パターンに基
づいて各半導体チップ１１の切り出しが行われるため、
多数個取りの半導体モジュール２０を効率よく製造する
ことができる。
エハ１２からプロセッサチップ１１ａとメモリチップ１
１ｂとを１セットとしてまとめて切り出したものが用い
られる。このため、半導体ウエハ１２から、プロセッサ
チップ１１ａとメモリチップ１１ｂを別々に切り出した
後にそれらの間の間隔をとって実装して半導体モジュー
ルを形成する場合と比較すると、高密度実装による部品
の小型化が可能になる。特に、ＣＳＰ実装を行っている
ため、実装面積が最小になる。また、良否パターンに基
づいて各半導体チップ１１の切り出しが行われるため、
多数個取りの半導体モジュール２０を効率よく製造する
ことができる。
【００２６】本発明は、上記実施形態に限定されるもの
ではなく、本発明の要旨の範囲内で種々の変形実施が可
能である。例えば、上述した第１の実施形態の半導体ウ
エハ２に含まれるプロセッサチップ１ａとメモリチップ
１ｂは、対応する端子同士を配線によって相互に接続す
るようにしてもよい。例えば、プロセッサチップ１ａと
メモリチップ１ｂのそれぞれの電源端子には共通の電源
電圧が印加され、それぞれのクロック端子には共通の動
作クロック信号が入力される。同じ電圧が印加される端
子同士あるいは同じ信号が入力される信号同士を各半導
体チップ１を形成する際に接続しておいて、２個の半導
体チップ１がつながった状態で切り出された半導体装置
では、２個の半導体チップ１の中のいずれか一方に対し
て、共通の電圧を印加し、あるいは共通の信号を入力す
るようにする。このように、各半導体チップ１の内部で
相互に配線を行うことにより、複数の半導体チップ１と
これを実装する基板４との間の配線量を減らすことがで
き、実装工程の簡略化が可能になる。
ではなく、本発明の要旨の範囲内で種々の変形実施が可
能である。例えば、上述した第１の実施形態の半導体ウ
エハ２に含まれるプロセッサチップ１ａとメモリチップ
１ｂは、対応する端子同士を配線によって相互に接続す
るようにしてもよい。例えば、プロセッサチップ１ａと
メモリチップ１ｂのそれぞれの電源端子には共通の電源
電圧が印加され、それぞれのクロック端子には共通の動
作クロック信号が入力される。同じ電圧が印加される端
子同士あるいは同じ信号が入力される信号同士を各半導
体チップ１を形成する際に接続しておいて、２個の半導
体チップ１がつながった状態で切り出された半導体装置
では、２個の半導体チップ１の中のいずれか一方に対し
て、共通の電圧を印加し、あるいは共通の信号を入力す
るようにする。このように、各半導体チップ１の内部で
相互に配線を行うことにより、複数の半導体チップ１と
これを実装する基板４との間の配線量を減らすことがで
き、実装工程の簡略化が可能になる。
【００２７】但し、隣接する各半導体チップ１をどのよ
うに組み合わせて切り出すかは、良否検査を行うまでわ
からないため、図６に示すように、隣接する全ての半導
体チップ１同士の対応する端子同士を相互に配線してお
くことが好ましい。また、一例として電源端子やクロッ
ク端子を相互に接続する場合を説明したがその他の端子
を相互に接続するようにしてもよい。
うに組み合わせて切り出すかは、良否検査を行うまでわ
からないため、図６に示すように、隣接する全ての半導
体チップ１同士の対応する端子同士を相互に配線してお
くことが好ましい。また、一例として電源端子やクロッ
ク端子を相互に接続する場合を説明したがその他の端子
を相互に接続するようにしてもよい。
【００２８】また、上述した第１の実施形態では、２個
の半導体チップ１がつながった状態の半導体装置を製造
し、さらにこれを基板４上に実装して半導体モジュール
１０を形成したが、２個の半導体チップ１からなる半導
体装置をパーソナルコンピュータのマザーボード等に直
接実装するようにしてもよい。
の半導体チップ１がつながった状態の半導体装置を製造
し、さらにこれを基板４上に実装して半導体モジュール
１０を形成したが、２個の半導体チップ１からなる半導
体装置をパーソナルコンピュータのマザーボード等に直
接実装するようにしてもよい。
【００２９】また、上述した各実施形態では、２個の異
種類の半導体チップ１や１１を組み合わせて半導体装置
を形成したが、それ以上（例えば４個）の異種類の半導
体チップ１や１１を組み合わせるようにしてもよい。こ
の場合に、必ずしも全部の半導体チップの種類が異なる
必要はなく、少なくとも２種類の半導体チップが組み合
わされる。また、異種類の半導体チップの組み合わせに
は、種類の異なるメモリチップ（ＤＲＡＭとフラッシュ
メモリ等）を組み合わせる場合や、同じＤＲＡＭであっ
てビット構成や容量が異なるものを組み合わせる場合も
含まれる。
種類の半導体チップ１や１１を組み合わせて半導体装置
を形成したが、それ以上（例えば４個）の異種類の半導
体チップ１や１１を組み合わせるようにしてもよい。こ
の場合に、必ずしも全部の半導体チップの種類が異なる
必要はなく、少なくとも２種類の半導体チップが組み合
わされる。また、異種類の半導体チップの組み合わせに
は、種類の異なるメモリチップ（ＤＲＡＭとフラッシュ
メモリ等）を組み合わせる場合や、同じＤＲＡＭであっ
てビット構成や容量が異なるものを組み合わせる場合も
含まれる。
【００３０】
【発明の効果】上述したように、本発明によれば、良否
検査の結果に応じて所定の複数個を単位として半導体チ
ップを切り分けているため、複数個の半導体チップによ
って構成される高密度実装が可能な半導体装置を製造し
たときに、その中の一部の半導体チップが不良品である
ために半導体装置全体が不良品になるということがな
く、半導体装置を製造する際の不良率を低減することが
できる。また、複数個の半導体チップからなる半導体装
置をその後の工程で用いることができるため、単一の半
導体チップからなる半導体装置を複数個組み合わせて用
いる場合に比べて、その後の工程を簡略化することがで
きる。
検査の結果に応じて所定の複数個を単位として半導体チ
ップを切り分けているため、複数個の半導体チップによ
って構成される高密度実装が可能な半導体装置を製造し
たときに、その中の一部の半導体チップが不良品である
ために半導体装置全体が不良品になるということがな
く、半導体装置を製造する際の不良率を低減することが
できる。また、複数個の半導体チップからなる半導体装
置をその後の工程で用いることができるため、単一の半
導体チップからなる半導体装置を複数個組み合わせて用
いる場合に比べて、その後の工程を簡略化することがで
きる。
【図１】第１の実施形態の半導体モジュールの製造工程
を示す図である。
を示す図である。
【図２】半導体ウエハに形成される半導体チップの概略
を示す図である。
を示す図である。
【図３】半導体ウエハに形成された半導体チップの切り
分け方法の一例を示す図である。
分け方法の一例を示す図である。
【図４】第２の実施形態の半導体モジュールの製造工程
を示す図である。
を示す図である。
【図５】ＣＳＰ実装された半導体チップの拡大断面図で
ある。
ある。
【図６】相互に接続される各半導体チップ間の接続状態
を示す図である。
を示す図である。
１、１１ 半導体チップ １ａ、１１ａ プロセッサチップ １ｂ、１１ｂ メモリチップ ２、１２ 半導体ウエハ ３ チップ用パッド ４ 基板 １０ 半導体モジュール １３ 配線パターン １４ ビア・ポスト １５ バリヤ・メタル １６ 樹脂層 １７ 半田ボール
Claims (4)
- 【請求項１】 半導体ウエハに複数の異種類の半導体チ
ップを形成した後に、各半導体チップの良否検査の結果
に応じて所定の複数個を単位として前記半導体チップを
切り分けることにより形成することを特徴とする半導体
装置。 - 【請求項２】 半導体ウエハに形成された複数の異種類
の半導体チップに対して配線、樹脂封止、端子形成を行
った後に、各半導体チップの良否検査の結果に応じて所
定の複数個を単位として前記半導体チップを切り分ける
ことにより形成することを特徴とする半導体装置。 - 【請求項３】 半導体ウエハに複数の異種類の半導体チ
ップを形成する第１の工程と、 前記半導体ウエハに形成された複数の前記半導体チップ
のそれぞれの良否検査を行う第２の工程と、 前記良否検査の結果に基づいて所定の複数個を単位とし
て前記半導体チップを切り分ける第３の工程と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項４】 半導体ウエハに複数の異種類の半導体チ
ップを形成する第１の工程と、 前記半導体ウエハ上に形成された複数の前記半導体チッ
プに対して配線、樹脂封止、端子形成を行う第２の工程
と、 前記第２の工程によって形成された前記端子を用いて、
前記半導体ウエハに形成された複数の前記半導体チップ
のそれぞれの良否検査を行う第３の工程と、 前記良否検査の結果に基づいて所定の複数個を単位とし
て前記半導体チップを切り分ける第４の工程と、 を備えることを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10153819A JPH11330257A (ja) | 1998-05-19 | 1998-05-19 | 半導体装置およびその製造方法 |
| PCT/JP1999/002565 WO1999060619A1 (en) | 1998-05-19 | 1999-05-18 | Semiconductor device and method of manufacture thereof |
| TW088108079A TW436683B (en) | 1998-05-19 | 1999-05-18 | Semiconductor device and process of producing the same |
| US09/716,843 US6969623B1 (en) | 1998-05-19 | 2000-11-17 | Semiconductor device and method for manufacturing the same |
| US09/716,165 US6479306B1 (en) | 1998-05-19 | 2000-11-17 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10153819A JPH11330257A (ja) | 1998-05-19 | 1998-05-19 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330257A true JPH11330257A (ja) | 1999-11-30 |
Family
ID=15570793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10153819A Pending JPH11330257A (ja) | 1998-05-19 | 1998-05-19 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH11330257A (ja) |
| TW (1) | TW436683B (ja) |
| WO (1) | WO1999060619A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1301062A3 (en) * | 2001-10-02 | 2006-08-09 | Sony Computer Entertainment Inc. | Semiconductor device, semiconductor package, electronic device, and method for establishing information processing environment |
| US7675181B2 (en) | 2006-12-05 | 2010-03-09 | Samsung Electronics Co., Ltd. | Planar multi semiconductor chip package and method of manufacturing the same |
| JP2022157422A (ja) * | 2021-03-31 | 2022-10-14 | ラピステクノロジー株式会社 | 半導体装置及び半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4935586B1 (ja) * | 1968-12-14 | 1974-09-24 | ||
| JPH06334034A (ja) * | 1993-05-21 | 1994-12-02 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH09199450A (ja) * | 1996-01-22 | 1997-07-31 | Oki Electric Ind Co Ltd | ウエハ上の半導体素子ダイシング方法及び装置 |
-
1998
- 1998-05-19 JP JP10153819A patent/JPH11330257A/ja active Pending
-
1999
- 1999-05-18 WO PCT/JP1999/002565 patent/WO1999060619A1/ja not_active Ceased
- 1999-05-18 TW TW088108079A patent/TW436683B/zh not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1301062A3 (en) * | 2001-10-02 | 2006-08-09 | Sony Computer Entertainment Inc. | Semiconductor device, semiconductor package, electronic device, and method for establishing information processing environment |
| US7276791B2 (en) | 2001-10-02 | 2007-10-02 | Sony Computer Entertainment Inc. | Board having alternating rows of processors and memories |
| US7675181B2 (en) | 2006-12-05 | 2010-03-09 | Samsung Electronics Co., Ltd. | Planar multi semiconductor chip package and method of manufacturing the same |
| US8319351B2 (en) | 2006-12-05 | 2012-11-27 | Samsung Electronics Co., Ltd. | Planar multi semiconductor chip package |
| JP2022157422A (ja) * | 2021-03-31 | 2022-10-14 | ラピステクノロジー株式会社 | 半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO1999060619A1 (en) | 1999-11-25 |
| TW436683B (en) | 2001-05-28 |
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Legal Events
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|
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