JPH11330267A - 高電圧からドレンエクステンダ注入を除くことによる二重供給電圧の組込み - Google Patents
高電圧からドレンエクステンダ注入を除くことによる二重供給電圧の組込みInfo
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 二重電圧方式の集積回路コアトランジスタと
周辺トランジスタの製作を簡単にかつ柔軟に行う方法を
提供する. 【解決手段】 ゲート側壁スペーサ（５０）の厚さとソ
ース／ドレン（６０）注入を調整することにより、高電
圧トランジスタ（ＨＶ）内に中位にドープされた（ＬＤ
ＤまたはＭＤＤ）領域（４０）を持たない二重電圧チッ
プを製作する。
周辺トランジスタの製作を簡単にかつ柔軟に行う方法を
提供する. 【解決手段】 ゲート側壁スペーサ（５０）の厚さとソ
ース／ドレン（６０）注入を調整することにより、高電
圧トランジスタ（ＨＶ）内に中位にドープされた（ＬＤ
ＤまたはＭＤＤ）領域（４０）を持たない二重電圧チッ
プを製作する。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路に関するも
ので、特に単一チップに二重供給電圧を組み込むのに必
要な構造と工程に関する。
ので、特に単一チップに二重供給電圧を組み込むのに必
要な構造と工程に関する。
【０００２】
【従来の技術】ドレンプロフィル工学 サブミクロンの電界効果トランジスタにおいて長い間の
問題になっているのはホットキャリヤ効果である。旧型
のＮＭＯＳ単一ドレン拡散トランジスタ構造では、電子
がＮ＋ドレン拡散の境界を越えるときにその位置エネル
ギー（電圧）が急激に変化する。このように位置エネル
ギーが短い距離の間に鋭く変化すると高い電界値を発生
する。電界が急に高くなると半導体の格子内での電子の
（非常にわずかではあるがホールも）挙動が変化するの
で好ましくない。高い電界により活性化された電子を
「熱い電子」と呼ぶ。この電子が例えばゲート誘電体を
貫通すると、ゲート誘電体は時間と共に充電されて遂に
はトランジスタが動作不良になる。
問題になっているのはホットキャリヤ効果である。旧型
のＮＭＯＳ単一ドレン拡散トランジスタ構造では、電子
がＮ＋ドレン拡散の境界を越えるときにその位置エネル
ギー（電圧）が急激に変化する。このように位置エネル
ギーが短い距離の間に鋭く変化すると高い電界値を発生
する。電界が急に高くなると半導体の格子内での電子の
（非常にわずかではあるがホールも）挙動が変化するの
で好ましくない。高い電界により活性化された電子を
「熱い電子」と呼ぶ。この電子が例えばゲート誘電体を
貫通すると、ゲート誘電体は時間と共に充電されて遂に
はトランジスタが動作不良になる。
【０００３】ホットキャリヤ効果を避ける１つの方法は
薄くドープされたドレン拡張領域、すなわち「ＬＤＤ」
領域である。この構造では、ゲート構造上に側壁スペー
サを形成する前に第１の薄く浅い注入を行い、次に第２
の濃い注入を行ってソース／ドレンを形成する。第１の
注入を行うとシリコン内の導電率が比較的低くなるだけ
であるが、チャンネル・ドレン電圧差がドレン境界だけ
に現れることはなくなる。このように電圧差を生じる距
離を大きくすることによりピーク電界は減少し、したが
ってチャンネルホットキャリヤ（「ＣＨＣ」）効果は減
少する。
薄くドープされたドレン拡張領域、すなわち「ＬＤＤ」
領域である。この構造では、ゲート構造上に側壁スペー
サを形成する前に第１の薄く浅い注入を行い、次に第２
の濃い注入を行ってソース／ドレンを形成する。第１の
注入を行うとシリコン内の導電率が比較的低くなるだけ
であるが、チャンネル・ドレン電圧差がドレン境界だけ
に現れることはなくなる。このように電圧差を生じる距
離を大きくすることによりピーク電界は減少し、したが
ってチャンネルホットキャリヤ（「ＣＨＣ」）効果は減
少する。
【０００４】薄くドープされた領域を導入すると、その
代償として抵抗が増えるためにトランジスタの性能が下
がるので、チップの設計者はこの２つの相反する要求の
間の最適点を探す。最近、デバイスの寸法が小さくなり
また電圧が低くなる傾向にあるので、ＬＤＤ領域を作る
のに必要なドーズ量は主ソース／ドレン注入に用いる量
に近くなった。したがってこの注入を現在では「ＭＤ
Ｄ」（中位にドープされたドレン）領域と呼ぶ。
代償として抵抗が増えるためにトランジスタの性能が下
がるので、チップの設計者はこの２つの相反する要求の
間の最適点を探す。最近、デバイスの寸法が小さくなり
また電圧が低くなる傾向にあるので、ＬＤＤ領域を作る
のに必要なドーズ量は主ソース／ドレン注入に用いる量
に近くなった。したがってこの注入を現在では「ＭＤ
Ｄ」（中位にドープされたドレン）領域と呼ぶ。
【０００５】二重電圧チップ構成 集積回路の寸法が１ミクロン以下になると、２供給電圧
方式を用いる魅力が増加した。この方式では、外部との
インターフェースに必要な電圧標準に関係なく、密度と
最高性能を実現するように、チップの中心部（チップの
実際の電気的機能を行う「コア」）を現在の技術で十分
に最適化することができる。多数の異なるチップを接続
しなければならないので、外部インターフェースに要求
される電圧標準の変化は比較的ゆっくりしている。１９
９７年現在で、実際に広く用いられている標準信号レベ
ルは３．３ボルトより低くなく、製作または発表されて
いるチップの内部電圧は一般に２．５ボルト、２ボルト
またはそれ以下である。
方式を用いる魅力が増加した。この方式では、外部との
インターフェースに必要な電圧標準に関係なく、密度と
最高性能を実現するように、チップの中心部（チップの
実際の電気的機能を行う「コア」）を現在の技術で十分
に最適化することができる。多数の異なるチップを接続
しなければならないので、外部インターフェースに要求
される電圧標準の変化は比較的ゆっくりしている。１９
９７年現在で、実際に広く用いられている標準信号レベ
ルは３．３ボルトより低くなく、製作または発表されて
いるチップの内部電圧は一般に２．５ボルト、２ボルト
またはそれ以下である。
【０００６】
【発明が解決しようとする課題】二重電圧チップ方式を
最適化するにはいくつかの大きな問題がある。第１に、
２つの異なる電圧を用いるため、コアトランジスタと周
辺トランジスタに用いるゲート酸化物の厚さを異なる厚
さにする必要がある。第２に、コアデバイスはチップ面
積の大部分を占めるので、コアデバイスをできるだけ最
適化するように基本設計を決定しなければならない。し
たがって問題は、周辺デバイスの信頼性と性能を十分保
つようにするために基本的な最適設計をどのように修正
するかである。もちろん、ＣＨＣ効果や突抜け現象など
の問題を避けてこれを行わなければならない。
最適化するにはいくつかの大きな問題がある。第１に、
２つの異なる電圧を用いるため、コアトランジスタと周
辺トランジスタに用いるゲート酸化物の厚さを異なる厚
さにする必要がある。第２に、コアデバイスはチップ面
積の大部分を占めるので、コアデバイスをできるだけ最
適化するように基本設計を決定しなければならない。し
たがって問題は、周辺デバイスの信頼性と性能を十分保
つようにするために基本的な最適設計をどのように修正
するかである。もちろん、ＣＨＣ効果や突抜け現象など
の問題を避けてこれを行わなければならない。
【０００７】コアトランジスタと周辺トランジスタの異
なるドーズ量毎に２つの別のマスクを用いる必要がある
ので、両方のトランジスタを最適化するには４−５枚の
追加マスクが必要である。これは費用有効性が良くな
い。しかし、低電圧デバイスと高電圧デバイスの両方に
同じ注入を用いて試験した結果、製作上は好ましいが、
必要な寿命と性能の仕様を満たす高電圧トランジスタは
得られなかった。コアトランジスタに必要な高いＭＤＤ
を用いると、周辺トランジスタでは、その酸化物を厚く
しても電界が高過ぎる。実際のところこの例において所
望のＣＦＣ寿命を得るために、試験ではＩドライブを５
０％減らす必要があった。
なるドーズ量毎に２つの別のマスクを用いる必要がある
ので、両方のトランジスタを最適化するには４−５枚の
追加マスクが必要である。これは費用有効性が良くな
い。しかし、低電圧デバイスと高電圧デバイスの両方に
同じ注入を用いて試験した結果、製作上は好ましいが、
必要な寿命と性能の仕様を満たす高電圧トランジスタは
得られなかった。コアトランジスタに必要な高いＭＤＤ
を用いると、周辺トランジスタでは、その酸化物を厚く
しても電界が高過ぎる。実際のところこの例において所
望のＣＦＣ寿命を得るために、試験ではＩドライブを５
０％減らす必要があった。
【０００８】
【課題を解決するための手段】二重電圧工程および構造 本発明は、二重電圧集積回路の製作と構造を非常に簡単
にかつ柔軟にする方法を与える。本発明者は、ＭＤＤマ
スクを修正することにより二重電圧工程を組み込むこと
ができることを発見した。すなわち、低電圧ＮＭＯＳデ
バイスのＭＤＤの形成中は高電圧ＮＭＯＳデバイスは全
くＭＤＤ注入を受けないが、その他の注入はコアトラン
ジスタと周辺トランジスタで同じであって、余分なリソ
グラフィのステップは必要ない。側壁スペーサの厚さと
ソース／ドレン注入の条件はコアトランジスタと周辺ト
ランジスタで同じであって、高電圧デバイスの性能が仕
様を満たすように条件を調整する。
にかつ柔軟にする方法を与える。本発明者は、ＭＤＤマ
スクを修正することにより二重電圧工程を組み込むこと
ができることを発見した。すなわち、低電圧ＮＭＯＳデ
バイスのＭＤＤの形成中は高電圧ＮＭＯＳデバイスは全
くＭＤＤ注入を受けないが、その他の注入はコアトラン
ジスタと周辺トランジスタで同じであって、余分なリソ
グラフィのステップは必要ない。側壁スペーサの厚さと
ソース／ドレン注入の条件はコアトランジスタと周辺ト
ランジスタで同じであって、高電圧デバイスの性能が仕
様を満たすように条件を調整する。
【０００９】上に開示した方法と構造の利点は、コアト
ランジスタ用の高電圧トランジスタを工程に組み込むの
に、追加のリソグラフィのステップを必要としないこと
である。
ランジスタ用の高電圧トランジスタを工程に組み込むの
に、追加のリソグラフィのステップを必要としないこと
である。
【００１０】
【実施例】本発明の種々の新規な内容について、好まし
い実施の形態を参照して以下に説明する。しかし理解さ
れるように、これらの実施の形態は本発明の多くの優れ
た使用例の一部に過ぎない。一般に、本明細書の記述は
特許請求の範囲を制限するものではない。記述中には、
新規な機能の或る部分には適用されるが他の部分には適
用されないものもある。
い実施の形態を参照して以下に説明する。しかし理解さ
れるように、これらの実施の形態は本発明の多くの優れ
た使用例の一部に過ぎない。一般に、本明細書の記述は
特許請求の範囲を制限するものではない。記述中には、
新規な機能の或る部分には適用されるが他の部分には適
用されないものもある。
【００１１】概要 図１は、高電圧トランジスタと低電圧トランジスタを含
む集積回路を製作する本発明の工程の一部を示す。この
工程を、高電圧および低電圧のＮＭＯＳトランジスタを
示す図２の説明に関連して開示する。この工程ではＰＭ
ＯＳトランジスタの形成についても述べているが、ＰＭ
ＯＳトランジスタにはチャンネルホットキャリヤに関す
る同じような問題がないので、一般にコアトランジスタ
と周辺トランジスタに同じ注入が用いられている。しか
し必要があれば、ＮＭＯＳトランジスタの場合と同じ手
続きをＰＭＯＳトランジスタに用いてもよい。
む集積回路を製作する本発明の工程の一部を示す。この
工程を、高電圧および低電圧のＮＭＯＳトランジスタを
示す図２の説明に関連して開示する。この工程ではＰＭ
ＯＳトランジスタの形成についても述べているが、ＰＭ
ＯＳトランジスタにはチャンネルホットキャリヤに関す
る同じような問題がないので、一般にコアトランジスタ
と周辺トランジスタに同じ注入が用いられている。しか
し必要があれば、ＮＭＯＳトランジスタの場合と同じ手
続きをＰＭＯＳトランジスタに用いてもよい。
【００１２】工程は基板１０内に分離構造（図示せず）
を形成することから始まる。分離構造は、ＬＯＣＯＳ酸
化、浅い溝分離（ＳＴＩ）、またはその他の分離方式で
よい。注入中にシリコン表面を保護するために、一般に
薄い除去可能な酸化物を成長させる。ホトレジストを堆
積させてパターン化して、ＰＭＯＳトランジスタを覆
い、ＮＭＯＳトランジスタを露出させる。次に、ターン
オン電圧を調整するためのチャンネル注入(例えばＶｔ
注入)と、突抜けを防ぐためのＰｔ注入を行う（ステッ
プ１１０）。レジストをアッシングした後、新しいホト
レジストを堆積させてパターン化し、ＰＭＯＳトランジ
スタだけを露出させてそのチャンネル注入を行う（ステ
ップ１２０）。
を形成することから始まる。分離構造は、ＬＯＣＯＳ酸
化、浅い溝分離（ＳＴＩ）、またはその他の分離方式で
よい。注入中にシリコン表面を保護するために、一般に
薄い除去可能な酸化物を成長させる。ホトレジストを堆
積させてパターン化して、ＰＭＯＳトランジスタを覆
い、ＮＭＯＳトランジスタを露出させる。次に、ターン
オン電圧を調整するためのチャンネル注入(例えばＶｔ
注入)と、突抜けを防ぐためのＰｔ注入を行う（ステッ
プ１１０）。レジストをアッシングした後、新しいホト
レジストを堆積させてパターン化し、ＰＭＯＳトランジ
スタだけを露出させてそのチャンネル注入を行う（ステ
ップ１２０）。
【００１３】ゲート酸化物２０とゲート３０を形成する
（ステップ１３０）。酸化物は一般に多結晶シリコンの
酸化により、またゲートは一般に多結晶シリコンの１つ
の層の堆積とパターン化エッチングにより生成する。も
ちろんこれを層構造にしてもよいし、または異なる材料
を用いてもよい。一般に、全てのゲートは多結晶シリコ
ンの単一層である。しかし、ドープ量の異なる層を用い
てＰＭＯＳゲートとＮＭＯＳゲートを形成してよい。
（ステップ１３０）。酸化物は一般に多結晶シリコンの
酸化により、またゲートは一般に多結晶シリコンの１つ
の層の堆積とパターン化エッチングにより生成する。も
ちろんこれを層構造にしてもよいし、または異なる材料
を用いてもよい。一般に、全てのゲートは多結晶シリコ
ンの単一層である。しかし、ドープ量の異なる層を用い
てＰＭＯＳゲートとＮＭＯＳゲートを形成してよい。
【００１４】次にＰＭＯＳトランジスタをマスクしてＮ
ＭＯＳトランジスタのドレンエクステンダ注入４０（例
えば、ＬＤＤまたはＭＤＤ注入）を行う（ステップ１４
０）。しかしこの開示ではマスクを修正して高電圧（Ｈ
Ｖ）トランジスタも覆い、ドレンエクステンダ注入を受
けないようにする。次に全てのＮＭＯＳトランジスタを
マスクし、ＰＭＯＳトランジスタにドレンエクステンダ
注入を行う（ステップ１５０）。
ＭＯＳトランジスタのドレンエクステンダ注入４０（例
えば、ＬＤＤまたはＭＤＤ注入）を行う（ステップ１４
０）。しかしこの開示ではマスクを修正して高電圧（Ｈ
Ｖ）トランジスタも覆い、ドレンエクステンダ注入を受
けないようにする。次に全てのＮＭＯＳトランジスタを
マスクし、ＰＭＯＳトランジスタにドレンエクステンダ
注入を行う（ステップ１５０）。
【００１５】次に全てのトランジスタの上に側壁スペー
サ５０を形成する（ステップ１６０）。好ましくは、全
てのトランジスタに同じスペーサを用いる。その後でソ
ース／ドレン注入を、まずＮＭＯＳトランジスタに（ス
テップ１７０）、次にＰＭＯＳトランジスタに（ステッ
プ１８０）行う。高電圧トランジスタにドレンエクステ
ンダ注入を行わないので、ゲート側壁スペーサの厚さと
ソース／ドレン注入条件をコアトランジスタの最適化条
件に従って調整する必要がある。発明者の予想では、Ｈ
Ｖトランジスタに必要な変化を与えるには砒素６０と燐
６５を用いた角度つき注入を行う必要がある。角度つき
注入はコアトランジスタ内のＭＤＤまではみ出してはな
らないが、ＨＶ内でいくらか重ならなければならない。
この後一般に、ゲートとソース／ドレン領域の上にケイ
化物の接点を形成する（ステップ１９０）。続いて、誘
電体の堆積と金属被覆を行う。
サ５０を形成する（ステップ１６０）。好ましくは、全
てのトランジスタに同じスペーサを用いる。その後でソ
ース／ドレン注入を、まずＮＭＯＳトランジスタに（ス
テップ１７０）、次にＰＭＯＳトランジスタに（ステッ
プ１８０）行う。高電圧トランジスタにドレンエクステ
ンダ注入を行わないので、ゲート側壁スペーサの厚さと
ソース／ドレン注入条件をコアトランジスタの最適化条
件に従って調整する必要がある。発明者の予想では、Ｈ
Ｖトランジスタに必要な変化を与えるには砒素６０と燐
６５を用いた角度つき注入を行う必要がある。角度つき
注入はコアトランジスタ内のＭＤＤまではみ出してはな
らないが、ＨＶ内でいくらか重ならなければならない。
この後一般に、ゲートとソース／ドレン領域の上にケイ
化物の接点を形成する（ステップ１９０）。続いて、誘
電体の堆積と金属被覆を行う。
【００１６】最後に、ケイ化物７０をゲートの上面とソ
ース／ドレン領域の上に形成して（ステップ１８０）接
点を作り、誘電体層８０を堆積させる（ステップ１９
０）。次にトランジスタの必要な接続のための金属被覆
（図示せず）を行う。
ース／ドレン領域の上に形成して（ステップ１８０）接
点を作り、誘電体層８０を堆積させる（ステップ１９
０）。次にトランジスタの必要な接続のための金属被覆
（図示せず）を行う。
【００１７】第１の実施の形態 ここに示す例は次の条件を用いる。 Ｖｔ注入 ホウ素：４ｅ１２＠２０ｋｅＶ Ｐｔ注入 ホウ素：６．５ｅ１２＠７０ｋｅＶ ＭＤＤ注入（ＬＶだけ受ける） 砒素：３ｅ１４＠１５ｋｅＶ ゲート長さ ０．２５ミクロン（ＬＶ） ０．４１ミクロン（ＨＶ） ゲート酸化物の厚さ ６ｎｍ（ＬＶ） ８ｎｍ（ＨＶ）
【００１８】ＭＤＤ注入を受けるのはＬＶトランジスタ
だけなので、ＨＶデバイスのソース／ドレン注入条件の
選択が厳しくなる。それは、ＨＶの性能も信頼性も全て
この注入に依存するからである。他方において注入は、
ＬＶデバイスのＭＤＤまではみ出してその性能を変える
ほど急激に変えることはできない。仕様を満たすＬＶお
よびＨＶトランジスタを得るには次のソース／ドレン注
入条件が考えられる。 砒素 １．５ｅ１５＠７０ｋｅＶ 燐 ５ｅ１４−９ｅ１４＠４０−６０ｋｅＶ 更に、用いる側壁の厚さは前に用いた厚さ、例えば８０
ｎｍより薄いと予想される。
だけなので、ＨＶデバイスのソース／ドレン注入条件の
選択が厳しくなる。それは、ＨＶの性能も信頼性も全て
この注入に依存するからである。他方において注入は、
ＬＶデバイスのＭＤＤまではみ出してその性能を変える
ほど急激に変えることはできない。仕様を満たすＬＶお
よびＨＶトランジスタを得るには次のソース／ドレン注
入条件が考えられる。 砒素 １．５ｅ１５＠７０ｋｅＶ 燐 ５ｅ１４−９ｅ１４＠４０−６０ｋｅＶ 更に、用いる側壁の厚さは前に用いた厚さ、例えば８０
ｎｍより薄いと予想される。
【００１９】開示した新規な実施の形態においては、集
積回路デバイス構造は、第１の導電率型の第１および第
２の複数個のトランジスタを含み、前記第１および第２
の複数個のトランジスタの全てのドーパント拡散は同じ
であるが、前記第２の複数個のトランジスタは対応する
ゲートの端に自己整合する拡散を含まず、前記第１の複
数個のトランジスタはゲートの端に自己整合する拡散を
含む。
積回路デバイス構造は、第１の導電率型の第１および第
２の複数個のトランジスタを含み、前記第１および第２
の複数個のトランジスタの全てのドーパント拡散は同じ
であるが、前記第２の複数個のトランジスタは対応する
ゲートの端に自己整合する拡散を含まず、前記第１の複
数個のトランジスタはゲートの端に自己整合する拡散を
含む。
【００２０】開示した別の新規な実施の形態において
は、集積回路の製作方法は、第１の導電率型の第１およ
び第２の複数個のトランジスタを形成するステップを含
み、前記第１および第２の複数個のトランジスタは同じ
拡散を有するが、対応するゲートの端に自己整合する拡
散は、前記第１の複数個のトランジスタでは形成するが
前記第２の複数個のトランジスタでは形成しない。
は、集積回路の製作方法は、第１の導電率型の第１およ
び第２の複数個のトランジスタを形成するステップを含
み、前記第１および第２の複数個のトランジスタは同じ
拡散を有するが、対応するゲートの端に自己整合する拡
散は、前記第１の複数個のトランジスタでは形成するが
前記第２の複数個のトランジスタでは形成しない。
【００２１】修正と変形 当業者が理解するように、本出願に記載された新規な考
えは広範囲の応用において修正し変更することができる
ものである。したがって、特許権を与えられる本発明の
範囲はここに教示した特定の例によって制限されるもの
ではなく、特許請求の範囲によってのみ規定される。
えは広範囲の応用において修正し変更することができる
ものである。したがって、特許権を与えられる本発明の
範囲はここに教示した特定の例によって制限されるもの
ではなく、特許請求の範囲によってのみ規定される。
【００２２】以上の説明に関して更に以下の項を開示す
る。 （１） 集積回路デバイス構造であって、第１の導電率
型の第１および第２の複数個のトランジスタを含み、前
記第１および第２の複数個のトランジスタの全てのドー
パント拡散は同じであるが、前記第２の複数個のトラン
ジスタは対応するゲートの端に自己整合する拡散を含ま
ず、前記第１の複数個のトランジスタはゲートの端に自
己整合する拡散を含む、集積回路デバイス構造。
る。 （１） 集積回路デバイス構造であって、第１の導電率
型の第１および第２の複数個のトランジスタを含み、前
記第１および第２の複数個のトランジスタの全てのドー
パント拡散は同じであるが、前記第２の複数個のトラン
ジスタは対応するゲートの端に自己整合する拡散を含ま
ず、前記第１の複数個のトランジスタはゲートの端に自
己整合する拡散を含む、集積回路デバイス構造。
【００２３】（２） 前記第２の複数個のトランジスタ
の下のゲート酸化物は前記第１の複数個のトランジスタ
の下のゲート酸化物より厚い、第１項記載の集積回路デ
バイス構造。 （３） 前記第２の複数個のトランジスタは前記第１の
複数個のトランジスタより高い電圧を受けるよう接続す
る、第１項記載の集積回路デバイス構造。 （４） 前記第１および前記第２の複数個のトランジス
タの主ソース／ドレン注入は砒素と燐を含む、第１項記
載の集積回路デバイス構造。
の下のゲート酸化物は前記第１の複数個のトランジスタ
の下のゲート酸化物より厚い、第１項記載の集積回路デ
バイス構造。 （３） 前記第２の複数個のトランジスタは前記第１の
複数個のトランジスタより高い電圧を受けるよう接続す
る、第１項記載の集積回路デバイス構造。 （４） 前記第１および前記第２の複数個のトランジス
タの主ソース／ドレン注入は砒素と燐を含む、第１項記
載の集積回路デバイス構造。
【００２４】（５） ゲート側壁スペーサ（５０）の厚
さとソース／ドレン（６０）注入を調整することによ
り、高電圧トランジスタ（ＨＶ）内に中位にドープされ
た（ＬＤＤまたはＭＤＤ）領域（４０）を持たない二重
電圧チップを製作する。
さとソース／ドレン（６０）注入を調整することによ
り、高電圧トランジスタ（ＨＶ）内に中位にドープされ
た（ＬＤＤまたはＭＤＤ）領域（４０）を持たない二重
電圧チップを製作する。
本発明の重要な例示の実施の形態を示す添付の図面を参
照して、本発明を説明する。
照して、本発明を説明する。
【図１】開示する工程の流れ図。
【図２】開示した工程を用いるチップの低電圧トランジ
スタ（右側）と高電圧トランジスタの断面図。
スタ（右側）と高電圧トランジスタの断面図。
２０ ゲート酸化物 ３０ ゲート ４０ ドレンエクステンダ ５０ 側壁 ６０ 砒素 ６５ 燐
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シャラド サクセナ アメリカ合衆国 テキサス，リチャードソ ン，コートニイ レーン 4425 (72)発明者 プルネンドュ ケイ．モズムデル アメリカ合衆国 テキサス，プラノ，オリ ーンダー ドライブ 2805 (72)発明者 チェンジング エル．フェルナンド アメリカ合衆国 テキサス，ダラス，ワー シング ストリート 7608 (72)発明者 ジョセフ シー．デービス アメリカ合衆国 テキサス，アレン，ラム ジイ コート 1221 (72)発明者 スラジ ラオ アメリカ合衆国 テキサス，ダラス，オー デリア ロード 12111，アパートメント 1910
Claims (1)
- 【請求項１】 集積回路デバイス構造であって、 第１の導電率型の第１および第２の複数個のトランジス
タを含み、前記第１および第２の複数個のトランジスタ
の全てのドーパント拡散は同じであるが、前記第２の複
数個のトランジスタは対応するゲートの端に自己整合す
る拡散を含まず、前記第１の複数個のトランジスタはゲ
ートの端に自己整合する拡散を含む、集積回路デバイス
構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US081510 | 1993-06-29 | ||
| US8151098P | 1998-04-13 | 1998-04-13 |
Publications (1)
| Publication Number | Publication Date |
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| JPH11330267A true JPH11330267A (ja) | 1999-11-30 |
Family
ID=22164659
Family Applications (1)
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Country Status (2)
| Country | Link |
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| JP (1) | JPH11330267A (ja) |
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1999
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- 1999-04-13 JP JP11105258A patent/JPH11330267A/ja active Pending
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