JPH11330358A - 基板雑音検出増幅回路 - Google Patents
基板雑音検出増幅回路Info
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- JPH11330358A JPH11330358A JP10128390A JP12839098A JPH11330358A JP H11330358 A JPH11330358 A JP H11330358A JP 10128390 A JP10128390 A JP 10128390A JP 12839098 A JP12839098 A JP 12839098A JP H11330358 A JPH11330358 A JP H11330358A
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Abstract
(57)【要約】
【課題】ＭＯＳ集積回路において、電源電圧範囲を越え
る基板雑音電圧を同一チップ、同一電源系の回路で容易
に検出し、増幅する回路を提供する。 【解決手段】基板雑音検出部は、ＣＭＯＳインバータ３
の入力ゲートに一定バイアスＶＢＢを印加し、ｐ基板に
形成したｎＭＯＳトランジスタ１のバックゲートに基板
電圧Ｖsubを印加した構成とする。このＣＭＯＳインバ
ータの出力端電圧Ｖinは、基板雑音が重畳された電源電
圧ＶddとＶssの中間電圧となる。ＭＯＳスイッチＳＷa
を介して容量Ｃ１にサンプル・ホールドした電圧Ｖin
と、ＭＯＳスイッチＳＷbを介して容量Ｃ２にサンプル
・ホールドした電圧基準電圧Ｖrefを、差動増幅回路４
にて増幅する。ラッチ回路５は、出力電圧Ｖout（＝Ｇv
(Ｖin−Ｖref))に応じた所定のデジタル値Ｑを格納し、
出力する。 【効果】基板雑音をオンチップで実測でき、基板雑音の
低減策に役立つ。
る基板雑音電圧を同一チップ、同一電源系の回路で容易
に検出し、増幅する回路を提供する。 【解決手段】基板雑音検出部は、ＣＭＯＳインバータ３
の入力ゲートに一定バイアスＶＢＢを印加し、ｐ基板に
形成したｎＭＯＳトランジスタ１のバックゲートに基板
電圧Ｖsubを印加した構成とする。このＣＭＯＳインバ
ータの出力端電圧Ｖinは、基板雑音が重畳された電源電
圧ＶddとＶssの中間電圧となる。ＭＯＳスイッチＳＷa
を介して容量Ｃ１にサンプル・ホールドした電圧Ｖin
と、ＭＯＳスイッチＳＷbを介して容量Ｃ２にサンプル
・ホールドした電圧基準電圧Ｖrefを、差動増幅回路４
にて増幅する。ラッチ回路５は、出力電圧Ｖout（＝Ｇv
(Ｖin−Ｖref))に応じた所定のデジタル値Ｑを格納し、
出力する。 【効果】基板雑音をオンチップで実測でき、基板雑音の
低減策に役立つ。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路の基
板雑音検出増幅回路に係り、特にＭＯＳ集積回路におけ
る基板雑音を検出して増幅する基板雑音検出増幅回路に
関する。
板雑音検出増幅回路に係り、特にＭＯＳ集積回路におけ
る基板雑音を検出して増幅する基板雑音検出増幅回路に
関する。
【０００２】
【従来の技術】最近のＭＯＳ集積回路、特にＣＭＯＳ集
積回路（以下、ＣＭＯＳ・ＩＣと記す）においては、デ
ジタル論理回路に加えて、アナログ回路を同一チップに
集積化する要求が強くなり、所謂アナログ・デジタル混
在集積回路の開発が盛んに行われている。
積回路（以下、ＣＭＯＳ・ＩＣと記す）においては、デ
ジタル論理回路に加えて、アナログ回路を同一チップに
集積化する要求が強くなり、所謂アナログ・デジタル混
在集積回路の開発が盛んに行われている。
【０００３】一般的なバルクＣＭＯＳ・ＩＣは、ｎチャ
ネル型ＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳト
ランジスタと称する）あるいはｐチャネル型ＭＯＳ電界
効果トランジスタ（以下、ｐＭＯＳトランジスタと称す
る）の基板部がチップ上で共通となるため、デジタル回
路部で発生するスイッチング雑音が共通基板を介して、
アナログ回路部に到達する。このため、アナログ回路部
の動作性能に影響を与えるという問題がある。従って、
アナログ・デジタル混在集積回路では、これらの基板雑
音を如何に制御し、低減するかが重要な設計課題となっ
ている。この課題に対しては先ず、チップの基板雑音を
実測することが重要であり、さまざまな測定が試みられ
ている。
ネル型ＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳト
ランジスタと称する）あるいはｐチャネル型ＭＯＳ電界
効果トランジスタ（以下、ｐＭＯＳトランジスタと称す
る）の基板部がチップ上で共通となるため、デジタル回
路部で発生するスイッチング雑音が共通基板を介して、
アナログ回路部に到達する。このため、アナログ回路部
の動作性能に影響を与えるという問題がある。従って、
アナログ・デジタル混在集積回路では、これらの基板雑
音を如何に制御し、低減するかが重要な設計課題となっ
ている。この課題に対しては先ず、チップの基板雑音を
実測することが重要であり、さまざまな測定が試みられ
ている。
【０００４】図１０に、基板雑音をサンプリングし、差
動増幅回路で増幅する基板雑音検出増幅回路の従来例を
示す。基板電圧Ｖsubは通常、電源電圧Ｖssと同一電圧
で用いられることが多く、基板雑音ｖsubが重畳した電
圧Ｖinが基板雑音電圧としてＭＯＳスイッチ１１を介し
て、容量Ｃ１にサンプルされ、ホールドされる。基準電
圧ＶrefもＭＯＳスイッチ１２により、容量Ｃ２にサン
プルされ、ホールドされる。ホールドされた電圧は差動
増幅回路１３によって増幅（利得Ｇｖ）され、出力電圧
Ｖout（＝Ｇｖ（Ｖin−Ｖref））が得られる。また、出
力電圧Ｖoutによりラッチ回路１４が駆動され、基板雑
音ｖsubに応じた所定のデジタル値Ｑが格納され、出力
される。
動増幅回路で増幅する基板雑音検出増幅回路の従来例を
示す。基板電圧Ｖsubは通常、電源電圧Ｖssと同一電圧
で用いられることが多く、基板雑音ｖsubが重畳した電
圧Ｖinが基板雑音電圧としてＭＯＳスイッチ１１を介し
て、容量Ｃ１にサンプルされ、ホールドされる。基準電
圧ＶrefもＭＯＳスイッチ１２により、容量Ｃ２にサン
プルされ、ホールドされる。ホールドされた電圧は差動
増幅回路１３によって増幅（利得Ｇｖ）され、出力電圧
Ｖout（＝Ｇｖ（Ｖin−Ｖref））が得られる。また、出
力電圧Ｖoutによりラッチ回路１４が駆動され、基板雑
音ｖsubに応じた所定のデジタル値Ｑが格納され、出力
される。
【０００５】なお、このように基板電圧を直接増幅器で
受ける構成は例えば、電子情報通信学会誌英文論文誌Ａ
（IEICE TRANSACTIONS on Fundamentals of Electronic
s, Communications and Computor Sciences, vol.E80-
A, No.7, pp.313-320, Feb. 1997）に記載されている。
受ける構成は例えば、電子情報通信学会誌英文論文誌Ａ
（IEICE TRANSACTIONS on Fundamentals of Electronic
s, Communications and Computor Sciences, vol.E80-
A, No.7, pp.313-320, Feb. 1997）に記載されている。
【０００６】
【発明が解決しようとする課題】しかしながら、前述し
た従来例では通常、基板電圧は最高電位の電源電圧Ｖdd
または最低電位のＶssにバイアスされるため、基板雑音
ｖsubをサンプリングする場合、同一チップ上に形成さ
れ、バックゲートが電源電圧Ｖssに接続されたｎＭＯＳ
トランジスタと、バックゲートが電源電圧Ｖddに接続さ
れたｐＭＯＳトランジスタとで構成されるＭＯＳスイッ
チ１１では動作限界が生じ、正確に雑音電圧を取り込む
ことができないという問題が生じる。
た従来例では通常、基板電圧は最高電位の電源電圧Ｖdd
または最低電位のＶssにバイアスされるため、基板雑音
ｖsubをサンプリングする場合、同一チップ上に形成さ
れ、バックゲートが電源電圧Ｖssに接続されたｎＭＯＳ
トランジスタと、バックゲートが電源電圧Ｖddに接続さ
れたｐＭＯＳトランジスタとで構成されるＭＯＳスイッ
チ１１では動作限界が生じ、正確に雑音電圧を取り込む
ことができないという問題が生じる。
【０００７】例えば、チップがｐ型半導体基板を用いて
いる場合、基板電圧は電源電圧Ｖssにバイアスされる。
雑音が発生すると、基板雑音電圧Ｖsubが、Ｖsub＜Ｖss
−ＶＦとなる場合がある。なお、ここでＶＦはｐｎ接合
の順方向電圧である。この基板雑音電圧値が入力電圧Ｖ
inとしてＭＯＳスイッチに入力された場合、ＭＯＳスイ
ッチ１１の入力範囲（Ｖss−ＶＦ＜Ｖin＜Ｖdd＋ＶＦ）
を越えてしまい、ＭＯＳスイッチとして正常動作しなく
なる。このため、雑音電圧の容量Ｃ１への正確なサンプ
リングが困難になる。
いる場合、基板電圧は電源電圧Ｖssにバイアスされる。
雑音が発生すると、基板雑音電圧Ｖsubが、Ｖsub＜Ｖss
−ＶＦとなる場合がある。なお、ここでＶＦはｐｎ接合
の順方向電圧である。この基板雑音電圧値が入力電圧Ｖ
inとしてＭＯＳスイッチに入力された場合、ＭＯＳスイ
ッチ１１の入力範囲（Ｖss−ＶＦ＜Ｖin＜Ｖdd＋ＶＦ）
を越えてしまい、ＭＯＳスイッチとして正常動作しなく
なる。このため、雑音電圧の容量Ｃ１への正確なサンプ
リングが困難になる。
【０００８】そこで、本発明の目的は、電源電圧範囲を
越えるような基板雑音電圧に対しても検出して増幅する
ことが可能な、同一チップに集積できる、所謂オンチッ
プの基板雑音検出増幅回路を提供することである。
越えるような基板雑音電圧に対しても検出して増幅する
ことが可能な、同一チップに集積できる、所謂オンチッ
プの基板雑音検出増幅回路を提供することである。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る基板雑音検出増幅回路では、基板雑音
を反転増幅回路（インバータ）あるいは非反転増幅回路
（ソースフォロア）の出力部に取り出し、これをＭＯＳ
スイッチを介して増幅器に入力する構成とした。インバ
ータあるいはソースフォロアの出力部に取り出された基
板雑音電圧は、適当なバイアス電圧がかけられる。従っ
て、電源電圧範囲を越える基板雑音電圧もＭＯＳスイッ
チで取り込むことが可能となり、オンチップの基板雑音
検出増幅回路が実現される。
に、本発明に係る基板雑音検出増幅回路では、基板雑音
を反転増幅回路（インバータ）あるいは非反転増幅回路
（ソースフォロア）の出力部に取り出し、これをＭＯＳ
スイッチを介して増幅器に入力する構成とした。インバ
ータあるいはソースフォロアの出力部に取り出された基
板雑音電圧は、適当なバイアス電圧がかけられる。従っ
て、電源電圧範囲を越える基板雑音電圧もＭＯＳスイッ
チで取り込むことが可能となり、オンチップの基板雑音
検出増幅回路が実現される。
【００１０】
【発明の実施の形態】次に、本発明に係る基板雑音検出
増幅回路の実施の形態につき、添付図面を参照しながら
以下詳細に説明する。
増幅回路の実施の形態につき、添付図面を参照しながら
以下詳細に説明する。
【００１１】＜実施の形態１＞図１は、本発明に係る基
板雑音検出増幅回路の一実施の形態例を示す回路構成図
である。図１において、参照符号Ｐ-subはｐ型基板を示
し、このｐ型基板に形成したｎＭＯＳトランジスタ１
と、ｎ型ウェルＮ-well内に形成したｐＭＯＳトランジ
スタ２は、反転増幅回路であるＣＭＯＳインバータ３を
構成する。ＣＭＯＳインバータ３の入力ゲートには、一
定のバイアス電圧ＶＢＢを印加する。この場合、ＣＭＯ
Ｓインバータ３の出力端電圧は電源電圧ＶddとＶssの中
間電圧となる。いま基板電圧Ｖsubに雑音として変動成
分ｖsubが生ずると、ＣＭＯＳインバータ３の出力端に
は近似的に、（−ｇｍｂ・ｒｐ）ｖsubで表される雑音
電圧が発生する。
板雑音検出増幅回路の一実施の形態例を示す回路構成図
である。図１において、参照符号Ｐ-subはｐ型基板を示
し、このｐ型基板に形成したｎＭＯＳトランジスタ１
と、ｎ型ウェルＮ-well内に形成したｐＭＯＳトランジ
スタ２は、反転増幅回路であるＣＭＯＳインバータ３を
構成する。ＣＭＯＳインバータ３の入力ゲートには、一
定のバイアス電圧ＶＢＢを印加する。この場合、ＣＭＯ
Ｓインバータ３の出力端電圧は電源電圧ＶddとＶssの中
間電圧となる。いま基板電圧Ｖsubに雑音として変動成
分ｖsubが生ずると、ＣＭＯＳインバータ３の出力端に
は近似的に、（−ｇｍｂ・ｒｐ）ｖsubで表される雑音
電圧が発生する。
【００１２】ここで、ｇｍｂはｎＭＯＳトランジスタ１
の基板に関する相互コンダクタンス、ｒｐは等価的な出
力抵抗であり、簡単のためリアクタンス成分は省略し
た。基板雑音を検出したＣＭＯＳインバータ３の出力端
電圧は、電源電圧ＶddとＶssの中間電圧であるから、入
力電圧ＶinとしてＭＯＳスイッチＳＷaを通して容量Ｃ
１にサンプル、ホールドすることが可能である。ＭＯＳ
スイッチＳＷaはｎＭＯＳトランジスタからなるスイッ
チＳＷnとｐＭＯＳトランジスタからなるスイッチＳＷp
から構成され、スイッチＳＷn，ＳＷpはそれぞれゲート
電圧Ｖgn，Ｖgpによって、オン・オフ制御される。同様
に、基準電圧ＶrefもＭＯＳスイッチＳＷbを介して容量
Ｃ２にサンプル、ホールドされる。ＭＯＳスイッチＳＷ
bもＭＯＳスイッチＳＷaと同様にスイッチＳＷn，ＳＷp
で構成され、それぞれゲート電圧Ｖgn，Ｖgpでオン・オ
フ制御する。
の基板に関する相互コンダクタンス、ｒｐは等価的な出
力抵抗であり、簡単のためリアクタンス成分は省略し
た。基板雑音を検出したＣＭＯＳインバータ３の出力端
電圧は、電源電圧ＶddとＶssの中間電圧であるから、入
力電圧ＶinとしてＭＯＳスイッチＳＷaを通して容量Ｃ
１にサンプル、ホールドすることが可能である。ＭＯＳ
スイッチＳＷaはｎＭＯＳトランジスタからなるスイッ
チＳＷnとｐＭＯＳトランジスタからなるスイッチＳＷp
から構成され、スイッチＳＷn，ＳＷpはそれぞれゲート
電圧Ｖgn，Ｖgpによって、オン・オフ制御される。同様
に、基準電圧ＶrefもＭＯＳスイッチＳＷbを介して容量
Ｃ２にサンプル、ホールドされる。ＭＯＳスイッチＳＷ
bもＭＯＳスイッチＳＷaと同様にスイッチＳＷn，ＳＷp
で構成され、それぞれゲート電圧Ｖgn，Ｖgpでオン・オ
フ制御する。
【００１３】サンプル、ホールドした両電圧Ｖin，Ｖre
fは差動増幅回路４（利得Ｇv）に入力して増幅し、出力
端にＧv（Ｖin−Ｖref）で表される出力電圧Ｖoutを発
生する。出力電圧Ｖoutはラッチ回路５を駆動し、ラッ
チ回路５は出力電圧Ｖoutに応じた所定のデジタル値Ｑ
を格納し、出力する。
fは差動増幅回路４（利得Ｇv）に入力して増幅し、出力
端にＧv（Ｖin−Ｖref）で表される出力電圧Ｖoutを発
生する。出力電圧Ｖoutはラッチ回路５を駆動し、ラッ
チ回路５は出力電圧Ｖoutに応じた所定のデジタル値Ｑ
を格納し、出力する。
【００１４】バイアス電圧ＶＢＢを適当に設定し、基板
雑音ｖsubがないときＣＭＯＳインバータ３の出力端電
圧Ｖinが基準電圧Ｖrefと等しくなるようにすると、差
動増幅回路４の入力電圧の差動成分はゼロ電圧となる。
ここで、ＣＭＯＳインバータ３の出力端電圧Ｖinに基板
雑音電圧成分（−ｇｍｂ・ｒｐ）ｖsubが検出される
と、差動増幅回路４はこれを増幅し、出力電圧Ｖoutに
はＧv（−ｇｍｂ・ｒｐ）ｖsubで表される電圧が出力さ
れる。また、これにより信号Ｖckに伴ってラッチ回路５
が駆動されると、基板雑音ｖsubに対応したデジタル値
Ｑがホールドされ、出力される。
雑音ｖsubがないときＣＭＯＳインバータ３の出力端電
圧Ｖinが基準電圧Ｖrefと等しくなるようにすると、差
動増幅回路４の入力電圧の差動成分はゼロ電圧となる。
ここで、ＣＭＯＳインバータ３の出力端電圧Ｖinに基板
雑音電圧成分（−ｇｍｂ・ｒｐ）ｖsubが検出される
と、差動増幅回路４はこれを増幅し、出力電圧Ｖoutに
はＧv（−ｇｍｂ・ｒｐ）ｖsubで表される電圧が出力さ
れる。また、これにより信号Ｖckに伴ってラッチ回路５
が駆動されると、基板雑音ｖsubに対応したデジタル値
Ｑがホールドされ、出力される。
【００１５】この時、基板バイアス電圧Ｖsubが電源電
圧Ｖssに設定されていても、基板雑音成分はＣＭＯＳイ
ンバータ３の出力電圧Ｖinの範囲内に検出されるため、
ＭＯＳスイッチＳＷaへの入力が可能となる。この結
果、差動増幅回路４にて基板雑音成分を増幅し出力する
ことができる。
圧Ｖssに設定されていても、基板雑音成分はＣＭＯＳイ
ンバータ３の出力電圧Ｖinの範囲内に検出されるため、
ＭＯＳスイッチＳＷaへの入力が可能となる。この結
果、差動増幅回路４にて基板雑音成分を増幅し出力する
ことができる。
【００１６】本実施の形態における基板雑音検出回路
は、出力のデジタル値Ｑに応じて基準電圧Ｖrefにフィ
ードバックをかけることにより、基板雑音電圧に等しい
電圧値Ｖref（＝Ｖin）に保つように制御することがで
きる。この場合、制御された基準電圧が基板雑音電圧を
モニタすることになる。これを用いて、ＣＭＯＳ・ＩＣ
の基板雑音を実際に把握し、アナログ回路の動作の停止
あるいは開始などのタイミング制御を行って、基板雑音
の影響を回避することが可能となる。これにより、アナ
ログ・デジタル混在集積回路のアナログ回路動作の安定
やアナログ性能（精度）の設計目標の達成を図ることが
できる。
は、出力のデジタル値Ｑに応じて基準電圧Ｖrefにフィ
ードバックをかけることにより、基板雑音電圧に等しい
電圧値Ｖref（＝Ｖin）に保つように制御することがで
きる。この場合、制御された基準電圧が基板雑音電圧を
モニタすることになる。これを用いて、ＣＭＯＳ・ＩＣ
の基板雑音を実際に把握し、アナログ回路の動作の停止
あるいは開始などのタイミング制御を行って、基板雑音
の影響を回避することが可能となる。これにより、アナ
ログ・デジタル混在集積回路のアナログ回路動作の安定
やアナログ性能（精度）の設計目標の達成を図ることが
できる。
【００１７】＜実施の形態２＞図２は、本発明に係る基
板雑音検出増幅回路の他の実施の形態を示す回路構成図
である。なお、本実施の形態において、前記実施の形態
１の図１で示した同一構成要素については同一の参照符
号をつけ、その詳細な説明は省略する。
板雑音検出増幅回路の他の実施の形態を示す回路構成図
である。なお、本実施の形態において、前記実施の形態
１の図１で示した同一構成要素については同一の参照符
号をつけ、その詳細な説明は省略する。
【００１８】すなわち、本実施の形態では、基板雑音を
検出する図１のＣＭＯＳインバータ３の代わりに入力ゲ
ートと出力端が結合されたＣＭＯＳインバータ３’を用
い、差動増幅回路４の代わりに利得Ｇvaのインバータア
ンプ６を用い、容量Ｃ１，Ｃ２の代わりに同じ一つの容
量Ｃcを用いている点、そしてＭＯＳスイッチＳＷa，Ｓ
Ｗbの出力端が容量Ｃcの一端に接続され、容量Ｃcの他
端がスイッチＳＷzを介してラッチ回路５に接続される
と共にインバータアンプ６の入力端に接続される構成と
なっている点が図１の構成と相違する。
検出する図１のＣＭＯＳインバータ３の代わりに入力ゲ
ートと出力端が結合されたＣＭＯＳインバータ３’を用
い、差動増幅回路４の代わりに利得Ｇvaのインバータア
ンプ６を用い、容量Ｃ１，Ｃ２の代わりに同じ一つの容
量Ｃcを用いている点、そしてＭＯＳスイッチＳＷa，Ｓ
Ｗbの出力端が容量Ｃcの一端に接続され、容量Ｃcの他
端がスイッチＳＷzを介してラッチ回路５に接続される
と共にインバータアンプ６の入力端に接続される構成と
なっている点が図１の構成と相違する。
【００１９】ＣＭＯＳインバータ３’の入力ゲートと出
力端が結合されたことにより、入出力端電圧はＣＭＯＳ
インバータ３’のスレッショルド電圧ＶＴＨにバイアス
される。このとき、ｎＭＯＳトランジスタ１の相互コン
ダクタンスをｇｍとし、ｎＭＯＳトランジスタ１の基板
バイアス効果による相互コンダクタンスをｇｍｂとする
と、基板電圧Ｖsubに雑音成分ｖsubがある場合、近似的
に（−ｇｍｂ／ｇｍ）ｖsubで表される基板雑音成分が
検出され、基板雑音成分はスレッショルド電圧ＶＴＨに
重畳して入出力端に出力される。
力端が結合されたことにより、入出力端電圧はＣＭＯＳ
インバータ３’のスレッショルド電圧ＶＴＨにバイアス
される。このとき、ｎＭＯＳトランジスタ１の相互コン
ダクタンスをｇｍとし、ｎＭＯＳトランジスタ１の基板
バイアス効果による相互コンダクタンスをｇｍｂとする
と、基板電圧Ｖsubに雑音成分ｖsubがある場合、近似的
に（−ｇｍｂ／ｇｍ）ｖsubで表される基板雑音成分が
検出され、基板雑音成分はスレッショルド電圧ＶＴＨに
重畳して入出力端に出力される。
【００２０】この出力電圧は電源電圧ＶddとＶssの中間
電圧であり、入力電圧ＶinとしてＭＯＳスイッチＳＷa
を通過することができ、容量Ｃcの一端に伝達すること
が可能である。同様に、基準電圧ＶrefもＭＯＳスイッ
チＳＷbを通して容量Ｃcの一端に伝達される。ＭＯＳス
イッチＳＷaとＳＷbは、ｎＭＯＳトランジスタからなる
スイッチＳＷnおよびｐＭＯＳトランジスタからなるス
イッチＳＷpで構成され、スイッチＳＷnおよびＳＷpは
それぞれゲート電圧ＶgnaまたはＶgnb、ゲート電圧Ｖgp
aまたはＶgpbによりオン・オフ制御される。
電圧であり、入力電圧ＶinとしてＭＯＳスイッチＳＷa
を通過することができ、容量Ｃcの一端に伝達すること
が可能である。同様に、基準電圧ＶrefもＭＯＳスイッ
チＳＷbを通して容量Ｃcの一端に伝達される。ＭＯＳス
イッチＳＷaとＳＷbは、ｎＭＯＳトランジスタからなる
スイッチＳＷnおよびｐＭＯＳトランジスタからなるス
イッチＳＷpで構成され、スイッチＳＷnおよびＳＷpは
それぞれゲート電圧ＶgnaまたはＶgnb、ゲート電圧Ｖgp
aまたはＶgpbによりオン・オフ制御される。
【００２１】容量Ｃcに交互に印加される電圧Ｖinおよ
び基準電圧Ｖrefは、信号Ｖswzによってオン・オフ制御
されるスイッチＳＷzを入出力端子間に接続したインバ
ータアンプ６によって差動増幅される。インバータアン
プ６の出力電圧Ｖoutはラッチ回路５を駆動し、出力電
圧Ｖoutに応じた所定のデジタル値Ｑを格納し、出力す
る。インバータアンプ６は、デジタル回路の論理ゲート
であるインバータで構成することができ、図３に示した
タイムチャートに従って電圧差Ｖin−Ｖrefを増幅す
る。
び基準電圧Ｖrefは、信号Ｖswzによってオン・オフ制御
されるスイッチＳＷzを入出力端子間に接続したインバ
ータアンプ６によって差動増幅される。インバータアン
プ６の出力電圧Ｖoutはラッチ回路５を駆動し、出力電
圧Ｖoutに応じた所定のデジタル値Ｑを格納し、出力す
る。インバータアンプ６は、デジタル回路の論理ゲート
であるインバータで構成することができ、図３に示した
タイムチャートに従って電圧差Ｖin−Ｖrefを増幅す
る。
【００２２】図３において、まず、期間Ｔ１でＭＯＳス
イッチＳＷaのゲートに信号Ｖgna（高レベル）とＶgpa
（低レベル）を与えてＭＯＳスイッチＳＷaをオンし、
同時にスイッチＳＷzに信号Ｖswzを与えてスイッチＳＷ
zをオンする。これにより、ＣＭＯＳインバータ３’に
よって得られた基板雑音成分ｖsubを含む電圧ＶinがＭ
ＯＳスイッチＳＷaを通して、容量Ｃcの一端に印加され
る。一方、インバータアンプ６は入出力端子が短絡され
るため、これらは自動的にインバータアンプ６のスレッ
ショルド電圧ＶＴにバイアスされる。この結果、容量Ｃ
cの他端にはスレッショルド電圧ＶＴが印加され、容量
Ｃcは差電圧Ｖin−ＶＴにより充電される。
イッチＳＷaのゲートに信号Ｖgna（高レベル）とＶgpa
（低レベル）を与えてＭＯＳスイッチＳＷaをオンし、
同時にスイッチＳＷzに信号Ｖswzを与えてスイッチＳＷ
zをオンする。これにより、ＣＭＯＳインバータ３’に
よって得られた基板雑音成分ｖsubを含む電圧ＶinがＭ
ＯＳスイッチＳＷaを通して、容量Ｃcの一端に印加され
る。一方、インバータアンプ６は入出力端子が短絡され
るため、これらは自動的にインバータアンプ６のスレッ
ショルド電圧ＶＴにバイアスされる。この結果、容量Ｃ
cの他端にはスレッショルド電圧ＶＴが印加され、容量
Ｃcは差電圧Ｖin−ＶＴにより充電される。
【００２３】次に、期間Ｔ２でＭＯＳスイッチＳＷaの
ゲート信号のレベルを反転して信号Ｖgnaを低レベル、
信号Ｖgpaを高レベルとして、ＭＯＳスイッチＳＷaをオ
フし、ＭＯＳスイッチＳＷbのゲート信号Ｖgnbを高レベ
ル、信号Ｖgpbを低レベルとして、ＭＯＳスイッチＳＷb
をオンすると容量Ｃcの一端の電圧はＶinから基準電圧
Ｖrefに変化する。
ゲート信号のレベルを反転して信号Ｖgnaを低レベル、
信号Ｖgpaを高レベルとして、ＭＯＳスイッチＳＷaをオ
フし、ＭＯＳスイッチＳＷbのゲート信号Ｖgnbを高レベ
ル、信号Ｖgpbを低レベルとして、ＭＯＳスイッチＳＷb
をオンすると容量Ｃcの一端の電圧はＶinから基準電圧
Ｖrefに変化する。
【００２４】ここで、インバータアンプ６の入出力端子
間のスイッチＳＷzをオフし、インバータアンプ６を増
幅状態（利得Ｇva）にすると、変化分（Ｖref−Ｖin）
はインバータアンプ６により増幅され、出力電圧Ｖout
はＶＴからＶＴ＋Ｇva（Ｖref−Ｖin）に変化する。こ
の結果、電圧Ｖinに含まれる基板雑音電圧（−ｇｍｂ／
ｇｍ）ｖsubもＧva倍に増幅され、インバータアンプ６
から出力される。
間のスイッチＳＷzをオフし、インバータアンプ６を増
幅状態（利得Ｇva）にすると、変化分（Ｖref−Ｖin）
はインバータアンプ６により増幅され、出力電圧Ｖout
はＶＴからＶＴ＋Ｇva（Ｖref−Ｖin）に変化する。こ
の結果、電圧Ｖinに含まれる基板雑音電圧（−ｇｍｂ／
ｇｍ）ｖsubもＧva倍に増幅され、インバータアンプ６
から出力される。
【００２５】この出力はラッチ回路５のデータ入力Ｄin
（“１”または“０”）になり、期間Ｔ３で制御信号Ｖ
ck（高レベル）によってラッチ回路５に取り込まれデジ
タル値Ｑとしてホールド（ＨＯＬＤ）される。ラッチ回
路５に格納され、出力されるデジタル値Ｑは基板雑音成
分ｖsubに対応した値である。基板バイアス電圧Ｖsubが
電源電圧Ｖssに設定されていても、基板雑音成分はＣＭ
ＯＳインバータ３’の出力電圧の範囲内に検出されるた
め、ＭＯＳスイッチＳＷaを通して容量Ｃcへの入力が可
能となる。この結果、インバータアンプ６で基板雑音成
分を増幅し、出力することができる。
（“１”または“０”）になり、期間Ｔ３で制御信号Ｖ
ck（高レベル）によってラッチ回路５に取り込まれデジ
タル値Ｑとしてホールド（ＨＯＬＤ）される。ラッチ回
路５に格納され、出力されるデジタル値Ｑは基板雑音成
分ｖsubに対応した値である。基板バイアス電圧Ｖsubが
電源電圧Ｖssに設定されていても、基板雑音成分はＣＭ
ＯＳインバータ３’の出力電圧の範囲内に検出されるた
め、ＭＯＳスイッチＳＷaを通して容量Ｃcへの入力が可
能となる。この結果、インバータアンプ６で基板雑音成
分を増幅し、出力することができる。
【００２６】従って、前記実施の形態１と同様に、本実
施の形態における基板雑音検出増幅回路も、出力のデジ
タル値Ｑに応じて基準電圧Ｖrefにフィードバックをか
け、基板雑音電圧に等しい電圧値に保つように制御する
ことが可能となる。
施の形態における基板雑音検出増幅回路も、出力のデジ
タル値Ｑに応じて基準電圧Ｖrefにフィードバックをか
け、基板雑音電圧に等しい電圧値に保つように制御する
ことが可能となる。
【００２７】＜実施の形態３＞図４は、本発明に係る基
板雑音検出増幅回路のまた他の実施の形態を示す回路構
成図である。なお、本実施の形態において、前記実施の
形態２の図２で示した同一構成要素については同一の参
照符号をつけ、その詳細な説明は省略する。
板雑音検出増幅回路のまた他の実施の形態を示す回路構
成図である。なお、本実施の形態において、前記実施の
形態２の図２で示した同一構成要素については同一の参
照符号をつけ、その詳細な説明は省略する。
【００２８】すなわち、本実施の形態では、基板雑音を
検出する図２のＣＭＯＳインバータ３’の代わりにｐ型
基板Ｐ-subに形成したバックゲートが基板電圧Ｖsubに
接続されたｎＭＯＳトランジスタ１と、ｎ型ウェルＮ-w
ell内に形成したｐＭＯＳトランジスタ２からなる非反
転増幅回路であるソースフォロア７を用い、ＭＯＳスイ
ッチＳＷa，ＳＷbの代わりにそれぞれバックゲートが電
源電圧Ｖddに接続されたｐＭＯＳスイッチＳＷa1，ＳＷ
b1を用いた構成となっている点が図２の構成と相違す
る。
検出する図２のＣＭＯＳインバータ３’の代わりにｐ型
基板Ｐ-subに形成したバックゲートが基板電圧Ｖsubに
接続されたｎＭＯＳトランジスタ１と、ｎ型ウェルＮ-w
ell内に形成したｐＭＯＳトランジスタ２からなる非反
転増幅回路であるソースフォロア７を用い、ＭＯＳスイ
ッチＳＷa，ＳＷbの代わりにそれぞれバックゲートが電
源電圧Ｖddに接続されたｐＭＯＳスイッチＳＷa1，ＳＷ
b1を用いた構成となっている点が図２の構成と相違す
る。
【００２９】図４に示したように、ｐＭＯＳトランジス
タ２のゲート端子はソース端子に接続する。ｎＭＯＳト
ランジスタ１のゲートはソースフォロア７の入力ゲート
であり、一定のバイアス電圧ＶＢＢ１が印加される。こ
のとき、ソースフォロア７の出力端電圧ＶinはほぼＶＢ
Ｂ１−Ｖthになり、電源電圧ＶddとＶssの範囲内にあ
る。ここで、ＶthはｎＭＯＳトランジスタ１のスレッシ
ョルド電圧である。
タ２のゲート端子はソース端子に接続する。ｎＭＯＳト
ランジスタ１のゲートはソースフォロア７の入力ゲート
であり、一定のバイアス電圧ＶＢＢ１が印加される。こ
のとき、ソースフォロア７の出力端電圧ＶinはほぼＶＢ
Ｂ１−Ｖthになり、電源電圧ＶddとＶssの範囲内にあ
る。ここで、ＶthはｎＭＯＳトランジスタ１のスレッシ
ョルド電圧である。
【００３０】いま、基板電圧Ｖsubに雑音成分ｖsubが生
ずると、ソースフォロア７の出力端には近似的に、（ｇ
ｍｂ／ｇｍ）ｖsubで表される雑音電圧が発生する。ｇ
ｍはｎＭＯＳトランジスタ１の相互コンダクタンス、ｇ
ｍｂはｎＭＯＳトランジスタ１の基板バイアス効果に関
する相互コンダクタンスである。基板雑音を検出したソ
ースフォロア７の出力端電圧は、入力端のバイアス電圧
ＶＢＢ１によって調節でき、入力電圧ＶinとしてｐＭＯ
ＳスイッチＳＷa1を通して容量Ｃcの一端に印加するこ
とができる。同様に、基準電圧ＶrefもｐＭＯＳスイッ
チＳＷb1を介して容量Ｃcに印加することができる。
ずると、ソースフォロア７の出力端には近似的に、（ｇ
ｍｂ／ｇｍ）ｖsubで表される雑音電圧が発生する。ｇ
ｍはｎＭＯＳトランジスタ１の相互コンダクタンス、ｇ
ｍｂはｎＭＯＳトランジスタ１の基板バイアス効果に関
する相互コンダクタンスである。基板雑音を検出したソ
ースフォロア７の出力端電圧は、入力端のバイアス電圧
ＶＢＢ１によって調節でき、入力電圧ＶinとしてｐＭＯ
ＳスイッチＳＷa1を通して容量Ｃcの一端に印加するこ
とができる。同様に、基準電圧ＶrefもｐＭＯＳスイッ
チＳＷb1を介して容量Ｃcに印加することができる。
【００３１】容量Ｃcに交互に印加された電圧Ｖinおよ
び基準電圧Ｖrefは、図２に示した実施の形態２と同様
に、信号Ｖswzによってオン・オフ制御されるスイッチ
ＳＷzを入出力端子間に接続したインバータアンプ６に
よって差動増幅される。インバータアンプ６の出力電圧
Ｖoutはラッチ回路５を駆動し、出力電圧Ｖoutに応じた
所定のデジタル値Ｑを格納し、出力する。その動作は、
図３に示すタイムチャートと同様に行われる。
び基準電圧Ｖrefは、図２に示した実施の形態２と同様
に、信号Ｖswzによってオン・オフ制御されるスイッチ
ＳＷzを入出力端子間に接続したインバータアンプ６に
よって差動増幅される。インバータアンプ６の出力電圧
Ｖoutはラッチ回路５を駆動し、出力電圧Ｖoutに応じた
所定のデジタル値Ｑを格納し、出力する。その動作は、
図３に示すタイムチャートと同様に行われる。
【００３２】基板雑音成分はソースフォロア７の出力電
圧の範囲内に検出され、かつ出力電圧はバイアス電圧Ｖ
ＢＢ１により任意の電圧レベルに設定できるので、ｐＭ
ＯＳスイッチＳＷa1への入力が可能となる。この結果、
インバータアンプ６によって基板雑音成分を増幅し、出
力することができる。
圧の範囲内に検出され、かつ出力電圧はバイアス電圧Ｖ
ＢＢ１により任意の電圧レベルに設定できるので、ｐＭ
ＯＳスイッチＳＷa1への入力が可能となる。この結果、
インバータアンプ６によって基板雑音成分を増幅し、出
力することができる。
【００３３】＜実施の形態４＞図５は、本発明に係る基
板雑音検出増幅回路のさらに他の実施の形態を示す図で
あり、図４で示した雑音検出増幅回路におけるソースフ
ォロアからなる検出回路部の別の構成例を示す回路図で
ある。図５において、ｐ型基板Ｐ-subに形成したｎＭＯ
Ｓトランジスタ１’はデプレッション型であり、ゲート
端子とソース端子が結合されると共にバックゲートが基
板電圧Ｖsubに接続されている。同図の（ａ）に示すよ
うに、このｎＭＯＳトランジスタ１’とｎ型ウェルＮ-w
ell内に形成したｐＭＯＳトランジスタ２を用いてソー
スフォロア８、或いは同図（ｂ）に示すように、ｎＭＯ
Ｓトランジスタ１’と抵抗ＲＬを用いてソースフォロア
９を構成する。
板雑音検出増幅回路のさらに他の実施の形態を示す図で
あり、図４で示した雑音検出増幅回路におけるソースフ
ォロアからなる検出回路部の別の構成例を示す回路図で
ある。図５において、ｐ型基板Ｐ-subに形成したｎＭＯ
Ｓトランジスタ１’はデプレッション型であり、ゲート
端子とソース端子が結合されると共にバックゲートが基
板電圧Ｖsubに接続されている。同図の（ａ）に示すよ
うに、このｎＭＯＳトランジスタ１’とｎ型ウェルＮ-w
ell内に形成したｐＭＯＳトランジスタ２を用いてソー
スフォロア８、或いは同図（ｂ）に示すように、ｎＭＯ
Ｓトランジスタ１’と抵抗ＲＬを用いてソースフォロア
９を構成する。
【００３４】ソースフォロア８とソースフォロア９の出
力端電圧は、ともに電源電圧ＶddとＶssの範囲内の値を
とる。基板電圧Ｖsubに雑音成分ｖsubが生ずると、ソー
スフォロア８，９の出力端には近似的に、（ｇｍｂ・ｒ
ｐ）ｖsub／（１＋ｇｍｂ・ｒｐ）≒ｖsub、即ち、ほぼ
基板雑音成分ｖsubに等しい雑音電圧が重畳する。ここ
で、ｇｍはｎＭＯＳトランジスタ１’の相互コンダクタ
ンス、ｇｍｂはｎＭＯＳトランジスタ１’の基板バイア
ス効果に関する相互コンダクタンスである。また、ｒｐ
は等価的な出力抵抗である。
力端電圧は、ともに電源電圧ＶddとＶssの範囲内の値を
とる。基板電圧Ｖsubに雑音成分ｖsubが生ずると、ソー
スフォロア８，９の出力端には近似的に、（ｇｍｂ・ｒ
ｐ）ｖsub／（１＋ｇｍｂ・ｒｐ）≒ｖsub、即ち、ほぼ
基板雑音成分ｖsubに等しい雑音電圧が重畳する。ここ
で、ｇｍはｎＭＯＳトランジスタ１’の相互コンダクタ
ンス、ｇｍｂはｎＭＯＳトランジスタ１’の基板バイア
ス効果に関する相互コンダクタンスである。また、ｒｐ
は等価的な出力抵抗である。
【００３５】このソースフォロア８または９の出力端電
圧は、入力電圧Ｖinとしてオン・オフ制御され、図４の
実施の形態と同様にＭＯＳスイッチＳＷa1を介してイン
バータアンプ６に入力し、増幅することができる。勿
論、本実施の形態のソースフォロア構成の検出回路部
を、図１に示したＣＭＯＳインバータ３の代わりに用
い、このソースフォロアの出力端電圧をＭＯＳスイッチ
ＳＷaの入力電圧Ｖinとしてオン・オフ制御しＭＯＳス
イッチＳＷaを介して差動増幅回路４に入力して増幅す
る構成としてもよい。
圧は、入力電圧Ｖinとしてオン・オフ制御され、図４の
実施の形態と同様にＭＯＳスイッチＳＷa1を介してイン
バータアンプ６に入力し、増幅することができる。勿
論、本実施の形態のソースフォロア構成の検出回路部
を、図１に示したＣＭＯＳインバータ３の代わりに用
い、このソースフォロアの出力端電圧をＭＯＳスイッチ
ＳＷaの入力電圧Ｖinとしてオン・オフ制御しＭＯＳス
イッチＳＷaを介して差動増幅回路４に入力して増幅す
る構成としてもよい。
【００３６】＜実施の形態５＞図６は、本発明に係る基
板雑音検出増幅回路のまた更に別の実施の形態を示す回
路構成図である。なお、本実施の形態において、図２で
示した実施の形態例と同一構成要素については同一の参
照符号をつけ、その詳細な説明は省略する。
板雑音検出増幅回路のまた更に別の実施の形態を示す回
路構成図である。なお、本実施の形態において、図２で
示した実施の形態例と同一構成要素については同一の参
照符号をつけ、その詳細な説明は省略する。
【００３７】すなわち、本実施の形態では、基板雑音を
検出する図２のＣＭＯＳインバータ３’の代わりに、ｐ
型基板Ｐ-subに形成したｎＭＯＳトランジスタ１とｎ型
ウェルＮ-well内に形成したｐＭＯＳトランジスタ２か
らなるソースフォロア１０を用い、ｎＭＯＳトランジス
タ１のゲートと出力端の間に容量Ｃhを接続し、電源電
圧ＶddとｎＭＯＳトランジスタ１のゲートとの間にｐＭ
ＯＳトランジスタからなるスイッチＳＷphを接続してい
る点が、実施の形態２で示した図２の構成と相違する。
検出する図２のＣＭＯＳインバータ３’の代わりに、ｐ
型基板Ｐ-subに形成したｎＭＯＳトランジスタ１とｎ型
ウェルＮ-well内に形成したｐＭＯＳトランジスタ２か
らなるソースフォロア１０を用い、ｎＭＯＳトランジス
タ１のゲートと出力端の間に容量Ｃhを接続し、電源電
圧ＶddとｎＭＯＳトランジスタ１のゲートとの間にｐＭ
ＯＳトランジスタからなるスイッチＳＷphを接続してい
る点が、実施の形態２で示した図２の構成と相違する。
【００３８】ｐＭＯＳトランジスタ２のゲート端子は、
ソース端子に接続する。ｎＭＯＳトランジスタ１のゲー
トは、ソースフォロア１０の入力ゲートである。スイッ
チＳＷphはゲート制御信号Ｖgphによってオン・オフ制
御され、ソースフォロア１０の入力ゲートに電源電圧Ｖ
ddを印加することができる。スイッチＳＷphをオンして
電源電圧Ｖddを入力ゲートに印加すると、ソースフォロ
ア１０の出力端電圧はほぼＶdd−Ｖthになる。ここで、
ＶthはｎＭＯＳトランジスタ１のスレッショルド電圧で
ある。このとき、容量Ｃhはスレッショルド電圧Ｖthで
充電される。
ソース端子に接続する。ｎＭＯＳトランジスタ１のゲー
トは、ソースフォロア１０の入力ゲートである。スイッ
チＳＷphはゲート制御信号Ｖgphによってオン・オフ制
御され、ソースフォロア１０の入力ゲートに電源電圧Ｖ
ddを印加することができる。スイッチＳＷphをオンして
電源電圧Ｖddを入力ゲートに印加すると、ソースフォロ
ア１０の出力端電圧はほぼＶdd−Ｖthになる。ここで、
ＶthはｎＭＯＳトランジスタ１のスレッショルド電圧で
ある。このとき、容量Ｃhはスレッショルド電圧Ｖthで
充電される。
【００３９】次に、スイッチＳＷphをオフすると、充電
された容量Ｃhの電荷（Ｃh・Ｖth）は保存されるので、
ｎＭＯＳトランジスタ１のゲート・ソース間電圧はＶth
に保たれる。この状態で、基板電圧Ｖsubに雑音成分ｖs
ubが生ずると、ソースフォロア１０の出力端には近似的
に、（ｇｍｂ・ｒｐ）ｖsub／（１＋ｇｍｂ・ｒｐ）≒
ｖsub、即ち、ほぼ基板雑音成分ｖsubに等しい雑音電圧
が発生する。ここで、ｇｍはｎＭＯＳトランジスタ１の
相互コンダクタンス、ｇｍｂはｎＭＯＳトランジスタ１
の基板バイアス効果に関する相互コンダクタンス、ｒｐ
は等価的な出力抵抗である。
された容量Ｃhの電荷（Ｃh・Ｖth）は保存されるので、
ｎＭＯＳトランジスタ１のゲート・ソース間電圧はＶth
に保たれる。この状態で、基板電圧Ｖsubに雑音成分ｖs
ubが生ずると、ソースフォロア１０の出力端には近似的
に、（ｇｍｂ・ｒｐ）ｖsub／（１＋ｇｍｂ・ｒｐ）≒
ｖsub、即ち、ほぼ基板雑音成分ｖsubに等しい雑音電圧
が発生する。ここで、ｇｍはｎＭＯＳトランジスタ１の
相互コンダクタンス、ｇｍｂはｎＭＯＳトランジスタ１
の基板バイアス効果に関する相互コンダクタンス、ｒｐ
は等価的な出力抵抗である。
【００４０】ソースフォロア１０の出力端電圧は電源電
圧ＶddとＶssの範囲内にあり、入力電圧ＶinとしてＭＯ
ＳスイッチＳＷaを通して容量Ｃcに伝達することができ
る。同様に、基準電圧ＶrefもＭＯＳスイッチＳＷbを通
して容量Ｃcに印加することができる。容量Ｃcに印加さ
れる入力電圧Ｖinと基準電圧Ｖrefは、信号Ｖswzによっ
てオン・オフ制御されるスイッチＳＷzを入出力端子間
に接続したインバータアンプ６によって差動増幅され
る。インバータアンプ６の出力電圧Ｖoutはラッチ回路
５を駆動し、ラッチ回路５は出力電圧Ｖoutに応じた所
定のデジタル値Ｑを格納し、出力する。
圧ＶddとＶssの範囲内にあり、入力電圧ＶinとしてＭＯ
ＳスイッチＳＷaを通して容量Ｃcに伝達することができ
る。同様に、基準電圧ＶrefもＭＯＳスイッチＳＷbを通
して容量Ｃcに印加することができる。容量Ｃcに印加さ
れる入力電圧Ｖinと基準電圧Ｖrefは、信号Ｖswzによっ
てオン・オフ制御されるスイッチＳＷzを入出力端子間
に接続したインバータアンプ６によって差動増幅され
る。インバータアンプ６の出力電圧Ｖoutはラッチ回路
５を駆動し、ラッチ回路５は出力電圧Ｖoutに応じた所
定のデジタル値Ｑを格納し、出力する。
【００４１】上記の動作は、図７に示すタイムチャート
に従って行われる。まず、期間Ｔ０でゲート電圧Ｖgph
を低レベルとし、スイッチＳＷphをオン状態にし、ソー
スフォロア１０の入力ゲートに電源電圧Ｖddを印加す
る。
に従って行われる。まず、期間Ｔ０でゲート電圧Ｖgph
を低レベルとし、スイッチＳＷphをオン状態にし、ソー
スフォロア１０の入力ゲートに電源電圧Ｖddを印加す
る。
【００４２】次に、期間Ｔ１でゲート電圧Ｖgphを高レ
ベルとし、スイッチＳＷphをオフ状態にする。このとき
ソースフォロア１０の出力端には、基板雑音電圧ｖsub
が発生するので、この電圧ＶinをＭＯＳスイッチＳＷa
をオン状態にして、容量Ｃcの一端に伝達する。同時
に、信号ＶswzによりスイッチＳＷzをオン状態にする。
これにより、インバータアンプ６は入出力端子が短絡さ
れるため、これらは自動的にインバータ６のスレッショ
ルド電圧ＶＴにバイアスされる。この時、容量Ｃcの他
端の電圧はＶＴとなり、容量Ｃcは差電圧Ｖin−ＶＴに
より充電される。
ベルとし、スイッチＳＷphをオフ状態にする。このとき
ソースフォロア１０の出力端には、基板雑音電圧ｖsub
が発生するので、この電圧ＶinをＭＯＳスイッチＳＷa
をオン状態にして、容量Ｃcの一端に伝達する。同時
に、信号ＶswzによりスイッチＳＷzをオン状態にする。
これにより、インバータアンプ６は入出力端子が短絡さ
れるため、これらは自動的にインバータ６のスレッショ
ルド電圧ＶＴにバイアスされる。この時、容量Ｃcの他
端の電圧はＶＴとなり、容量Ｃcは差電圧Ｖin−ＶＴに
より充電される。
【００４３】続く期間Ｔ２では、インバータアンプ６の
入出力端子間のスイッチＳＷzをオフにし、増幅状態
（利得Ｇｖａ）にする。同時に、ＭＯＳスイッチＳＷa
とＳＷbを切り替え、ＭＯＳスイッチＳＷbをオン状態に
して基準電圧Ｖrefを容量Ｃcの一端に印加すると、容量
Ｃcの一端の電圧はＶinから基準電圧Ｖrefに変化する。
この変化分の電圧Ｖref−Ｖinはインバータアンプ６に
より増幅され、インバータアンプ６の出力電圧Ｖoutが
ＶＴからＶＴ＋Ｇva（Ｖref−Ｖin）に変化する。この
結果、入力電圧Ｖinに含まれる基板雑音電圧ｖsubもＧv
a倍に増幅され、インバータアンプ６から出力される。
この出力電圧Ｖoutはラッチ回路５のデータ入力Ｄin
（“１”または“０”）になる。
入出力端子間のスイッチＳＷzをオフにし、増幅状態
（利得Ｇｖａ）にする。同時に、ＭＯＳスイッチＳＷa
とＳＷbを切り替え、ＭＯＳスイッチＳＷbをオン状態に
して基準電圧Ｖrefを容量Ｃcの一端に印加すると、容量
Ｃcの一端の電圧はＶinから基準電圧Ｖrefに変化する。
この変化分の電圧Ｖref−Ｖinはインバータアンプ６に
より増幅され、インバータアンプ６の出力電圧Ｖoutが
ＶＴからＶＴ＋Ｇva（Ｖref−Ｖin）に変化する。この
結果、入力電圧Ｖinに含まれる基板雑音電圧ｖsubもＧv
a倍に増幅され、インバータアンプ６から出力される。
この出力電圧Ｖoutはラッチ回路５のデータ入力Ｄin
（“１”または“０”）になる。
【００４４】期間Ｔ３で、（高レベル）によってラッチ
回路５に取り込まれデジタル値Ｑとしてホールド（ＨＯ
ＬＤ）される。ラッチ回路５に格納され、出力されるデ
ジタル値Ｑは基板雑音成分ｖsubに対応した値である。
基板バイアス電圧Ｖsubが電源電圧Ｖssに設定されてい
ても、基板雑音成分はソースフォロア１０の出力電圧の
範囲内、すなわち電源電圧ＶddとＶssの範囲内に検出さ
れるため、ＭＯＳスイッチＳＷaを通して容量Ｃcへの入
力が可能となる。この結果、インバータアンプ６で基板
雑音成分を増幅し、出力することができる。
回路５に取り込まれデジタル値Ｑとしてホールド（ＨＯ
ＬＤ）される。ラッチ回路５に格納され、出力されるデ
ジタル値Ｑは基板雑音成分ｖsubに対応した値である。
基板バイアス電圧Ｖsubが電源電圧Ｖssに設定されてい
ても、基板雑音成分はソースフォロア１０の出力電圧の
範囲内、すなわち電源電圧ＶddとＶssの範囲内に検出さ
れるため、ＭＯＳスイッチＳＷaを通して容量Ｃcへの入
力が可能となる。この結果、インバータアンプ６で基板
雑音成分を増幅し、出力することができる。
【００４５】従って、前記実施の形態２と同様に、本実
施の形態における基板雑音検出増幅回路も、出力のデジ
タル値Ｑに応じて基準電圧Ｖrefにフィードバックをか
け、基板雑音電圧に等しい電圧値に保つように制御する
ことが可能となる。
施の形態における基板雑音検出増幅回路も、出力のデジ
タル値Ｑに応じて基準電圧Ｖrefにフィードバックをか
け、基板雑音電圧に等しい電圧値に保つように制御する
ことが可能となる。
【００４６】＜実施の形態６＞図８は、本発明に係る基
板雑音検出増幅回路のまた別の実施の形態を示す回路構
成図である。なお、本実施の形態において、図２で示し
た実施の形態例と同一構成要素については同一の参照符
号を付して、その詳細な説明は省略する。すなわち、本
実施の形態では、基板雑音を検出するＣＭＯＳインバー
タ３’の代わりに入出力間にＭＯＳスイッチＳＷcを接
続したＣＭＯＳインバータ３”を用い、ＭＯＳスイッチ
ＳＷaを介さずにインバータ３”の出力を容量Ｃcの一端
に接続した構成となっている点が図２の構成と相違す
る。
板雑音検出増幅回路のまた別の実施の形態を示す回路構
成図である。なお、本実施の形態において、図２で示し
た実施の形態例と同一構成要素については同一の参照符
号を付して、その詳細な説明は省略する。すなわち、本
実施の形態では、基板雑音を検出するＣＭＯＳインバー
タ３’の代わりに入出力間にＭＯＳスイッチＳＷcを接
続したＣＭＯＳインバータ３”を用い、ＭＯＳスイッチ
ＳＷaを介さずにインバータ３”の出力を容量Ｃcの一端
に接続した構成となっている点が図２の構成と相違す
る。
【００４７】スイッチＳＷcは、ｎＭＯＳトランジスタ
とｐＭＯＳトランジスタからなる２個のスイッチＳＷ
n，ＳＷpで構成し、それぞれゲート電圧信号Ｖgnc，Ｖg
pcによってオン・オフ制御される。スイッチＳＷcをオ
ンしたとき、ＣＭＯＳインバータ３”の入出力は短絡さ
れ、入出力端電圧は自動的にＣＭＯＳインバータ３”の
スレッショルド電圧ＶＴＨにバイアスされる。
とｐＭＯＳトランジスタからなる２個のスイッチＳＷ
n，ＳＷpで構成し、それぞれゲート電圧信号Ｖgnc，Ｖg
pcによってオン・オフ制御される。スイッチＳＷcをオ
ンしたとき、ＣＭＯＳインバータ３”の入出力は短絡さ
れ、入出力端電圧は自動的にＣＭＯＳインバータ３”の
スレッショルド電圧ＶＴＨにバイアスされる。
【００４８】この状態において、基板電圧Ｖsubに雑音
成分ｖsubがあると、近似的に（−ｇｍｂ／ｇｍ）ｖsub
で表される基板雑音成分が検出される。ここで、ｇｍ
はｎＭＯＳトランジスタ１の相互コンダクタンス、ｇｍ
ｂはｎＭＯＳトランジスタ１の基板バイアス効果による
相互コンダクタンスである。検出された基板雑音は、ス
レッショルド電圧ＶＴＨに重畳して出力され、この電圧
Ｖxは容量Ｃcの一端に印加される。
成分ｖsubがあると、近似的に（−ｇｍｂ／ｇｍ）ｖsub
で表される基板雑音成分が検出される。ここで、ｇｍ
はｎＭＯＳトランジスタ１の相互コンダクタンス、ｇｍ
ｂはｎＭＯＳトランジスタ１の基板バイアス効果による
相互コンダクタンスである。検出された基板雑音は、ス
レッショルド電圧ＶＴＨに重畳して出力され、この電圧
Ｖxは容量Ｃcの一端に印加される。
【００４９】容量Ｃcの一端にはＭＯＳスイッチＳＷbが
接続され、基準電圧ＶrefがＭＯＳスイッチＳＷbを通し
て印加される。ＭＯＳスイッチＳＷbは、ｎＭＯＳトラ
ンジスタとｐＭＯＳトランジスタからなるスイッチＳＷ
n，ＳＷpで構成し、それぞれゲート電圧信号Ｖgnb，Ｖg
pbによってオン・オフ制御される。ＭＯＳスイッチＳＷ
cがオン状態で、ＭＯＳスイッチＳＷbがオフ状態のとき
に印加される電圧Ｖxと、ＭＯＳスイッチＳＷcがオフ状
態で、ＭＯＳスイッチＳＷbがオン状態のときに印加さ
れる基準電圧Ｖrefとの差電圧Ｖref−Ｖxは、容量Ｃcと
インバータアンプ６によって増幅され、ラッチ回路５に
デジタル値Ｑとして、格納される。
接続され、基準電圧ＶrefがＭＯＳスイッチＳＷbを通し
て印加される。ＭＯＳスイッチＳＷbは、ｎＭＯＳトラ
ンジスタとｐＭＯＳトランジスタからなるスイッチＳＷ
n，ＳＷpで構成し、それぞれゲート電圧信号Ｖgnb，Ｖg
pbによってオン・オフ制御される。ＭＯＳスイッチＳＷ
cがオン状態で、ＭＯＳスイッチＳＷbがオフ状態のとき
に印加される電圧Ｖxと、ＭＯＳスイッチＳＷcがオフ状
態で、ＭＯＳスイッチＳＷbがオン状態のときに印加さ
れる基準電圧Ｖrefとの差電圧Ｖref−Ｖxは、容量Ｃcと
インバータアンプ６によって増幅され、ラッチ回路５に
デジタル値Ｑとして、格納される。
【００５０】上記の動作のタイムチャートを図９に示
す。図３に示した実施の形態２の基板雑音検出増幅回路
のタイムチャートに準じて動作し、ＭＯＳスイッチＳＷ
aに代わって、ＭＯＳスイッチＳＷcが同じタイミングの
制御信号Ｖgnc，Ｖgpcでオン・オフ制御され、容量Ｃc
の一端に基板雑音電圧Ｖxを出力する。その他の信号と
動作は図３と同じである。
す。図３に示した実施の形態２の基板雑音検出増幅回路
のタイムチャートに準じて動作し、ＭＯＳスイッチＳＷ
aに代わって、ＭＯＳスイッチＳＷcが同じタイミングの
制御信号Ｖgnc，Ｖgpcでオン・オフ制御され、容量Ｃc
の一端に基板雑音電圧Ｖxを出力する。その他の信号と
動作は図３と同じである。
【００５１】従って、本実施の形態の基板雑音検出増幅
回路では、基板バイアス電圧Ｖsubが電源電圧Ｖssに設
定されていても、基板雑音成分ｖsubはＣＭＯＳインバ
ータ３”の出力電圧の範囲内で検出されるため、インバ
ータアンプ６で増幅し、出力することができる。
回路では、基板バイアス電圧Ｖsubが電源電圧Ｖssに設
定されていても、基板雑音成分ｖsubはＣＭＯＳインバ
ータ３”の出力電圧の範囲内で検出されるため、インバ
ータアンプ６で増幅し、出力することができる。
【００５２】以上、本発明の好適な実施の形態の幾つか
の例について説明したが、本発明は前記実施の形態例に
限定されることなく、本発明の精神を逸脱しない範囲内
において種々の設計変更をなし得ることは勿論である。
例えば、前記各実施の形態例の基板雑音検出回路におい
ては、ｐ型基板のＣＭＯＳ・ＩＣ構造を用いた場合につ
いて説明したが、ｎ型基板においても同様に本発明の基
板雑音検出回路を実現することができる。また、単一チ
ャネルのＭＯＳ集積回路においても本発明の基板雑音検
出回路を構成することができる。
の例について説明したが、本発明は前記実施の形態例に
限定されることなく、本発明の精神を逸脱しない範囲内
において種々の設計変更をなし得ることは勿論である。
例えば、前記各実施の形態例の基板雑音検出回路におい
ては、ｐ型基板のＣＭＯＳ・ＩＣ構造を用いた場合につ
いて説明したが、ｎ型基板においても同様に本発明の基
板雑音検出回路を実現することができる。また、単一チ
ャネルのＭＯＳ集積回路においても本発明の基板雑音検
出回路を構成することができる。
【００５３】
【発明の効果】本発明の雑音検出増幅回路によれば、Ｃ
ＭＯＳ・ＩＣの基板電圧に発生する雑音を容易に検出
し、増幅することが可能になる。しばしば電源電圧範囲
を越える基板雑音電圧も、同一チップ、同一電源系の回
路で検出し、増幅することができる。これにより、チッ
プの基板雑音を実測でき、アナログ・デジタル混在集積
回路の基板雑音の制御、低減に役立てられる。
ＭＯＳ・ＩＣの基板電圧に発生する雑音を容易に検出
し、増幅することが可能になる。しばしば電源電圧範囲
を越える基板雑音電圧も、同一チップ、同一電源系の回
路で検出し、増幅することができる。これにより、チッ
プの基板雑音を実測でき、アナログ・デジタル混在集積
回路の基板雑音の制御、低減に役立てられる。
【００５４】従って、本発明によれば、同一チップで基
板雑音検出増幅回路を構成し、基板の雑音を容易に検出
し、増幅することができる。これにより、基板雑音をオ
ンチップで実測でき、アナログ・デジタル混在集積回路
で問題になる基板雑音の制御や補正等に役立てられる。
アナログ・デジタル混在集積回路のアナログ性能を確保
し、経済的効果の大きなＭＯＳ集積回路の提供に役立て
ることができる。
板雑音検出増幅回路を構成し、基板の雑音を容易に検出
し、増幅することができる。これにより、基板雑音をオ
ンチップで実測でき、アナログ・デジタル混在集積回路
で問題になる基板雑音の制御や補正等に役立てられる。
アナログ・デジタル混在集積回路のアナログ性能を確保
し、経済的効果の大きなＭＯＳ集積回路の提供に役立て
ることができる。
【図１】本発明に係る基板雑音検出増幅回路の一実施の
形態を示す回路構成図である。
形態を示す回路構成図である。
【図２】本発明に係る基板雑音検出増幅回路の他の実施
の形態の一例を示す回路構成図である。
の形態の一例を示す回路構成図である。
【図３】図２に示した基板雑音検出増幅回路の動作のタ
イムチャートを示す図である。
イムチャートを示す図である。
【図４】本発明に係る基板雑音検出増幅回路のまた他の
実施の形態の一例を示す回路構成図である。
実施の形態の一例を示す回路構成図である。
【図５】本発明に係る基板雑音検出増幅回路の更に他の
実施の形態の一例を示す回路構成図である。
実施の形態の一例を示す回路構成図である。
【図６】本発明に係る基板雑音検出増幅回路のまた更に
他の実施の形態の一例を示す回路構成図である。
他の実施の形態の一例を示す回路構成図である。
【図７】図６に示した基板雑音検出増幅回路の動作のタ
イムチャートを示す図である。
イムチャートを示す図である。
【図８】本発明に係る基板雑音検出増幅回路のまた他の
実施の形態の一例を示す回路構成図である。
実施の形態の一例を示す回路構成図である。
【図９】図８示した基板雑音検出増幅回路の動作のタイ
ムチャートを示す図である。
ムチャートを示す図である。
【図１０】従来の基板雑音検出増幅回路を示す回路構成
図である。
図である。
【符号の説明】 １，１’…ｎチャネル型ＭＯＳトランジスタ、２…ｐチ
ャネル型ＭＯＳトランジスタ、３，３’，３”…ＣＭＯ
Ｓインバータ、４…差動増幅回路、５…ラッチ回路、６
…インバータアンプ、７，８，９，１０…ソースフォロ
ア、１１，１２…ＭＯＳスイッチ、１３…差動増幅回
路、１４…ラッチ回路、Ｐ-sub…ｐ型基板、Ｎ-well…
ｎ型ウェル、ＶＢＢ…バイアス電圧、Ｖsub…基板電
圧、ｖsub…基板雑音、Ｖdd，Ｖss…電源電圧、ＳＷa，
ＳＷb，ＳＷc…ＭＯＳスイッチ。
ャネル型ＭＯＳトランジスタ、３，３’，３”…ＣＭＯ
Ｓインバータ、４…差動増幅回路、５…ラッチ回路、６
…インバータアンプ、７，８，９，１０…ソースフォロ
ア、１１，１２…ＭＯＳスイッチ、１３…差動増幅回
路、１４…ラッチ回路、Ｐ-sub…ｐ型基板、Ｎ-well…
ｎ型ウェル、ＶＢＢ…バイアス電圧、Ｖsub…基板電
圧、ｖsub…基板雑音、Ｖdd，Ｖss…電源電圧、ＳＷa，
ＳＷb，ＳＷc…ＭＯＳスイッチ。
Claims (13)
- 【請求項１】一対の相補型ＭＯＳ電界効果トランジスタ
からなる相補型ＭＯＳゲートの入力端に定電圧を印加す
る手段と相補型ＭＯＳゲートを構成する一方のＭＯＳ電
界効果トランジスタのバックゲートに集積回路の基板電
圧変動を入力する手段と相補型ＭＯＳゲートの出力端電
圧をサンプル・ホールドするＭＯＳスイッチおよびキャ
パシタとからなる第１の回路と、 基準電圧をサンプル・ホールドするＭＯＳスイッチおよ
びキャパシタからなる第２の回路と、 第１および第２の回路の出力電圧の差を増幅する回路
と、から構成したことを特徴とする基板雑音検出増幅回
路。 - 【請求項２】一対の相補型ＭＯＳ電界効果トランジスタ
からなる相補型ＭＯＳゲートの入力端に定電圧を印加す
る手段と、 相補型ＭＯＳゲートを構成する一方のＭＯＳ電界効果ト
ランジスタのバックゲートに集積回路の基板電圧変動を
入力する手段と、 相補型ＭＯＳゲートの出力端電圧を入力する第１のＭＯ
Ｓスイッチと、 基準電圧を入力する第２のＭＯＳスイッチと、 第１および第２のＭＯＳスイッチの出力端を一端に接続
したキャパシタと、 該キャパシタの他端を入力端に接続したインバータと、 該インバータの入出力間に接続された第３のスイッチ
と、 該第３のスイッチのオン・オフに同期して第１および第
２のＭＯＳスイッチを交互にオン・オフして第１および
第２のＭＯＳスイッチの出力電圧の差を増幅する回路
と、から構成したことを特徴とする基板雑音検出増幅回
路。 - 【請求項３】前記相補型ＭＯＳゲートの入力端と出力端
を接続してなる請求項１または請求項２に記載の基板雑
音検出増幅回路。 - 【請求項４】一対の相補型ＭＯＳ電界効果トランジスタ
からなる電圧フォロアと該電圧フォロアの出力端電圧を
サンプル・ホールドするＭＯＳスイッチおよびキャパシ
タとからなる第１の回路と、 基準電圧をサンプル・ホールドするＭＯＳスイッチおよ
びキャパシタからなる第２の回路と、 第１および第２の回路の出力電圧の差を増幅する回路と
から構成され、 前記電圧フォロアを構成する一方のＭＯＳ電界効果トラ
ンジスタが、そのゲートに定電圧を印加する手段を有
し、そのバックゲートに集積回路の基板電圧変動を入力
する手段を有することを特徴とする基板雑音検出増幅回
路。 - 【請求項５】一対の相補型ＭＯＳ電界効果トランジスタ
からなる電圧フォロアと、 該電圧フォロアの出力端電圧を入力とする第１のＭＯＳ
スイッチと、 基準電圧を入力とする第２のＭＯＳスイッチと、 第１および第２のＭＯＳスイッチの出力端を一端に接続
したキャパシタと、 該キャパシタの他端を入力端に接続したインバータと、 該インバータの入出力間に接続された第３のスイッチ
と、 該第３のスイッチのオン・オフに同期して第１および第
２のＭＯＳスイッチを交互にオン・オフし、第１および
第２のＭＯＳスイッチの出力電圧の差を増幅する回路と
から構成され、 前記電圧フォロアを構成する一方のＭＯＳ電界効果トラ
ンジスタが、そのゲートに定電圧を印加する手段と、そ
のバックゲートに集積回路の基板電圧変動を入力する手
段を有することを特徴とする基板雑音検出増幅回路。 - 【請求項６】一対の相補型ＭＯＳ電界効果トランジスタ
からなる電圧フォロアと該電圧フォロアの出力端電圧を
サンプル・ホールドするＭＯＳスイッチおよびキャパシ
タとからなる第１の回路と、 基準電圧をサンプル・ホールドするＭＯＳスイッチおよ
びキャパシタからなる第２の回路と、 第１および第２の回路の出力電圧の差を増幅する回路と
から構成され、 前記電圧フォロアを構成する一方のＭＯＳ電界効果トラ
ンジスタが、そのゲートにスイッチを介して定電圧を印
加する手段と、そのバックゲートに集積回路の基板電圧
変動を入力する手段と、および、そのゲートとソース間
に接続したキャパシタとを有することを特徴とする基板
雑音検出増幅回路。 - 【請求項７】一対の相補型ＭＯＳ電界効果トランジスタ
からなる電圧フォロアと、 該電圧フォロアの出力端電圧を入力する第１のＭＯＳス
イッチと、 基準電圧を入力する第２のＭＯＳスイッチと、 第１および第２のＭＯＳスイッチの出力端を一端に接続
したキャパシタと、 該キャパシタの他端を入力端に接続したインバータと、 該インバータの入出力間に接続された第３のスイッチ
と、 該第３のスイッチのオン・オフに同期して第１および第
２のＭＯＳスイッチを交互にオン・オフし、第１および
第２のＭＯＳスイッチの出力電圧の差を増幅する回路と
から構成され、 前記電圧フォロアを構成する一対の相補型ＭＯＳ電界効
果トランジスタの一方のＭＯＳ電界効果トランジスタ
が、そのゲートにスイッチを介して定電圧を印加する手
段と、そのバックゲートに集積回路の基板電圧変動を入
力する手段と、および、そのゲートとソース間に接続し
たキャパシタとを有することを特徴とする基板雑音検出
増幅回路。 - 【請求項８】一対の相補型ＭＯＳ電界効果トランジスタ
からなる電圧フォロアと該電圧フォロアの出力端電圧を
サンプル・ホールドするＭＯＳスイッチおよびキャパシ
タとからなる第１の回路と、 基準電圧をサンプル・ホールドするＭＯＳスイッチおよ
びキャパシタからなる第２の回路と、 第１および第２の回路の出力電圧の差を増幅する回路と
から構成され、 前記電圧フォロアを構成する一対の相補型ＭＯＳ電界効
果トランジスタの一方のＭＯＳ電界効果トランジスタ
が、デプレッション型であって、そのゲートとソースが
接続され、かつ、そのバックゲートに集積回路の基板電
圧変動を入力する手段が設けられていていることを特徴
とする基板雑音検出増幅回路。 - 【請求項９】一対の相補型ＭＯＳ電界効果トランジスタ
からなる電圧フォロアと、 該電圧フォロアの出力端電圧を入力する第１のＭＯＳス
イッチと、 基準電圧を入力する第２のＭＯＳスイッチと、 第１および第２のＭＯＳスイッチの出力端を一端に接続
したキャパシタと、 該キャパシタの他端を入力端に接続したインバータと、 該インバータの入出力間に接続された第３のスイッチ
と、 該第３のスイッチのオン・オフに同期して第１および第
２のＭＯＳスイッチを交互にオン・オフし、第１および
第２のＭＯＳスイッチの出力電圧の差を増幅する回路と
から構成され、 前記電圧フォロアを構成する一対の相補型ＭＯＳ電界効
果トランジスタの一方のＭＯＳ電界効果トランジスタが
デプレッション型であって、そのゲートとソースが接続
され、かつ、そのバックゲートに集積回路の基板電圧変
動を入力する手段が設けられていることを特徴とする基
板雑音検出増幅回路。 - 【請求項１０】デプレッション型のＭＯＳ電界効果トラ
ンジスタおよび抵抗からなる電圧フォロアと該電圧フォ
ロアの出力端電圧をサンプル・ホールドするＭＯＳスイ
ッチおよびキャパシタとからなる第１の回路と、 基準電圧をサンプル・ホールドするＭＯＳスイッチおよ
びキャパシタからなる第２の回路と、 第１および第２の回路の出力電圧の差を増幅する回路と
から構成され、 前記電圧フォロアを構成するＭＯＳ電界効果トランジス
タは、そのゲートとソースが接続され、かつ、そのバッ
クゲートに集積回路の基板電圧変動を入力する手段を有
することを特徴とする基板雑音検出増幅回路。 - 【請求項１１】デプレッション型のＭＯＳ電界効果トラ
ンジスタおよび抵抗からなる電圧フォロアと、 該電圧フォロアの出力端電圧を入力とする第１のＭＯＳ
スイッチと、 基準電圧を入力とする第２のＭＯＳスイッチと、 第１および第２のＭＯＳスイッチの出力端を一端に接続
したキャパシタと、 該キャパシタの他端を入力端に接続したインバータと、
該インバータの入出力間に接続された第３のスイッチ
と、 該第３のスイッチのオン・オフに同期して第１および第
２のＭＯＳスイッチを交互にオン・オフし、第１および
第２のＭＯＳスイッチの出力電圧の差を増幅する回路と
から構成され、 前記電圧フォロアを構成するＭＯＳ電界効果トランジス
タは、そのゲートとソースが接続され、かつ、そのバッ
クゲートに集積回路の基板電圧変動を入力する手段を有
することを特徴とする基板雑音検出増幅回路。 - 【請求項１２】一対の相補型ＭＯＳ電界効果トランジス
タからなる相補型ＭＯＳゲートと該相補型ＭＯＳゲート
の入出力端に接続された第４のＭＯＳスイッチと相補型
ＭＯＳゲートの入力端電圧をサンプル・ホールドするキ
ャパシタとからなる第３の回路と、 基準電圧をサンプル・ホールドするＭＯＳスイッチおよ
びキャパシタからなる第２の回路と、 第３の回路および第２の回路の出力電圧の差を増幅する
回路とから構成され、 前記相補型ＭＯＳゲートを構成する一方のＭＯＳ電界効
果トランジスタが、そのバックゲートに集積回路の基板
電圧変動を入力する手段を有することを特徴とする基板
雑音検出増幅回路。 - 【請求項１３】一対の相補型ＭＯＳ電界効果トランジス
タからなる相補型ＭＯＳゲートと、 該相補型ＭＯＳゲートの入出力端に接続された第４のＭ
ＯＳスイッチと、 基準電圧を入力する第２のＭＯＳスイッチと、 相補型ＭＯＳゲートの入力端および第２のＭＯＳスイッ
チの出力端を一端に接続したキャパシタと、 該キャパシタの他端を入力端に接続したインバータと、 該インバータの入出力間に接続された第３のスイッチ
と、 該第３のスイッチのオン・オフに同期して第４および第
２のＭＯＳスイッチを交互にオン・オフし、前記相補型
ＭＯＳゲートの入力端電圧と第２のＭＯＳスイッチの出
力電圧の差を増幅する回路とから構成され、 前記相補型ＭＯＳゲートを構成する一方のＭＯＳ電界効
果トランジスタが、そのバックゲートに集積回路の基板
電圧変動を入力する手段を有することを特徴とする基板
雑音検出増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10128390A JPH11330358A (ja) | 1998-05-12 | 1998-05-12 | 基板雑音検出増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10128390A JPH11330358A (ja) | 1998-05-12 | 1998-05-12 | 基板雑音検出増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330358A true JPH11330358A (ja) | 1999-11-30 |
Family
ID=14983635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10128390A Pending JPH11330358A (ja) | 1998-05-12 | 1998-05-12 | 基板雑音検出増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330358A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014134489A (ja) * | 2013-01-11 | 2014-07-24 | Denso Corp | ノイズ検出装置 |
| US8953364B2 (en) | 2012-09-18 | 2015-02-10 | Micron Technology, Inc. | Voltage rail noise sensing circuit and method |
| WO2020155015A1 (zh) * | 2019-01-31 | 2020-08-06 | 华为技术有限公司 | Cmos晶体管、驱动液晶像素的电路及cmos传输门 |
-
1998
- 1998-05-12 JP JP10128390A patent/JPH11330358A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8953364B2 (en) | 2012-09-18 | 2015-02-10 | Micron Technology, Inc. | Voltage rail noise sensing circuit and method |
| JP2014134489A (ja) * | 2013-01-11 | 2014-07-24 | Denso Corp | ノイズ検出装置 |
| WO2020155015A1 (zh) * | 2019-01-31 | 2020-08-06 | 华为技术有限公司 | Cmos晶体管、驱动液晶像素的电路及cmos传输门 |
| CN112823474A (zh) * | 2019-01-31 | 2021-05-18 | 华为技术有限公司 | Cmos晶体管、驱动液晶像素的电路及cmos传输门 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |